DE10153765A1 - Verfahren zur Herstellung einer Dram-Zelle mit einem tiefen Graben - Google Patents

Verfahren zur Herstellung einer Dram-Zelle mit einem tiefen Graben

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Abstract

Ein Verfahren zur Herstellung einer Tiefgraben-DRAM-Zelle auf einem Halbleitersubstrat umfasst die Schritte: Bilden eines Tiefgrabenkondensators in dem Halbleitersubstrat; Anwenden der Silizium-auf-Isolator-(SOI)Technologie, um eine Siliziumschicht auf dem Tiefgrabenkondensator zu bilden; und Bilden eines vertikalen Transistors auf der Siliziumschicht über dem Tiefgrabenkondensator, wobei der vertikale Transistor elektrisch mit dem Tiefgrabenkondensator verbunden ist.

Description

    Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft einen DRAM-Prozess für einen tiefen Graben bzw. einen Tiefgraben und betrifft insbesondere ein Verfahren zur Herstellung eines Tiefgraben-DRAM-Elements, wobei gewünschte Eigenschaften wie geringe Kapazität, geringe Zellengröße, hohe Funktionalität und vereinfachte Herstellung erzielt werden.
    • Beschreibung des Stands der Technik
  • DRAM-Elemente werden in der integrierten Schaltungstechnologie häufig verwendet, wobei eine DRAM-Zelle typischerweise aus einem Speicherkondensator und einem Zugriffstransistor aufgebaut ist. Es besteht ein großes Interesse daran, die Größe der DRAM-Elemente zu reduzieren, um die Dichte auf einem IC-Chip zu erhöhen, wodurch die Größe und die Leistungsaufnahme des Chips verringert und eine höhere Betriebsgeschwindigkeit ermöglicht wird. Um eine Speicherzelle mit minimaler Größe zu erhalten, muss die Gate-Länge in einem herkömmlichen Transistor verringert werden, um die seitliche Abmessung der Speicherzelle zu reduzieren. Dies bewirkt wiederum eine Reduktion der Kondensatorfläche, woraus eine Verringerung der Zellenkapazität resultiert. Folglich besteht eine wesentliche Herausforderung darin, die Speicherfähigkeit und die Betriebsstabilität von Kondensatoren mit verringerten Dimensionen und eine erhöhte Integration des DRAM-Elements zu fördern. In jüngster Zeit wurde ein vertikaler Transistor entwickelt, wobei die Gate-Länge auf einem geeigneten Wert gehalten werden kann, um einen geringen Leckstrom zu erreichen, ohne die Bit-Leitungsspannung zu reduzieren oder die seitliche Abmessung der Speicherzelle zu erhöhen. Ferner kann ein Tiefgraben-Kondensator unmittelbar unterhalb des vertikalen Transistors hergestellt werden, ohne zusätzliche Chipfläche zu verbrauchen.
  • US-Patent 5,571,730 offenbart ein Tiefgraben-DRAM-Element mit einem vertikalen Transistor und ein Verfahren zur Herstellung desselben. Fig. 1 ist eine Draufsicht, die die DRAM-Zelle zeigt, wobei das Referenzzeichen WL eine Wortleitung, T einen Transistor, BC ein Bitleitungs-Kontaktloch, BL1 eine erste Bitleitung und BL2 eine zweite Bitleitung bezeichnet. Der Transistor T ist in einer Form ausgebildet, die sich in der Wortleitungsrichtung erstreckt, und das Bitleitungs-Kontaktloch BC ist an einer Seite des mittleren Bereichs des Transistors T in der Wortleitungsrichtung angeordnet. Mehrfach geschichtete Bitleitungen sind ausgebildet, so dass benachbarte Transistoren T in der Wortleitungsrichtung mit der ersten Bitleitung BL1 und der zweiten Bitleitung BL2 verbunden sind, die beide jeweils in unterschiedlichen Schichten angeordnet sind.
  • Fig. 2A bis 2E sind Querschnittsansichten entlang der Linie 2-2 aus Fig. 1, wobei das herkömmliche Verfahren zur Herstellung der DRAM-Zelle gezeigt ist. Wie in Fig. 2A dargestellt ist, wird ein erstes Halbleitersubstrat 10 geätzt, um Siliziumsäulen 12 zu bilden, und ein Sourcegebiet 14 wird auf der Säure 12 gebildet. Anschließend wird ein Oxidfilm 15 über der gesamten Oberfläche des ersten Halbleitersubstrats 10 abgeschieden, um eine Rille im Raumbereich der Wortleitungsrichtung zu bilden. Daraufhin wird ein Nitridfilm 16 in konformer Weise auf dem Oxidfilm 15 abgeschieden, und eine Oxidschicht 17 wird abgeschieden, um die Rillen zwischen den Säulen 12 vollständig aufzufüllen. Danach werden mehrere erste Kontaktlöcher 18 gebildet, um jeweils die Sourcgebiete 14 freizulegen.
  • Wie in Fig. 2B gezeigt ist, ist ein leitendes Material abgeschieden und strukturiert, um eine Kondensatorspeicherelektrode 19 zu bilden, die mit dem Sourcegebiet 14 durch das erste Kontaktloch 18 verbunden ist. Anschließend wird ein dielektrischer Film 20 ganzflächig über der Kondensatorspeicherelektrode 19 abgeschieden und daraufhin wird eine Plattenelektrode 21 ganzflächig auf dem dielektrischen Film 20 abgeschieden, um den ausgeschnittenen Bereich der Kondensatorspeicherelektrode 19 zu füllen. Somit ist ein erster Kondensator C1 und ein zweiter Kondensator C2 fertiggestellt. Wie in Fig. 2C gezeigt ist, wird eine erste Isolationsschicht 22 auf der Plattenelektrode 21 abgeschieden, und es wird ein neuer Wafer auf der ersten Isolationsschicht 22 mittels einer direkten Wafer-Bond-Technik angehaftet, wodurch ein zweites Halbleitersubstrat 24 bereitgestellt wird. Nachdem die Rückseite des ersten Halbleitersubstrats 10 nach oben gedreht ist, wird die Rückseite des ersten Halbleitersubstrats 10 geätzt, bis der Oxidfilm 15 freigelegt ist.
  • Wie in Fig. 2D gezeigt ist, wird ein Draingebiet 25 auf dem oberen Bereich der Säule 12 gebildet, und der Oxidfilm 15 wird isotrop geätzt, wobei der Nitridfilm 16 als Ätz-Blockierschicht verwendet wird. Anschließend wird ein Gateisolationsfilm 26 mittels thermischer Oxidation der freigelegten Oberfläche der Säulen 12 gebildet. Anschließend wird eine leitende Schicht 27 auf der gesamten Oberfläche der resultierenden Struktur abgeschieden.
  • Wie in Fig. 2E gezeigt, wird die leitende Schicht 27 geätzt, um eine Gateelektrode 28, die die Säule 12 umgibt, zu bilden. Somit sind die Transistoren T1, T2, die aus dem Sourcegebiet 14, dem Draingebiet 25 und der Gateelektrode 28 gebildet sind, fertiggestellt. Nachdem Abscheiden einer zweiten Isolierschicht 29 auf der gesamten Oberfläche des zweiten Halbleitersubstrats 24, wird ein erstes Bitleitungskontaktloch 30 gebildet, um das Draingebiet 25 des ersten Transistors T1 freizulegen. Anschließend wird eine das erste Bitleitungskontaktloch 30 füllende leitende Schicht strukturiert, um als eine erste Bitleitung BL1 zu dienen. Daraufhin wird eine dritte Isolationsschicht 31 ganzflächig auf dem zweiten Halbleitersubstrat 24 abgeschieden, und anschließend wird ein zweites Bitleitungskontaktloch 32 gebildet, um das Draingebiet 25 des zweiten Transistors T2 freizulegen. Eine das zweite Bitleitungskontaktloch 32 füllende leitende Schicht wird strukturiert, um als eine zweite Bitleitung BL2 zu dienen.
  • In dem zuvor beschriebenen Verfahren zur Herstellung der DRAM-Zelle werden die Strukturen des Tiefgrabenkondensators, die Randstruktur und das Sourcegebiet 14 auf der Vorderseite des ersten Substrats 10 gebildet, und anschließend umgedreht, um das zweite Substrat 24 anzuhaften. Die anderen Strukturen, die Gateelektrode 28, das Draingebiet 25 und der vertikale Kanal, werden auf der Rückseite des ersten Substrats 10 gebildet. Dieser komplizierte Prozess erhöht die Prozesszeit und die Herstellungskosten. Somit besteht ein Bedarf für einen DRAM-Prozess mit tiefem Graben, in dem die zuvor genannten Probleme gelöst sind.
    • Überblick über die Erfindung
  • Die vorliegende Erfindung stellt ein Verfahren zur Herstellung einer Tiefgraben-DRAM- Zelle, vorzugsweise eines Sub-150 nm-DRAM-Elements, bereit, wobei gewünschte Eigenschaften wie geringe Kapazität, kleinere Zellengröße, hohe Funktionalität und ein einfacher Randbildungsprozess erreicht werden.
  • Ein Verfahren zur Herstellung einer Tiefgraben-DRAM-Zelle wird auf einem Halbleitersubstrat ausgeführt, die eine Randoxidplatte und mehrere tiefe Gräben, die durch die Randoxidplatte und das Substrat bis zu einer vorbestimmten Tiefe hindurchgehen, aufweist. Zunächst wird ein Tiefgrabenkondensator in jedem tiefen Graben gebildet, wobei dieser Tiefgrabenkondensator ein Ionendiffusionsgebiet mit einer zweiten Leitungsart in dem Substrat, das den tiefen Graben umgibt, eine dielektrische Schicht an der Seitenwand und der Unterseite des tiefen Grabens und eine erste dotierte Polysiliziumschicht, die den tiefen Graben füllt, aufweist. Anschließend wird unter Verwendung der SOI- Technologie eine Siliziumschicht auf der planarisierten bzw. eingeebneten Oberfläche der Randoxidplatte und der ersten dotierten Polysiliziumschicht gebildet. Als nächstes wird eine erste Ionendiffusionsschicht auf der Siliziumschicht gebildet. Anschließend werden die Ionendiffusionsschicht und die Siliziumschicht auf der Randoxidplatte entfernt, um mehrere Säulen zu bilden. Anschließend wird eine Oxidschicht über der gesamten Oberfläche der ersten dotierten Polysiliziumschicht gebildet. Daraufhin wird eine zweite Ionendiffusionsschicht an der Seitenwand der Siliziumschicht gebildet, und anschließend wird eine Wärmebehandlung angewendet, um eine dritte Ionendiffusionsschicht an der Unterseite der Siliziumschicht zu bilden. Daraufhin wird eine Nitridzwischenschicht über der gesamten Oberfläche des Substrats gebildet, und eine zweite dotierte Polysiliziumschicht mit der zweiten Leitungsart wird auf der Nitridzwischenschicht gebildet, wobei die Oberseite der zweiten dotierten Polysiliziumschicht die Oberseite des dritten Ionendiffusionsgebiets erreicht. Nach der Oxidierung der zweiten dotierten Polysiliziumschicht zur Bildung einer Oxidationsschicht wird das freigelegte Gebiet der Nitridzwischenschicht entfernt. Schließlich wird eine dritte dotierte Polysiliziumschicht auf der Oxidationsschicht, die jede der Säulen umgibt, gebildet.
  • Es ist daher eine vorrangige Aufgabe der vorliegenden Erfindung, einen einfachen Herstellungsprozess für eine Tiefgraben-DRAM-Zelle mit einem vertikalen Transistor bereitzustellen.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist es, die Randoxidplatte vor der Bildung des tiefen Grabens vorzusehen.
  • Eine noch weitere Aufgabe der Erfindung ist es, den Prozess für den vergrabenen Streifen (BS) wegzulassen.
  • Eine weitere Aufgabe der vorliegenden Erfindung liegt darin, die Prozesszeit und die Herstellungskosten zu reduzieren.
  • Diese und weitere Aufgaben der vorliegenden Erfindung gehen aus dem weiteren Studium der vorliegenden Beschreibung und der Zeichnungen hervor.
    • Kurze Beschreibung der Zeichnungen
  • Fig. 1 ist eine Draufsicht, die eine DRAM-Zelle darstellt.
  • Fig. 2A bis 2E sind Querschnittsansichten entlang der Linie 2-2 aus Fig. 1, wobei das herkömmliche Verfahren zur Bildung der DRAM-Zelle gezeigt ist.
  • Fig. 3A bis 3J sind Querschnittsansichten entlang der Linie 3-3 aus Fig. 1, worin ein Verfahren zur Herstellung einer Tiefgraben-DRAM-Zelle gemäß der vorliegenden Erfindung dargestellt ist.
  • Gleiche Bezugszeichen kennzeichnen durchgehend in den beigefügten Zeichnungen in konsistenter Weise gleiche Strukturelemente.
    • Detaillierte Beschreibung der bevorzugten Ausführungsformen
  • Die vorliegende Erfindung stellt ein Verfahren zur Herstellung einer Tiefgraben-DRAM- Zelle, vorzugsweise eines Sub-150 nm-DRAM-Elements, bereit, wobei gewünschte Eigenschaften wie geringe Kapazität, geringe Zellengröße, hohe Funktionalität und ein einfacher Randbildungsprozess, erreicht werden. Fig. 3A bis 3J sind Querschnittsansichten entlang der Linie 3-3 aus Fig. 1, wobei ein Verfahren zur Herstellung einer Tiefgraben-DRAM-Zelle gemäß der vorliegenden Erfindung gezeigt ist. Wie in Fig. 3A dargestellt ist, wird ein Halbleitersiliziumsubstrat 40, beispielsweise ein p-dotiertes Siliziumsubstrat, bereitgestellt, dessen Oberfläche nacheinander mit einer Randoxidplatte 42 mit 200 bis ungefähr 300 nm Dicke, einer SiN-Stoppschicht 44 mit ungefähr 20-50 nm, einer BSG-Hartmaske 45 mit mehr als 1200 nm, einer Polysiliziummaskenschicht 46 und einer strukturierten Fotolackschicht 47 bedeckt ist. In einer weiteren Ausführungsform kann eine TERA-Hartmaske anstelle der Polysiliziummaskenschicht 46 verwendet werden. Anschließend werden unter Verwendung einer Trockenätzung, wobei die strukturierte Fotolackschicht 47 als Maske verwendet wird, freigelegte Gebiete der Polysiliziummaskenschicht 46 entfernt und die Fotolackschicht 47 wird entfernt. Danach werden erneut unter Anwendung einer Trockenätzung, wobei die verbleibende Polysiliziummaskenschicht 46 als Maske verwendet wird, die BSG-Hartmaske 45, die SiN-Stoppschicht 44, die Randoxidplatte 42 und das Substrat 40 nacheinander entfernt. Somit werden, wie in Fig. 3B gezeigt ist, tiefe Gräben 48 in dem Substrat 40 gebildet, wobei eine vorbestimmte Tiefe von weniger als 5 µm erreicht wird. Anschließend werden die tiefen Gräben 48 durch eine Nassätzung gereinigt und es schließt sich ein Strip-Prozess an, um die BSG-Hartmaske 45 zu entfernen. In einer weiteren Ausführungsform wird ferner eine Nassätzung angewendet, um den tiefen Graben 48 als einen flaschenförmigen Graben zu bilden, um die Kapazität des Tiefgrabenkondensators zu erhöhen.
  • Wie in Fig. 3C gezeigt ist, wird durch Anwendung einer GPD/ASG-Abscheidung mit Wärmebehandlung ein n+-Diffusionsgebiet 50 in dem Substrat 40 gebildet, das den tiefen Graben 48 umgibt. Anschließend wird ein NO-Dielektrikum 52 mit einer Siliziumnitridschicht und einer Oxidschicht an der Seitenwand und der Unterseite des tiefen Grabens 48 gebildet. Als nächstes wird eine erste n+-dotierte Polysiliziumschicht 54 abgeschieden, um die tiefen Gräben 48 zu füllen, und anschließend wird auf der Oberseite der ersten Polysiliziumschicht 54, die von der Randoxidplatte 42 und der SiN- Stopschicht 44 umschlossen ist, eine Vertiefung gebildet, um mehrere Öffnungen 55 zu bilden. Daraufhin wird eine Nassätzung angewendet, um die Öffnungen 55 zu reinigen. Damit ist ein Tiefgrabenkondensator, der aus dem n+-Diffusionsgebiet 50, dem NO- Dielektrikum 52 und der ersten n+-dotierten Polysiliziumschicht 54 in jedem tiefen Graben 48 aufgebaut ist, fertiggestellt.
  • Wie in Fig. 3D gezeigt ist, wird eine zweite n+-dotierte Polysiliziumschicht 56 abgeschieden, um die Öffnungen 55 zu füllen, und anschließend wird eine Wärmebehandlung darauf durchgeführt. Als nächstes wird chemisch-mechanisches Polieren (CMP) angewendet, um die Oberflächen der zweiten Polysiliziumschicht 56 und der SiN-Stopschicht 44 anzugleichen. Nach dem Entfernen des SiN-Stopschicht 44 wird erneut ein CMP- Schritt angewendet, um die Oberflächen der zweiten Polysiliziumschicht 56 und der Randoxidplatte 42 einzuebnen. Somit dient die zweite Polysiliziumschicht 56, die von der Randoxidplatte 42 umschlossen ist, als eine Verbindung zwischen dem Tiefgrabenkondensator und dem vertikalen Transistor, der in anschließenden Prozessen gebildet wird. Anschließend wird eine Nassätzung angewendet, um die gesamte Oberfläche des Substrats 40 zu reinigen.
  • Wie in Fig. 3E gezeigt ist, wird unter Anwendung der Silizium-auf-Halbleiter-(SOI)Technologie eine Siliziumschicht 58 mit mehr als 500 nm auf der eingeebneten Oberfläche des Substrats 40 gebildet. Danach wird unter Anwendung einer Ionenimplantation eine n+-dotierte Schicht 60 auf der Siliziumschicht 58 gebildet. In einer weiteren Ausführungsform kann ein Ausheizschritt angewendet werden. Es sei auf die Fig. 4A bis 4D verwiesen, die den SOI-Prozess zeigen. Zunächst wird, wie in Fig. 4A gezeigt ist, ein dicker Siliziumwafer 57 einer Sauerstoffbehandlung unterzogen, um eine Siliziumoxidschicht zu bilden, und anschließend wird eine Wasserstoffionenimplantation durchgeführt, um eine vordefinierte Schnittlinie zwischen einem ionenimplantierten Gebiet 571 und einem nicht ionenimplantierten Gebiet 572 in dem dicken Siliziumwafer 57 zu bilden. Wie in Fig. 4B gezeigt ist, wird anschließend durch Anwenden der Wafer-Bond-Technologie der dicke Siliziumwafer 57 umgedreht und mit der eingeebneten Oberfläche des Substrats 40 verbunden. Wie in Fig. 4C gezeigt ist, wird anschließend das nicht implantierte Gebiet 572 auf der Rückseite des Siliziumwafers 57, das als eine Opferschicht dient, abgespalten. Wie in Fig. 4D dargestellt ist, dient durch Anwendung eines CMP-Schritts zur Einebnung des ionenimplantierten Gebiets 571 der verbleibende Teil des ionenimplantierten Gebiets 571, der auf der eingeebneten Oberfläche des Substrats 40 gebildet ist, als die Siliziumschicht 58.
  • Wie in Fig. 3F dargestellt ist, werden durch Anwendung einer Trockenätzung mit einer Hartmaske auf der n+-dotierten Schicht ein Teil der n+-dotierten Schicht 60 und der Siliziumschicht 58 entfernt, woraus sich mehrere Säulen auf der zweiten Polysiliziumschicht 56 ergeben. Anschließend wird nach der Nassreinigung eine Oxidschicht 62 auf der gesamten Oberfläche des Substrats 40 durch thermische Oxidation gebildet. Danach wird zur Einstellung der Schwellwertspannung (Vt) des vertikalen Transistors eine Implantation unter einem Winkel durchgeführt, um ein p-dotiertes Gebiet 64 an der Seitenwand der Siliziumschicht 58 zu bilden. Daraufhin werden unter Anwendung einer RTP-Wärmebehandlung die Ionen in der zweiten Polysiliziumschicht 56 in die Unterseite der Siliziumschicht 56 eindiffundiert, um damit ein Draingebiet 66 bereitzustellen. Danach wird eine Nassätzung angewendet, um die Oberfläche zu reinigen.
  • Wie in Fig. 3 G gezeigt ist, wird eine SiN-Zwischenschicht 68 in konformer Weise auf der gesamten Oberfläche der Oxidschicht 62 abgeschieden, und eine dritte dotierte Polysiliziumschicht 70 wird auf der SiN-Zwischenschicht 68 konform abgeschieden. Anschließend wird die dritte Polysiliziumschicht 70 abgetragen, bis die Oberseite der dritten dotierten Polysiliziumschicht 70 die Oberseite des Draingebiets 66 erreicht. Wie in Fig. 3H gezeigt ist, werden unter Anwendung einer thermischen Oxidation zur Oxidierung der dritten Polysiliziumschicht 70 die Oxidschicht und die oxidierte Polysiliziumschicht 70 zu einer Oxidationsschicht 72. Unterdessen wird ein Teil der SiN-Zwischenschicht 68 oxidiert. Anschließend wird der freigelegte Bereich der SiN-Zwischenschicht 68 entfernt und es schließt sich eine Nassätzung an.
  • Wie in Fig. 31 gezeigt ist, wird eine vierte Polysiliziumschicht 74 auf der Oxidationsschicht 72 abgeschieden und anschließend so strukturiert, um die Säulen zu umschließen. Daraufhin wird ein CMP-Schritt angewendet, um die Oberseite der vierten Polysiliziumschicht 74 und der Oxidationsschicht 72 abzutragen. Es schließt sich eine Nassreinigung an. Somit dient die vierte Polysiliziumschicht 74, die die Säulen umschließt, als eine Gateelektrodenschicht 74, und die Oxidationsschicht 72 an der Seitenwand der Säulen dient als ein vertikaler Kanal zwischen dem Draingebiet 66 und dem Sourcegebiet 60. Damit ist der vertikale Transistor über dem Tiefgrabenkondensator vollständig. Wie in Fig. 3J gezeigt ist, werden schließlich die Wortleitungen 76 auf den Gateelektroden 74 strukturiert, und ein Bitleitungskontaktloch 80, das durch ein Zwischenmetall- Dielektrikum 78 hindurchgeht, ist mit einer Bitleitung 82 verbunden.
  • Erfindungsgemäß wird die Randoxidplatte 42 auf dem Substrat 40 vor der Bildung der tiefen Gräben 48 gebildet, und damit ist der Prozess vereinfacht im Vergleich mit dem herkömmlichen Verfahren, in dem der Randbildungsprozess nach der Bildung des Tiefgrabenkondensators angewendet wird. Zweitens wird die zweite Polysiliziumschicht 56, die als eine Verbindung zu dem Bauteil dient, in der Öffnung 55 gebildet, die während der Herstellung des tiefen Grabens 48 strukturiert wird. Drittens, es ist kein Prozess für einen vergrabenen Streifen (BS) notwendig. Dies vereinfacht den DRAM-Zellenprozess weiterhin und senkt die Herstellungskosten. Viertens, unter Anwendung der SOI- Technologie wird mittels der Siliziumschicht 58 ein Element mit langem Kanal bereitgestellt, so dass der vertikale Transistor eine ausreichende Gatelänge bereitstellt, um einen geringen Leckstrom sicherzustellen, ohne die Bitleitungsspannung zu reduzieren oder die Speicherzellen-Chipfläche zu erhöhen. Fünftens, der unter dem vertikalen Transistor gefertigte Tiefgrabenkondensator unterliegt keiner Beschränkung in der Bauteildichte, da dieser nicht mehr Chipfläche als der vertikale Transistor beansprucht.
  • Selbstverständlich ist die vorliegende Erfindung nicht auf die zuvor beschriebenen Ausführungsformen eingeschränkt, sondern umschließt alle Ausführungsformen, die im Schutzbereich der folgenden Patentansprüche liegen.

Claims (20)

1. Verfahren zur Herstellung einer Tiefgraben-DRAM-Zelle auf einem Halbleitersubstrat einer ersten Leitungsart, mit den Schritten:
Bilden eines Tiefgrabenkondensators in dem Halbleitersubstrat;
Anwenden der Silizium-auf-Isolator-(SOI)Technologie, um eine Siliziumschicht auf dem Tiefgrabenkondensator zu bilden; und
Bilden eines vertikalen Transistors auf der Siliziumschicht über dem Tiefgrabenkondensator, wobei der vertikale Transistor elektrisch mit dem Tiefgrabenkondensator verbunden ist.
2. Verfahren nach Anspruch 1, wobei das Verfahren zur Bildung des Tiefgrabenkondensators die Schritte umfasst:
Bilden eines tiefen Grabens in dem Halbleitersubstrat;
Bilden eines Ionendiffusionsgebiets mit einer zweiten Leitungsart in dem Halbleitersubstrat, das den tiefen Graben umgibt;
Bilden einer dielektrischen Schicht an der Seitenwand und der Unterseite des tiefen Grabens; und
Bilden einer ersten dotierten Polysiliziumschicht einer zweiten Leitungsart, um den tiefen Graben zu füllen.
3. Verfahren nach Anspruch 1, wobei die Anwendung der Silizium-auf-Isolator-(SOI)- Technologie zur Bildung der Siliziumschicht die Schritte umfasst:
Bereitstellen eines Siliziumwafers;
Anwenden einer Sauerstoffbehandlung, um eine Siliziumoxidschicht auf dem Siliziumwafer zu bilden;
Anwenden einer Wasserstoffionenimplantation, um eine vorbestimmte Schnittlinie zwischen einem ionenimplantierten Gebieten und einem nicht ionenimplantierten Gebiet in dem Siliziumsubstrat zu bilden;
Anwenden einer Wafer-Verbundtechnologie, um den Siliziumwafer umzudrehen und an dem Siliziumsubstrat anzuhaften;
Abspalten des nicht implantierten Gebiets auf der Rückseite des Siliziumwafers; und
Anwenden eines CMP-Schritts zur Einebnung des implantierten Gebiets, wobei der verbleibende Teil des auf dem Halbleitersubstrats gebildeten ionenimplantierten Gebiet als die Siliziumschicht dient.
4. Verfahren nach Anspruch 3, wobei der Schritt des Abspaltens des nicht implantierten Gebiets unter Anwendung einer Ausheizung bei einer Temperatur von weniger als 600°C ausgeführt wird.
5. Verfahren nach Anspruch 3, wobei vor der Anwendung des CMP-Schritts das ionenimplantierte Gebiet bei ungefähr 1100°C ausgeheizt wird.
6. Verfahren nach Anspruch 1, wobei das Bilden des vertikalen Transistors die Schritte umfasst:
Bilden einer ersten Ionendiffusionsschicht der zweiten Leitungsart auf der Oberseite der Siliziumschicht;
Strukturieren der ersten Ionendiffusionsschicht und der Siliziumschicht, um eine Säule über dem Tiefgrabenkondensator zu bilden;
Bilden einer Oxidschicht auf der gesamten Oberfläche des Halbleitersubstrats;
Bilden einer zweiten Ionendiffusionsschicht der zweiten Leitungsart auf der Seitenwand der Siliziumschicht;
Bilden einer dritten Ionendiffusionsschicht der zweiten Leitungsart an der Unterseite der Siliziumschicht;
Bilden einer Nitridzwischenschicht auf der gesamten Oberfläche des Halbleitersubstrats;
Bilden einer zweiten dotierten Polysiliziumschicht der zweiten Leitungsart auf der Nitridzwischenschicht, wobei die Oberseite der zweiten dotierten Polysiliziumschicht die Oberseite des dritten Ionendiffusionsgebiets erreicht;
Oxidieren der zweiten dotierten Polysiliziumschicht, um eine Oxidationsschicht zu bilden;
Entfernen des freigelegten Bereichs der Nitridzwischenschicht; und
Bilden einer dritten Polysiliziumschicht der zweiten Leitungsart auf der Oxidationsschicht, die die Säule umgibt.
7. Verfahren nach Anspruch 6, wobei das zweite Ionendiffusionsgebiet durch Implantieren unter einem Winkel gebildet wird.
8. Verfahren nach Anspruch 6, wobei das dritte Ionendiffusionsgebiet durch eine Wärmebehandlung gebildet wird.
9. Verfahren nach Anspruch 6, wobei das Bilden der zweiten dotierten Polysiliziumschicht die Schritte umfasst:
Abscheiden der zweiten dotierten Polysiliziumschicht auf der gesamten Oberfläche der Nitridzwischenschicht;
Anwenden eines CMP-Schritts zur Einebnung der zweiten dotierten Polysiliziumschicht; und
Trockenätzen zur Vertiefung der zweiten dotierten Polysiliziumschicht, um die Oberseite des dritten Ionendiffusionsgebiets zu erreichen.
10. Verfahren nach Anspruch 6, wobei das Bilden der dritten dotierten Polysiliziumschicht die Schritte umfasst:
Abscheiden der dritten dotierten Polysiliziumschicht auf der gesamten Oberfläche der Oxidationsschicht;
Anwenden eines CMP-Schritts, um die dritte dotierte Polysiliziumschicht einzuebnen; und
Trockenätzen, um die dritte dotierte Polysiliziumschicht zu vertiefen, bis das erste Ionendiffusionsgebiet freigelegt ist.
11. Verfahren zur Bildung einer Tiefgraben-DRAM-Zelle mit den Schritten:
Bereitstellen eines Halbleitersubstrats einer ersten Leitungsart mit einer Randoxidplatte und mehreren tiefen Gräben, die durch die Randoxidplatte und das Substrat bis zu einer vorbestimmten Tiefe hindurch ausgebildet sind;
Bilden eines Tiefgrabenkondensators in jedem tiefen Graben, wobei der Tiefgrabenkondensator ein Ionendiffusionsgebiet einer zweiten Leitungsart in dem Substrat, das den tiefen Graben umgibt, eine dielektrische Schicht auf der Seitenwand und der Unterseite des tiefen Grabens und eine erste dotierte Polysiliziumschicht einer zweiten Leitungsart, die den tiefen Graben füllt, aufweist;
Bilden einer Siliziumschicht auf der eingeebneten Oberfläche der Randoxidplatte und der ersten dotierten Polysiliziumschicht;
Bilden einer ersten Ionendiffusionsschicht der zweiten Leitungsart auf der Oberseite der Siliziumschicht;
Entfernen der Ionendiffusionsschicht und der Siliziumschicht auf der Randoxidplatte, um mehrere Säulen zu bilden;
Bilden einer Oxidschicht auf der gesamten Oberfläche des Substrats;
Bilden einer zweiten Ionendiffusionsschicht der zweiten Leitungsart an der Seitenwand der Siliziumschicht;
Bilden einer dritten Ionendiffusionsschicht der zweiten Leitungsart an der Unterseite der Siliziumschicht;
Bilden einer Nitridzwischenschicht auf der gesamten Oberfläche des Substrats;
Bilden einer zweiten dotierten Polysiliziumschicht der zweiten Leitungsart auf der Nitridzwischenschicht, wobei die Oberseite der zweiten dotierten Polysiliziumschicht die Oberseite des dritten Ionendiffusionsgebiets erreicht;
Oxidieren der zweiten dotierten Polysiliziumschicht, um eine Oxidationsschicht zu bilden;
Entfernen des freigelegten Gebiets der Nitridzwischenschicht; und
Bilden einer dritten dotierten Polysiliziumschicht der zweiten Leitungsart auf der Oxidationsschicht, die die Säulen umgibt.
12. Verfahren nach Anspruch 11, wobei die erste dotierte Polysiliziumschicht, die von der Randoxidplatte umgeben ist, als eine Verbindung zwischen dem Tiefgrabenkondensator und dem dritten Ionendiffusionsgebiet dient.
13. Verfahren nach Anspruch 11, wobei die Siliziumschicht durch Silizium-auf-Isolator- (SOI)Technologie gebildet wird.
14. Verfahren nach Anspruch 13, wobei die Anwendung der Silizium-auf-Isolator- (SOI)Technologie zur Bildung der Siliziumschicht die Schritte umfasst:
Bereitstellen eines Siliziumwafers;
Anwenden einer Sauerstoffbehandlung, um eine Siliziumoxidschicht auf dem Siliziumwafer zu bilden;
Anwenden einer Wasserstoffionenimplantation, um eine vorbestimmte Schnittlinie zwischen einem ionenimplantierten Gebiet und einem nicht implantierten Gebiet in dem Siliziumwafer zu bilden;
Anwenden einer Wafer-Verbundtechnologie, um den Siliziumwafer umzudrehen und diesen an dem Siliziumsubstrat anzuhaften;
Abspalten des nicht implantierten Gebiets auf der Rückseite des Siliziumwafers; und
Anwenden eines CMP-Schritts, um das ionenimplantierte Gebiet einzuebnen, wobei der verbleibende Teil des ionenimplantierten Gebiets, der über dem Halbleitersubstrat gebildet ist, als die Siliziumschicht dient.
15. Verfahren nach Anspruch 14, wobei das Abspalten des nicht implantierten Gebiets unter Anwendung einer Wärmebehandlung bei einer Temperatur von weniger als 600°C stattfindet.
16. Verfahren nach Anspruch 14, wobei vor der Anwendung des CMP-Schritts das ionenimplantierte Gebiet bei ungefähr 1100°C ausgeheizt wird.
17. Verfahren nach Anspruch 11, wobei das zweite Ionendiffusionsgebiet durch Implantieren unter einem Winkel gebildet wird.
18. Verfahren nach Anspruch 11, wobei das dritte Ionendiffusionsgebiet durch eine Wärmebehandlung gebildet wird.
19. Verfahren nach Anspruch 11, wobei das Bilden der zweiten dotierten Polysiliziumschicht die Schritte umfasst:
Abscheiden der zweiten dotierten Polysiliziumschicht auf der gesamten Oberfläche der Nitridzwischensicht;
Anwenden eines CMP-Schritts, um die zweite dotierte Polysiliziumschicht einzuebnen; und
Trockenätzen zum Abtragen der zweiten dotierten Polysiliziumschicht, so dass die Oberseite des dritten Ionendiffusionsgebiets erreicht wird.
20. Verfahren nach Anspruch 11, wobei das Bilden der dritten dotierten Polysiliziumschicht die Schritte umfasst:
Abscheiden der dritten dotierten Polysiliziumschicht auf der gesamten Oberfläche der Oxidationsschicht;
Anwenden eines CMP-Schritts, um die dritte Polysiliziumschicht einzuebnen; und
Trockenätzen, um die dritte dotierte Polysiliziumschicht abzutragen, bis das erste Ionendiffusionsgebiet freigelegt ist.
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