JP2005197474A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】トレンチの形成方法を制御良くおこなう。
【解決手段】シリコン基板11上に、パッド酸化膜12、シリコン窒化膜13の積層膜が堆積され、さらに積層膜上にポリシリコン膜14が形成されており、レシストマスク15にてポリシリコン膜14、シリコン窒化膜13、パッド酸化膜12が順次エッチングされる。そして、ポリシリコン膜14をマスクとしてシリコン基板11をエッチングしてトレンチ16を形成する。
【選択図】 図5

Description

本発明は半導体装置の製造方法に関し、特に、半導体基板に形成される素子分離領域であるトレンチの形成方法に関するものである。
LSIデバイスにおいては、高集積化が進んでおり、そのためには更なる微細化技術が必要となっている。近年のLSIデバイス製造技術において、素子分離技術としては、従来のLOCOS分離構造に代わり、素子分離領域を微細に、しかも、精度良く形成できるシャロウ・トレンチ・アイソレーション(STI)構造が採用されるようになってきている。
まず、従来のSTI構造の形成方法について、図1及び図2を用いて簡単に説明する。シリコン基板1上に、熱酸化法によりパッド酸化膜2を形成し、さらに、シリコン窒化膜3をCVD法により堆積させる。次に、レジストパターン4を形成し(図1)、これをマスクとして、シリコン窒化膜3、パッド酸化膜2及びシリコン基板1を順次エッチングし、レジスト4を除去すれば素子分離溝であるトレンチ5が形成される(図2)。
そして、図示はしないが、通常の方法により、シリコン窒化膜3及びパッド酸化膜2を順次除去し、全面にトレンチ5が完全に埋め込まれるようにCVD法によりシリコン酸化膜を形成し、CMP法により平坦化してトレンチ5のみにシリコン酸化膜を埋め込めば、STI構造が形成される。
特開2001−345375 特開2001−267410 特開平9−27483
STI構造は、素子分離領域であるため、素子間を完全分離するために、トレンチの深さを制御することが重要である。従来のトレンチ形成方法では、目標とするトレンチの深さを確保するために、特にエッチングレートを制御しエッチング特性を均一化させることに重点が置かれていた。
しかし、従来の形成方法においては、レジストマスクにより、シリコン酸化膜、シリコン窒化膜及びシリコン基板を一括エッチングするために、各被エッチング膜種の差及びエッチング装置の機差によるエッチングレートへの変動を考慮しなければならず、目標とするトレンチ深さを確保するためには、被エッチング膜が変る毎にエッチング装置状態を確認しなければならなかった。
また、レジストをマスクとしてエッチングするために、レジストから発生するカーボンを含有するエッチング反応生成物が形成され、この反応生成物がシリコン基板に堆積するために、シリコン基板のエッチングが阻害するといった問題もあった。
上記問題を解決するために、本発明は、レジストマスクによりシリコン基板をエッチングせずに、ポリシリコンマスクを用いてシリコン基板をエッチングして、トレンチを形成するようにしたものである。
つまり、シリコン基板上にシリコン系でない絶縁膜、例えばシリコン酸化膜と上層がシリコン窒化膜の積層膜を形成し、積層膜上にポリシリコン膜を形成後、レジストによりポリシリコン膜をパターニングし、レジストを除去してポリシリコン膜をマスクとしてシリコン基板をエッチングするものである。そして、エッチングの終点をシリコン窒化膜が露出したことにより検出することが可能となる。
本発明においては、レジストマスクを用いることなくシリコン基板をエッチングしているので、カーボン含有の反応生成物がシリコン基板に堆積することもなく、シリコン基板のエッチングレートを均一に維持することができる。また、ポリシリコン膜とシリコン基板のエッチングレートは、ほほ等しく制御できるので、トレンチの深さをポリシリコン膜厚と一致させることにより、トレンチの深さの制御が正確となる。
図3乃至図6は本発明の実施の形態における半導体装置の製造方法を示す図であり、トレンチ深さが250nmである場合を例にとって説明する。
まず、シリコン基板11に熱酸化法によりパッド酸化膜12を15nm、CVD法によりシリコン窒化膜13を150nmを形成し、続いて、ポリシリコン膜14を250nm堆積する。次に、ポリシリコン膜14上にフォトリソグラフィ技術によりレジストパターン15を形成する(図3)。
そして、レジストパターン15をマスクとして、ポリシリコン膜14をエッチングする。例えば、ICP型ドライエッチング装置を用いて、圧力1.3Pa、RF出力400W、ガスはCl2/HBr/O2であり、流量は50/150/10sccmの条件でおこなう。
さらに、レジストパターン15をマスクとして、パッド酸化膜12及びシリコン窒化膜13のエッチングがおこなわれる(図4)。エッチング条件は、例えば、ICP型ドライエッチング装置により、圧力8.0Pa、RF出力400W、ガスCHF3/Ar/O2、流量15/75/3sccmである。
そして、レジスト15を灰化(アッシング)除去した後、ポリシリコン膜14をマスクにシリコン基板11のエッチングがおこなわれ、トレンチ16が形成できる(図5)。エッチング条件は、ICP型ドライエッチング装置により、圧力1.3Pa、RF出力400W、ガスCl2/HBr/O2、流量は50/150/10sccmである。
このエッチングは、シリコン基板11とほぼ同じエッチングレートでポリシリコン膜14がエッチングされる条件となっているので、ポリシリコン膜14が完全に除去された時を終点検出すれば、ポリシリコン膜14の膜厚と同じ深さのトレンチ16を形成することができる。
本実施の形態において、ポリシリコンの下層の積層膜を2層膜として説明したが、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜等の2層以上の多層膜でも良し、また、マスク膜はシリコン系であればアモルファスシリコン膜であっても構わない。これらの膜の種類等の設定は、他のプロセス条件、特にエッチング条件に合わせて決定することができる。
以上説明したように、本発明によれば、シリコン基板に反応生成物が堆積することもなくトレンチエッチング可能であり、また、マスク膜とシリコン基板のエッチングレートを等しくエッチングするため、正確な深さのトレンチを形成することができる。
従来技術におけるトレンチの形成方法の工程断面図である。 図1に引き続く従来技術におけるトレンチの形成方法の工程断面図である。 本発明の実施の形態におけるトレンチの形成方法の工程断面図である。 図3に引き続く本発明の実施の形態におけるトレンチの形成方法の工程断面図である。 図4に引き続く本発明の実施の形態におけるトレンチの形成方法の工程断面図である。
符号の説明
1、11 シリコン基板
2、12 パッド酸化膜
3、13 シリコン窒化膜
4、」5 レジストパターン
5、16 トレンチ
14 ポリシリコン膜

Claims (6)

  1. シリコン基板上に絶縁膜及び該絶縁膜上にシリコン系の膜を形成する工程と、レジストをマスクとして前記シリコン系の膜及び前記絶縁膜をエッチングする工程と、前記レジストを除去した後前記シリコン系の膜をマスクとしてシリコン基板をエッチングしトレンチを形成する工程を含むことを特徴とする半導体装置装置の製造方法。
  2. 前記シリコン系の膜は、多結晶シリコンあるいはアモルファスシリコンの何れかであることを特徴とする請求項1記載の半導体装置装置の製造方法。
  3. 前記トレンチの深さは前記シリコン系の膜厚に等しいことを特徴とする請求項1、2記載の半導体装置装置の製造方法。
  4. 前記絶縁膜はシリコン酸化膜及びシリコン窒化膜の多層膜であることを特徴とする請求項1乃至3記載の半導体装置装置の製造方法。
  5. 前記多層膜は下層膜がシリコン酸化膜であり、上層膜がシリコン窒化膜である2層膜であることを特徴とする請求項4記載の半導体装置装置の製造方法。
  6. 前記トレンチのエッチング終点は前記絶縁膜表面の露出を検出することによりおこなわれることを特徴とする請求項1乃至5記載の半導体装置装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227892A (ja) * 2005-12-23 2007-09-06 Interuniv Micro Electronica Centrum Vzw ソース/ドレイン領域の選択的エピタキシャル成長方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100399531C (zh) * 2005-11-03 2008-07-02 上海华虹Nec电子有限公司 一种特殊结构的硅片
CN204760384U (zh) * 2015-05-18 2015-11-11 华天科技(昆山)电子有限公司 高像素影像传感芯片的晶圆级封装结构
CN109920734A (zh) * 2019-03-13 2019-06-21 德淮半导体有限公司 半导体器件的形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5562801A (en) * 1994-04-28 1996-10-08 Cypress Semiconductor Corporation Method of etching an oxide layer
US6015757A (en) * 1997-07-02 2000-01-18 Taiwan Semiconductor Manufacturing Co. Ltd. Method of oxide etching with high selectivity to silicon nitride by using polysilicon layer
US5811345A (en) * 1997-09-18 1998-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Planarization of shallow- trench- isolation without chemical mechanical polishing
US6140206A (en) * 1999-06-14 2000-10-31 Chartered Semiconductor Manufacturing Ltd. Method to form shallow trench isolation structures
JP2001345375A (ja) * 2000-05-31 2001-12-14 Miyazaki Oki Electric Co Ltd 半導体装置および半導体装置の製造方法
US6737316B2 (en) * 2001-10-30 2004-05-18 Promos Technologies Inc. Method of forming a deep trench DRAM cell
US6613649B2 (en) * 2001-12-05 2003-09-02 Chartered Semiconductor Manufacturing Ltd Method for buffer STI scheme with a hard mask layer as an oxidation barrier

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227892A (ja) * 2005-12-23 2007-09-06 Interuniv Micro Electronica Centrum Vzw ソース/ドレイン領域の選択的エピタキシャル成長方法

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