JP2006261341A

JP2006261341A - 半導体装置の製造方法

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Publication number: JP2006261341A
Application number: JP2005075758A
Authority: JP
Inventors: Ryuta Isobe; 竜太磯部
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2005-03-16
Filing date: 2005-03-16
Publication date: 2006-09-28
Anticipated expiration: 2025-03-16
Also published as: JP4451335B2

Abstract

【課題】この発明は、厚膜メタルを堆積した場合に、素子特性の変動、信頼性の低下がなく、基板の反りを矯正できる方法を提供する。
【解決手段】複数の半導体チップが形成された半導体基板１のダイシングライン２１上に凸部１２が形成され、凸部１２を含み半導体基板１上をメタル層３を形成した後、このメタル層３を覆うレジスト膜４形成し、このレジスト膜４の全面をエッチバックして前記凸部１２上に位置するメタル層３を露出させ、レジスト膜４をマスクとして凸部１２上のメタル層を除去し、ダイシングライン２１上でメタル層３を分離する。
【選択図】図１２

Description

この発明は、半導体装置の製造方法に関し、特に、厚膜メタルを設けた半導体ウェハ基板を有する半導体装置の製造方法に関するものである。

半導体素子の微細化及び高密度化が進み、多層配線化が多く用いられる一方、厚膜パワーＭＯＳトランジスタやアナログ用途などで大電流の半導体装置が要求されている。大電流を流すためには、メタル配線の膜厚を厚くした厚膜メタルが用いられている。

膜厚が３μｍ以上の厚膜メタルを用いた場合、厚膜メタルの内部応力により、ウェハ基板に反りが発生するという問題がある。通常、厚膜メタル等を堆積するとウェハ基板は凹状に反る。このウェハ基板の反り量は、厚膜メタルの内部応力の大きさに依存し、膜厚が厚くなるほど大きくなる。ウェハ基板の反りが発生すると、フォトリソグラフィ工程における配線パターンの転写のための露光工程で焦点ズレを生じ、配線の出来上がり寸法のウェハ位置における大きなばらつきが発生することになる。更に、反りが大きくなると、露光工程でのステッパのステージにウェハ基板が吸着できずに、ステッパによる露光ができないという問題が発生する。

基板の反りを矯正する方法が種々提案されている。例えば、シリコン（Ｓｉ）ウェハの表面に二酸化シリコン等の膜を形成した基板において、二酸化シリコン膜等の膜を切断して溝を形成し、膜によりシリコンウェハに一様に加わっていた応力を部分的に開放してシリコン基板の反りを低減する方法が提案されている（例えば、特許文献１参照）。しかし、この方法では、二酸化シリコン膜上に更に膜を堆積する場合には、堆積した膜の内部応力により、基板が再び反るという問題がある。膜堆積毎に溝を形成するプロセスは現実的ではない。

また、事前に対象である基板の立体形状を測定し、基板の歪み状態を計算によって得た上で、最適位置、加工量を決定して、基板裏面に加工又は熱を加えることで、反りの矯正を測ることが提案されている（例えば、特許文献２参照）。しかしながら、上記特許文献２に提案されている方法では、これら基板に成膜された膜自体の応力は基板全面にかかったままであり、応力のバランスが崩れた場合には、基板の反りは発生する。

一方、基板裏面に表面の金属膜と同程度の応力を堆積させることで、反りを低減する方法が提案されている（例えば、特許文献３参照）。しかし、この方法では、予想される応力の変動などにより、反りの制御は難しくなる。
特開平９−１７７０２号公報特開２００１−２７４０４８号公報特開平９−４５６８０号公報

ところで、メタルを成膜してその応力によって、基板に反りが生じた場合、熱を加えることにより、基板の反りを矯正することが可能である。しかしながら、熱を加えると、素子特性の変動、メタル表面のヒロックの発生、コンタクトホール部でメタル中のシリコン（Ｓｉ）の析出等の問題が発生する。

この発明は、上述した問題点を解消するためになされたものにして、厚膜メタルなどの膜を堆積した場合に、素子特性の変動、信頼性の低下がなく、基板の反りを矯正できる方法を提供することをその課題とする。

この発明の半導体装置の製造方法は、複数の半導体チップが形成された半導体基板のダイシングライン上に凸部が形成され、前記凸部を含み半導体基板上に成膜層を形成した後、この成膜層を覆う被覆膜を形成するとともに前記凸部上に位置する箇所の前記成膜層を露出させ、前記被覆膜をマスクとして前記凸部上の成膜層を除去し、前記ダイシングライン上で前記成膜層を分離することを特徴とする。

前記被覆膜層を形成した後、前記被覆膜の全面をエッチバックすることにより、前記凸部上に位置する箇所の前記成膜層を露出させるように構成すると良い。

また、前記成膜層としては、膜厚３μｍ以上の厚膜メタル層が用いられる。

また、この発明において、は前記凸部は、ダイシングラインの所定領域が露出したマスクを設け、エッチングによりダイシングライン上の露出した領域を除去して凸部を形成するように構成できる。

前記凸部は、高さが１μｍ以上、幅が１μｍ以上１０μｍ未満にすればよく、前記凸部は、ダイシングラインの半導体チップ領域の端部から１０μｍ以上離した場所に形成するとよい。

また、前記被覆膜は粘度の低いレジスト膜、あるいはＳＯＧ膜を用いることができる。

この発明によれば、厚膜メタルの応力はチップ毎に分割されるので、基板全体のかかる応力は分散されることになり、基板の反りが矯正できる。この結果、次工程以後の搬送エラーやステージチャックエラーが防止でき、露光工程においては露光マージンの低下を抑制でき、歩留まりの向上、品質向上及びリワーク率の低下による生産性の向上が実現できる。

以下、この発明の実施形態につき図面を参照して説明する。図１ないし図１３は、この発明の実施に形態にかかる半導体装置の製造方法を工程別に示す概略断面図である。

シリコン（Ｓｉ）半導体ウェハに、酸化処理、ＣＶＤ等の膜堆積処理、リソグラフィ処理、エッチング処理等の種々の処理を行って、半導体基板１の所定の領域に複数の半導体素子構成部からなるチップ領域２０と、このチップ領域２０、２０間に配置されるダイシングライン２１とが形成される。

図１はコンタクトホール形成工程を行いメタル配線工程前迄の処理を行った状態を示している。半導体基板１の表面部には、図示はしないが、ＭＯＳトランジスタ等の半導体素子の構成要部、例えば、素子分離領域、ゲート電極、層間絶縁膜等が形成されている。そして、この図１に示す実施形態では、メタル配線の工程前に、コンタクトホール等を設けるためのエッチング処理工程において、ダイシングライン２１部分の基板領域が除去され、その分だけチップ領域２０より段差が形成されている。このダイシングラインは１１は、５０μｍ〜２００μｍの幅である。なお、メタル配線工程前に、ダイシングライン２１とチップ領域２０との間に段差が設けられない工程の場合もある。

続いて、図２に示すように、基板１上に層間絶縁膜１０を堆積する。層間絶縁膜１０としては、リン、硼素を添加した酸化珪素ガラス（ＢＰＳＧ：Boro-Phospho Silicated Glass)膜を常圧ＣＶＤ法で膜厚０．８μｍ程度堆積し、９００℃、３０分程度のリフローを行った。

続いて、半導体基板１をエッチングすることによって、ダイシングライン２１の所定の位置に凸部を形成する。このダイシングライン２１に凸部を形成する工程は、図２に示す状態より前の工程で行っても良いが、その後に酸化工程や成膜工程があると、凸部の形状が滑らかになったり、高さが低くなったりする場合があるので、メタル配線の成膜工程の前で、その後工程を挟まない工程で形成する方が好ましい。

図３に示すように、ダイシングライン２１の所定の位置に凸部を形成するためのマスクを層間絶縁膜（ＢＰＳＧ膜）１０を利用して形成する。このため半導体基板１表面に形成された層間絶縁膜（ＢＰＳＧ膜）１０上にレジストを塗布し、レジストの写真製版工程用いて、ダイシングライン２１の凸部を形成する位置にレジストを残したレジストパターン２を形成する。チップ領域２０は、レジスト膜２で被覆されている。この実施形態では、凸部はダイシングライン２１の中央部に設けるようにレジストパターン２を形成している。凸部は必ずしもダイシングライン２１の中央部に設ける必要はないが、ダイシングライン２１の端、すなわち、チップ領域２０の端部に近い位置に設ける場合には、チップ領域２０とダイシングライン２１の段差の影響を受けて、メタルデポジション後の段差の頂部に、厚くレジストが残る可能性があり、次工程以降に行われるエッチバックでメタル表面を露出させることが困難になる。このため、チップ領域２０の端部からは１０μｍ以上離す方が好ましい。また、メタル配線のパターニングをウェットエッチングで行う場合には、サイドエッチも考慮する必要がある。５μｍのエッチングで、オーバーエッチが５０％の場合、７．５μｍエッチングすることになるので、このことからも１０μｍ程度離す方がよい。ダイシングライン２１は、５０μｍ〜２００μｍ程度あるので、スペース的には十分マージンがある。

また、凸部の幅は狭い方が望ましい、この実施形態では、幅が１μｍにした。幅が１０μｍ以上になると、やはりメタルデポジション後の段差の頂部に、厚くレジストが残る可能性があるので、１０μｍより小さくする方がよい。上述したように、ダイシングライン２１には、スペース的には十分なマージンがあるので、幅を１μｍ以下にするメリットはない。あまり狭いと加工が難しくなるとともに、メタルデポジション前に凸部が折れる虞があるので、１μｍ以上１０μｍより狭い幅で適宜決定すればよい。

次に、図４に示すように、レジストパターン２をマスクとして、ダイシングライン２１部分の層間絶縁膜（ＢＰＳＧ膜）１０をエッチング除去して、高さ０．８μｍ（層間絶縁膜１０の膜厚）、幅１μｍの基板１の凸部形成用のマスクとなる第１の凸部１２ａを形成する。この層間絶縁膜（ＢＰＳＧ膜）１０のエッチングは通常のプラズマドライエッチングで行い、エッチングガスとして、Ａｒ、ＣＨＦ₃、ＣＦ₄を用いた。

続いて、図５に示すように、レジスト膜２を除去して、基板１のダイシングライン２１の所定領域に、基板１の凸部形成用のマスクとして、ＢＰＳＧ膜からなる第１の凸部１２ａが形成される。

次に、図６に示すように、ＢＰＳＧ膜からなる第１の凸部１２ａをマスクとして、ダイシングライン２１部分の基板１をエッチング除去して、第２の凸部１２ｂを形成する。このエッチング時に、ＢＰＳＧ膜も若干の膜減りが生じるが問題がない程度である。膜減り量は、基板１を１．３μｍ程度エッチング除去する場合で０．１μｍ以下である。また、チップ領域２０は、層間絶縁膜１０としてのＢＰＳＧ膜で覆われているので、影響はない。

ＢＰＳＧ膜からなる第１の凸部１２ａが残っているので、膜減りを０．１μｍとして１．３μｍで２．０μｍの段差となる。この実施形態では、基板１．３μｍエッチングして第２の凸部１２ｂを形成した。第２の凸部１２ｂと第１の凸部１２ａとの合計で、高さ２μｍ、幅１μｍの凸部１２が形成されることになる。この凸部１２（第２の凸部１２ｂと第１の凸部１２ａとの合計）の高さは、メタルの膜厚に対して最適値があるが、例えば、メタルの膜厚が５μｍに対しては、高さが２μｍで良好な結果が得られる。この実施形態では、凸部１２（第２の凸部１２ｂと第１の凸部１２ａとの合計）は、高さ２μｍ、幅１μｍである。また、基板１のエッチングは、この実施形態においては、マグネトロンＲＩＥにより行った。２μｍの高さの凸部１２を形成するために、反応ガスとして、ＨＢｒ、ＮＦ₃、Ｏ₂の混合ガスを用い、ガス流量をＨＢｒ／ＮＦ₃／Ｏ₂＝３３／１１／２．６（ｓｃｃｍ）、ＲＦ出力を６５０Ｗ、圧力を８０ｍＴｏｒｒとした。このエッチング後、ダイシングライン２１の中央部近傍に、高さ２μｍ、幅１μｍの凸部１２（第２の凸部１２ｂと第１の凸部１２ａとの合計）が形成される。

ここで、第１の凸部１２ａをマスクとして更に、基板１をエッチングして第２の凸部１２ｂを設けているのは、通常層間絶縁膜１０は１μｍ以下であるので、層間絶縁膜１０の膜厚による段差だけでは、後の工程でメタル形状を凸状にするのが難しいからである。ただし、層間絶縁膜だけで後工程でメタル形状が凸部になることができるような膜厚の場合には、基板のエッチングは省略できる。

なお、半導体基板１の厚さは６００μｍ程度あるので、この加工でウェハが割れる懸念はない。

続いて、図７に示すように、層間絶縁膜１０にコンタクトホールを形成するために、レジスト１３を塗布してパターニングする。このときダイシングライン２１の凸部１２もレジスト１３で覆い、ＢＰＳＧ膜からなる第１の凸部１２ａを残す。そして、コンタクトホールのエッチングが終わるとレジスト１３を除去する（図８参照）。

続いて、図９に示すように、Ａｌ−Ｓｉ−Ｃｕ又はＡｌ−Ｓｉの厚膜メタル３をスパッタ法等により、凸部１２を含め基板１全面に膜厚５μｍの厚さで形成する。このとき、下地の段差により、凸部１２部分に、メタル表面に凸状の領域３ａが形成される。

その後、図１０に示すように、スピンコートにより、粘度の低いレジスト４を塗布する。この実施形態では、粘度の低いレジスト４としては、例えば、東京応化工業株式会社製の商品名「ＴＨＭＲ−ＩＰ５７２０−ＨＰ−７ｃｐ」を用い、厚さ１μｍ塗布した。通常、ダイシングライン２１は、１００μｍ程度あるので、メタル３表面の凸状領域３ａは孤立パターンとなり、粘度の低いレジスト４を用いることにより、メタル３表面の凸状領域３ａの上のレジスト領域４ａの膜厚は他の領域に比べ薄くなる。また、チップ領域２０内はパターンが詰まっているので、レジスト４の膜厚は薄くならず、凸状領域３ａ上のレジスト領域４ａの膜厚が半導体基板１上で最も薄くなる。

次に、図１１に示すように、レジスト膜４を全面エッチバックすることにより、メタル３の凸状領域３ａの部分を露出させる。そして、図１２に示すように、レジスト膜４をマスクとして、ドライエッチング又はウェットエッチングにより、メタル３表面の凸状領域３ａのメタルを除去する。

ウェットエッチングの条件の一例を示す。エッチング溶液として、Ｈ₃ＰＯ₃（７２．５％）／ＨＮＯ₃（２．８％）／ＣＨ₃ＣＯＯＨ（２５％）＋純水を用い、温度が４２℃で、エッチレートは４００ｎｍ／分である。５μｍの膜厚のメタルの場合、オーバーエッチ（５０％）も考慮して、約１９分のエッチングを行う。

また、エッチング処理としてドライエッチングを用いる場合には、レジスト４の膜減りがあるので、図１０で示す工程で設けた１μｍの膜厚のレジストより厚めの膜厚のレジスト膜を塗布する必要がある。この場合、エッチバックでメタル表面を露出させるのに時間がかかり、凸状領域３ａ上でレジスト膜厚を薄くするために、凸部１２の高さも高めにする必要があるので、ウェットエッチングの方が容易である。ドライエッチングを行う場合の条件の一例を示す。ドライエッチングはＥＣＲプラズマエッチングを行う。エッチングガスとしては、ガス流量３０ｓｃｃｍのＢＣｌ₃とガス流量１２０ｓｃｃｍのＣｌ₂を用い、５μｍの膜厚のメタルの場合、約７分のエッチングを行う。

上記のエッチング処理により、メタル３表面の凸状領域３ａ部分のメタルを除去することにより、成膜された膜厚メタルは、チップ領域２０毎に分割されるので、基板全体にかかる応力は分散され、基板１の反りは矯正される。

その後、図１３に示すように、レジスト４を除去し、メタル工程の写真製版工程へと進み、所定の工程を経て半導体装置が製造される。このとき、基板１の反りは矯正されているので、搬送エラーやステージの吸着エラーは発生しないので、生産性の向上が図れる。

なお、上記した実施形態では、図１０に示す工程で、全面にレジスト膜４を塗布したが、レジスト膜の代わりにＳＯＧ膜を用いて、同様にメタル表面の凸状領域３ａを露出させることができる。ＳＯＧとしては、例えば、東京応化工業株式会社製のＯＣＤ液ｔｙｐｅ−７を用いて、４００ｎｍ程度の厚さでスピンコートし、３００℃の温度で３０分べークした後に、エッチバックを行うことで、凸状領域３ａ部分のメタルを露出させることができる。

また、下地の凸部１２の加工が最適化され、メタル上に設けるレジストまたはＳＯＧ膜の粘度が十分に低ければ、メタル表面の凸状領域３ａでメタルを露出させることも可能である。

更に、上述したように、上記した実施形態では、凸部１２をダイシングライン２１の中央部に設けたが、ダイシングライン２１には電気的特性を測定するためのモニターや写真製版工程のアライメントマーク等がある場合ある。この場合には、必ずしも中央に凸部１２を設ける必要はなく、空いているスペースに凸部を設ければよい。

なお、上記した実施形態では、膜厚メタルの応力による基板の反りを矯正する場合について説明したが、同様の方法により、層間膜などＣＶＤ膜の応力による基板の反りを矯正することもできる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施に形態にかかる半導体装置の製造方法を工程別に示す概略断面図である。この発明の実施に形態にかかる半導体装置の製造方法を工程別に示す概略断面図である。この発明の実施に形態にかかる半導体装置の製造方法を工程別に示す概略断面図である。この発明の実施に形態にかかる半導体装置の製造方法を工程別に示す概略断面図である。この発明の実施に形態にかかる半導体装置の製造方法を工程別に示す概略断面図である。この発明の実施に形態にかかる半導体装置の製造方法を工程別に示す概略断面図である。この発明の実施に形態にかかる半導体装置の製造方法を工程別に示す概略断面図である。この発明の実施に形態にかかる半導体装置の製造方法を工程別に示す概略断面図である。この発明の実施に形態にかかる半導体装置の製造方法を工程別に示す概略断面図である。この発明の実施に形態にかかる半導体装置の製造方法を工程別に示す概略断面図である。この発明の実施に形態にかかる半導体装置の製造方法を工程別に示す概略断面図である。この発明の実施に形態にかかる半導体装置の製造方法を工程別に示す概略断面図である。この発明の実施に形態にかかる半導体装置の製造方法を工程別に示す概略断面図である。

符号の説明

１半導体基板
２レジストパターン
３厚膜メタル
３ａ凸状領域
４レジスト
１０層間絶縁膜（ＢＰＳＧ膜）
１２凸部
１２ａ第１の凸部
１２ｂ第２の凸部
２０チップ領域
２１ダイシングライン

Claims

複数の半導体チップが形成された半導体基板のダイシングライン上に凸部が形成され、前記凸部を含み半導体基板上に成膜層を形成した後、この成膜層を覆う被覆膜を形成するとともに前記凸部上に位置する箇所の前記成膜層を露出させ、前記被覆膜をマスクとして前記凸部上の成膜層を除去し、前記ダイシングライン上で前記成膜層を分離することを特徴とする半導体装置の製造方法。
前記被覆膜層を形成した後、前記被覆膜の全面をエッチバックすることにより、前記凸部上に位置する箇所の前記成膜層を露出させることを特徴とする請求項１に記載の半導体装置の製造方法。
前記成膜層は厚膜メタル層であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
前記凸部は、ダイシングラインの所定領域が露出したマスクを設け、エッチングによりダイシングライン上の露出した領域を除去して凸部を形成することを特徴とする請求項１ないし３のいずれかに記載の半導体装置の製造方法。
前記凸部は、高さが１μｍ以上、幅が１μｍ以上１０μｍ未満であることを特徴とする請求項１ないし４のいずれかに記載の半導体装置の製造方法。
前記凸部は、ダイシングラインの半導体チップ領域の端部から１０μｍ以上離した場所に形成することを特徴とする請求項１ないし５のいずれかに記載の半導体装置の製造方法。
前記メタル層は３μｍ以上の膜厚であることを特徴とする請求項３に記載の半導体装置の製造方法。
前記被覆膜は粘度の低いレジスト膜であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
前記被覆膜はＳＯＧ膜であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。