JPH0642482B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0642482B2 JPH0642482B2 JP59239560A JP23956084A JPH0642482B2 JP H0642482 B2 JPH0642482 B2 JP H0642482B2 JP 59239560 A JP59239560 A JP 59239560A JP 23956084 A JP23956084 A JP 23956084A JP H0642482 B2 JPH0642482 B2 JP H0642482B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
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Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は、多層配線構造の半導体装置を製造する方法
に関するものであり、更に詳細には該半導体装置の多層
配線形成工程における層間絶縁膜の平坦化方法に関する
ものである。
に関するものであり、更に詳細には該半導体装置の多層
配線形成工程における層間絶縁膜の平坦化方法に関する
ものである。
［発明の技術的背景］ 多層配線構造を有する高集積度の半導体装置においては
各層の配線ができるだけ平坦であることが必要であり、
そのため、該半導体装置の配線形成方法として、層間絶
縁膜と上層配線とを平坦化するための種々の方法が開発
されている。それらの公知の方法のうち、比較的単純で
しかも有用性のある方法としてエッチバック法が知られ
ている。
各層の配線ができるだけ平坦であることが必要であり、
そのため、該半導体装置の配線形成方法として、層間絶
縁膜と上層配線とを平坦化するための種々の方法が開発
されている。それらの公知の方法のうち、比較的単純で
しかも有用性のある方法としてエッチバック法が知られ
ている。
第２図（ａ）乃至第２図（ｅ）は公知のエッチバック法
の主要工程を断面図で示したものである。
の主要工程を断面図で示したものである。
この方法では、まず第２図（ａ）に示すように、シリコ
ン半導体基板（図示せず）の表面に形成した熱酸化膜１
の上に低圧ＣＶＤ法でＳｉ3Ｎ4膜２を形成して下地絶縁
膜とし、次に該Ｓｉ3Ｎ4膜２上にＡｌ−Ｓｉ合金の第一
層配線３を形成した後、プラズマＣＶＤ法でプラズマ窒
化シリコン膜４（以下、これをＰ−ＳｉＮ膜と略記す
る）を堆積させ、更にポジ型のレジスト膜５を形成す
る。各層の層厚は、第一層配線３が１μｍであるとき、
およそＰ−ＳｉＮ膜４を１μｍ、レジスト膜５を２μｍ
とするのが普通である。
ン半導体基板（図示せず）の表面に形成した熱酸化膜１
の上に低圧ＣＶＤ法でＳｉ3Ｎ4膜２を形成して下地絶縁
膜とし、次に該Ｓｉ3Ｎ4膜２上にＡｌ−Ｓｉ合金の第一
層配線３を形成した後、プラズマＣＶＤ法でプラズマ窒
化シリコン膜４（以下、これをＰ−ＳｉＮ膜と略記す
る）を堆積させ、更にポジ型のレジスト膜５を形成す
る。各層の層厚は、第一層配線３が１μｍであるとき、
およそＰ−ＳｉＮ膜４を１μｍ、レジスト膜５を２μｍ
とするのが普通である。
次にレジスト膜５とＰ−ＳｉＮ膜４とを同じエッチング
速度でエッチングして、第一層配線３の頂面及びＰ−Ｓ
ｉＮ膜４の肩部に位置するＰ−ＳｉＮ膜４の部分Ａ（第
２図（ａ）参照）の上半部を除去して第２図（ｂ）の状
態とする。この場合、エッチング方法としては反応性イ
オンエッチング（以下にはＲＩＥと略記する）を用いて
いる。更にＲＩＥを進めてＰ−ＳｉＮ膜４をエッチング
し、第一層配線３の頂面とＰ−ＳｉＮ膜４の表面との間
の膜厚がほぼ0.3μｍになった時点（第２図（ｃ）参
照）でエッチングを停止する。この時、Ｐ−ＳｉＮ膜４
の表面にはＲＩＥによる損傷層４ａが生じており、ま
た、前記部分Ａは完全に除去されている。
速度でエッチングして、第一層配線３の頂面及びＰ−Ｓ
ｉＮ膜４の肩部に位置するＰ−ＳｉＮ膜４の部分Ａ（第
２図（ａ）参照）の上半部を除去して第２図（ｂ）の状
態とする。この場合、エッチング方法としては反応性イ
オンエッチング（以下にはＲＩＥと略記する）を用いて
いる。更にＲＩＥを進めてＰ−ＳｉＮ膜４をエッチング
し、第一層配線３の頂面とＰ−ＳｉＮ膜４の表面との間
の膜厚がほぼ0.3μｍになった時点（第２図（ｃ）参
照）でエッチングを停止する。この時、Ｐ−ＳｉＮ膜４
の表面にはＲＩＥによる損傷層４ａが生じており、ま
た、前記部分Ａは完全に除去されている。
該損傷層４ａはリークの原因となるため、化学的ドライ
エッチング（以下、これをＣＤＥと略記する）で該損傷
層４ａを除去すると、第２図（ｄ）の状態となる。そし
て最後に、第２図（ｅ）に示すようにＰ−ＳｉＮ膜４の
上にプラズマＣＶＤ法によって更にＰ−ＳｉＮ膜を１μ
ｍほど追加堆積させると、表面が平坦な層間絶縁膜６が
得られる。
エッチング（以下、これをＣＤＥと略記する）で該損傷
層４ａを除去すると、第２図（ｄ）の状態となる。そし
て最後に、第２図（ｅ）に示すようにＰ−ＳｉＮ膜４の
上にプラズマＣＶＤ法によって更にＰ−ＳｉＮ膜を１μ
ｍほど追加堆積させると、表面が平坦な層間絶縁膜６が
得られる。
［背景技術の問題点］ 前記のごとき公知のエッチバック法には次のような問題
点があった。
点があった。
前記公知のエッチバック法ではＲＩＥによる損傷層４
ａ（第２図（ｃ）参照）を除去する時にＣＤＥを利用し
ているが、ＣＤＥの特性として配線金属と接する部分つ
まり第一層配線３の側面に位置する部分Ｂ（第２図
（ａ）参照）が他の部分よりもエッチングされやすいた
め、損傷層４ａの除去時に第一層配線３の側面側のＰ−
ＳｉＮ膜４が他の部分よりも早くエッチングされ、その
結果、たとえば第３図（ａ）に示すように第一層配線３
の側面に位置するＰ−ＳｉＮ膜４が深く除去されて第一
層配線３の側面が露出した状態となりやすいばかりでな
く、極端な場合には第３図（ｂ）に示すようにＰ−Ｓｉ
Ｎ膜４の下にある下地絶縁膜のＳｉ3Ｎ4膜２までもエッ
チングされた状態になる恐れがあった。
ａ（第２図（ｃ）参照）を除去する時にＣＤＥを利用し
ているが、ＣＤＥの特性として配線金属と接する部分つ
まり第一層配線３の側面に位置する部分Ｂ（第２図
（ａ）参照）が他の部分よりもエッチングされやすいた
め、損傷層４ａの除去時に第一層配線３の側面側のＰ−
ＳｉＮ膜４が他の部分よりも早くエッチングされ、その
結果、たとえば第３図（ａ）に示すように第一層配線３
の側面に位置するＰ−ＳｉＮ膜４が深く除去されて第一
層配線３の側面が露出した状態となりやすいばかりでな
く、極端な場合には第３図（ｂ）に示すようにＰ−Ｓｉ
Ｎ膜４の下にある下地絶縁膜のＳｉ3Ｎ4膜２までもエッ
チングされた状態になる恐れがあった。
第３図（ａ）及び（ｂ）のごとき状態の発生を防止す
るためには第２図（ｃ）の状態において第一層配線３の
上に0.3μｍ程度のＰ−ＳｉＮ膜４を残しておく必要が
あるが、Ｐ−ＳｉＮ膜４の堆積時の膜厚は半導体基板の
ロット間ばかりでなくロット内においても異なっている
ため、正確なエッチング終点の検出は不可能であり、従
って第２図（ｃ）の状態で第一層配線３の上に残すＰ−
ＳｉＮ膜４の厚さを確実に所期の0.3μｍにできる保証
はない。従来は、先行ロットのテストピースのエッチン
グデータを参照して後続ロットのエッチング条件を設定
することによりエッチング終点を決定していたので、作
業ミスを生じやすかった。
るためには第２図（ｃ）の状態において第一層配線３の
上に0.3μｍ程度のＰ−ＳｉＮ膜４を残しておく必要が
あるが、Ｐ−ＳｉＮ膜４の堆積時の膜厚は半導体基板の
ロット間ばかりでなくロット内においても異なっている
ため、正確なエッチング終点の検出は不可能であり、従
って第２図（ｃ）の状態で第一層配線３の上に残すＰ−
ＳｉＮ膜４の厚さを確実に所期の0.3μｍにできる保証
はない。従来は、先行ロットのテストピースのエッチン
グデータを参照して後続ロットのエッチング条件を設定
することによりエッチング終点を決定していたので、作
業ミスを生じやすかった。
ＲＩＥにおいて、半導体基板毎のエッチングばらつき
や、半導体基板の各ロット毎のエッチングばらつき、及
び一個の半導体基板内でのエッチングばらつきに対応す
るためのオーバーエッチングができない。このように、
第一層配線３の上に残すＰ−ＳｉＮ膜の膜厚がばらつく
ため、スルーホールのエッチング時間、フィールドのし
きい値電圧、層間絶縁膜を利用したコンデンサの容量等
がばらつき、半導体装置の品質が変動する。
や、半導体基板の各ロット毎のエッチングばらつき、及
び一個の半導体基板内でのエッチングばらつきに対応す
るためのオーバーエッチングができない。このように、
第一層配線３の上に残すＰ−ＳｉＮ膜の膜厚がばらつく
ため、スルーホールのエッチング時間、フィールドのし
きい値電圧、層間絶縁膜を利用したコンデンサの容量等
がばらつき、半導体装置の品質が変動する。
第２図（ａ）から第２図（ｂ）に至る工程では、無機
質のＰ−ＳｉＮ膜４と有機質のレジスト膜５とを同一の
エッチング速度でエッチングしなければならないが、被
エッチング性が本来異なっている両者を同一エッチング
速度でエッチングするには、ＲＩＥ装置の操作及び制御
を精細な条件の下で行う必要があり、またその条件が維
持されていることを頻繁に確認しつつ行わなければなら
ない。従って、ＲＩＥ装置の管理が繁雑であり、またＲ
ＩＥ装置の操作は容易ではなかった。
質のＰ−ＳｉＮ膜４と有機質のレジスト膜５とを同一の
エッチング速度でエッチングしなければならないが、被
エッチング性が本来異なっている両者を同一エッチング
速度でエッチングするには、ＲＩＥ装置の操作及び制御
を精細な条件の下で行う必要があり、またその条件が維
持されていることを頻繁に確認しつつ行わなければなら
ない。従って、ＲＩＥ装置の管理が繁雑であり、またＲ
ＩＥ装置の操作は容易ではなかった。
［発明の目的］ この発明の目的は、前記公知の方法に存する問題点を解
決した層間絶縁膜の平坦化方法を提供することである。
更に詳細には、この発明の目的は、前記公知の方法に存
する問題点を解決し、前記方法よりも確実に層間絶縁膜
を平坦化できるとともに半導体装置の品質のばらつきを
低減させることができ、またＲＩＥ装置の操作を容易に
することができる、新規な半導体装置製造方法を提供す
ることである。
決した層間絶縁膜の平坦化方法を提供することである。
更に詳細には、この発明の目的は、前記公知の方法に存
する問題点を解決し、前記方法よりも確実に層間絶縁膜
を平坦化できるとともに半導体装置の品質のばらつきを
低減させることができ、またＲＩＥ装置の操作を容易に
することができる、新規な半導体装置製造方法を提供す
ることである。
［発明の概要］ この発明の方法における特徴は、採用するＲＩＥエッチ
ング方法に対してエッチング速度の遅い第一絶縁膜と速
い第二絶縁膜とを第一層配線の上にその順に堆積させて
該配線の頂面及び側面を覆い、該配線の頂面と肩部に位
置する絶縁膜が露出するようにレジストマスクを形成し
た後、エッチング速度の遅い第一絶縁膜をエッチングス
トッパとして該配線の周囲のエッチング速度の速い第二
絶縁膜を選択的にエッチングすることにある。
ング方法に対してエッチング速度の遅い第一絶縁膜と速
い第二絶縁膜とを第一層配線の上にその順に堆積させて
該配線の頂面及び側面を覆い、該配線の頂面と肩部に位
置する絶縁膜が露出するようにレジストマスクを形成し
た後、エッチング速度の遅い第一絶縁膜をエッチングス
トッパとして該配線の周囲のエッチング速度の速い第二
絶縁膜を選択的にエッチングすることにある。
またこの発明の別の特徴は、上記異方性エッチングをし
た後、プラズマＣＶＤ法のような堆積傷のない絶縁膜を
形成したとき配線側面の溝を埋めて平坦な層間絶縁膜が
形成できるようにしたことにある。この本発明の方法に
よれば、レジスト膜と絶縁膜とを同時に同じエッチング
速度でエッチングする工程がないのでエッチング条件に
自由度があり、また、絶縁膜のＲＩＥエッチングを行う
時にエッチング速度の遅い絶縁膜によって自動的に所定
膜厚の損傷層が残されることからオーバーエッチングの
条件を採用することができるため、均質な半導体装置を
形成できるとともにＲＩＥ装置の操作が容易になる等の
効果が得られる。
た後、プラズマＣＶＤ法のような堆積傷のない絶縁膜を
形成したとき配線側面の溝を埋めて平坦な層間絶縁膜が
形成できるようにしたことにある。この本発明の方法に
よれば、レジスト膜と絶縁膜とを同時に同じエッチング
速度でエッチングする工程がないのでエッチング条件に
自由度があり、また、絶縁膜のＲＩＥエッチングを行う
時にエッチング速度の遅い絶縁膜によって自動的に所定
膜厚の損傷層が残されることからオーバーエッチングの
条件を採用することができるため、均質な半導体装置を
形成できるとともにＲＩＥ装置の操作が容易になる等の
効果が得られる。
［発明の実施例］ 以下に第１図（ａ）乃至第１図（ｆ）を参照して本発明
方法の一実施例について説明する。なお、第１図におい
て第２図と同一符号で表示された部分は第２図に示した
半導体装置と同一の部分である。
方法の一実施例について説明する。なお、第１図におい
て第２図と同一符号で表示された部分は第２図に示した
半導体装置と同一の部分である。
実施例の膜形成工程では、まず第１図（ａ）に示すよう
に半導体基板（図示せず）上に熱酸化膜１を形成した後
低圧ＣＶＤ法によってＳｉ3Ｎ4膜２を形成して下地絶縁
膜を形成し、更にその上に第一層配線３を形成する。つ
いで第一絶縁膜として、プラズマＣＶＤ法によりプラズ
マシリコン酸化膜７（以下にはＰ−ＳｉＯ2膜と略記す
る）をたとえば0.2μｍの厚さで該第一層配線３の上に
堆積した後（堆積条件、ＳｉＨ4／ＮＯ2の流量50／1500
sccM，キャリアガスＡｒの流量500sccM，圧力100Ｐａ，
温度330℃，ＲＦ出力200Ｗ）、引き続き第二絶縁膜とし
て、同じくプラズマＣＶＤ法によってＰ−ＳｉＮ膜４を
たとえば0.8μｍの厚さに堆積させる（堆積条件、Ｓｉ
Ｈ4／ＮＨ3の流量60／300sccM，キャリアガスＡｒの流
量700sccM，圧力87Ｐａ，温度330℃，ＲＦ出力320
Ｗ）。更に、ポジ型のレジスト膜５をＰ−ＳｉＮ膜４の
上にたとえば2.5μｍの厚さに形成する。
に半導体基板（図示せず）上に熱酸化膜１を形成した後
低圧ＣＶＤ法によってＳｉ3Ｎ4膜２を形成して下地絶縁
膜を形成し、更にその上に第一層配線３を形成する。つ
いで第一絶縁膜として、プラズマＣＶＤ法によりプラズ
マシリコン酸化膜７（以下にはＰ−ＳｉＯ2膜と略記す
る）をたとえば0.2μｍの厚さで該第一層配線３の上に
堆積した後（堆積条件、ＳｉＨ4／ＮＯ2の流量50／1500
sccM，キャリアガスＡｒの流量500sccM，圧力100Ｐａ，
温度330℃，ＲＦ出力200Ｗ）、引き続き第二絶縁膜とし
て、同じくプラズマＣＶＤ法によってＰ−ＳｉＮ膜４を
たとえば0.8μｍの厚さに堆積させる（堆積条件、Ｓｉ
Ｈ4／ＮＨ3の流量60／300sccM，キャリアガスＡｒの流
量700sccM，圧力87Ｐａ，温度330℃，ＲＦ出力320
Ｗ）。更に、ポジ型のレジスト膜５をＰ−ＳｉＮ膜４の
上にたとえば2.5μｍの厚さに形成する。
次にエッチング工程では第１図（ｂ）に示すように第一
層配線３の頂面及び肩部に位置するＰ−ＳｉＮ膜４が露
出するまで、レジスト膜をＯ2ＲＩＥアッシングをした
後（アッシング条件、Ｏ2ガスの流量60sccM，圧力2.3P
a，ＲＦ出力520Ｗ）、該第一層配線３の頂面及び側面に
位置するＰ−ＳｉＮ膜４を第１図（ｃ）に示すようにＰ
−ＳｉＯ2膜７をエッチングストッパとしてＲＩＥ法に
よりエッチング除去する（エッチング条件、ＳＦ6ガス
の流量80sccM，圧力100Pa，ＲＦ出力450Ｗ，Ｐ−ＳｉＮ
／Ｐ−ＳｉＯ2の選択比４／１）。この工程（すなわ
ち、第一層配線３の周囲のＰ−ＳｉＮ膜４を除去する工
程）では、レジスト膜のエッチング残し部分５ａをマス
クとしてＰ−ＳｉＮ膜４がＰ−ＳｉＯ2膜７よりも４倍
のエッチング速度でエッチングされるようにエッチング
選択比を定めてエッチングを実施するので、エッチング
終了時には第一層配線３の表面を覆っているＰ−ＳｉＯ
2膜７は残るが、その外側のＰ−ＳｉＮ膜４は消失し、
レジスト膜のエッチング残し部分５ａの直下のＰ−Ｓｉ
Ｎエッチング残し部分４ｂのみが残る。
層配線３の頂面及び肩部に位置するＰ−ＳｉＮ膜４が露
出するまで、レジスト膜をＯ2ＲＩＥアッシングをした
後（アッシング条件、Ｏ2ガスの流量60sccM，圧力2.3P
a，ＲＦ出力520Ｗ）、該第一層配線３の頂面及び側面に
位置するＰ−ＳｉＮ膜４を第１図（ｃ）に示すようにＰ
−ＳｉＯ2膜７をエッチングストッパとしてＲＩＥ法に
よりエッチング除去する（エッチング条件、ＳＦ6ガス
の流量80sccM，圧力100Pa，ＲＦ出力450Ｗ，Ｐ−ＳｉＮ
／Ｐ−ＳｉＯ2の選択比４／１）。この工程（すなわ
ち、第一層配線３の周囲のＰ−ＳｉＮ膜４を除去する工
程）では、レジスト膜のエッチング残し部分５ａをマス
クとしてＰ−ＳｉＮ膜４がＰ−ＳｉＯ2膜７よりも４倍
のエッチング速度でエッチングされるようにエッチング
選択比を定めてエッチングを実施するので、エッチング
終了時には第一層配線３の表面を覆っているＰ−ＳｉＯ
2膜７は残るが、その外側のＰ−ＳｉＮ膜４は消失し、
レジスト膜のエッチング残し部分５ａの直下のＰ−Ｓｉ
Ｎエッチング残し部分４ｂのみが残る。
ついで、残っているＰ−ＳｉＯ2膜７をたとえばウェッ
トエッチングで除去した後（エッチング液ＮＨ4Ｆ，エ
ッチング温度30℃）、レジスト膜のエッチング残し部分
５ａをＯ2アッシング法で除去すると第１図（ｄ）のご
とき状態となる。
トエッチングで除去した後（エッチング液ＮＨ4Ｆ，エ
ッチング温度30℃）、レジスト膜のエッチング残し部分
５ａをＯ2アッシング法で除去すると第１図（ｄ）のご
とき状態となる。
このようにＳｉ3Ｎ4膜２上に露出した第一層配線３とＰ
−ＳｉＮ膜のエッチング残し部分４ｂの上からプラズマ
ＣＶＤ法でＰ−ＳｉＯ2膜８を第１図（ｅ）及び（ｆ）
のように堆積させてＰ−ＳｉＯ2膜８の表面が第一層配
線３の頂面よりも十分に高くなるまで堆積させれば、第
一層配線の両側にできた幅１μｍ深さ１μｍの溝は完全
に埋められて第１図（ｆ）のように表面が平坦な層間絶
縁膜を得ることができる。
−ＳｉＮ膜のエッチング残し部分４ｂの上からプラズマ
ＣＶＤ法でＰ−ＳｉＯ2膜８を第１図（ｅ）及び（ｆ）
のように堆積させてＰ−ＳｉＯ2膜８の表面が第一層配
線３の頂面よりも十分に高くなるまで堆積させれば、第
一層配線の両側にできた幅１μｍ深さ１μｍの溝は完全
に埋められて第１図（ｆ）のように表面が平坦な層間絶
縁膜を得ることができる。
なお、前記実施例ではエッチングストッパとなる絶縁膜
としてＰ−ＳｉＯ2膜を用いる一方、エッチングされる
膜をＰ−ＳｉＮ膜とする場合のみを示したが、エッチン
グされる膜とエッチングストッパとなる膜の組合せはこ
の実施例に示された場合に限られないことは明らかであ
り、互いにエッチング速度の異なる種々の膜の組合せを
採用することができる。
としてＰ−ＳｉＯ2膜を用いる一方、エッチングされる
膜をＰ−ＳｉＮ膜とする場合のみを示したが、エッチン
グされる膜とエッチングストッパとなる膜の組合せはこ
の実施例に示された場合に限られないことは明らかであ
り、互いにエッチング速度の異なる種々の膜の組合せを
採用することができる。
また、レジストマスクの形成方法として、Ｏ2ガスを作
用ガスとするＲＩＥ方アッシングが好適であるが、これ
以外の方法でレジスト膜のエッチングを行ってもよい。
用ガスとするＲＩＥ方アッシングが好適であるが、これ
以外の方法でレジスト膜のエッチングを行ってもよい。
［発明の効果］ 前記のごとき本発明方法によれば次のような効果が得ら
れる。
れる。
（ａ）層間絶縁膜形成時のロット間等の膜厚ばらつきや
ＲＩＥ時のウエハ間及びロット間のエッチングばらつき
を考慮してエッチングストッパを利用したことによりオ
ーバーエッチングが可能となり、従ってばらつきによる
エッチング過不足がなくなるため、エッチングのやり直
しや追加エッチングがなくなり、エッチング工程を安定
化できる。
ＲＩＥ時のウエハ間及びロット間のエッチングばらつき
を考慮してエッチングストッパを利用したことによりオ
ーバーエッチングが可能となり、従ってばらつきによる
エッチング過不足がなくなるため、エッチングのやり直
しや追加エッチングがなくなり、エッチング工程を安定
化できる。
（ｂ）従来のようにテストピースによって先行ロットの
エッチングデータを参照して後続ロットのエッチング条
件を変更する必要がなくなるため、エッチング作業が容
易になり、作業ミスの防止が実現できる。
エッチングデータを参照して後続ロットのエッチング条
件を変更する必要がなくなるため、エッチング作業が容
易になり、作業ミスの防止が実現できる。
（ｃ）第一層配線上の絶縁膜を除去する時に従来法にお
けるように層間絶縁膜を残す必要がないため、エッチン
グ制御性がよくなり、且つＲＩＥ装置の操作も容易とな
り、また第一層配線上に残った絶縁膜の膜厚のばらつき
に基因するスルーホールエッチング時間のばらつきがな
くなった。
けるように層間絶縁膜を残す必要がないため、エッチン
グ制御性がよくなり、且つＲＩＥ装置の操作も容易とな
り、また第一層配線上に残った絶縁膜の膜厚のばらつき
に基因するスルーホールエッチング時間のばらつきがな
くなった。
（ｄ）フィールド部の膜厚がエッチングのばらつきによ
って影響されなくなったため、フィールド部のしきい値
電圧や層間絶縁膜を利用したコンデンサの容量等のばら
つきが従来の半導体装置よりも小さくなる。また、フィ
ールド部はレジストでマスクされ、レジストと絶縁膜と
の選択比が高いエッチング条件でエッチングを行うの
で、従来と比較してレジストのピンホールやボイド等に
基因するフィールド部のピンホールエッチングが生じに
くい。
って影響されなくなったため、フィールド部のしきい値
電圧や層間絶縁膜を利用したコンデンサの容量等のばら
つきが従来の半導体装置よりも小さくなる。また、フィ
ールド部はレジストでマスクされ、レジストと絶縁膜と
の選択比が高いエッチング条件でエッチングを行うの
で、従来と比較してレジストのピンホールやボイド等に
基因するフィールド部のピンホールエッチングが生じに
くい。
（ｅ）第一層配線の下方の下地絶縁膜がエッチングされ
る恐れがない。
る恐れがない。
（ｆ）レジストと絶縁膜とを同一のエッチング速度で同
時にエッチングする必要がなくなったため、ＲＩＥ装置
に対して頻繁に点検及び確認を行う必要がなくなり、且
つ操作も容易になった。
時にエッチングする必要がなくなったため、ＲＩＥ装置
に対して頻繁に点検及び確認を行う必要がなくなり、且
つ操作も容易になった。
第１図（ａ）乃至第１図（ｆ）は本発明方法の主要な工
程を示す断面図、第２図（ａ）乃至第２図（ｅ）は公知
の方法の主要な工程を示す断面図、第３図（ａ）及び
（ｂ）は第２図の公知の方法によって生じている欠陥を
示す断面図である。 １…熱酸化膜（下地絶縁膜）、２…Ｓｉ3Ｎ4膜（下地絶
縁膜）、３…第一層配線、４…プラズマ窒化シリコン膜
（第二絶縁膜）、５…レジスト膜、７…プラズマ酸化シ
リコン膜（第一絶縁膜）、８…プラズマ酸化シリコン膜
（第三絶縁膜）。
程を示す断面図、第２図（ａ）乃至第２図（ｅ）は公知
の方法の主要な工程を示す断面図、第３図（ａ）及び
（ｂ）は第２図の公知の方法によって生じている欠陥を
示す断面図である。 １…熱酸化膜（下地絶縁膜）、２…Ｓｉ3Ｎ4膜（下地絶
縁膜）、３…第一層配線、４…プラズマ窒化シリコン膜
（第二絶縁膜）、５…レジスト膜、７…プラズマ酸化シ
リコン膜（第一絶縁膜）、８…プラズマ酸化シリコン膜
（第三絶縁膜）。
Claims (1)
- 【請求項１】半導体基板における下地絶縁膜の上に第一
層配線を形成する工程と、該第一層配線後の該基板上に
第一絶縁膜を所定の厚さに堆積させる工程と、該第一絶
縁膜に比較してエッチング速度の速い第二絶縁膜を該第
一絶縁膜の上に堆積させる工程と、該第一層配線の頂面
及び肩部に位置する該第二絶縁膜が露出するようにレジ
ストマスクを形成する工程と、露出した該第一層配線の
頂面及び側面に位置する該第二絶縁膜のみを該第一絶縁
膜をエッチングストッパとした異方性エッチングにより
選択的に除去する工程と、該第一絶縁膜のエッチングス
トッパ部分及び該レジストマスクを除去する工程と、該
エッチングストッパ除去により露出した該下地絶縁膜及
び該第一層配線並びに該レジストマスク除去により露出
した該第二絶縁膜の異方性エッチング残し部分の上から
第三絶縁膜をその表面が平坦になる厚さまで堆積させる
工程とを含む半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59239560A JPH0642482B2 (ja) | 1984-11-15 | 1984-11-15 | 半導体装置の製造方法 |
| US06/797,986 US4634496A (en) | 1984-11-15 | 1985-11-14 | Method for planarizing the surface of an interlayer insulating film in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59239560A JPH0642482B2 (ja) | 1984-11-15 | 1984-11-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61119058A JPS61119058A (ja) | 1986-06-06 |
| JPH0642482B2 true JPH0642482B2 (ja) | 1994-06-01 |
Family
ID=17046615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59239560A Expired - Lifetime JPH0642482B2 (ja) | 1984-11-15 | 1984-11-15 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4634496A (ja) |
| JP (1) | JPH0642482B2 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62257727A (ja) * | 1986-05-01 | 1987-11-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR910003742B1 (ko) * | 1986-09-09 | 1991-06-10 | 세미콘덕터 에너지 라보라터리 캄파니 리미티드 | Cvd장치 |
| JPS63202067A (ja) * | 1987-02-17 | 1988-08-22 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4789646A (en) * | 1987-07-20 | 1988-12-06 | North American Philips Corporation, Signetics Division Company | Method for selective surface treatment of semiconductor structures |
| NL8701717A (nl) * | 1987-07-21 | 1989-02-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een geplanariseerde opbouw. |
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| GB8729652D0 (en) * | 1987-12-19 | 1988-02-03 | Plessey Co Plc | Semi-conductive devices fabricated on soi wafers |
| GB2216336A (en) * | 1988-03-30 | 1989-10-04 | Philips Nv | Forming insulating layers on substrates |
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| JPH0817174B2 (ja) * | 1993-11-10 | 1996-02-21 | キヤノン販売株式会社 | 絶縁膜の改質方法 |
| JPH07201858A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
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| US10879108B2 (en) * | 2016-11-15 | 2020-12-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Topographic planarization method for lithography process |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4478679A (en) * | 1983-11-30 | 1984-10-23 | Storage Technology Partners | Self-aligning process for placing a barrier metal over the source and drain regions of MOS semiconductors |
| US4511430A (en) * | 1984-01-30 | 1985-04-16 | International Business Machines Corporation | Control of etch rate ratio of SiO2 /photoresist for quartz planarization etch back process |
| US4545852A (en) * | 1984-06-20 | 1985-10-08 | Hewlett-Packard Company | Planarization of dielectric films on integrated circuits |
-
1984
- 1984-11-15 JP JP59239560A patent/JPH0642482B2/ja not_active Expired - Lifetime
-
1985
- 1985-11-14 US US06/797,986 patent/US4634496A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4634496A (en) | 1987-01-06 |
| JPS61119058A (ja) | 1986-06-06 |
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