NL8701717A - Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een geplanariseerde opbouw. - Google Patents
Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een geplanariseerde opbouw. Download PDFInfo
- Publication number
- NL8701717A NL8701717A NL8701717A NL8701717A NL8701717A NL 8701717 A NL8701717 A NL 8701717A NL 8701717 A NL8701717 A NL 8701717A NL 8701717 A NL8701717 A NL 8701717A NL 8701717 A NL8701717 A NL 8701717A
- Authority
- NL
- Netherlands
- Prior art keywords
- layer
- planarized
- floors
- filling
- etching
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
Description
V
PHN 12.199 1 * N.V. Philips' Gloeilampenfabrieken te Eindhoven "Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een geplanariseerde opbouw*
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een verdieping in een oppervlak van een halfgeleidersubstraat wordt gevuld door dit te bedekken met een voorgeplanariseerde vullaag en een verdere 5 planariseerlaag waarna het substraat in kontakt wordt gebracht met een etsmedium waarin de planariseerlaag en de voorgeplanariseerde vullaagpraktisch even snel etsen.
De verdieping in het oppervlak van het halfgeleidersubstraat kan een in het substraat geetste groef zijn, maar 10 evengoed een ruimte die is gelegen tussen op het substraat liggende geleidersporen (van bijvoorbeeld aluminium of van polykristallijn silicium) of een venster dat is aangebracht in een isolerende laag. De etsbehandeling, met het etsmedium waarin de planariseerlaag en de voorgeplanariseerde vullaag praktisch even snel esten, kan op 15 verschillende ogenblikken gestopt worden. Deze kan bijvoorbeeld gestopt worden op het ogenblik dat het oppervlak van het halfgeleidersubstraat bereikt is; de verdieping is dan gevuld terwijl op het oppervlaknaast de verdieping geen vulmateriaal aanwezig is. Aldus kunnen bijvoorbeeld groeven in een siliciumoppervlak gevuld worden met isolerend materiaal.
20 Ook kan zo in groeven of in vensters in een isolerende laag een geleider, zoals bijvoorbeeld aluminium aangebracht worden. De etsbehandeling kan ook gestopt worden voordat het oppervlak van het halfgeleidersubstraat bereikt is; de verdieping is dan gevuld terwijl op het oppervlak naast de verdieping ook nog een laag van het vulmateriaal 25 aanwezig is. Aldus kunnen bijvoorbeeld geleidersporen in isolerend materiaal ingepakt worden. In al deze gevallen wordt een halfgeleiderinrichting met een vlakke, geplanariseerde opbouw verkregen.
Uit IBM-TDB Vol. 25 No. 11B, 1983, pag. 6129-30 is een werkwijze van de in de aanhef genoemde soort bekend, waarbij een groef 30 in een silicium oppervlak wordt gevuld met siliciumoxide. De voorgeplanariseerde vullaag wordt hier gevormd in twee processtappen.
Eerst wordt het oppervlak bedekt met een eerste laag siliciumoxide.
8701717 * PHN 12.199 2
Hierna wordt ter plaatse van de verdieping een fotolakmasker aangebracht. Daarna wordt het niet door het fotolakmasker bedekte deel van de eerste laag siliciumoxide weggeëtst. Hierbij wordt het silicium oppervlak naast de groef geheel blootgelegd. Ook wordt hierbij 5 siliciumoxide uit de groef verwijderd, waarbij in een rand van de groef eveneens silicium wordt blootgelegd. Na deze etsbehandeling wordt het fotolakmasker verwijderd en het oppervlak bedekt met een tweede laag siliciumoxide. Aldus is de verdieping in het oppervlak van het halfgeleidersubstraat gevuld met een relatief vlakke, 10 voorgeplanariseerde laag. Door de tweede laag siliciumoxide hoeft nu niet de gehele groef gevuld te worden maar slechts de rand ervan waar tijdens de, etsbehandeling siliciumoxide van de eerste laag was weggeëtst. Omdat nu veel kleinere ruimtes gevuld moeten worden vertoont de tweede laag siliciumoxide een relatief vlak oppervlak.
15 Behalve dat bij de bekende beschreven werkwijze twee deposities van siliciumoxide nodig zijn, heeft deze werkwijze nog als verder bezwaar, dat bij de tweede depositie de zeer kleine ruimtes aan de rand van de verdieping gevuld moeten worden. Om te voorkomen dat er holtes in de laag ontstaan moet een depositieproces gebruikt worden met 20 een zeer goede stapbedekking of er moet een laag siliciumoxide aangebracht worden, die bij een dan extra uit te voeren warmtebehandeling vervloeit en waarbij dan de eventuele holtes verdwijnen. In dit laatste geval moet het siliciumoxide relatief veel toevoegingen zoals borium of fosfor bevatten. Dit kan zeer bezwaarlijk 25 zijn omdat tijdens de warmtebehandeling om de laag siliciumoxide te laten vervloeien deze toevoeging in het onder- en naastliggende silicium kan diffunderen. In het silicium kunnen dan ongewenst gedoteerde halfgeleiderzones gevormd worden of daar reeds aanwezige zones ongewenste eigenschappen krijgen.
30 Met de uitvinding wordt onder meer beoogd genoemde bezwaren te ondervangen.
Daartoe heeft deze werkwijze, volgens de uitvinding, als kenmerk, dat de voorgeplanariseerde vullaag wordt gevormd door het oppervlak te bedekken met een laag vulmateriaal, en deze vervolgens 35 naast de verdieping over een deel van zijn dikte te verwijderen.
Voor het aanbrengen van de voorgeplanariseerde vullaag kan met een enkele depositie volstaan worden. Omdat de laag vulmateriaal 870171? PHN 12.199 3 slechts over een deel van zijn dikte wordt weggeëtst, blijven de verdiepingen over hun gehele oppervlak bedekt met vulmateriaal. Aan de randen van de verdiepingen ontstaan geen ruimtes waar het onderliggende substraat wordt blootgelegd. Omdat de verdiepingen relatief groot zijn, 5 is vullen van de verdiepingen relatief eenvoudig. Aan de stapbedekking van het te gebruiken depositieproces hoeven daarom minder hoge eisen gesteld te worden. Ook hoeft het vulmateriaal geen extra toevoegingen te bevatten waardoor deze makkelijk zou vervloeien bij een extra warmtebehandeling. Deze extra warmtebehandeling kan achterwege blijven. 10 Ook is een ongewenste dotering van het onder- en naastliggende substraat aldus tegengegaan.
Een vlakke voorgeplanariseerde laag wordt verkregen, als, volgens de uitvinding, het etsen van de laag vulmateriaal zo lang wordt voortgezet, totdat de laag vulmateriaal naast de verdiepingen praktisch 15 eenzelfde niveau heeft bereikt als ter plaatse van de verdiepingen.
Dit kan in de praktijk zeer eenvoudig gerealiseerd worden als, volgens de uitvinding de laag vulmateriaal wordt aangebracht met een selektief wegestsbare toplaag met een dikte die praktisch gelijk is aan de diepte van de verdieping. Met selektief etsbare toplaag is hier 20 bedoeld een toplaag die zo kan worden weggeëtst, dat het onder de toplaag liggende deel van de vullaag praktisch niet wordt aangetast of dat door een eindpuntdetektie goed kan worden vastgesteld dat het onder de toplaag gelegen deel van de vullaag bereikt is. In het tweede geval moet de etsbehandeling dan gestopt worden. Wordt van de laag 25 vulmateriaal naast de verdieping de toplaag verwijderd, dan blijkt deze daar in de praktijk juist hetzelfde niveau te hebben bereikt als ter plaatse van de verdieping. Dit kan eenvoudig door de vullaag ter plaatse van de verdieping te voorzien van een etsmasker en vervolgens het substraat te onderwerpen aan een etsbehandeling waarbij niet door het 30 etsmasker bedekte delen van de toplaag selektief worden verwijderd.
Bij voorkeur wordt de toplaag, volgens de uitvinding, aangebracht op een selektief etsbare tussenlaag. De toplaag is dan selektief weg te esten van de tussenlaag die op zijn beurt weer selektief weg te etsen is van een onder de tussenlaag liggende onderlaag 35 van de vullaag. De vullaag bestaat in dit geval dus uit drie deellagen: de toplaag, de tussenlaag en de grondlaag. Na voorplanarisatie waarbij de toplaag naast de verdieping is verwijderd bestaat de 8701717 t PHN 12.199 4 voorgeplanariseerde vullaag uit naast elkaar gelegen delen van de toplaag (boven de verdieping) en de grondlaag (naast de verdieping). Omdat deze delen van hetzelfde materiaal vervaardigd zijn kan de volgende planarisatie behandeling - waarbij een planariseerlaag - zonder 5 moeilijkheden worden uitgevoerd. Liggen op het substraat naast elkaar gebieden van verschillende materialen dan kan dit aanleiding geven tot etsinhomogeniteiten. Liggen bijvoorbeeld gebieden van fotolak en siliciumoxide naast elkaar, dan hangt de snelheid waarmee de fotolak geëtst wordt sterk af van de grootte van het er naast liggende gebied 10 siliciumoxide. Liggen veel van deze gebieden van verschillende grootte naast elkaar op het substraat dan zal de snelheid van het etsen van plaats tot plaats verschillend zijn zodat het etsen inhomgeen verloopt. Dit is bij de werkwijze volgens de uitvinding niet het geval. Zeker niet als de relatief dunnen tussenlaag naast de verdieping, vóór de 15 verdere planarisatiebehandeling, wordt verwijderd.
Bij voorkeur wordt volgens de uitvinding, tijdens het etsen van de laag vulmateriaal een fotolakmasker gebruikt met dwarsafmetingen die kleiner zijn dan die van de verdiepingen; het fotolakmasker valt dan in projektie gezien binnen de verdiepingen. Aldus 20 ontstaat een voorgeplanariseerde laag die boven de randen van de verdiepingen groeven vertoont. Een dergelijke laag leent zich beter voor verdere planarisatie. Boven de verdiepingen gelegen delen van het fotolakmasker kunnen ook gelijke of grotere dwarsafmetingen vertonen dan die van de verdiepingen. Na het etsen zal de vullaag dan boven de randen 25 van de verdiepingen gelegen verhogingen vertonen. Deze vorm is voor verder planarisatie minder geschikt.
Wordt een laag vulmateriaal aangebracht met een totale dikte die ten minste twee maal zo groot is als de diepte van de verdieping in het oppervlak, dan is de verdieping na uitvoering van de 30 verdere planarisatie homogeen gevuld. Naast het materiaal van de voorgeplanariseerde vullaag bevindt zich dan in de verdiepingen geen materiaal van de verdere planariseerlaag.
De uitvinding wordt in het navolgende, bij wijze van voorbeeld nader toegelicht aan de hand van een tekening en een 35 uitvoeringsvoorbeeld. In de tekening tonen:
Fig. 1 tot en met 5 schematisch, in dwarsdoorsnede enkele achtereenvolgende stadia van vervaardiging van een halfgeleider- 8701717 k 5 PHN 12.199 5 inrichting met behulp van de werkwijze volgens de uitvinding.
Fig. 6 tot en met 16 schematisch, in dwarsdoorsnede alternatieve stappen voor stappen die getoond zijn in figuren 1 tot en met 5.
5 De figuren 1 tot en met 5 tonen schematisch en in dwarsdoorsnede enkele achtereenvolgende stadia van vervaardiging van een halfgeleiderinrichting met behulp van de werkwijze volgens de uitvinding, waarbij verdiepingen 1,2,3 in een oppervlak 4 van een halfge-leidersubstraat 5 worden gevuld. Deze verdiepingen kunnen in het 10 substraat geëtste groeven zijn, maar even goed ruimtes die liggen tussen op een substraat liggende geleidersporen of vensters die zijn aangebracht in een isolerende laag. In het navolgende zal de uitvinding beschreven worden aan de hand van groeven 1,2,3 die in een halfgeleider-substraat 4 van monokristallijn silicium geëtst zijn. De verdiepingen 15 1,2 en 3 worden gevuld door het oppervlak 4 te bedekken met een vullaag van siliciumoxide 6 die wordt voorgeplanariseerd met behulp van een ter plaatse van de verdiepingen 1 en 3 aangebracht fotolakmasker 7. De voorgeplanariseerde laag 8 wordt vervolgens bedekt met een verdere planariseerlaag 9 van bijvoorbeeld fotolak HPR 204 van de firma Hunt of 20 met een laag fosfor en boor gedoopt siliciumoxide en vervolgens in kontakt gebracht met een etsmedium waarin de planariseerlaag 9 en de voorgeplanariseerde vullaag 8 praktisch even snel etsen.
De etsbehandeling kan op verschillende ogenblikken gestopt worden. Bijvoorbeeld, zoals aangegeven in figuur 5, op het 25 ogenblik, dat het oppervlak 4 van het halfgeleidersubstraat 5 bereikt is. De verdiepingen 1,2 en 3 zijn dan gevuld terwijl op het oppervlak 4 naast de verdiepingen 1,2 en 3 geen vulmateriaal aanwezig is. Zijn de verdiepingen gevuld met isolatiemateriaal dan kunnen de gevulde verdiepingen 1,2 en 3 dienen als veldisolatiegebieden in de halfge-30 leiderinrichting. In de siliciumgebieden 10 die tussen deze isolatiege-bieden liggen kunnen dan op gebruikelijke wijze transitoren en andere halfgeleiderelementen aangebracht worden. Zijn de verdiepingen 1,2 en 3 groeven of vensters in een isolerend materiaal, dan kan zo in deze groeven 1,2 en 3 een geleider van aluminium of polykristallijn silicium 35 aangebracht worden.
De etsbehandeling kan ook gestopt worden voordat het oppervlak 4 van het halfgeleidersubstraat bereikt is. In figuur 6 is een 87 o *yf7 » PHN 12.199 6 dergelijke situatie weergegeven. De verdiepingen 1,2 en 3 zijn hier ruimtes die liggen tussen geleidersporen 11 op het substraat 5. De geleidersporen zijn "ingepakt" in isolerend materiaal van de vullaag 8 in dit geval.
5 Volgens de uitvinding wordt de voorgeplanariseerde vullaag 8 gevormd, door het oppervlak te bedekken met een laag vulmateriaal 6, en deze vervolgens naast de verdieping 1,3 over een deel van zijn dikte te verwijderen. Het proces om de voorgeplanariseerde vullaag 8 te realiseren is daarmede een relatief eenvoudig proces.
10 Verder kan elk van de groeven 1,2 en 3 homogeen gevuld worden met slechts één soort materiaal.
Bij voorkeur wordt, volgens de uitvinding, het etsen van de laag vulmateriaal 6 zo lang voortgezet, totdat deze op het oppervlak 4 naast de verdiepingen 1,2 en 3 praktisch een zelfde niveau 12 heeft 15 bereikt als het niveau 13 ter plaatse van de verdiepingen 1,2 en 3 waar het fotolakmasker 7 is aangebracht. Aldus wordt een relatief vlakke voorgeplanariseerde laag 8 verkregen.
Dit kan in de praktijk zeer eenvoudig - zoals in de figuren 7 en 8 aangegeven - gerealiseerd worden als, volgens de 20 uitvinding, de laag vulmateriaal 6 wordt aangebracht met een selektief wegetsbare toplaag 15 met een met een maatstreep 16 aangegeven dikte die praktisch gelijk is aan de met een maatstreep 17 aangeduide diepte van de verdieping 1,2,3. De toplaag 16 die bijvoorbeeld uit polykristallijn silicium bestaat ligt op een grondlaag 18 die bijvoorbeeld uit 25 siliciumoxide bestaat. De toplaag 15 kan op gebruikelijke wijze van de grondlaag 18 worden weggeëtst praktisch zonder dat de grondlaag 18 daarbij wordt aangetast. Ook kan de toplaag 15 waarbij door een eindpunt detektie wordt vastgesteld dat de grondlaag 18 is bereikt waarna het esten wordt gestopt. In het eerste geval kan het esten nat gedaan 30 worden, in het tweede geval droog in een etsplasma. Na aanbrengen van het fotolakmasker 7 wordt van de laag vulmateriaal 6 het niet door het fotolakmakser 7 bedekte deel van de toplaag 15 weggeëtst. Van de in figuur 8 aangegeven voorgeplanariseerde vullaag 19 blijkt dat de delen naast en boven de verdieping 1,3, juist op hetzelfde niveau liggen.
35 Bij voorkeur wordt de toplaag 15 - zoals aangegeven in figuur 9 - volgens de uitvinding aangebracht op een selektief etsbare tussenlaag 20. De toplaag 15 van bijvoorbeeld siliciumoxide is dan 6701717 PHN 12.199 7 selektief weg te esten van de tussenlaag 20 van bijvoorbeeld siliciumnitride, die op zijn beurt weer selektief weg te esten van de grondlaag 18 van bijvoorbeeld siliciumoxide. Na verwijdering van de niet door het fotolakmasker 7 bedekte delen van de toplaag 15 is de 5 voorgeplanariseerde laag 21 gevormd. Worden nu nog de niet bedekte delen van de tussenlaag 20 verwijderd dan ziet de voorgeplanariseerde laag 22 er uit zoals aangegeven in figuur 11. Boven en naast de verdiepingen 1,2,3 bestaat deze laag 22 uit hetzelfde materiaal {hetgeen overigens bij de laag 8 in figuur 4 ook het geval was alleen was daar het op tijd 10 stoppen van het etsen tijdens het voorplanariseren veel moeilijker). Het voordeel hiervan is, dat als tijdens de verdere planarisatie (waarbij de planarisatielaag 9 wordt aangebracht en wordt geëtst waarbij deze laag 9 praktisch evenveel etst as de vullaag 22) het met stippellijn 23 aangeduide niveau bereikt wordt praktisch alleen zelfde materialen 15 geëtst moeten worden. Dit is helemaal het geval als de laag 9 ook uit siliciumoxide bestaat. In een dergelijk geval verloopt het etsen veel homogener dan in het geval dat verschillende naast elkaar liggende materialen geëtst moeten worden.
De tussenlaag 20 kan tijdens het etsen bij de verdere 20 planarisatiebehandeling ook dienen voor eindpuntdektie, het esten kan gestop worden als het met stippellijn 24 aangeduide niveau bereikt is.
Dan wordt de in figuur 13 getekende toestand bereikt of na verwijderen van de nog resterende delen van de tussenlaag 20 de toestand zoals getekend in figuur 14. De toestand zoals getekend in figuur 14, waarbij 25 vulmateriaal van de grondlaag 18 ook nog op het oppervlak 4 naast de verdiepingen aanwwezig is kan geheel met behulp van droogetsen in een plasma of met reaktieve ionen gerealiseerd worden. Wordt nu verder geëtst in een etsbad dan kan de vlakke struktuur zoals in figuur 5 is aangegeven gerealiseerd worden waarbij de silicumgebieden geen schade 30 hebben opgelopen tijdens het droogetsen. Zij waren toen beschermd door de grondlaag 18. De grondlaag 18 moet daarvoor iets dikker zijn dan de diepte 17 van de verdiepingen 1,2,3.
Zoals in de figuren 15 en 16 is aangegeven kunnen de boven de verdiepingen 1 en 3 gelegen delen van het fotolakmasker 25 35 gelijke of grotere dwarsafmetingen vertonen dan de verdiepingen. Na het etsen zal de voorgeplanariseerde laag 26 dan boven de randen van de verdiepingen 1 en 3 verhogingen 27 vertonen. Bij voorkeur wordt volgens 8701717 e ( PHN 12.199 8 de uitvinding, en zoals in figuur 2 is aangegeven, tijdens het etsen van de laag vulmateriaal 6 een fotolakmasker 7 gebruikt met dwarsafmetingen die kleiner zijn dan die van de verdiepingen 1 en 3. Het fotolakmasker 7 valt dan zoals met stippellijnen 28 is aangegeven in projektie gezien 5 binnen de verdiepingen 1 en 3. Aldus ontaat een voorgeplanariseerde laag 8 die boven de randen van de verdiepingen 1 en 3 groeven 29 vertoont.
Een dergelijke laag leent zich beter voor verdere planarisatie.
Verder behoeft in de praktijk het fotolakmasker 7 alleen boven verdiepingen 1 en 3 aangebracht waarbinnen de laag 10 vulmateriaal 6 een praktisch vlak oppervlak 19 vertoont. Dit zijn in de praktijk verdiepingen met relatief grote dwarsafmetingen (bijvoorbeeld groter dan 3 bij 3 urn). Dergelijke grote verdiepingen zijn zonder meer, op gebruikelijke wijze, met behulp van een enkele planariseerlaag en een etsbehandeling - moeilijk geplanariseerd te vullen. Bij kleine 15 verdiepingen (bijvoorbeeld van circa 1 bij 1 pm) zoals bijvoorbeeld de verdieping 2 in de figuren gaat dit wel goed. De verdieping 2 wordt met behulp van de planariseerlaag 9 en na het aanbrengen van die laag uit te voeren etsbehandeling gevuld. Hierbij wordt een goede planarisatie verkregen. Het is daarom praktisch en eenvoudig om de vullaag 6 alleen 20 ter plaatse van relatief grote verdiepingen 1 en 3 voor te planariseren.
De enkelvoudige laag vulmateriaal 6 zoals getekend in figuur 2 wordt aangebracht met een door een maattreep 30 aangeduide dikte die zich ten minste twee maal zo groot is als de door een maatstreep 17 aangeduide diepte van de verdiepingen 1,2 en 3 in het 25 oppervlak. Na de verdere planarisatie zijn de verdiepingen 1,2 en 3 dan homogeen met vulmateriaal gevuld. In de verdiepingen 1,2 en 3 bevindt zich dan slechts materiaal van de vullaag 6.
De verdiepingen 1,2 en 3, die in de praktijk afmetingen hebben van groter dan 0,5 bij 0,5 pm, zijn eenvoudig en goed te vullen 30 door het oppervlak te bedekken met een laag vulmateriaal 6 door het substraat 5 te verhitten tot een temperatuur van 600 a 800°C in een gastroom die slechts tetraethylorthosilikaat en een inert gas bevat. Aldus worden de verdiepingen 1,2 en 3 gevuld met silicumoxide dat verder geen stoffen bevat die in het onderliggende substraat 5 kunnen 35 diffenderen en daar een ongewenste dotering kunnen veroorzaken. Voor het vullen van nog kleinere verdiepingen worden vaak fosfor en borium toegevoegd. Een dergelijke laag voegt oppervlak 4 precies, zodat 8701717 PHN 12.199 9 niveauverchillen in de laag boven en naast de verdiepingen juist gelijk zijn aan de diepte van de verdiepingen 1,2,3. Bij voorkeur wordt de gehele vullaag, maar in elk geval de grondlaag en in het geval met de tussenlaag ook de toplaag aldus gevormd.
870171?
Claims (7)
1. Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een verdieping in een oppervlak van een halfgeleidersubstraat wordt gevuld door dit te bedekken met een voorgeplanariseerde vullaag en met een verdere planariseerlaag, waarna 5 het substraat in kontakt wordt gebracht met een etsmedium waarin de planariseerlaag en de voorgeplanariseerde vullaag praktisch even snel etsen, met het kenmerk, dat de voorgeplanariseerde vullaag wordt gevormd door het oppervlak te bedekken met een laag vulmateriaal, en deze vervolgens naast de verdieping over een deel van zijn dikte te 10 verwijderen.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat het esten van de laag vulmateriaal zo lang wordt voortgezet, totdat de laag vulmateriaal naast de verdieping praktisch een zelfde niveau bereikt als ter plaatse van de verdieping.
3. Werkwijze volgens conclusie 2, met het kenmerk, dat de laag vulmateriaal wordt aangebracht met een selektief wegetsbare toplaag met een dikte die praktisch gelijk is aan de diepte van de verdieping.
4. Werkwijze volgens conclusie 3, met het kenmerk, dat de toplaag wordt overgebracht op een selektief wegetsbare tussenlaag en 20 vervaardigd wordt van eenzelfde materiaal als waarvan de vullaag onder de tussenlaag vervaardigd wordt.
5. Werkwijze volgens een der voorgaande conclusies, met het kenmerk, dat tijdens het esten van de laag vulmateriaal een fotolakmasker wordt gebruikt dat in projektie gezien binnen de 25 verdieping valt.
6. Werkwijze volgens één der voorgaande conclusies, met het kenmerk, dat een laag vulmateriaal wordt aangebracht met een totale dikte die tenminste twee maal zo groot is als de diepte van de verdieping.
7. Werkwijze volgens één der voorgaande conclusies, met het kenmerk, dat de laag vulmateriaal althans ten dele wordt gevormd door het substraat te verhitten tot een temperatuur van 600 a 800 °C in een gasstroom die slechts tetraethylorthosilikaat en een inert gas bevat. 8701717
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8701717A NL8701717A (nl) | 1987-07-21 | 1987-07-21 | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een geplanariseerde opbouw. |
| EP88201515A EP0300569B1 (en) | 1987-07-21 | 1988-07-14 | Method of manufacturing a semiconductor device having a planarized construction |
| DE3852583T DE3852583T2 (de) | 1987-07-21 | 1988-07-14 | Verfahren zum Herstellen einer Halbleiteranordnung mit einem planarisierten Aufbau. |
| JP63177255A JPS6437840A (en) | 1987-07-21 | 1988-07-18 | Manufacture of semiconductor device with planar structure |
| KR1019880009112A KR890003005A (ko) | 1987-07-21 | 1988-07-21 | 반도체장치 제조방법 |
| US07/522,490 US5015602A (en) | 1987-07-21 | 1990-05-10 | Method of manufacturing a semiconductor device having a planarized construction |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8701717 | 1987-07-21 | ||
| NL8701717A NL8701717A (nl) | 1987-07-21 | 1987-07-21 | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een geplanariseerde opbouw. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL8701717A true NL8701717A (nl) | 1989-02-16 |
Family
ID=19850350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8701717A NL8701717A (nl) | 1987-07-21 | 1987-07-21 | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een geplanariseerde opbouw. |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5015602A (nl) |
| EP (1) | EP0300569B1 (nl) |
| JP (1) | JPS6437840A (nl) |
| KR (1) | KR890003005A (nl) |
| DE (1) | DE3852583T2 (nl) |
| NL (1) | NL8701717A (nl) |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4836885A (en) * | 1988-05-03 | 1989-06-06 | International Business Machines Corporation | Planarization process for wide trench isolation |
| US4962064A (en) * | 1988-05-12 | 1990-10-09 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
| US4954459A (en) * | 1988-05-12 | 1990-09-04 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
| ATE115770T1 (de) * | 1989-09-08 | 1994-12-15 | Siemens Ag | Verfahren zur globalen planarisierung von oberflächen für integrierte halbleiterschaltungen. |
| US5173439A (en) * | 1989-10-25 | 1992-12-22 | International Business Machines Corporation | Forming wide dielectric-filled isolation trenches in semi-conductors |
| DE69004932T2 (de) * | 1989-10-25 | 1994-05-19 | Ibm | Verfahren zur Herstellung breiter mit Dielektrikum gefüllter Isolationsgraben für Halbleiteranordnungen. |
| US5290396A (en) * | 1991-06-06 | 1994-03-01 | Lsi Logic Corporation | Trench planarization techniques |
| US5413966A (en) * | 1990-12-20 | 1995-05-09 | Lsi Logic Corporation | Shallow trench etch |
| US5252503A (en) * | 1991-06-06 | 1993-10-12 | Lsi Logic Corporation | Techniques for forming isolation structures |
| US5225358A (en) * | 1991-06-06 | 1993-07-06 | Lsi Logic Corporation | Method of forming late isolation with polishing |
| US5248625A (en) * | 1991-06-06 | 1993-09-28 | Lsi Logic Corporation | Techniques for forming isolation structures |
| US5382541A (en) * | 1992-08-26 | 1995-01-17 | Harris Corporation | Method for forming recessed oxide isolation containing deep and shallow trenches |
| FR2717306B1 (fr) * | 1994-03-11 | 1996-07-19 | Maryse Paoli | Procédé d'isolement de zones actives d'un substrat semi-conducteur par tranchées peu profondes, notamment étroites, et dispositif correspondant. |
| FR2717307B1 (fr) * | 1994-03-11 | 1996-07-19 | Maryse Paoli | Procede d'isolement de zones actives d'un substrat semi-conducteur par tranchees peu profondes quasi planes, et dispositif correspondant |
| US5532188A (en) * | 1994-03-30 | 1996-07-02 | Wright; Peter J. | Global planarization of multiple layers |
| US5459096A (en) * | 1994-07-05 | 1995-10-17 | Motorola Inc. | Process for fabricating a semiconductor device using dual planarization layers |
| DE19538005A1 (de) * | 1995-10-12 | 1997-04-17 | Fraunhofer Ges Forschung | Verfahren zum Erzeugen einer Grabenisolation in einem Substrat |
| US5904539A (en) * | 1996-03-21 | 1999-05-18 | Advanced Micro Devices, Inc. | Semiconductor trench isolation process resulting in a silicon mesa having enhanced mechanical and electrical properties |
| JP2000508474A (ja) * | 1996-04-10 | 2000-07-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 改善された平坦化方法を伴う半導体トレンチアイソレーション |
| US5926713A (en) * | 1996-04-17 | 1999-07-20 | Advanced Micro Devices, Inc. | Method for achieving global planarization by forming minimum mesas in large field areas |
| US5899727A (en) | 1996-05-02 | 1999-05-04 | Advanced Micro Devices, Inc. | Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
| KR100236097B1 (ko) * | 1996-10-30 | 1999-12-15 | 김영환 | 반도체 장치의 격리막 형성방법 |
| US5721172A (en) * | 1996-12-02 | 1998-02-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned polish stop layer hard masking method for forming planarized aperture fill layers |
| US6063702A (en) * | 1997-01-27 | 2000-05-16 | Chartered Semiconductor Manufacturing, Ltd. | Global planarization method for inter level dielectric layers using IDL blocks |
| US5792707A (en) * | 1997-01-27 | 1998-08-11 | Chartered Semiconductor Manufacturing Ltd. | Global planarization method for inter level dielectric layers of integrated circuits |
| US6025270A (en) * | 1997-02-03 | 2000-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Planarization process using tailored etchback and CMP |
| US5804490A (en) * | 1997-04-14 | 1998-09-08 | International Business Machines Corporation | Method of filling shallow trenches |
| KR100458475B1 (ko) * | 1997-06-30 | 2005-02-23 | 주식회사 하이닉스반도체 | 반도체소자의평탄화방법 |
| KR100363093B1 (ko) * | 2000-07-28 | 2002-12-05 | 삼성전자 주식회사 | 반도체 소자의 층간 절연막 평탄화 방법 |
| US6531265B2 (en) | 2000-12-14 | 2003-03-11 | International Business Machines Corporation | Method to planarize semiconductor surface |
| US6559009B2 (en) * | 2001-03-29 | 2003-05-06 | Macronix International Co. Ltd. | Method of fabricating a high-coupling ratio flash memory |
| DE10123509A1 (de) * | 2001-05-15 | 2002-11-28 | Infineon Technologies Ag | Verfahren zur Planarisierung einer Halbleiterstruktur |
| US6617241B1 (en) | 2003-01-15 | 2003-09-09 | Institute Of Microelectronics | Method of thick film planarization |
| US7323417B2 (en) * | 2004-09-21 | 2008-01-29 | Molecular Imprints, Inc. | Method of forming a recessed structure employing a reverse tone process |
| US7262070B2 (en) * | 2003-09-29 | 2007-08-28 | Intel Corporation | Method to make a weight compensating/tuning layer on a substrate |
| US7547504B2 (en) | 2004-09-21 | 2009-06-16 | Molecular Imprints, Inc. | Pattern reversal employing thick residual layers |
| US7205244B2 (en) * | 2004-09-21 | 2007-04-17 | Molecular Imprints | Patterning substrates employing multi-film layers defining etch-differential interfaces |
| US20070077763A1 (en) * | 2005-09-30 | 2007-04-05 | Molecular Imprints, Inc. | Deposition technique to planarize a multi-layer structure |
| US8728891B2 (en) | 2010-09-21 | 2014-05-20 | Infineon Technologies Austria Ag | Method for producing contact openings in a semiconductor body and self-aligned contact structures on a semiconductor body |
| DE102010046213B3 (de) * | 2010-09-21 | 2012-02-09 | Infineon Technologies Austria Ag | Verfahren zur Herstellung eines Strukturelements und Halbleiterbauelement mit einem Strukturelement |
| US8409986B2 (en) * | 2011-01-11 | 2013-04-02 | Institute of Microelectronics, Chinese Academy of Sciences | Method for improving within die uniformity of metal plug chemical mechanical planarization process in gate last route |
| US11201426B2 (en) * | 2018-08-13 | 2021-12-14 | Apple Inc. | Electrical contact appearance and protection |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3976524A (en) * | 1974-06-17 | 1976-08-24 | Ibm Corporation | Planarization of integrated circuit surfaces through selective photoresist masking |
| US4038110A (en) * | 1974-06-17 | 1977-07-26 | Ibm Corporation | Planarization of integrated circuit surfaces through selective photoresist masking |
| US4199384A (en) * | 1979-01-29 | 1980-04-22 | Rca Corporation | Method of making a planar semiconductor on insulating substrate device utilizing the deposition of a dual dielectric layer between device islands |
| JPS5893327A (ja) * | 1981-11-30 | 1983-06-03 | Toshiba Corp | 微細加工法 |
| DE3228399A1 (de) * | 1982-07-29 | 1984-02-02 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen einer monolithisch integrierten schaltung |
| US4470874A (en) * | 1983-12-15 | 1984-09-11 | International Business Machines Corporation | Planarization of multi-level interconnected metallization system |
| US4481070A (en) * | 1984-04-04 | 1984-11-06 | Advanced Micro Devices, Inc. | Double planarization process for multilayer metallization of integrated circuit structures |
| US4594769A (en) * | 1984-06-15 | 1986-06-17 | Signetics Corporation | Method of forming insulator of selectively varying thickness on patterned conductive layer |
| US4545852A (en) * | 1984-06-20 | 1985-10-08 | Hewlett-Packard Company | Planarization of dielectric films on integrated circuits |
| US4708767A (en) * | 1984-10-05 | 1987-11-24 | Signetics Corporation | Method for providing a semiconductor device with planarized contacts |
| US4541169A (en) * | 1984-10-29 | 1985-09-17 | International Business Machines Corporation | Method for making studs for interconnecting metallization layers at different levels in a semiconductor chip |
| JPH0642482B2 (ja) * | 1984-11-15 | 1994-06-01 | 株式会社東芝 | 半導体装置の製造方法 |
| US4789760A (en) * | 1985-04-30 | 1988-12-06 | Advanced Micro Devices, Inc. | Via in a planarized dielectric and process for producing same |
| US4605470A (en) * | 1985-06-10 | 1986-08-12 | Advanced Micro Devices, Inc. | Method for interconnecting conducting layers of an integrated circuit device |
| JPS61287245A (ja) * | 1985-06-14 | 1986-12-17 | Hitachi Ltd | 多層配線法 |
| US4662064A (en) * | 1985-08-05 | 1987-05-05 | Rca Corporation | Method of forming multi-level metallization |
| JPS62169442A (ja) * | 1986-01-22 | 1987-07-25 | Nec Corp | 素子分離領域の形成方法 |
| FR2599892B1 (fr) * | 1986-06-10 | 1988-08-26 | Schiltz Andre | Procede d'aplanissement d'un substrat semiconducteur revetu d'une couche dielectrique |
| JPS6430243A (en) * | 1987-07-24 | 1989-02-01 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| US4836885A (en) * | 1988-05-03 | 1989-06-06 | International Business Machines Corporation | Planarization process for wide trench isolation |
-
1987
- 1987-07-21 NL NL8701717A patent/NL8701717A/nl not_active Application Discontinuation
-
1988
- 1988-07-14 DE DE3852583T patent/DE3852583T2/de not_active Expired - Fee Related
- 1988-07-14 EP EP88201515A patent/EP0300569B1/en not_active Expired - Lifetime
- 1988-07-18 JP JP63177255A patent/JPS6437840A/ja active Pending
- 1988-07-21 KR KR1019880009112A patent/KR890003005A/ko not_active Application Discontinuation
-
1990
- 1990-05-10 US US07/522,490 patent/US5015602A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0300569A1 (en) | 1989-01-25 |
| EP0300569B1 (en) | 1994-12-28 |
| DE3852583T2 (de) | 1995-07-13 |
| DE3852583D1 (de) | 1995-02-09 |
| JPS6437840A (en) | 1989-02-08 |
| US5015602A (en) | 1991-05-14 |
| KR890003005A (ko) | 1989-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| NL8701717A (nl) | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een geplanariseerde opbouw. | |
| US3976524A (en) | Planarization of integrated circuit surfaces through selective photoresist masking | |
| US4038110A (en) | Planarization of integrated circuit surfaces through selective photoresist masking | |
| EP0545263B1 (en) | Method of forming trench isolation having polishing step and method of manufacturing semiconductor device | |
| JP2548888B2 (ja) | 半導体装置の製造方法 | |
| US5312512A (en) | Global planarization using SOG and CMP | |
| US4994409A (en) | Method for manufacturing a trench capacitor using a photoresist etch back process | |
| JP2578178B2 (ja) | 導電レベル層間を相互接続する方法 | |
| US5212114A (en) | Process for global planarizing of surfaces for integrated semiconductor circuits | |
| EP0071205B1 (en) | Method for forming high density dielectric isolation | |
| US5262346A (en) | Nitride polish stop for forming SOI wafers | |
| KR960043106A (ko) | 반도체장치의 절연막 형성방법 | |
| JPH0526337B2 (nl) | ||
| JPS62188321A (ja) | 半導体デバイスの製造方法 | |
| JPS6113642A (ja) | 半導体基板の分離領域の形成方法 | |
| US4007103A (en) | Planarizing insulative layers by resputtering | |
| JPH05226478A (ja) | 半導体構造用のスタッドを形成する方法および半導体デバイス | |
| US6541349B2 (en) | Shallow trench isolation using non-conformal dielectric and planarizatrion | |
| US6160316A (en) | Integrated circuit utilizing an air gap to reduce capacitance between adjacent metal linewidths | |
| US5753962A (en) | Texturized polycrystalline silicon to aid field oxide formation | |
| US5112776A (en) | Method for planarizing an integrated circuit structure using low melting inorganic material and flowing while depositing | |
| CN1110071C (zh) | 平面化半导体基片的方法 | |
| US4816112A (en) | Planarization process through silylation | |
| JPH0744174B2 (ja) | エツチング方法 | |
| JPS59227118A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1B | A search report has been drawn up | ||
| BV | The patent application has lapsed |