JP2000508474A - 改善された平坦化方法を伴う半導体トレンチアイソレーション - Google Patents

Abstract

(57)【要約】 隣接するシリコンメサに対して、充填されたアイソレーション領域の全体の平坦さを改善するためのアイソレーション技術が提供される。このアイソレーションプロセスの結果、機械的および電気的特性が向上したシリコンメサが生じる。アイソレーションとトレンチを充填するステップと、面積の大きいアイソレーショントレンチをパターニングするステップと、アイソレーショントレンチを再充填して、化学機械研磨によって容易に取除くことができる窪みを有する上面を示すステップとを繰返すことにより平坦化が行なわれる。シリコンメサ上面は、シリコン基板上に積重ねられる独特の１組の層を利用し、その後基板をパターニングして、上に積重ねられた層を有する高くされたシリコン表面またはメサを形成することにより向上する。パターニングされた積重ねられた層は、異なる組成の独特な組合せを含み、これが除去されると、隣接する充填されたトレンチより窪んだシリコンメサ上面が残る。パターニングされた積重ねられた層はポリシリコンおよび／または酸化物バッファを組込んでおり、これは上にある窒化物層から下にあるシリコンメサ上面への窒素の有害な移動を防ぐ。

Description

【発明の詳細な説明】 改善された平坦化方法を伴う半導体トレンチアイソレーション 発明の背景 １．発明の分野 この発明は半導体製造に関し、より特定的には異なるジオメトリのトレンチア イソレーション領域を平坦化するための改善されたプロセスに関する。 ２．関連技術の説明 集積回路の製造には単一の半導体基板に数多くの装置を配置することが含まれ る。選択される装置は、導体により相互に接続され、導体はこれらの装置を離し ている、または「分離する」誘電体にわたって延在する。そのため、モノリシッ ク集積回路にわたって電気経路を実現することには分離された装置を選択的に接 続することが含まれる。そこで、集積回路を製造する際、半導体に組込まれる装 置を互いに分離できなければならない。この点で、アイソレーション技術は機能 本位の集積回路を製造する上で重要な局面の１つである。 ＭＯＳ集積回路に用いられる一般的なアイソレーション技術は、シリコンを局 部的に酸化するプロセスを含む。シリコンの局部酸化またはＬＯＣＯＳプロセス は装置間のフィールド領域を酸化することを含む。フィールド領域に成長した酸 化物はフィールド酸化物と称され、フィールド酸化物は、集積回路製造の初期の 段階においてソースおよびドレイン注入物が装置区域または活性区域に置かれる 前に成長させられる。チャネルストップドーパントを予め注入したフィールド領 域に厚いフィールド酸化物を成長させることから、ＬＯＣＯＳ処理によってフィ ールド領域に寄生チャネルが生じるのが防がれる。 ＬＯＣＯＳはよく使われているアイソレーション技術であるが、ＬＯＣＯＳに はいくつかの固有の問題がある。第１に、フィールド酸化物は成長するとバーズ ビーク構造として横方向に延在する。多くの場合、バーズビーク構造は装置の活 性区域内に許容できないほど侵食することがある。第２に、予め注入されるチャ ネルストップドーパントはしばしば、フィールド酸化物成長に伴う高温において 再分布する。チャネルストップドーパントが再分布すると、主に活性区域周縁部 が影響を受け、狭幅効果として知られる問題を起こす。第３に、フィールド酸化 物の厚みのため、フィールド領域と活性領域との間で半導体トポグラフィにわた って大きな高さの不均衡が生じる。トポグラフィの不均衡のため、平坦の問題が 生じ、これは回路臨界寸法が縮まるにつれひどくなる。最後に、大きいフィール ド領域と比べて小さいフィールド領域（すなわち横方向の寸法が小さいフィール ド区域）では熱酸化物成長がかなり薄い。そのため、小さいフィールド領域にお いてフィールド酸化物シンニング効果として知られる現象が起こる。フィールド 酸化物シンニングのため、フィールドしきい値電圧、配線−基板間容量、および 間隔が接近した活性区域の間の小さいフィールド領域におけるフィールドエッジ 漏れに関する問題が生じる。 ＬＯＣＯＳ技術に関連する問題の多くは、「浅いトレンチプロセス」として知 られるアイソレーション技術により緩和される。バーズビーク、チャネルストッ プ侵食および非平坦性を減少する進歩が見られるとはいえ、ＬＯＣＯＳ技術は未 だにディープサブミクロンＭＯＳ技術には不十分なようである。横方向の寸法が １ミクロンより小さいフィールド領域を有する、間隔が密集した活性装置を分離 するには浅いトレンチプロセスの方がより適している。 トレンチプロセスには、シリコン基板表面をたとえば０．３から０．５ミクロ ンの間の比較的浅い深さまでエッチングするステップと、次に、誘電体を堆積し てその浅いトレンチを再充填するステップとが含まれる。トレンチプロセスのい くつかには、トレンチが堆積される誘電体で充填される前にトレンチ壁上に酸化 物を成長させる中間ステップが含まれる。トレンチは充填された後に平坦化され 、アイソレーション構造が完成する。 トレンチプロセスにより、バーズビークおよびチャネルストップドーパントの 再分布の問題が解消される。さらに、アイソレーション構造は完全に窪んでおり 、少なくとも平坦な表面になる可能性がある。さらに、狭いアイソレーション空 間においてフィールド酸化物シンニングは起こらず、しきい値電圧はチャネル幅 の関数として一定である。 トレンチアイソレーションプロセスはＬＯＣＯＳに対して数多くの利点を有す るが、すべての場合において半導体トポグラフィにわたって完全なグローバルな 平坦化を達成することができるわけではない。大きいアイソレーション区域にお ける充填誘電体の上面は、小さいアイソレーション区域における充填誘電体の上 面より高さが低い。大きいアイソレーション区域（たとえば一辺につき２．０ミ クロンより大きい）および小さいアイソレーション区域（たとえば一辺につき１ ．０ミクロンより小さい）の双方にわたって高さが均一の充填誘電体表面をもた らすには充填誘電体表面をさらに操作する必要がある。トレンチプロセスには、 局所平坦化の問題以外にもさらに数多くの問題がある。第１に、従来の化学気相 成長（ＣＶＤ）プロセスでは、以下「シリコンメサ」と称する、間隔が接近した 活性区域の間の中線においてカスプおよび／またはボイドが形成される傾向が見 られる。これらのボイドのため、信頼性の問題が生じ、アイソレーション性能が 不十分になることがある。第２に、シリコンメサの上面から充填誘電体を取除く のに用いられる従来の平坦化技術では、アイソレーション区域における充填誘電 体がシリコンメサに対してオーバエッチングされることがある。隣接する活性区 域のシリコンメサより高さの低いオーバエッチングされた充填表面は、メササイ ドウォールおよびコーナが部分的に露出する原因となる。シリコンメサコーナま たはサイドウォールにおける露出はどんなものでも不適当なフリンジング電界効 果および／または寄生サイドウォール導通を生じる。そのため、平坦化方法を選 択する際、その方法でシリコンメサコーナまたはサイドウォールが露出しないこ とが重要である。最後に、充填手順およびその後の平坦化の間、シリコンメサ上 面を保護することが重要である。シリコンメサ表面は、その上に高品質のゲート またはトンネル酸化物を形成できるようにするため清潔な状態で置かなければな らない。短いチャンネルを用いた高密度集積回路においては、結果生じるゲート および／またはトンネル酸化物の局部シンニングを許容することはできない。 発明の概要 上述の問題の大部分はこの発明の改善された浅いトレンチプロセスにより解決 される。この浅いトレンチプロセスはシリコンメサに対する大小両方のトレンチ アイソレーション領域の実質的なグローバルな平坦化を示す。また、このトレン チプロセスでは、シリコンメサ上面を独特な組合せの積重ねられた層で構成する ことにより、誘電体充填手順およびその後の平坦化手順の間シリコンメサ上面を 保護する。好ましくは、積重ねられた層はトレンチを形成する前にシリコン基板 上に配置される。トレンチが形成された後、トレンチおよび積重ねられた層にわ たって充填誘電体（つまり酸化物）が堆積される。充填誘電体は好ましくは、低 圧化学気相成長（ＬＰＣＶＤ）チャンバ内で堆積される。酸化物源材料は適当に は、一般的に当該産業では「ＴＥＯＳ」と称されるテトラエトキシシラン源から 得られる。代わりに、充填誘電体を常圧オゾンＴＥＯＳ源から得てもよい。いず れの場合にも、ＴＥＯＳ源およびＬＰＣＶＤまたは常圧のオゾン促進ＴＥＯＳに より、小さいトレンチアイソレーション領域におけるボイドが最小である充填誘 電体が生じる。 トレンチアイソレーションおよびシリコンメサ領域を覆う充填誘電体は、小さ いトレンチアイソレーション領域が充填された後、化学機械研磨ステップを適用 することにより平坦化される。第１の充填手順により充填されずに残った、より 大きいトレンチをすべて充填するのにさらに１つ以上の充填手順が必要なことも ある。第２の充填誘電体上面に化学機械研磨が再び適用され、そこでグローバル な平坦化が達成されたかどうかを判定する。第２の充填および第２の化学機械研 磨の後にもグローバルな平坦化が得られなかった場合、充填および研磨ステップ は再び、連続したより大きいアイソレーショントレンチを充填するのに必要な回 数だけ繰返される。各充填および研磨ステップの間に、マスキングステップが用 いられ、大きいアイソレーション領域における充填誘電体を選択的にマスク（保 護）する。マスキングステップのおかげで、大きいアイソレーション領域の底部 における充填誘電体がエッチングステップによって取除かれるのを防ぐことがで きる。大きいアイソレーション領域をマスクすることにより、大きいアイソレー ション領域の周縁部近くの充填誘電体上面に小さい窪みが生じる。トレンチアイ ソレーション領域の大きさによっては、その小さい窪みを後の化学機械研磨ステ ップにおいて取除くことができる。窪みが取除かれていない場合、上に説明した ように誘電体の充填／マスク／研磨ステップが繰返される。 シリコンメサ上面のコーナまたはサイドウォールが露出されないことを確実に するため、シリコンメサ上面にわたって慎重に選択された層の組合せを積重ねる 。 積重ねられた層は、隣接するアイソレーショントレンチが取除かれる速度に注意 を払いながら、慎重に制御して選択的に取除かれる。パターニングされる層は、 それらが除去された後に露出するシリコンメサ上面の高さがアイソレーショント レンチ内の充填誘電体上面より低くなる態様で選択される。さらに、積重ねられ た層は、エッチングおよび／または化学機械研磨プロセスの間に下にあるシリコ ンメサ上面への損傷を防ぐように選択される。露出したシリコンメサ上面上にそ の後形成されるゲートおよび／またはトンネル酸化物は、その形において改善さ れた品質、たとえばより高い電荷降伏電圧（Ｑ_BD）を示す。 広く言えば、この発明では１対のトレンチアイソレーション領域の間にシリコ ンメサを形成する方法が考えられる。その方法は、実質的に厚さが均一であるシ リコン基板を提供するステップを含む。次に、第１の酸化物がシリコン基板上に 形成される。その後、ポリシリコンが第１の酸化物上に堆積され、その後ポリシ リコンの上に第２の酸化物が堆積される。最後に、窒化ケイ素が第２の酸化物の 上に堆積される。結果生じる窒化ケイ素、第２の酸化物、ポリシリコン、第１の 酸化物および基板の厚みの一部分からなる積重ねは除去され、トレンチアイソレ ーション領域が形成される。 この発明ではさらに、平坦化された集積回路トポグラフィを形成するための方 法が考えられる。方法は、窒化ケイ素、酸化物およびポリシリコンの層と、窒化 ケイ素、酸化物およびポリシリコンの下に或るシリコン基板の厚みの一部分とを 取除き、半導体基板内に間隔のおかれた１対のアイソレーショントレンチを形成 するステップを含む。その後、１対のアイソレーショントレンチの中に第１の充 填酸化物が堆積される。第１の充填酸化物の一部分は、フォトレジストによって 選択的にマスクされた部分を除いて取除かれる。その後、第２の充填酸化物が堆 積され、マスクされる領域の周縁部上に揃えられる第２の充填酸化物の上面内に 窪みが形成される。化学機械研磨ステップにより、窪みおよび充填酸化物のすべ て（第１および第２の充填酸化物）が、窒化ケイ素層の厚みの中間にほぼ等しい 高さまで取除かれる。残された窒化ケイ素、酸化物およびポリシリコンの層は次 に、それぞれのアイソレーショントレンチの対の間の領域においてシリコンメサ 表面から取除かれる。 この発明ではさらに、集積回路トポグラフィにシリコン基板から延在する少な くとも３つのシリコン表面またはシリコンメサが含まれる、誘電体材料の平坦化 されたトポグラフィを形成するための方法が考えられる。３つのシリコン表面の うちの２つは互いに短い距離だけ離され、最初の２つのシリコン表面のうちの１ つとは異なる３つのシリコン表面のうちの２つは互いに、その短い距離より大き い長い距離だけ間隔がおかれている。第１の酸化物充填層はシリコン表面および シリコン基板上に堆積され、その後第１の酸化物充填層および長い距離の一部分 にわたってマスキング層が付与される。第１の酸化物充填層は、マスキング層の 下にある部分以外が取除かれる。残った第１の酸化物充填層の上に第２の酸化物 充填層が堆積され、マスキング層の周縁部の下にある第２の酸化物層の上面内に 窪みが形成される。 この発明ではさらに、高くされたシリコン表面にわたって配置される第１の酸 化物、ポリシリコン、第２の酸化物および窒化ケイ素層の積重ねを含むシリコン メサが考えられる。シリコンメサはさらに、ＬＰＣＶＤ酸化物で充填される横方 向に隣接したアイソレーショントレンチを含む。ＬＰＣＶＤ酸化物は、高くされ たシリコン表面より高い上部酸化物表面を含む。 図面の簡単な説明 この発明の他の目的および利点は以下の詳細な説明を読み添付の図面を参照す ることから明らかになるであろう。 図１は、積重ねられた１組の層が上に形成される半導体基板の部分断面図であ る。 図２は、シリコンメサの間に散在する大小のトレンチアイソレーション領域を 形成するようパターニングされる、図１の半導体基板の積重ねられた層を示す図 である。 図３は、図２のトレンチアイソレーション領域およびシリコンメサの上に堆積 される第１の酸化物充填層を示す図である。 図４は、大きいトレンチアイソレーション領域のより低い平面の部分にわたっ て配置されるマスキング材料を示す図である。 図５は、図４のマスクされたトポグラフィに適用されるエッチングを示す図で ある。 図６は、図５において形成されるトレンチアイソレーション領域およびシリコ ンメサの上に堆積される第２の酸化物充填層を示す図である。 図７は、図６のシリコン酸化物上面に適用される化学機械研磨を示す図である 。 図８は、シリコンメサからの積重ねられた層の除去と、シリコンメサおよびア イソレーション領域上面の相対的な高さとを示す図である。 図９は、図３の積重ねられた層を除いた従来の態様で構成されるシリコンメサ コーナを示す、図３の平面Ａに沿った詳細図である。 図１０は、この発明による、積重ねられた層を取除いた後のシリコンメサコー ナを示す、平面Ａに沿った詳細図である。 この発明はさまざまな変更および代替の形態が可能であるが、その特定の実施 例が図において例示され、ここに詳しく説明される。しかしながら、図面および その詳細な説明によりこの発明を開示される特定の形態に限定することを意図す るものではなく、逆に、その意図は添付の請求の範囲により規定されるこの発明 の精神および範囲内に含まれるすべての変更、均等物および代替例を包含するこ とである。 発明の詳細な説明 次に図面を参照すると、図１は半導体基板１０の部分断面図を示す。好ましく は単結晶シリコン源から作られる基板１０は、複数の積重ねられた層１４が上に 堆積される上面１２を含む。一実施例によれば、積重ねられた層１４は第１の酸 化物１６、ポリシリコン１８、第２の酸化物２０および窒化物２２を含む。第１ の酸化物１６を、たとえば１００から３００Åの間の厚さにまで、化学気相成長 （ＣＶＤ）源から堆積するか、または熱成長してもよい。ポリシリコン１８は、 たとえば４００から２０００Åの間の厚さにまで、常圧ＣＶＤ（ＡＰＣＶＤ）ま たは低圧ＣＶＤ（ＬＰＣＶＤ）装置のいずれかにより堆積される。第２の酸化物 ２０は第１の酸化物１６と適当に類似する厚さにまで、ＣＶＤチャンバにより堆 積されるか、または熱源から成長させられる。窒化物２２は、たとえば４００か ら２０００Åの間の厚さにまでＣＶＤチャンバまたはプラズマ源から堆積される 。層１６から層２２を形成するのに必要なＣＶＤ技術およびさまざまな供給ガス 組成は、当該技術において一般的に公知である。第２の酸化物２０の上の窒化物 ２２、ポリシリコン１８の上の第２の酸化物２０および第１の酸化物１６の上の ポリシリコン１８のこの組合せこそが以下に示す利益をもたらすものである。別 の実施例によれば、第２の酸化物２０を削除して窒化物２２がポリシリコン１８ の上に直接堆積されるようにしてもよい。しかしながら、窒化物−ポリシリコン 間の境界における応力を最小にし、層の選択的なパターニングおよび除去におけ るプロセス制御を可能にするため第１の実施例を用いることが好ましい。 図２は、図１に示されるステップの後の処理ステップを示す。詳しくは、図２ は積重ねられた層１４および表面１２の選択的パターニングを示す。積重ねられ た層１４および基板１０は、選択的に窒化物２２を除去することから始まる一連 のエッチングステップを通して選択的に除去される。窒化物２２は好ましくは、 プラズマ内の塩素種を用いてドライエッチングされる。塩素種と組合せられるの は典型的に、残った窒化物サイドウォールを不活性化する助けとなる炭素などの ポリマー形成種である。ドライエッチングプロセスは下にある酸化物、つまり第 ２の酸化物２０に対してかなり選択的である。 一旦窒化物２２が選択的に除去されると、下にある酸化物２０はたとえばＨＦ およびＨ₂Ｏウエットエッチング溶液を用いて取除かれる。代わりに、たとえば ＣＨＦ₃エッチャントを用いたプラズマエッチングを用いてもよい。いずれにせ よ、選択されるエッチング材料は下にあるポリシリコン１８に対して高い選択度 を示す。したがって、エッチング材料は窒化物２２のように、露出した第２の酸 化物２０が完全に取除かれることを保証する。第２の酸化物２０の選択的な除去 の結果露出したポリシリコン１８は、次に、プラズマエッチング方式を用いて除 去され、下にある第１の酸化物１６に対して高い選択度を達成する。ポリ１８プ ラズマエッチング材料はフッ素または塩素（つまりＢＣｌ₃、Ｃｌ₂）などの何ら かのハロゲン成分を含み、またＳＦ₆成分を含んでもよい。プラズマエッチング 材料は、下にある第１の酸化物１６の代わりに露出したポリ１８を取除く。結果 生じる露出した第１の酸化物１６は、ＨＦウエットエッチング溶液を用いてか、 またはドライエッチングを窒化物エッチングと組合せるか、または別々に用いる ことにより除去される。 ウエットエッチングが必要である場合はいつでも、ウエットエッチングプロセ スには、露出した（マスクされない）表面をエッチャント溶液に浸すステップと 、その後にたとえば脱イオン水を用いて洗浄するステップとが含まれる。プラズ マエッチングは、プラズマエッチングモードまたは反応性イオンエッチング（Ｒ ＩＥ）モードで構成される平行平板リアクタを用いて実行することができる。い ずれの場合にも、積重ねられた層１４の層ごとの選択領域を慎重にかつ制御可能 に取除くようにウエットエッチングまたはプラズマエッチングの条件が選択され る。層の独特な構成およびそれらが除去される方法により、下にあるベース材料 に対する高い選択度が確実となる。上面１２の除去は基板１０内の深さまで続け られるが、たとえば、上面１２から測定して０．３から０．５ミクロンより除去 される前に止められる。そのため、図２では、基板１０内に０．３から０．５ミ クロンの深さにまでエッチングされたアイソレーショントレンチ２４の形成が示 される。アイソレーショントレンチ２４は、パターニングされる積重ねられた層 １４’のマスキング機能に対する高い選択度から生じる実質的に垂直のサイドウ ォールを有する。 ＬＰＣＶＤが堆積されるＴＥＯＳまたは常圧のオゾンＴＥＯＳを用いて、パタ ーニングされる積重ねられた層１４’およびアイソレーショントレンチ２４を含 むウェハトポグラフィ全体にわたって第１の充填酸化物層２６を一面に覆うよう に堆積する。参照番号２４’により示されるような小さい面積のアイソレーショ ントレンチを充填するために、層２６は酸化物を数回付与することを含み得るこ とを理解されたい。図３に示されるように、酸化物２８の連続した層が第１の充 填酸化物を形成する。第１の充填酸化物２６は、実質的にボイドを含まない小さ いアイソレーション区域２４’を平坦化するが、大きいアイソレーション区域２ ４”を十分に充填することはできない。ウェハトポグラフィ全体にわたって、す なわち一辺につき長さが１．０ミクロンより少ない小さいアイソレーショントレ ンチ２４’と、一辺につき長さが２．０ミクロンより長い大きいアイソレーショ ントレンチ２４”とにわたって、グローバルな平坦化を達成するために、次の後 続の平坦化プロセスが必要である。 図４では、実質的に完全なグローバルな平坦化を達成するのに必要な初期処理 ステップが示される。特に、フォトレジスト層は選択的にマスク３２によって重 合させられ、示されるような硬化したフォトレジストパターン３４を示す。示さ れる硬化したフォトレジスト３４は断面においては幾分か薄いが、断面の寸法は アイソレーショントレンチ面積に比例して増大することが理解される。したがっ て、図４は例示のためのみに示され、すべての可能なアイソレーショントレンチ の大きさおよびフォトレジスト断面の大きさを示すものではない。 図４では、図５と併せて、フォトレジスト３４の下の第１の充填酸化物２６の エッチング除去を防ぐのに用いられるマスキング材料３４の目的が示される。他 のすべての区域では、第１の充填酸化物２６は除去される。大きいアイソレーシ ョン区域２４”においては、結果生じる第１の充填酸化物２６の上面が対向する シリコンサイドウォール３８上のスペーサ３６を備えているのが見られる。スペ ーサ３６は互いに向かって延在し、フォトレジスト３４の下にある第１の充填酸 化物２６において、またはその近くで出会う。第１の充填酸化物２６は、パター ニングされた積重ねられた層１４’の上面と実質的に同じ高さである小さいアイ ソレーショントレンチにおいて除去される。小さいアイソレーション区域におけ る平坦化の理由は、主に、前の充填ステップにより達成される平坦化のためであ る。図３から図５に示される充填ステップではグローバルな平坦化を達成するこ とができないが、図６に示されるその後の充填ステップは大きいアイソレーショ ン領域２４”を平坦化するのに用いられる。大きいアイソレーション領域２４” は第１の充填酸化物２６により平坦に充填することができないものとされ、その ため以下に説明するさらなる充填および平坦化ステップを要する。 残った第１の充填酸化物２６の上に第２の充填酸化物４０を堆積することによ って、大きいアイソレーション面積のトレンチを平坦化することができる。第１ の酸化物のように第２の酸化物が、パターニングされたエッチバックを必要とし 、プロセスが第３の酸化物堆積のために繰返される場合もある。このプロセスは 大きい面積のアイソレーショントレンチを平坦化するのに必要な数の酸化物に対 して続けられ、繰返されてもよい。アイソレーショントレンチの横方向の寸法が 比 較的小さい場合、必要なのは１つまたは２つの酸化物だけである。しかしながら 、たとえば５０から１００ミクロンを超える大きい面積のアイソレーショントレ ンチでは、数多くの酸化物堆積および選択エッチバックステップが必要となるこ ともある。図３から図６では簡略化するため、第１の充填酸化物２６と、これに 続く第２の充填酸化物４０とだけが示される。第１および第２の酸化物堆積ステ ップの間は、図３に示されるステップにより平坦化されていない大きい面積のト レンチにおいて用いられる選択除去ステップである。 第２の充填酸化物４０の上面４２には窪み４４が残っていることがある。窪み ４４は、スペーサ３６と第１の充填酸化物２６のマスクされた部分との間の区域 上で整列している。そのため、窪み４４は大きい面積のアイソレーション領域の 周縁部あたりで、その周縁部の内側にスペーサ３６により規定される間隔をあけ た距離において揃えられる。スペーサ３６はマスクされた酸化物２６とともに区 域２４”にわたっての第２の充填酸化物４０の堆積を助ける。 図７は図６に示されるステップに続くステップを示す。すなわち、グローバル な平坦化はウェハ表面全体にわたって上面４２を化学機械研磨（ＣＭＰ）するこ とにより達成される。上面４２は好ましくは、窒化物層２２の厚みの中間線近く の高さまで取除かれる。ＣＭＰにより窪み４４は取除かれ、グローバルに平坦化 された上面４２’を示す。 積重ねられた層１４の露出した領域を除去する同じプロセスを用いて、残った パターニングされた積重ねられた層１４’が図８の処理ステップにおいて除去さ れるのが示される。上述のさまざまなウエットエッチングおよびプラズマエッチ ングルーチンにより示される高い選択度は、表面４２をシリコンメサ上面を超え て大幅にエッチングしないように、パターニングされた積重ねられた層１４’を 除去するのに意図的に用いられる。しかしながら、残った窒化物２２を剥ぐのに 熱リン酸（Ｈ₃ＰＯ₄）またはＨＦのウエットエッチング溶液を用いるのが好まし い。 図８には、シリコンメサ４５の上面４６が、充填されたアイソレーション領域 ３０の上面よりわずかに窪んだ、結果生じる構造が示される。この発明の特徴お よび処理ステップに従って、充填されたアイソレーション領域３０に対してパタ ーニングされた積重ねられた層１４’を慎重に取除くことにより、この発明のプ ロセスではメサ４５コーナおよびサイドウォールを露出しないという利益が得ら れる。このように、この発明のメサ４５では、従来のプロセスの多くに関連のあ る二次元のフリンジングフィールドおよび寄生サイドウォール導体の問題が避け られる。 次に図９を参照すると、図３の詳細Ａによる従来のシリコンメサ５０コーナお よびサイドウォールが示される。典型的に、従来のメサ５０は、この発明のパタ ーニングされた積重ねられた層の構成１４’の代わりに酸化物層５２および窒化 物層５４を利用する。従来のトレンチアイソレーション技術の問題は、窒化物５ ４が除去され、取除かれた窒素種の形成の間の反応がシリコンメサ５０の上面上 で組合される際に示される。取除かれた窒化物種はシリコン上に積もり、窒化ケ イ素５６を形成する。窒化ケイ素５６は、しばしばコオイ効果と称され、より特 定的にはホワイトリボン効果といわれるものから生じる。ホワイトリボン窒化ケ イ素５６の残渣は後のゲート酸化中に問題を引き起こす。シリコンメサ５０の上 面に形成されるゲート酸化物は窒化ケイ素５６の上では局部的に薄くなり、狭い ゲート幅の問題につながる。材料５６はまた、トレンチが形成された後に生じる 熱成長した酸化物を含むことがある。酸化物５６は窒化物５４を各シリコンメサ のコーナにおいて上方向に追いやる。ポリバッファ層がないことから酸化物が厚 くなる。局部的に酸化物が厚くなると、シリコンメサ５０上のゲート酸化物の形 成は不均一となることがある。 図１０は、図９に示される従来のプロセスに対してこの発明のプロセスを示す 。詳しくは、図１０にはポリシリコン層１８、第１の酸化物１８および第２の酸 化物２０の用途が示される。ポリシリコン１８は酸化物２６および４０とともに 、エッチングされた窒素層２２から窒素が移動するのを緩衝する役割を果たす。 さらに、ポリシリコン１８のため、サイドウォールコーナにおける酸化物の熱成 長が最小となる。したがって、窒化ケイ素および熱酸化物の局部区域が形成せず 、局所に集中したゲート酸化物シンナの問題も現われない。 この開示の利益を得る当業者には、この発明を数多くのタイプのＭＯＳ処理さ れた回路に応用することができるのが理解されるであろう。示され説明されるこ の発明の形態は現在好ましい実施例とみなされるのが理解されるべきである。こ の開示の利益を得る当業者には明らかであるように、すべての処理ステップに対 してさまざまな修正および変更がなされ得る。以下の請求の範囲がこのような修 正および変更のすべてを包含するものと解釈されることが意図されており、した がって、明細書および図面は例示的なものであり限定的なものとはみなされるべ きではない。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９８年４月８日（１９９８．４．８） 【補正内容】 改善された平坦化方法を伴う半導体トレンチアイソレーション 発明の背景 発明の分野 この発明は半導体製造に関し、より特定的には異なるジオメトリのトレンチア イソレーション領域を平坦化するための改善されたプロセスに関する。関連技術の説明 ＵＳ−Ａ−４ ６７１ ９７０では、トレンチ形成、トレンチ充填およびフィ ールド平坦化を含む半導体装置を製造するためのプロセスが開示される。アイソ レーショントレンチの形成後、パッド酸化物層を成長させ、その上に窒化物層が 堆積される。 ＵＳ−Ａ−４ ４４５ ９６７でも同様にトレンチ形成、トレンチ充填および フィールド平坦化を含む半導体装置を製造するためのプロセスで、窒化ケイ素層 がｎタイプ半導体層上に直接形成されるプロセスが開示される。 「トレンチの幅の広い誘電体アイソレーションの形成」（“Forming Wide Tre nch Dielectric Isolation”）（ＩＢＭテクニカル・ディスクロージャ・ブレテ ィン（IBM Technical Disclosure Bulletin）２５（１１ｂ），１９８３，ｐｐ ．６１２９−３０）では、トレンチ誘電体アイソレーション構造を形成するマス クのないセルフアラインされた方法が開示される。フィールド誘電体は半導体基 板上に直接堆積される。 ＥＰ−Ａ−０ ４６１ ４９８では、ストップ層と半導体装置の表面との間に パッド酸化物層を利用してシリコン基板の酸化を阻止するプロセスが開示される 。 集積回路の製造には単一の半導体基板に数多くの装置を配置することが含まれ る。選択される装置は、導体により相互に接続され、導体はこれらの装置を離し ている、または「分離する」誘電体にわたって延在する。そのため、モノリシッ ク集積回路にわたって電気経路を実現することには分離された装置を選択的に接 続することが含まれる。そこで、集積回路を製造する際、半導体に組込まれる装 置を互いに分離できなければならない。この点で、アイソレーション技術は機能 本位の集積回路を製造する上で重要な局面の１つである。 ＭＯＳ集積回路に用いられる一般的なアイソレーション技術は、シリコンを局 部的に酸化するプロセスを含む。シリコンの局部酸化またはＬＯＣＯＳプロセス は装置間のフィールド領域を酸化することを含む。フィールド領域に成長した酸 化物はフィールド酸化物と称され、フィールド酸化物は、集積回路製造の初期の 段階においてソースおよびドレイン注入物が装置区域または活性区域に置かれる 前に成長させられる。チャネルストップドーパントを予め注入したフィールド領 域に厚いフィールド酸化物を成長させることから、ＬＯＣＯＳ処理によってフィ ールド領域に寄生チャネルが生じるのが防がれる。 ＬＯＣＯＳはよく使われているアイソレーション技術であるが、ＬＯＣＯＳに はいくつかの固有の問題がある。第１に、フィールド酸化物は成長するとバーズ ビーク構造として横方向に延在する。多くの場合、バーズビーク構造は装置の活 性区域内に許容できないほど侵食することがある。第２に、予め注入されるチャ ネルストップドーパントはしばしば、フィールド酸化物成長に伴う高温において 再分布する。チャネルストップドーパントが再分布すると、主に活性区域周縁部請求の範囲 １．誘電体材料の平坦化されたトポグラフィを形成するための方法であって 半導体基板（１０）上に積重ねられた１組の層（１４）を形成するステップを 含み、前記積重ねられた１組の層は 前記半導体基板（１０）上に形成される二酸化ケイ素の第１の積重ね層（１ ６）と、 前記二酸化ケイ素の積重ね層（１６）上に形成されるポリシリコンの層（１ ８）と、 前記ポリシリコンの層（１８）上に形成される窒化ケイ素の層（２２）とを 含むことを特徴とし、 前記方法はさらに、 前記積重ねられた１組の層（１４）および前記半導体基板（１０）の部分を選 択的に除去して前記シリコン基板から延在する少なくとも３つのシリコンメサ（ ４５、５０）を含む集積回路トポグラフィを形成するステップを含み、前記少な くとも３つのシリコンメサのうちの２つは互いに第１のアイソレーション領域（ ２４’）により第１の距離だけ間隔がおかれており、前記少なくとも３つのシリ コンメサのうちの２つは互いに第２のアイソレーション領域（２４”）により第 ２の距離だけ間隔がおかれており、前記第２の距離は前記第１の距離より大きく 、前記方法はさらに 前記集積回路トポグラフィ上に第１の酸化物充填層（２６）を堆積するステッ プを含み、前記第１の酸化物充填層（２６）は前記第２のアイソレーション領域 （２４”）にわたって形成され、前記第１の酸化物充填層（２６）の上面内に窪 んだ領域を含み、前記方法はさらに 前記第１の酸化物充填層の前記窪んだ領域の少なくとも一部分にわたって前記 第２のアイソレーション領域（２４”）上にマスキング層（３４）を付与するス テップと、 前記マスキング層により覆われていない前記半導体トポグラフィの領域から前 記第１の酸化物充填層（２６）の少なくとも一部分を選択的に除去するステップ と、 前記第１の酸化物充填層（２６）から前記マスキング層（３４）を除去するス テップと、 前記半導体トポグラフィおよび前記第１の酸化物充填層（２６）上に第２の酸 化物充填層（４０）を堆積するステップとを特徴とする、方法。 ２．前記積重ねられた１組の層を形成するステップは、前記ポリシリコンの層（ １８）と前記窒化ケイ素の層（２２）との間に二酸化ケイ素の第２の積重ね層（ ２０）を形成するステップをさらに含む、請求項１に記載の方法。 ３．前記第１の距離は約１．０ミクロンより小さく、前記第２の距離は約２．０ ミクロンより大きい、請求項１または請求項２に記載の方法。 ４．前記第１の酸化物充填層（２６）を堆積するステップは、前記シリコンメサ および前記半導体基板（１０）を周囲のテトラエトキシシランで充填されたＬＰ ＣＶＤチャンバの中に挿入して、前記第１の酸化物充填層（２６）を含む一連の 堆積材料を形成するステップを含む、請求項１、２または３のいずれかに記載の 方法。 ５．前記ＬＰＣＶＤチャンバは８００℃より高い温度にまで加熱される、請求項 ４に記載の方法。 ６．前記マスキング層（３４）を付与するステップは、フォトレジスト層（３４ ）を堆積し選択的にパターニングするステップとを含む、請求項１から５のいず れかに記載の方法。 ７．前記第２の酸化層（４０）は、前記第１の酸化物により被覆されるシリコン メサおよび前記半導体基板（１０）を、周囲のテトラエトキシシランで充填され るＬＰＣＶＤチャンバの中に挿入して、前記第２の酸化物充填層（４０）を含む 一連の堆積材料を形成するステップを含む、請求項１から６のいずれかに記載の 方法。 ８．前記第２の酸化物充填層の少なくとも一部分は、前記第２の酸化物充填層の 上面内の窪んだ領域を含み、前記窪んだ領域は、前記第２の酸化物充填層の前記 上面より低い、１００Å（１００×１０^-10ｍ）より小さい高さを有する、請求 項１から７のいずれかに記載の方法。 ９．前記第２の酸化物充填層（４０）の上面を前記少なくとも３つのシリコンメ サの高さと実質的に同じ高さまで化学機械研磨するステップをさらに含み、形成 された状態での前記第２の酸化物充填層（４０）の少なくとも一部分は、前記第 ２の酸化物層の上面内に窪んだ領域を有し、前記窪んだ領域は、前記第２の酸化 物層の前記上面より低い、１００Å（１００×１０^-10ｍ）より小さい高さを有 する、請求項１から８のいずれかに記載の方法。 １０．前記化学機械研磨するステップは、研磨材のスラリーが混入した回転パッ ドを前記第２の酸化物充填層（４０）の前記上面に適用するステップを含む、請 求項９に記載の方法。 １１．前記化学機械研磨ステップは、前記窒化ケイ素層（２２）のほぼ半分の厚 みを除去するのに十分な時間だけ継続される、請求項９または請求項１０のいず れかに記載の方法。 １２．前記少なくとも３つのシリコンメサの上面から前記積重ねられた１組の層 （１４）を除去するステップをさらに含む、請求項９、１０または１１のいずれ かに記載の方法。 １３．前記積重ねられた層（１４）を除去する前記ステップの後に、前記少なく とも３つのシリコンメサの上面に第３の酸化物積重ね層を熱成長させるステップ をさらに含む、請求項１２に記載の方法。 １４．前記少なくとも３つのシリコンメサにソースおよびドレイン領域を形成す るステップをさらに含む、請求項１２に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドースン，ロバート アメリカ合衆国、78730 テキサス州、オ ースティン、ベアトゥリー・サークル、 3504 (72)発明者 メイ，チャールズ・イー アメリカ合衆国、78739 テキサス州、オ ースティン、エイムズ・レーン、10503 【要約の続き】 ンメサ上面への窒素の有害な移動を防ぐ。

Claims (1)

1. 【特許請求の範囲】 １．誘電体材料の平坦化されたトポグラフィを形成するための方法であって シリコン基板から延在する少なくとも３つのシリコン表面を含む集積回路トポ グラフィを提供するステップを含み、前記少なくとも３つのシリコン表面のうち の２つは互いに短い距離だけ間隔がおかれており、前記少なくとも３つのシリコ ン表面のうちの２つは互いに前記短い距離より大きい長い距離だけ間隔がおかれ ており、前記方法はさらに 前記シリコン表面および前記シリコン基板上に第１の酸化物充填層を堆積する ステップと、 前記長い距離の一部分にわたって前記第１の酸化物充填層の上にマスキング層 を付与するステップと、 前記マスキング層の下にある前記第１の酸化物充填層を除いた前記第１の酸化 物充填層を除去するステップと、 前記シリコン表面および前記シリコン基板の上に第２の酸化物充填層を再び堆 積して、前記マスキング層の周縁部の下にある前記第２の酸化物充填層の上面内 に窪みを形成するステップとを含む、方法。 ２．前記提供するステップは、実質的に平坦なシリコン表面をエッチングして、 高さが低くされた前記シリコン基板の間に挟まれる高くされた前記少なくとも３ つのシリコン表面を形成するステップを含む、請求項１に記載の方法。 ３．前記長い距離は２．０ミクロンより大きく、前記短い距離は１．０ミクロン より小さい、請求項１に記載の方法。 ４．前記堆積するステップは、前記シリコン表面および前記シリコン基板を、周 囲のテトラエトキシシランで充填されたＬＰＣＶＤチャンバの中に挿入して、前 記第１の酸化物充填層を含む一連の堆積材料を形成するステップを含む、請求項 １に記載の方法。 ５．前記ＬＰＣＶＤチャンバは８００℃より高い温度にまで加熱される、請求項 ４に記載の方法。 ６．前記付与するステップは、フォトレジスト層を前記長い距離の前記部分上に 直接堆積するステップを含む、請求項１に記載の方法。 ７．前記再び堆積するステップは、前記第１の酸化物充填で覆ったシリコン表面 および前記シリコン基板を周囲のテトラエトキシシランで充填されたＬＰＣＶＤ チャンバの中に挿入して、前記第１の酸化物充填層を含む一連の堆積材料を形成 するステップを含む、請求項１に記載の方法。 ８．前記窪みは前記第２の酸化物充填層の上面内の窪んだ領域を含み、前記窪ん だ領域は前記第２の酸化物充填層の上面より１００Åより小さい高さだけ低い、 請求項１に記載の方法。 ９．集積回路を形成する方法であって、 シリコン基板から延在する少なくとも３つのシリコン表面を含む集積回路トポ グラフィを提供するステップを含み、前記少なくとも３つのシリコン表面のうち の２つは互いに短い距離だけ間隔がおかれており、前記少なくとも３つのシリコ ン表面のうちの２つは互いに前記短い距離より大きい長い距離だけ間隔がおかれ ており、前記方法はさらに 前記シリコン表面および前記シリコン基板上に第１の酸化物充填層を堆積する ステップと、 前記長い距離の一部分にわたって前記第１の酸化物充填層の上にマスキング層 を付与するステップと、 前記マスキング層の下にある前記第１の酸化物充填層を除いた前記第１の酸化 物充填層を除去するステップと、 前記シリコン表面および前記シリコン基板の上に第２の酸化物充填層を再び堆 積して、前記マスキング層の周縁部の下にある前記第２の酸化物充填層の上面内 に窪みを形成するステップと、 前記第２の酸化物充填層の上面を、前記窪みより低い、前記少なくとも３つの シリコン表面の高さと実質的に同じである高さにまで化学機械研磨するステップ とを含む、方法。 １０．前記化学機械研磨するステップは、研磨材のスラリーが混入した回転パッ ドを前記第２の酸化物充填層の上面に適用するステップを含む、請求項９に記載 の方法。 １１．前記少なくとも３つのシリコン表面は各々がさらに、前記少なくとも３つ のシリコン表面上に堆積されるパッド酸化物の層と、前記パッド酸化物の層の上 に堆積される窒化物の層とを含む、請求項９に記載の方法。 １２．前記窒化物の層は窒化物の厚みを含む、請求項１１に記載の方法。 １３．前記化学機械研磨するステップは前記窒化物の厚みのほぼ半分を除去する のに十分な時間だけ継続される、請求項１１に記載の方法。 １４．前記少なくとも３つのシリコン表面はソースおよびドレインドーパントイ オンを受けるよう適合される、請求項９に記載の方法。 １５．前記少なくとも３つのシリコン表面は前記化学機械研磨するステップの後 に熱成長したゲート酸化物を受けるように適合される、請求項９に記載の方法。