JPH0279445A - 素子分離領域の形成方法 - Google Patents

素子分離領域の形成方法

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JPH0279445A
JPH0279445A JP63231133A JP23113388A JPH0279445A JP H0279445 A JPH0279445 A JP H0279445A JP 63231133 A JP63231133 A JP 63231133A JP 23113388 A JP23113388 A JP 23113388A JP H0279445 A JPH0279445 A JP H0279445A
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region
substrate
oxide film
silicon
silicon nitride
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JP63231133A
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English (en)
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Fumio Sugawara
菅原　文雄
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、種々の半導体装置の製造に利用して好適な
素子分離技術に関する。
（従来の技術） 近年、種々の電子機器の小型化及び高速化に伴ない、当
該機器を構成する半導体装Ｍ（以下、単に装置と称する
場合も有る。）の高密度集積化を達成するための製造技
術が、種々、開発されている。
上述した従来の製造技術の１つとして、基板のフィール
ド領域に素子分離領域を形成する技術が知られ、耐酸化
マスクとして窒化シリコン（ＳｉｘＮｖ・但し、Ｘ及び
Ｙは正数）を用い、シリコン基板の素子分離領域のみを
選択的に酸化させる、選択酸化（ＬＯＣＯＳ：Ｌｏｃａ
ｌ　０ｘｉｄａｔｉ、ｏｎ　ｏｆ　５ｉｌｉｃｏｎ）法
が広く用いられている。尚、以下の説明においては、構
成成分としての素子分離領域と、設計に応じた基板での
所定位薗としてのフィールド領域とを区別して用いるも
のとする。
周知のように、このＬＯＣＯ３法では、所謂、バーズビ
ークを生じる場合が有る。これがため、ＬＯＣＯＳ法を
用いた素子分離技術では、装置設計に基づいたアクティ
ブ領域の面積に対して、フィールド領域が占める面積の
増大を招く、また、フィールド領域及びアクティブ領域
、またはいずれか一方の領域の寸法縮小に従って、トラ
ンジスタの閾値Ｖ工が上昇する狭チャネル効果や、素子
分離領域の耐圧が低下してバンチスルーを引き起こす等
、種々の欠点が生じる。
このように、ＬＯＣＯＳ法では装置の微細化、高密度化
に対処できなくなっているのが現状である。
このようなＬＯＣＯ３法に代わる素子分離技術として、
例えば文献Ｉ　：　”　１９８４　Ｓｙｍｐｏｓｉｕｍ
　ｏｎ　ＶＬＳＩＴｅｃｈｎｏｌｏｃ＋ｙ　（１９８４
シンポジウム　オン　ブイ・エル・ニス・アイ　テクノ
ロジー）″　（第２８〜２９頁、　１９８４年）に開示
されるものが知られており、溝部Ｍ（Ｔｒｅｎｃｈ　ｌ
５ｏｌａｔｉｏｎ）法と称される。
以下、図面を参照して、上述した従来の溝分離法の一例
につき説明する。
第３図（Ａ）〜（Ｈ）は、従来技術を説明するため、各
工程毎に、概略的な基板断面により示す説明図である。
尚、以下の説明の理解を容易とするため、各工程におい
て種々の構成成分を形成したものを下地として包括的に
表わすものとする。ざらに、これら図中、１１は例えば
ｐ型車結晶シリコンから成り、（＋００）の結晶面を有
する基板、１３は酸化シリコンＣ６１Ｑｚ　：　Ｚは正
数）から成るパッド酸化膜、１５は窒化シリコン（Ｓｉ
ｘＮｖ）から成る耐酸化膜、１７はＳｉＯ□から成る溝
部形成用マスク層、１９はアクティブ領域、２１はフィ
ールド領域、２３は開口部、２９は側面２５と底面２７
とにより構成される溝部、３１はチャネルストップ領域
、３３は内面酸化膜、３５はポリシリコン（ｐｏｌｙ−
３ｉ）膜、３７は平坦面、３９（は頂部酸化膜、４１は
素子分離領域を示す。
まず始めに、基板１１の表面に、例えば化学的気相成長
（Ｃｈｅｍｉｃａｌ　Ｖａｑａｒ　Ｄｅｐｏｓｊｔｉｏ
ｎ：ＣＶＤ）法や熱酸化処理によって、４００（人）程
度の膜厚でパッド酸化膜１３を形成する。然る後、同様
な技術により、＋６００　（λ）程度の膜厚で耐酸化膜
１５、及び２０００　（λ）程度の膜厚で溝部形成用マ
スク層１７を順次被着させ、第３図（Ａ）に示す下地を
得る。
続いて、アクティブ領域１９上（こ相当する上述の下地
表面にレジストパターン（図示せず）を設ける。この後
、当該パターンをエツチングマスクとして、例えば反応
性イオンエツチング（Ｒｅａｃｔｉｖｅｔｏｎ　Ｅｔｃ
ｈｉｎｇ：ＲＩＥ）法のような異方性エツチング技術に
より、フィールド領域２１上の、溝部形成用マスク層１
７、耐酸化膜１５及びパッド酸化膜１３を順次エツチン
グ除去する。
このような手順により、これら３つの層に亙って基板面
に対して垂直な側面を有し、かつ基板１１の表面を露出
する開口部２３を形成する（第３図（Ｂ））。
次に、アクティブ領域１９に残存する３層をエッチジグ
マスクとして、上述の旧Ｅ法により、基板面に対して垂
直な側面２５と、平行な底面２７とから成る溝部２９を
形成する。
然る後、前述したアクティブ領域１９の３層をイオン注
入用のマスクとして用い、例えばホウ素イオン（Ｂ１）
のようなｐ型不純物をイオン注入（図中、一連の矢印ａ
を付しで示す、）シ、上述の溝部２９を介してチャネル
ストップ領域３１を形成する（第３図（Ｃ））。
次に、上述の溝部形成によって基板１１が露出した下地
に対して熱酸化処理を行ない、前述した側面２５と底面
２７とに、第３図（Ｄ）に示すような内面酸化膜３３を
形成する。
続いて、上述した下地の全面にｐｏｌｙ−Ｓｉ膜３５を
堆積する。このｐｏｌｙ−Ｓｉ膜３５の堆積は、前述し
た溝部２９と開口部２３とを埋め戻し、ざらに下地表面
がｐｏｌｙ−３ｉ膜３５で覆われる程度まで行ない、第
３図（ロ）に示す状態を得る。
次に、上述のｐｏｌｙ−３ｉ膜３５に対するエツチング
処理を行ない、少なくとも、上述ｌＩた溝部２９が完全
に埋め込まれた状態となるように、平坦面３７を形成す
る（第３図ＣＦ））。
この平坦面３７の形成ｆこ係る工程は、ｆ！々のドライ
エツチング技術、或いはフッ酸系のエッチャントを用い
たウェットエツチング技術を用いたエッチバック処理に
よって行なう、　上述した種々の工程を経た後、下地表
面の溝部形成用マスク層１７をエツチング除去する。こ
の状態の下地においては、フィールド領域２１上にＩ）
０１’／−３ｉ膜３５（平坦面３７）、及びアクティブ
領域１９には耐酸化膜１５が、夫々露出する。係る状態
の下地に対して熱酸化処理を行なうことによりｐｏｌｙ
−ｓｉ膜３５を酸化させ、約３０００　（λ）の頂部酸
化膜３９を形成する（第３図（Ｇ））。
続いて、上述の耐酸化膜１５及びパッド酸化膜１３を順
次に工・ンチング除去することによって、アクティブ領
域１９では基板面を露出させ、フィールド領域２１には
素子分Ｍ領域４１が形成される（第３図（ト１））。
上述した説明からも理解できるように、素子分離領域４
１は、内面酸化膜３３が形成された溝部２９内にｐｏｌ
ｙ−Ｓｉ膜３５を埋め込んだ後、熱酸化により頂部酸化
膜３９を成長させて形成する。この際、種々の熱処理に
よって、チャネルストップ領域３１が横方向（基板面に
平行な方向）の拡散を生じでも、基板の深さ方向に所定
の距離（溝部の深さに相当）を以って形成されるため、
装置の活性層に対する悪影響を回避することが可能であ
る。このような構成は、装置の高密度集積化に伴なうア
クティブ領域の幅の縮小１こ有効であり、例えばパンチ
スルー耐圧の低下や狭チャネル効果の増大等に対処し得
るものである。
また、上述した技術では、ｐｏｌｙ−３ｉ膜３５を熱酸
化処理して素子分離領域４１７＆形成するため、シリコ
ンから酸化膜が成長する際の体積膨張を伴なう。これが
ため、例えば溝部２９の角に相当する部分に、当該部を
基板面に対して平行な方向ｆこ広げるような応力を生じ
る。従って、上述しｐ角の近傍に結晶欠陥を生じ、種々
の装置における電流リークの発生や、ゲート酸化膜の耐
圧劣化等の原因となる場合が有る。
このような結晶欠陥を軽減するため、例えば前述した第
３図（Ｂ）〜（Ｃ）に係る溝部の形成に際して、まず等
方性エツチング処理でアンダーカット−を形成した後、
異方性エツチング処理を行なうことが成されでいる。こ
れによって、基板面と溝部の内側面との成す角度が鈍角
となるような溝部（図示せず）を形成し、上述した酸化
膜成長１こよる応力が基板に吸収されないような工夫が
成されている。
さらに、上述した酸化膜成長に伴なう結晶欠陥の発生は
第３図（○）を参照して説明した内面酸化膜３３の形成
によっても生じる。これに対しては、−度形成した内面
酸化膜をエツチング除去して応力を解消し、再度、内面
酸化膜を形成することによって、結晶欠陥の低減を図る
ことが成されている。
上述した結晶欠陥の解消を目的とする２種類の処理（以
下、ラウンド（丸め）処理と称する。）によって、電流
リークの発生やゲー・ト酸化膜の耐圧劣化等の軽減を図
ることが可能である。
（発明が解決しようとする課題） しかしながら、上述した従来の素子分離領域の形成方法
では、下記のような種々の問題点が有った。
■半導体装置の設計に応じて、同一の基板に異なる幅の
素子分Ｍ領域を同時形成する必要が有る場合、溝部をポ
リシリコンで埋め込む際に、幅の狭い溝部は埋め易く、
幅の広い溝部は埋まりにくい、これがため、これら異な
る幅を有する溝部を同時（こ埋め込む際の膜厚制御が難
しく、充分な膜厚でポリシリコンを堆積した後１こエッ
チバック処理を行なっても、埋め込まれた膜厚に不均一
を生じる。従って、異なる幅の素子分離領域を同一基板
に同時形成する場合には、基板表面に複雑な凹凸が生じ
るという問題点が有る。
■酸化膜成長による結晶欠陥の軽減を図る目的で、前述
したラウンド処理を行なう場合、工数の増加によって歩
留りが低下するという問題点が有る。
■前述した素子分離領域は、溝部に埋め込まれたｐｏｌ
ｙ−５ｉ膜を熱酸化して形成されるが、溝部の深さを充
分に採った場合、当該分離領域の内部にポリシリコシが
残存する。これがため、内面酸化膜３３と頂部酸化膜３
９とで囲まれたｐｏｌｙ−Ｓｉ膜１５（第３図（Ｇ）及
び（Ｈ）９照）がフローティング（ｆｌｏａｔｉｎｃ＋
）状態となり、得られた半導体装置においで、電気的に
不安定な状態になるという問題点が有る。
■前述した素子分離領域は、基板の表面に頂部酸化膜３
９を露出した状態として得られるが、一般に、頂部酸化
膜を構成する酸化シリコンと基板を構成するシリコンと
は、互いのエツチング処理に選択性を有する。これがた
め、素子分離後に行なわれる種々のエツチング工程で、
素子分層領域と素子領域の基板面との間に段差を生じる
という問題点が有る。
この発明の目的は、上述した種々の問題点に鑑み、工程
の簡略化、装置の高密度集積化及び装置の信頼性向上等
を寅現することが可能な素子分離領域の形成方法を捉供
することに有る。
（課題を解決するための手段） この目的の達成を図るため、この発明の素子分Ｍ９１１
域の形成方法によれば、シリコンから成る基板に素子分
離領域を形成するに当り、上述の基板上に、基板面を露
出する開口部を有し、かつマスク酸化膜から成るマスク
を形成する工程と、 上述したマスクを用いて、酸素をイオン注入した後に加
熱処理して、前述した基板の内部に酸化シリコン領域を
形成する工程と、 前述したマスクを用いて、上述の酸化シリコン領域の下
側に接するチャネルストップ領域と、上述の酸化シリコ
ン領域の基板面側に接する窒化シリコン領域とを、異な
るイオン注入ｌこより夫々形成する工程と、 少なくとも、上述した窒化シリコン領域の上側の基板領
域を熱酸化して酸化ＩｌＩを形成し、少なくともこの酸
化膜を除去する工程と を含むことを特徴としている。
（作用） この発明の素子分離領域の形成方法によれば、基板面側
から、窒化シリコン領域、酸化シリコン領域及びチャネ
ルストップ領域として成る素子分層領域を、夫々、マス
ク酸化膜から成るマスクを用い、イオン注入ｔこよフて
形成する。然る猾、少なくとも、上述した窒化シリコン
領域の上側の基板領域を酸化して除去する構成となって
いる。
このように、溝を形成した後にポリシリコンで埋め込む
代わりに、イオン注入によって素子分離領域が形成され
るため、寸法の異なる素子分離領域の形成に伴なう凹凸
の発生、結晶欠陥の軽減を達成するための工数増加、及
びポリシリコンの残存による素子領域への悪影ＩＦを回
避することができる。
ざらに、窒化シリコン領域の上側の基板領域を酸化した
復に除去して素子分層領域が形成されるため、素子分離
領域として基板面に露出する部分は耐酸化性を有する窒
化シリコンから構成される。これがため、素子分層領域
の形成後（こ、当該分離領域と素子領域の基板面との間
に新たな段差を生じることが少ない。
（実施例） 以下、図面を参照して、この発明の好適実施例ζこフき
説明する。尚、以下の説明で参照する図面は、この発明
を理解し得る程度に概略的（こ示しであるに過ぎず、こ
の発明は、これら図示例にのみ限定されるものではない
ことを理解されたい。
また、説明の理解を容易とするため、以下の好適実施例
では特定の条件を例示して説明するが、この発明は、こ
れら例示条件にのみ限定されるものではない。
第１図（Ａ）〜（Ｆ）は、この発明の詳細な説明するた
め、第３図（Ａ）〜（Ｈ）と同様に、各工程毎に、概略
的な基板断面により示す説明図である。尚、図中、既に
説明した構成成分と同一の機能を有する構成成分には同
一の符号を付して示す、また、同一の機能を有する構成
成分が複数に亙る場合、これら構成成分のうちの一部に
のみ符号を付しで示す場合も有る。ざらに、これら図中
、４３はＳｉＯ□から成るマスク酸化膜、４５は開口部
、４７は酸化シリコン領域、４９はチャネルストップ領
域、５１は窒化シリコシ領域、５３は基板領域、５５は
酸化膜、５７は素子弁Ｒ１領域を示す。
まず始めに、ｐ型車結晶シリコンから成り、（＋００）
面を有する基板１１の表面に、例えばＣＶＤ法または熱
酸化処理により、９０００　（λ）程度の膜厚でマスク
酸化膜４３を被着させる。然る債、図示していないレジ
ストパターンを形成し、ＲＩＥ法またはその他の異方性
エツチング技術によりフィールド領域２１上のマスク酸
化膜４３をエツチング除去する。このようにして、フィ
ールド領域２１に相当する基板面を露出する開口部４５
を有し、かつアクティブ領域１９に残存するマスク酸化
膜４３から成るマスクが得られる（第１図（Ａ））。
続いて、第１図（Ｂ）に示すように、上述したマスクを
利用して、図中すの符号を付して示す酸素イオンを、１
５０（ＫｅＶ）の加速エネルギーで２．２ｘ　＋ｏ”　
（個／ｃｍ２）の面密度を以って注入する。
然る後、例えば窒素（Ｎ２）のような非酸化雰囲気中で
１＋５０（”Ｃ）程度の加熱処理を２時間に亙って行な
い、前述したフィールド領域２１に相当する基板１１の
内部に酸化シリコン領域４７が形成される。
このよう（こ、酸素イオンを注入した＆（こ加熱処理し
て、基板の内部に酸化シリコン領域を形成する技術は、
文献１１：’篤１１回イオン工学シンポジウム−イオン
源とイオンを基礎とした応用技術−予稿集（Ｐｒｏｃｅ
ｅｄｉｎｑ　１１ｔｈ　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　Ｉ
ｏｎＳｏｕｒｃｅ　ａｎｄ　Ｊｏｎ−＾５ｉｓｔｅｄ　
Ｔｅｃｈｎｏ１ｏ９ｙ’８７．Ｔｏｋｙｏ）Ｊ（第６２
５〜６２８頁、　１９８７年）に開示されでいる。
この技術によれば、シリコン基板ｌこ前述した条件で酸
素イオンを注入した後に加熱処理することにより、約５
０００　（λ）の深さから約ｔｏｏｏ　ｃ人）の深さに
亙り、約４０００　（λ）の厚さで酸化シリコン領域を
形成することができ、基板面から約１０００（λ）の深
さまでは、単結晶シリコンを損傷の少ない状態で残存せ
しめることができる。
次ｆこ、上述した酸化シリコン領域４７と同様にマスク
酸化１１１４３から成るマスクを用いて、第１図（Ｃ）
中、ａの符号を付して示すホウ素イオンを、２００（バ
ｅＶ）の加速エネルギーで３．ＯＸ　１０”（個／ｃｍ
２）の面密度を以って注入する。このようにして、酸化
シリコン領域４７の下側に接するチャネルストップ領ｔ
＊４９が形成される。
続いて、上述と同様に、第１図ＣＤ）にＣの符号を付し
で示す窒素イオンを、４０（にｅＶ）の加速エネルギー
で２．ＯＸ　１０”　（個／ｃｍ２）の面密度を以って
イオン注入し、酸化シリコン領域４７の基板面側（上側
）に接する窒化シリコン領域５１が形成される。
このように、窒化シリコン領域５１と酸化シリコン領域
４７、及び酸化シリコン領域４７とチャネルストップ領
域４９との夫々が接した状態で形成することによって、
前述したフローティング状態を回避することができる。
ここで、上述したイオン注入によって形成される構成成
分につき詳細に説明する。
上述した説明からも理解できるように、この実施例では
、酸素イオン、ホウ素イオン及び窒素イオンを、各々の
条件でイオン注入する。
これら各々のイオンと基板を構成する単結晶シリコンと
の間でケイ化物とする構成成分は酸化シリコン領域４７
と窒化シリコン領域５１との２種類である。このうち、
酸化シリコン領域４７の形成は、酸素イオンを注入した
後に酸化シリコンとする目的で熱処理する必要が有る。
一方、窒化シリコン領域５１の形成に当って、シリコン
と窒素イオンとは熱処理を経ることなく窒化シリコンを
生成する。
従って、熱処理を必要としないチャネルストップ領域４
９と窒化シリコン領域５１との形成は、熱処理を必要と
する酸化シリコシ領域４７を形成した後に行なうことに
よって、これら構成成分同士の拡散を抑制するのが好適
である。
また、窒化シリコン領域５１とチャネルストップ領域４
９とは、いずれの領域を先に形成しても良い。
次に、上述した窒化シリコン領域５１の形成状態につき
説明する。
この発明の方法によれば、上述した酸化シリコン領域４
７の基板面側に接して、耐酸化性の窒化シリコン領域５
１を形成する。この窒化シリコン領域５１の形成に当っ
ては、イオン注入条件を選択することによって所定の深
さで窒素イオンを注入するが、酸化シリコン領域４７の
上端部（深さ１０００（ｉ））から基板面に亙るｆでの
領域で、酸化に対して安定な窒化シリコンを形成するこ
とが難しい。
この点につき詳細に説明すれば、窒化シリコンを５ｉｘ
Ｎｖと表わす場合、この実施例に係る窒素イオンの注入
条件によって、上述した上端部から深さが約３００（人
）程度までの範囲内では、安定な耐酸化性を示すＳｉ３
Ｎ４に近い組成を以って窒化シリコンが形成される。第
１図（Ｄ）では、説明の理解を容易とするため、この耐
酸化性を以って形成された領域のみＰ８窒化シリコン領
域５１として図示しである。
しかしながら、第１図（Ｄ）中に基板領域５３として示
す、上述した深さ約３００（λ）から基板面に至る領域
では、注入される窒素（イオン）の■が少なく、窒素組
成を示す係数Ｙに比べてシリコン組成を示す係数Ｘが大
きく、耐酸化性が低い領域となる。
従って、第１図（Ｄ）に示す工程に続いてマスク酸化膜
４３を除去した俊、基板面を熱酸化処理する。これによ
って、第１図（Ｅ）に示すように、窒化シリコン領域５
１の上側の基板領域５３と、アクティブ領ｔ？５＋９上
に相当する基板１１とに亙って酸化シリコンを成長させ
、酸化膜５５を形成する。
続いて、上述の状態で基板面に形成されている酸化膜５
５をエツチング除去し、窒化シリコン領域５１と基板１
１とを露出させ、第１図（Ｆ）（こ示すような素子分＃
Ｕ’！ｔ５７が得られる。
尚、上述した酸化膜５５及び前述のマスク酸化膜の除去
に当っては、従来周知のフッ酸系のエッチャントを用い
たり、或いはドライエツチング技術によっても可能であ
り、これら酸化膜の下側は窒化シリコンまたはシリコン
により構成されるため、終点検出は容易である。また、
このような工程によって得られる素子分離領域を利用し
て、例えばＭＯＳ型の電界効果トランジスタを製造する
場合には、酸化膜５５のうちのフィールド領域に形成さ
れた部分のみをエツチング除去し、アクティブ領域に酸
化膜５５を所定の膜厚だけ残存させ、この残存した酸化
膜をゲート酸化膜として利用することも可能である。
次に、第２図（Ａ）及びＣＢ）を参照して、他の実施例
につき説明する。
この実施例では、前述の第１図（Ａ）〜（Ｄ）として説
明した工程を経て、酸化シリコン禦域４７、チャネルス
トップ領域４９及び窒化シリコン領域５１を形成した後
、マスク酸化膜４３を残存させたまま熱酸化処理を行な
って、前述した基板領域５３を解消するための酸化膜５
９ｐ８成長させる（第２図（Ａ））。
続いて、第１図（Ｅ）〜（Ｆ）を参照して説明したのと
同様な工・ンチング処理によって、基板面に形成されて
いる酸化膜５９とマスク酸化膜４３とを同時に除去し、
第２図（Ｂ）に示すような素子分Ｍ争ｔ＠ｉ６１が得ら
れる。
上述した説明から理解できるように、この実施例の工程
によれば、マスク酸化膜４３の下側に相当する基板面の
酸化膜成長は、実質的に起きない。
従？で、第２図（Ｂ）として示す素子分離領域６１の表
面と、基板１１の表面とは段差を生じる。
しかしながら、酸化膜成長は酸素の拡散によって進行し
、上述の段差は緩やかな斜面で構成されるため、素子分
離領域を形成した債の工程で被着される薄膜の断切れを
生じることが少ない。
また、前述した実施例と同様に、素子分離領域を形成す
るための酸化膜除去の工程において、酸化膜５９のみを
エツチング除去し、マスク酸化膜４３の一部分をゲート
酸化膜としで利用することも可能である。
以上、この発明に係る方法の実施例につき説明したが、
この発明は、上述した実施例にのみ限定されるものでは
ないこと明らかである。
例えば、上述したｐ型シリコン基板の代わりにｎ型シリ
コン基板を用い、この発明の方法を適用した場合であっ
ても、上述の実施例と同様な効果を得ることができる。
また、上述した実施例では、酸化シリコン領域、窒化シ
リコン領域及びチャネルストップ領域をイオン注入する
に当って、所定の加速エネルギーと面密度とを例示しで
説明した。しかしながら、これらの数値条件は好適例に
過ぎず、上述した３種類の領域の深さ及び領域の深さ方
向に亙る寸法は、半導体装置の設計に応じて、種々の変
更を加えることができる。
これら材料、寸法、形状、数値的条件、配言開係及びそ
の他の条件は、この発明の目的の範囲内で、任意好適な
設計の変更及び変形を行ない得ること明らかである。
（発明の効果） 上述した説明からも明らかなように、この発明の素子分
Ｍ領域の形成方法によれば、窒化シリコン領域、酸化シ
リコン領域及びチャネルストップ領域から成る素子分離
領域をイオン注入によつで形成した復、少なくとも、上
述した窒化シリコン領域の上側の基板領域を酸化し、基
板面に形成された酸化膜を除去する。
このように、イオン注入によって素子分離領域が形成さ
れるため、溝部を形成した場合に比べて、寸法の異なる
素子分離領域の形成に係る凹凸の発生、結晶欠陥の軽減
を達成するための工数増加及びポリシリコンの残存によ
る素子領域への悪影＃ＩＩを回避することができる。
また、これに加えで、素子分離領域として基板面に露出
する部分を、耐酸化性を有する窒化シリコン領域で構成
するため、半導体装Ｍを製造する目的で行なわれる種々
のエツチング処理によって、素子分離領域の形成後に、
当該分Ｍ領域と素子領域の基板面との間に新たな段差を
生じることが少ない。
従って、この発明に係る素子分Ｍ領域の形成方法を適用
することにより、上述した種々の問題点を解消して、工
程の簡略化、装置の高密度集積化及び装置の信頼性向上
等を実現することができる。
【図面の簡単な説明】
第１図（Ａ）〜（Ｆ）は、この発明の好適実施例を説明
するため、各工程毎に、概略的な基板断面によって示す
説明図、 第２図（Ａ）及び（Ｂ）は、この発明の他の実施例を説
明するため、第１図（Ｅ）または（Ｆ）の夫々に対応し
て示す説明図、 第３図（Ａ）〜（Ｈ）は、従来技術を説明するため、第
１図（Ａ）〜（Ｆ）と同様にして示す説明図である。 １１・・・・基板、１３・・・・バッド酸化膜１５・・
・・耐酸化膜、１７・・・・溝部形成用マスク層１９・
・・・アクティブ領域、２１・・・・フィールド領域２
３、４５・・・・・開口部、２５・・・・側面、２７・
・・・底面２９・・・・溝部、３Ｌ４９・・・・・チャ
オルストップ領域３３・・・・内面酸化膜 ３５・・・・ポリシリコン（ｐｏｌｙ−３ｉ）膜３７・
・・・平坦面、３９・・・・頂部酸化膜４１．５７．６
１・・・・素子分離領域、４３・・・・マスク酸化膜４
７・・・・酸化シリコン領域 ５１・・・・窒化シリコン領域 ５３・・・・基板領域、５５．５９・・・・・酸化膜ａ
・・・・ホウ素イオン、ｂ・・・・酸素イオンＣ・・・
・窒素イオン。 特許出願人　　　　沖電気工業株式会社４３　　マスウ
酸化膜　　４５．開口部ｂ ４７　　酸化シリコン領＋４　　　ｂ　　酸素イオン実
施例の説明図 第１図 ４９　　チャネルストップ領域　ａ、ホウ素イオンＣ−
窒素イオン 実施例の説明図 ５Ｌ：素子分Ｍ領域 実施例の説明図 第１図 ５９：Ｍ化膜 伯の実施例の説明図 第２図 従来技術の説明図

Claims (1)

    【特許請求の範囲】
  1. （１）シリコンから成る基板に素子分離領域を形成する
    に当り、 前記基板上に、基板面を露出する開口部を 有し、かつマスク酸化膜から成るマスクを形成する工程
    と、 前記マスクを用いて、酸素をイオン注入した後に加熱処
    理して、前記基板の内部に酸化シリコン領域を形成する
    工程と、 前記マスクを用いて、前記酸化シリコン領域の下側に接
    するチャネルストップ領域と、前記酸化シリコン領域の
    基板面側に接する窒化シリコン領域とを、異なるイオン
    注入により夫々形成する工程と、 少なくとも、前記窒化シリコン領域の上側の基板領域を
    熱酸化して酸化膜を形成し、少なくともこの酸化膜を除
    去する工程と を含むことを特徴とする素子分離領域の形成方法。
JP63231133A 1988-09-14 1988-09-14 素子分離領域の形成方法 Pending JPH0279445A (ja)

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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5266502A (en) * 1990-04-03 1993-11-30 Olympus Optical Co., Ltd. STM memory medium
US5316965A (en) * 1993-07-29 1994-05-31 Digital Equipment Corporation Method of decreasing the field oxide etch rate in isolation technology
US6127242A (en) * 1994-02-10 2000-10-03 Micron Technology, Inc. Method for semiconductor device isolation using oxygen and nitrogen ion implantations to reduce lateral encroachment
US5580419A (en) * 1994-03-23 1996-12-03 Trw Inc. Process of making semiconductor device using focused ion beam for resistless in situ etching, deposition, and nucleation
US5468657A (en) * 1994-06-17 1995-11-21 Sharp Microelectronics Technology, Inc. Nitridation of SIMOX buried oxide
JP2861856B2 (ja) * 1995-03-30 1999-02-24 日本電気株式会社 半導体装置の製造方法
FR2746544B1 (fr) * 1996-03-20 1998-05-15 Commissariat Energie Atomique Substrat de type silicium sur isolant pour la fabrication de transistors et procede de preparation d'un tel substrat
KR100226488B1 (ko) * 1996-12-26 1999-10-15 김영환 반도체 소자 격리구조 및 그 형성방법
JPH113869A (ja) * 1997-06-11 1999-01-06 Nec Corp 半導体装置の製造方法
US5963839A (en) * 1997-12-08 1999-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of polysilicon contact resistance by nitrogen implantation
US6258693B1 (en) 1997-12-23 2001-07-10 Integrated Device Technology, Inc. Ion implantation for scalability of isolation in an integrated circuit
US5933761A (en) * 1998-02-09 1999-08-03 Lee; Ellis Dual damascene structure and its manufacturing method
US5998277A (en) * 1998-03-13 1999-12-07 Texas Instruments - Acer Incorporated Method to form global planarized shallow trench isolation
KR100285701B1 (ko) * 1998-06-29 2001-04-02 윤종용 트렌치격리의제조방법및그구조
US6753229B1 (en) 1998-12-04 2004-06-22 The Regents Of The University Of California Multiple-thickness gate oxide formed by oxygen implantation
US6287939B1 (en) * 1998-12-21 2001-09-11 Taiwan Semiconductor Manufacturing Company Method for fabricating a shallow trench isolation which is not susceptible to buried contact trench formation
WO2001003191A1 (fr) * 1999-07-02 2001-01-11 Mitsubishi Materials Silicon Corporation Substrat soi, procede de fabrication de celui-ci et dispositif de semi-conducteur utilisant le substrat soi
JP2002026022A (ja) 2000-07-10 2002-01-25 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
KR100421911B1 (ko) * 2001-09-20 2004-03-11 주식회사 하이닉스반도체 반도체 소자의 격리 영역 형성 방법
KR20060114623A (ko) * 2003-10-24 2006-11-07 소니 가부시끼 가이샤 반도체 기판의 제조 방법 및 반도체 기판
KR100571410B1 (ko) * 2003-12-31 2006-04-14 동부아남반도체 주식회사 반도체 소자의 트랜치 소자 분리막 형성 방법
US7115463B2 (en) * 2004-08-20 2006-10-03 International Business Machines Corporation Patterning SOI with silicon mask to create box at different depths
US7791163B2 (en) * 2004-10-25 2010-09-07 Renesas Technology Corp. Semiconductor device and its manufacturing method
US7186626B2 (en) 2005-07-22 2007-03-06 The Regents Of The University Of California Method for controlling dislocation positions in silicon germanium buffer layers
DE102006007053B4 (de) * 2006-02-15 2008-08-14 Infineon Technologies Austria Ag Optimierte dielektrische Isolationsstrukturen und Verfahren zu deren Herstellung
US8716104B1 (en) * 2012-12-20 2014-05-06 United Microelectronics Corp. Method of fabricating isolation structure

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3622382A (en) * 1969-05-05 1971-11-23 Ibm Semiconductor isolation structure and method of producing
US3976511A (en) * 1975-06-30 1976-08-24 Ibm Corporation Method for fabricating integrated circuit structures with full dielectric isolation by ion bombardment
JPS5459090A (en) * 1977-10-19 1979-05-12 Nec Corp Semiconductor device and its manufacture
JPS54156490A (en) * 1978-05-31 1979-12-10 Toshiba Corp Forming method of current path in semiconductor
JPS5637645A (en) * 1979-09-04 1981-04-11 Toshiba Corp Semiconductor device
JPS58142541A (ja) * 1982-02-19 1983-08-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS5927521A (ja) * 1982-08-06 1984-02-14 Hitachi Ltd 半導体基体の製法
US4800170A (en) * 1987-10-02 1989-01-24 General Motors Corporation Process for forming in a silicon oxide layer a portion with vertical side walls

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