JP3157357B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP3157357B2
JP3157357B2 JP16596293A JP16596293A JP3157357B2 JP 3157357 B2 JP3157357 B2 JP 3157357B2 JP 16596293 A JP16596293 A JP 16596293A JP 16596293 A JP16596293 A JP 16596293A JP 3157357 B2 JP3157357 B2 JP 3157357B2
Authority
JP
Japan
Prior art keywords
trench
depth
region
semiconductor substrate
length
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP16596293A
Other languages
English (en)
Other versions
JPH0774235A (ja
Inventor
茂 森田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP16596293A priority Critical patent/JP3157357B2/ja
Priority to US08/258,820 priority patent/US5473186A/en
Priority to DE69431938T priority patent/DE69431938T2/de
Priority to EP94109085A priority patent/EP0631307B1/en
Priority to KR1019940013342A priority patent/KR0169275B1/ko
Publication of JPH0774235A publication Critical patent/JPH0774235A/ja
Application granted granted Critical
Publication of JP3157357B2 publication Critical patent/JP3157357B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、と
くに、半導体基板主面に形成された溝構造の素子分離領
域に関するものである。
【０００２】
【従来の技術】素子分離技術は、半導体装置の製造にお
いて重要な技術の１つである。半導体装置の高集積化、
微細化が進むに連れて素子間の分離は益々困難になって
きている。集積度を上げるには、素子分離寸法をいかに
して縮めるかが重要な課題であり、従来から知られてい
るＬＯＣＯＳ法では限界がある。この限界を越えるため
に、間口は狭いが、深い溝（トレンチ）を半導体基板主
面に形成しておき、そのトレンチをＳｉＯ2 又はＳｉＯ
2 とポリシリコンとで埋めるトレンチ型埋込み素子分離
構造（以下、埋込み素子分離という）が提案されてい
る。この構造は、素子間の距離を深さ方向に持たせてパ
ンチスルー問題及び寄生ＭＯＳトランジスタの影響を減
少させることができる。
【０００３】従来技術の半導体装置における埋込み素子
分離の製造工程とその構造を図９〜図１３を参照して説
明する。まず、図９に示すように、Ｐ型シリコン半導体
基板１主面に熱酸化法により薄い酸化膜２を形成し、そ
の上に、Ｓｉ3 Ｎ4 膜からなる絶縁膜３を形成する。つ
いで、写真蝕刻法を用いてフォトレジスト膜（図示せ
ず）をマスクにＲＩＥ（Reactive Ion Etching）によ
り、後に素子分離領域となる部分のＳｉ3 Ｎ4 膜３及び
酸化膜２を選択的に除去する。次に、図１０に示すよう
に、このように選択的にエッチングされ所定のパターン
が形成されたＳｉ3Ｎ4 膜３をマスクにしてＲＩＥなど
の異方性エッチングなどによりその下の半導体基板１に
所定の深さのトレンチ４を形成する。この時、トレンチ
４の深さは素子分離幅に関係なく一様となっている。次
に、図１１に示すように、半導体基板１を熱酸化して露
出したトレンチ４内側壁に酸化膜５を形成する。続い
て、Ｐ型不純物をトレンチ４内部にイオン注入して少な
くともトレンチ４の底面に半導体基板１と同じ導電型で
比較的高濃度のＰ型不純物拡散領域をチャネルストッパ
ー領域６として形成する。このチャネルストッパー６
は、半導体基板１内に形成されるＮ型不純物拡散領域間
のパンチスルー、寄生ＭＯＳトランジスタの反転を抑制
するために設けられている。
【０００４】その上にＣＶＤ（Chemical Vapor Deposit
ion ）によりＳｉＯ2 からなる絶縁膜７をほぼトレンチ
４の深さに相当する厚さを形成する。次ぎに、絶縁膜７
をエッチバックする。即ち、図１２に示すように、機械
的研磨もしくはＲＩＥなどのエッチングにより、ＳｉＯ
2 絶縁膜７をＳｉ3 Ｎ4 絶縁膜３が露出するまで上部よ
り平坦にエッチングしてトレンチ４にＳｉＯ2 絶縁膜７
を埋込む構造を形成する。この絶縁膜７の堆積厚さは、
ほぼトレンチ４の半導体基板１主面からの深さに相当し
ている。この堆積厚さがこのトレンチ４の深さより浅い
と、図の右寄りに形成されたトレンチ４の幅の広い領域
では、トレンチ４の縁まで絶縁膜７が届かないので、こ
の絶縁膜７は、トレンチ４内を完全に満す事ができな
い。Ｓｉ3Ｎ4 絶縁膜３は、ＳｉＯ2 絶縁膜７のエッチ
ングに対する自己整合的なストッパーとして働くように
エッチング条件が選ばれる。次に、図１３に示すよう
に、Ｓｉ3 Ｎ4 絶縁膜３をＣＤＥ（Chmical Dry Etchin
g ）により除去し、続いて、Ｓｉ3 Ｎ4 膜３の下に有る
薄い酸化膜１０２をフッ酸系溶液で除去して半導体基板
１の主面を露出させる。この露出した半導体基板１の表
面部分を素子領域とし、この領域にＭＯＳトランジスタ
等の素子を形成するのが従来の技術である。図１３で
は、例えば、イオン注入法により露出した半導体基板１
主面の表面領域に半導体基板１とは逆導電型の不純物拡
散領域８を形成し、そこに、メモリやロジックなどの集
積回路を構成するＭＯＳトランジスタなどの素子を形成
している。
【０００５】
【発明が解決しようとする課題】以上説明したように、
半導体基板表面に形成したトレンチ内に絶縁膜を充填し
て成る従来の埋込み素子分離では、素子分離幅に関係な
くトレンチの半導体基板表面からの深さは一様であっ
た。また、その深さは、素子分離特性を確保することが
困難な最小の素子分離幅領域において必要な深さと同じ
になっていた。さらに、付け加えるならその深さは、半
導体基板のチャネルストッパー不純物の一般的濃度から
０．５μｍ以下の最小素子分離領域では、その半導体基
板内に形成された基板とは逆導電型の不純物拡散領域間
のパンチスルー電圧が、その半導体基板内に基板とは逆
導電型の不純物拡散領域間に生じる寄生ＭＯＳトランジ
スタの反転電圧を下回っているので、前記パンチスルー
電圧により制限されていた。即ち、素子分離幅が小さい
領域では、パンチスルー電圧に耐え得る最浅の深さを確
保しなければならない。この領域においてトレンチがこ
の最浅の深さより、浅ければパンチスルーに耐えられな
いが、この深さにするかこれより深くすれば十分耐圧が
得られる。一方、トレンチのどの部分も同じ深さである
結果、素子分離幅が大きい領域では、素子分離特性に関
係なく必要以上の深さであるので基板強度が問題となっ
ていた。
【０００６】また、このトレンチを絶縁材料で平坦に埋
込む必要性から、その領域の素子分離特性に関係なく、
トレンチ深さを深くする必要のない領域でも埋込み材料
の形成膜厚を必要以上に厚くしなければならなかった。
そのため後工程の埋込み材料の平坦化処理でのエッチバ
ック量を不必要に増大することとなり、一連の工程時間
の増加および加工精度の悪化を招いていた。ここで埋込
み材料の形成膜厚を必要以上に厚くしなければならない
ということは、素子分離幅が大きい領域における隣接す
る半導体基板表面の素子領域と最終的に形成される素子
分離領域に埋込まれた埋込み材料の表面とは一連の平坦
な面を成すようにするため、トレンチ形成後に半導体基
板表面に形成される埋込み材料の膜厚は、最低でもトレ
ンチ深さより厚くしなければならないことを指してい
る。本発明は、このような事情によりなされたものであ
り、半導体基板主面に形成された新規なトレンチ構造及
びこのトレンチに埋込み材料を充填して素子分離領域を
形成した半導体基板主面の精度の高い平坦化構造を容易
に実現する工程を提供することを目的にしている。
【０００７】
【課題を解決するための手段】本発明は、半導体基板に
形成された任意の幅のトレンチと、このトレンチに埋設
された絶縁物とから形成された埋込み素子分離を有する
半導体装置において、任意の幅のトレンチのそれぞれの
深さが、必要とされる素子分離特性を最低限確保できる
ように、そのトレンチ幅に対応した適切な深さとなるよ
うに、トレンチ幅の広い領域で浅く、狭い領域では深く
形成することを特徴としている。すなわち、本発明の半
導体装置は、半導体基板と、前記半導体基板主面に形成
された溝構造の素子分離領域と、前記半導体基板主面に
形成され、前記素子分離領域に囲まれた少なくとも１つ
の素子領域とを備え、前記溝の前記半導体基板主面から
その底面までの深さは、前記素子領域間の中心線に直交
し、前記素子領域の互いに向い合う辺の間を結ぶ線の長
さが所定の長さより大きい領域では一定の深さであり、
この所定の長さより小さい領域では、一定であり、且
つ、その値は、前記所定の長さより大きい領域の前記一
定の深さより深いことを特徴としている。
【０００８】前記所定の長さは、前記溝の前記半導体基
板主面からその底面までの深さが、前記素子領域間の中
心線に直交し、前記素子領域の互いに向い合う辺の間を
結ぶ線の長さの２分の１を境界点とするその境界点と等
しいかそれより小さいようにしても良い。前記溝の前記
半導体基板主面からその底面までの深さは、前記素子領
域間の中心線に直交し、前記素子領域の互いに向い合う
辺の間を結ぶ線の長さが前記所定の長さより大きい領域
では前記半導体基板内に形成された前記半導体基板の導
電型とは逆の導電型を有する不純物拡散領域間に生じる
寄生ＭＯＳトランジスタの反転電圧によって決定され、
その長さが前記所定の長さより小さい領域では前記不純
物拡散領域間のパンチスルー電圧によって決定されるよ
うにしても良い。前記所定の長さは、前記溝の前記半導
体基板主面からその底面までの深さが前記半導体基板内
に形成された前記半導体基板の導電型とは逆の導電型を
有する不純物拡散領域間に生じる寄生ＭＯＳトランジス
タの反転電圧によって決定される領域と、その深さが前
記不純物拡散領域間のパンチスルー電圧によって決定さ
れる領域との境界点における前記素子領域間の中心線に
直交し、、前記素子領域の互いに向い合う辺の間を結ぶ
線の長さと等しくするようにしても良い。
【０００９】本発明の半導体装置は、主面を有する半導
体基板を備え、前記半導体基板は、前記主面から内部に
向って延在している複数のトレンチを有し、回路素子を
電気的に絶縁する複数の素子分離領域を有しており、各
回路素子は、隣接するトレンチ間の共通の素子分離領域
に形成され、各トレンチは、トレンチ幅とトレンチ深さ
を有しており、このトレンチ深さは、前記回路素子間の
中心線に直交し前記回路素子の互いに向い合う辺の間を
結ぶ線の長さが０．５μｍより長い場合は一定であり、
前記長さが０．５μｍより短い場合は前記一定の深さよ
り深くしても良い。
【００１０】本発明の半導体装置は、主面を有する半導
体基板を備え、前記半導体基板は、前記主面から内部に
向って延在している複数のトレンチを有し、回路素子を
電気的に絶縁する複数の素子分離領域を有しており、各
回路素子は、隣接するトレンチ間の共通の素子分離領域
に形成され、各トレンチは、トレンチ幅とトレンチ深さ
を有しており、第１の複数のトレンチの各トレンチ深さ
は、前記回路素子間の中心線に直交し前記回路素子の互
いに向い合う辺の間を結ぶ線の長さが０．５μｍより長
い場合は第１の一定の深さであり、第２の複数のトレン
チの各トレンチ深さは、前記回路素子間の中心線に直交
し前記回路素子の互いに向い合う辺の間を結ぶ線の長さ
が０．５μｍより短い場合は第２の一定の深さであり、
この第２の一定の深さは、前記第１の一定の深さより深
いことを特徴としている。
【００１１】
【作用】半導体基板に任意の領域をその素子分離特性に
適合した深さに調整したトレンチを適宜形成して基板強
度を高くすることができると共に、このトレンチに埋込
み材を充填して素子分離領域を形成した半導体基板主面
の精度の高い平坦化構造を容易に実現する。さらに、前
記素子領域間の中心線に直交し、前記素子領域の互いに
向い合う辺の間を結ぶ線の長さ（以下、トレンチ幅とい
う）が狭い領域での最浅の前記トレンチの前記半導体基
板主面からその底面までの深さ（以下、トレンチ深さと
いう）が半導体基板内に形成された半導体基板の導電型
とは逆の導電型を有する拡散領域間のパンチスルー電圧
（以下、パンチスルー電圧（Ｖpt）という）から決定さ
れる。特にトレンチの下に位置する基板濃度に、トレン
チ幅の如何で相違が無く、同電圧の耐圧を確保しようと
する場合、寄生ＭＯＳトランジスタの反転電圧（以下、
反転電圧（Ｖtf）という）から決定されるトレンチ深さ
は、パンチスルー電圧から決定されるトレンチ深さより
一般的に浅くなるため上記のトレンチ幅とトレンチ深さ
の相関が適切となる。このような条件において、以下の
ように、半導体基板表面の隣接する素子領域と最終的に
形成される素子分離領域に埋込まれた埋込み材の表面と
は一連の平坦な面を成すようにする必要がある。
【００１２】図７及び図８を用いて本発明の作用をさら
に説明する。図７は、半導体基板１主面の平面図であ
り、図８は、図７のＢ−Ｂ′部の断面図である。トレン
チ４の深さＤは、半導体基板１の主面から半導体基板１
内部のトレンチ４の底部までの距離であり、トレンチ幅
Ｗは、隣接する素子領域１０間の中心線１１に直交する
し、この素子領域１０の向い合う辺の間を結ぶ線１２で
示される前記素子領域間の距離を表わしている。半導体
基板１の主面に形成されたトレンチ４の全領域において
隣接する素子領域１０と最終的に埋込まれた素子分離領
域の埋込み材７の上部表面７１とが一連の平面をなすよ
うにするため、トレンチ４形成後の半導体基板１表面に
形成する埋込み材７の膜厚は、トレンチ深さＤとトレン
チ幅Ｗ（Ｗ1 、Ｗ2 ）の比（アスペクト比）が０．５以
下の広い幅のトレンチ領域に於ける最大深さに適合させ
るのが平坦化の精度や、工程の削減、省力化などから最
適となる。そのために半導体基板１表面に形成する埋込
み材は、膜厚７３を選択するのが最適である。即ち、埋
込み材７の形成時点において、埋込み材７の膜厚は、任
意の幅のどのトレンチ４においてもそのトレンチ４の深
さよりまず厚くなければならないことと、埋込み材７を
トレンチ４内部のみに残すように突出した埋込み材７を
除去するエッチバック工程において、エッチバック精
度、エッチバック時間の削減から埋込み材７形成時の膜
厚を最浅の膜厚にすることが効率的であるからである。
【００１３】図において、トレンチ４のアスペクト比が
０．５以上の領域４１は、埋込み材形成膜厚がトレンチ
深さ以下でもトレンチに平坦に埋め込まれる。トレンチ
４のアスペクト比が０．５以下の領域４２では、埋込み
材形成膜厚７２がトレンチ深さＤより浅くなると、その
中央に段差が生じてしまう。逆に埋込み材膜厚７４を必
要以上に厚くすると工程時間の増加やエッチバック精度
の悪化を招く。アスペクト比が０．５以下のトレンチ幅
の大きい領域において、トレンチ幅に対応してトレンチ
深さを異なるようにすると、最大深さ以外のトレンチで
は埋込み材を堆積するときから既に、埋込み材が隣接す
る素子領域より高くなることにより、エッチバックの精
度を悪化させる要因となる。従って、本発明は、さらに
前記パンチスルー電圧から決定されるトレンチ深さが半
導体基板内の前記反転電圧から決定されるトレンチ深さ
と同一となる境界点において、トレンチ深さがトレンチ
幅の２分の１以上であるときは、そのトレンチ深さを前
記反転電圧から決定される一様のトレンチ深さとし、前
記境界点で、トレンチ深さがトレンチ幅の２分の１以下
の関係にあるときは、そのトレンチ幅以上のトレンチの
深さをこの境界点のパンチスルー電圧から決定される一
様のトレンチ深さとすることで、アスペクト比が０．５
以下のトレンチ幅の大きい領域では必要最大深さに統一
することになり、埋込み材の平坦化形状のばらつきを抑
制することができる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１乃至図４を参照して第１の実施例を説明す
る。図は、Ｐ型シリコン半導体基板内部に形成されたＮ
型不純物拡散領域間の素子分離状態を示す半導体装置の
断面図である。比抵抗１〜２ΩｃｍのＰ型シリコン半導
体基板１主面に熱酸化法により薄い酸化膜を形成し、そ
の上に、例えば、Ｓｉ3 Ｎ4 膜からなる絶縁膜を形成す
る。本発明では、勿論Ｎ型シリコン半導体基板を用いる
こともできるし、シリコン以外の周知の半導体を用いる
ことができる。ついで、写真蝕刻法を用いてフォトレジ
スト膜をマスクに、例えば、ＲＩＥにより素子分離領域
となる部分のＳｉ3 Ｎ4 膜及び薄い酸化膜（ＳｉＯ
2 膜）を選択的に除去する。次に、このように選択的に
エッチングされ所定のパターンが形成されたＳｉ3 Ｎ4
膜をマスクにしてＲＩＥなどの異方性エッチングなどに
よりその下の半導体基板１に所定の深さのトレンチ４を
形成する。このときのＳｉ3 Ｎ4 膜厚は２００ｎｍ、Ｓ
ｉＯ2 膜厚は３０ｎｍである。また、半導体基板１にト
レンチ４を形成するＲＩＥ条件は、エッチングガスＨＢ
ｒ、ガス流量１００sccm、圧力２０ｍtorr、電力５００
Ｗとした。前記ＲＩＥの条件は、トレンチ幅４μｍにお
いてトレンチ深さが０．３μｍとなるようにエッチング
時間を設定した。
【００１５】このようなＲＩＥ条件を設定することによ
りトレンチ幅約１μｍを境にして、それ以下では、自動
的にトレンチ幅に反比例してトレンチを深くすることが
できる。このトレンチ幅と形成されるトレンチ深さの関
係を図４の実線Ｅに示す。図１に記載の断面構造に示さ
れたトレンチ幅とトレンチ深さの関係はこれに一致して
いる。トレンチを形成する第１の方法としては、まず、
半導体基板にマスクを施してトレンチ幅の広い領域をＲ
ＩＥによりエッチングする。次に、このマスクを外して
別のマスクパターンを有するマスクで前記トレンチ幅の
広い領域を被覆する。そして、今度はトレンチ幅の狭い
領域をＲＩＥエッチングする。トレンチ形成領域全体を
トレンチ幅の広い領域の深さにエッチングを行い、つい
で、トレンチ幅の広い領域をマスクしてトレンチ幅の狭
い領域をさらに深くエッチングすることもできる。この
方法は、後述する第３の実施例に適している。第２の方
法としては、マスクの形成を途中で行わないで前述のよ
うに自動的にトレンチ深さを変える方法が有る。これ
は、ガスの種類、ガス圧、電力、基板温度などＲＩＥ条
件を整える事により、トレンチ幅約０．８〜１μｍ程度
を境にして、それ以下では自動的にトレンチ幅を狭くす
るにしたがってトレンチ深さを大きくすることができ
る。これは、トレンチ深さを連続的に変化させる場合に
有利である。
【００１６】次ぎに、半導体基板１を熱酸化して露出し
たトレンチ４内側壁に酸化膜５を形成する。続いて、Ｐ
型不純物（ボロン）をトレンチ４内部にイオン注入して
少なくともトレンチ４の底面に半導体基板１と同じ導電
型で比較的高濃度のＰ型不純物拡散領域をチャネルスト
ッパー領域６として形成する。トレンチ４の底面にＰ型
不純物のボロンをドーズ量３×１０13ｃｍ-2、加速電圧
１００ｋｅＶの条件によるイオン注入と、それに続くＮ
2 雰囲気、１０００℃、３時間の高温熱処理により不純
物濃度１×１０17ｃｍ-3のＰ型高濃度不純物拡散領域６
のチャネルストッパーが形成される。このチャネルスト
ッパーは、半導体基板１内に形成されるＮ型不純物拡散
領域間のパンチスルー、寄生ＭＯＳトランジスタの反転
を抑制するために設けられている。その上にＣＶＤによ
り、例えば、ＳｉＯ2 からなる絶縁膜７をほぼトレンチ
４の深さに相当する厚さを形成する。次に、この絶縁膜
をエッチバックする。機械的研磨もしくはＲＩＥなどの
エッチングにより、ＳｉＯ2 絶縁膜をＳｉ3 Ｎ4 絶縁膜
が露出するまで上部より平坦にエッチングしてトレンチ
４にＳｉＯ2 絶縁膜７を埋込む構造を形成する。この絶
縁膜７の半導体基板１上への堆積厚さは、ほぼトレンチ
４の半導体基板１主面から底面までの深さに相当してい
る。
【００１７】この堆積厚さがこのトレンチ４の深さより
浅いと、図の右側寄りに形成されたトレンチ４の幅の広
い領域では、トレンチ４の縁まで絶縁膜が届かないの
で、この絶縁膜は、トレンチ４内を完全に満す事ができ
ない。Ｓｉ3 Ｎ4 絶縁膜はＳｉＯ2 絶縁膜のエッチング
に対する自己整合的なストッパーとして働くようにエッ
チング条件が選ばれる。次に、Ｓｉ3 Ｎ4 絶縁膜をＣＤ
Ｅにより除去し、つづいて、Ｓｉ3 Ｎ4 膜の下に有る薄
い酸化膜をフッ酸系溶液で除去して半導体基板１の主面
を露出させる。この露出した半導体基板１の表面部分を
素子領域とし、この領域にＭＯＳトランジスタ等の素子
を形成する。例えば、イオン注入法により露出した半導
体基板１主面の表面領域にＮ型不純物拡散領域８を形成
し、そこにメモリやロジックなどの集積回路を構成する
ＭＯＳトランジスタなどの素子を形成する。ＳｉＯ2 膜
７がトレンチ４に充填されてから、埋込まれたＳｉＯ2
膜７をマスクにして自己整合的に不純物をイオン注入
し、熱拡散を行ってＮ＋不純物拡散領域８を形成する。
Ｎ＋不純物拡散領域８の形成用イオン注入条件は、不純
物Ａｓ、ドーズ量５×１０15ｃｍ-2、加速電圧５０ｋｅ
Ｖである。
【００１８】この実施例での埋込み材７は減圧下でのＣ
ＶＤ法によるＳｉＯ2 膜からなり、その厚さは、トレン
チ幅の大きい領域でのトレンチ深さに合わせ、約０．３
５μｍでよい。これはトレンチ深さがトレンチ幅の２分
の１となる領域よりトレンチ幅の狭い領域では、トレン
チ４の側面から成長する埋込み材７が中央で合わさるこ
とにより、トレンチ深さに関係なく埋込み材７の膜厚で
一律に埋め込まれてしまうからである。これを、例え
ば、機械的研磨法により上からエッチバックし、Ｓｉ3
Ｎ4 膜表面で自己整合的に研磨を停止してトレンチ４内
部にのみ表面が平坦で、ほぼ隣接する素子領域のシリコ
ン半導体基板１表面と一連のフラットな表面を成すよう
に残存させる。この時の機械的研磨条件は、埋込み材７
であるＳｉＯ2 膜の研磨を対象としたものであり、Ｓｉ
3 Ｎ4 膜に対しては研磨速度が極めて小さくなるように
設定されている。その後、Ｓｉ3 Ｎ4 膜はＣＤＥにより
選択的に除去され、その下のＳｉＯ2 膜はＮＨ4 Ｆ溶液
により剥離される。その後、先のイオン注入条件で露出
したシリコン半導体基板１表面にＮ＋不純物拡散領域８
を形成する。そして、その前後に周知の方法によりゲー
ト電極の形成、層間絶縁膜の形成、電極引き出し用コン
タクト孔の開口、電極引き出し用配線の形成などを行っ
て半導体装置が形成される。
【００１９】なお、Ｎ＋不純物拡散領域８形成用のイオ
ン注入を行う際、イオン注入によりシリコン半導体基板
１表面に発生する結晶の乱れを防止するため、ＳｉＯ2
膜を介してイオン注入する方法もあり、必要に応じて、
イオン注入以前にＳｉＯ2 膜の形成を行うこともでき
る。図２に素子分離領域の寄生ＭＯＳトランジスタの反
転電圧（Ｖtf）と半導体基板に形成されたトレンチの深
さ（Ｄ）との関係を示す特性図を記載する。縦軸に反転
電圧Ｖtf（Ｖ）を示し、横軸にトレンチ深さＤ（μｍ）
を示す。素子分離領域の寄生ＭＯＳトランジスタの反転
電圧Ｖtfは、トレンチ深さＤと半導体基板中の不純物濃
度、とくに、埋込み材７が埋め込まれている領域の直下
の半導体基板界面のＰ型不純物拡散領域６の不純物濃度
で決まる。この実施例の半導体基板中の不純物濃度にお
けるそのトレンチ深さとの関係は、図に示す通りであ
り、反転電圧Ｖtfは、トレンチ深さＤに比例している。
【００２０】図３にＰ型半導体基板内に形成されたＮ型
不純物拡散領域間のパンチスルー電圧（Ｖpt）と半導体
基板に形成されたトレンチの幅（Ｗ）との関係を示す特
性図を記載する。縦軸は、パンチスルー電圧Ｖpt（Ｖ）
を示し、横軸は、トレンチ幅Ｗ（μｍ）を示す。Ｐ型シ
リコン半導体基板内に形成されたＮ型不純物拡散領域８
間のパンチスルー電圧Ｖptは、トレンチ深さＤ、トレン
チ幅Ｗ、半導体基板中の不純物濃度、とくに、埋込み材
が埋め込まれている直下の半導体基板界面のＰ型不純物
拡散領域６の不純物濃度で決まる。この実施例の半導体
基板中の不純物濃度におけるそのトレンチ幅との関係
は、図に示す通りであり、パンチスルー電圧Ｖptは、各
トレンチ深さＤ毎にトレンチ幅Ｗに比例している。この
実施例は、どのトレンチ幅においても反転電圧Ｖtf、パ
ンチスルー電圧Ｖptとも２０Ｖ以上が満たされるように
トレンチ深さが選ばれている。
【００２１】図４に、本実施例で用いた半導体基板の不
純物濃度における図２及び図３から求められた反転電圧
Ｖtfが２０Ｖとなる場合のトレンチ深さ（Ｗ＝０．３μ
ｍ）を一点鎖線Ｂで示し、パンチスルー電圧Ｖptが２０
Ｖとなるトレンチ深さＤとトレンチ幅Ｗとの関係を点線
Ｃで示す。トレンチ幅０．５μｍを境にしてトレンチ幅
の広い領域では反転電圧Ｖtfでトレンチ深さＤが律則さ
れ、トレンチ幅Ｗの狭い領域ではパンチスルー電圧Ｖpt
でトレンチ深さＤが律則されることがわかる。この境界
点を、以後、律則項目変更点Ｒという。この実施例で
は、Ｖpt、Ｖtfとも２０Ｖ以上が満たされるような任意
のトレンチ幅Ｗでのトレンチ深さＤの領域とは図中の斜
線で示す領域Ａとなる。実線Ｅで示すトレンチ深さＤと
トレンチ幅Ｗの関係は、トレンチ幅Ｗが広い領域ではト
レンチ深さＤが０．３μｍに設定され、トレンチ幅Ｗが
４．０μｍ付近から減少するにつれてトレンチ深さＤが
深くなるように設定されており、どのトレンチ幅におい
てもトレンチ深さが領域Ａに入るように設定されてい
る。この実施例では律則項目変更点Ｒは、トレンチ深さ
Ｄがトレンチ幅Ｗの２分の１となる境界点よりトレンチ
幅の狭い領域に位置している。任意のトレンチ幅の境界
点（Ｄ／Ｗ＝０．５の点）は、２点鎖線Ｆで示される。
実線Ｅにしたがってトレンチ形成を行っても良いが、ト
レンチ幅Ｗが広い領域では、トレンチ深さＤが０．３μ
ｍに設定し、トレンチ幅がそれより狭い領域では、パン
チスルー電圧Ｖptが２０Ｖの点線Ｃで示すラインに沿っ
て設定し、この設定にしたがってトレンチ形成を行って
も良い。すなわち、領域Ａの境界に沿って設定するもの
である。ここで、両設定の接点は、図に示す律則項目変
更点Ｒにある。
【００２２】次いで、図５を参照して第２の実施例を説
明する。図は、トレンチ幅Ｗとトレンチ深さＤの関係を
示す特性図である。この実施例の断面構造、製造工程の
詳細は第１の実施例にほぼ同じであるので断面図及び詳
細な説明は省く。第１の実施例と異なる点はトレンチの
底面に形成するＰ型高濃度不純物拡散領域（チャネルス
トッパー）６の形成工程にある。ボロン（Ｂ）、ドーズ
量６×１０13ｃｍ-2、加速電圧１００ｋｅＶの条件でイ
オン注入を行い、続いて、Ｎ2 雰囲気、１０００℃及び
３時間の高温熱処理により不純物濃度２×１０17ｃｍ-3
に設定されたチャネルストッパーを形成する。この不純
物濃度は、第１の実施例より増大している。したがっ
て、反転電圧Ｖtf及びパンチスルー電圧Ｖptとも２０Ｖ
を確保する最低トレンチ深さＤが第１の実施例より浅い
ほうに移動しているが、Ｖpth よりＶtfの変動値のほう
が大きいため律則項目変更点Ｒは、トレンチ深さＤがト
レンチ幅Ｗの２分の１となる境界点よりトレンチ幅Ｗの
広い領域に位置する。また、これに伴い前記広い領域で
のトレンチ深さは、Ｖtfを最低限確保する０．１５μｍ
ではなく、トレンチ深さがトレンチ幅の２分の１となる
境界でのＶｐｔ＝２０Ｖで律則されるほぼ０．２５μｍ
に設定してある。即ち、実線Ｇにしたがってトレンチ形
成が実施される。この実施例での埋込み材の形成膜厚は
０．２５μｍとなる。
【００２３】次いで、図６を参照して第３の実施例を説
明する。図は、トレンチ幅Ｗとトレンチ深さＤの関係を
示す特性図である。この実施例の断面構造、製造工程の
詳細は第１の実施例にほぼ同じであるので断面図及び詳
細な説明は省く。第１の実施例及び第２の実施例と異な
る点はトレンチの形成方法にある。すなわち、シリコン
半導体基板のＲＩＥ条件が、トレンチ幅に関係なく一定
深さが確保できることにあり、したがって、一定のエッ
チング速度でＲＩＥを実施することができる。さらに、
フォトレジストなどによるマスキングと二度の異なるシ
リコン半導体基板のＲＩＥ工程を組み合わせることによ
りトレンチ幅０．５μｍの境界点（トレンチ深さがトレ
ンチ幅の２分の１となる境界でのＶpt＝２０Ｖで律則さ
れる点）を境に、それよりトレンチ幅の狭い領域とそれ
より広い領域でそれぞれ別々にエッチングを行う。ここ
では、トレンチ深さＤをトレンチ幅Ｗに応じて変動させ
るのではなく、先の境界点を境に二種類の深さにしてい
る。このときのトレンチ幅０．５μｍ以下でのトレンチ
深さは、この半導体装置の最小デザインルール（最小ト
レンチ幅）０．３μｍでのＶpt＝２０Ｖで律則されるト
レンチ深さ０．３５μｍに設定する。トレンチ幅０．５
μｍ以上では、トレンチ深さが、トレンチ幅の２分の１
となる境界点でのＶｐｔ＝２０Ｖで律則されるトレンチ
深さ０．２５μｍに設定してある。即ち、実線Ｈにした
がってトレンチ形成が行われる。この実施例での埋込み
材の形成膜厚は０．２５μｍとなる。
【００２４】前述のようにトレンチ深さがトレンチ幅の
２分の１となる境界点よりトレンチ幅の広い領域では、
平坦化のために必要な埋込み材形成膜厚はトレンチ深さ
によって決まる。第１の実施例では、律則項目変更点が
この境界点よりトレンチ幅の狭い領域側に位置するの
で、トレンチ深さは、この境界点よりトレンチ幅の狭い
領域からトレンチ幅の広い領域に渡って一律に、反転電
圧Ｖtfで決定される最少のトレンチ深さに設定できる。
【００２５】第２の実施例では、律則項目変更点が前記
境界点よりトレンチ幅の広い領域側に位置するので、ト
レンチ幅の広い領域のトレンチ深さを反転電圧Ｖtfから
決定される最小深さに設定しても、埋込み材の形成膜厚
は、前記境界点のパンチスルー電圧Ｖptで決定されるト
レンチ深さを埋込むだけの厚さが必要となり、その点で
のトレンチ深さ分以上には形成時間、研磨時間の短縮や
研磨精度の向上には寄与しない。従って、このような場
合には、トレンチ幅の広い領域のトレンチ深さは、前記
境界点でのパンチスルー電圧Ｖptで決定されるトレンチ
深さに、一律に一致させるほうが、この広いトレンチ領
域の埋込み材形成時での凸状態を回避することができ、
逆に平坦化の精度を悪化させずにすむメリットがある。
また、第１の実施例や第２の実施例のようなトレンチ幅
を狭くするに応じてトレンチ深さを徐々に深くする特殊
な条件によるシリコン半導体基板のＲＩＥをしなくて
も、第３の実施例のようにトレンチ深さが前記境界点よ
りトレンチ幅の広い領域を、その境界点でのパンチスル
ー電圧（Ｖpt）で決定される一律の浅いトレンチ深さと
し、その境界より狭い領域を、その半導体装置で用いら
れる最小トレンチ幅でのパンチスルー電圧Ｖptで決定さ
れる一律の深いトレンチ深さにする構造でも上記に示す
ような効果が認められる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
素子分離特性にあった最適のトレンチを有し、基板強度
の大きい半導体装置を得ることができる。また、埋込み
材料の形成膜厚の平坦化のための最適値は、トレンチ幅
の広い領域でのトレンチ深さだけで決定することができ
る。従って、トレンチ深さに関係なく一律の深さにした
り、或いは、トレンチ幅の広い領域で深くするような従
来のトレンチ構造において必要だった過剰な深いトレン
チへの埋込み材の埋込みが不要となり、埋込み材の形成
時間の短縮や、埋込み材の平坦化のための研磨の量を減
少できることによる研磨時間の短縮、研磨精度の向上が
可能になった。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の断面図。
【図２】第１の実施例のトレンチ深さの反転電圧依存性
を示す特性図。
【図３】第１の実施例のトレンチ深さのパンチスルー電
圧依存性を示す特性図。
【図４】第１の実施例を説明するトレンチ幅とトレンチ
深さの関係を示す特性図。
【図５】第２の実施例を説明するトレンチ幅とトレンチ
深さの関係を示す特性図。
【図６】第３の実施例を説明するトレンチ幅とトレンチ
深さの関係を示す特性図。
【図７】本発明を説明する半導体装置の平面図。
【図８】本発明を説明する図７の半導体措置のＢ−Ｂ′
部分の断面図。
【図９】従来の半導体装置の製造工程断面図。
【図１０】従来の半導体装置の製造工程断面図。
【図１１】従来の半導体装置の製造工程断面図。
【図１２】従来の半導体装置の製造工程断面図。
【図１３】従来の半導体装置の製造工程断面図。
【符号の説明】
１ 半導体基板（Ｐ型シリコン半導体基板） ２ 熱酸化膜 ３ Ｓｉ3 Ｎ4 膜 ４ トレンチ（素子分離領域） ５ トレンチ側壁の熱酸化膜 ６ チャネルストッパー（Ｐ型高濃度不純物
拡散領域） ７ 埋込み材 ８ 逆導電型不純物拡散領域（Ｎ型不純物拡
散領域） １０ 素子領域 １１ 素子領域間の中心線 １２ 中心線に直交する素子領域間を結ぶ線 ４１ トレンチにおけるトレンチ幅の狭い領域 ４２ トレンチにおけるトレンチ幅の広い領域 ７１ 最終段階での埋込み材の最適形状表面位
置 ７２、７３、７４ 埋込み材料の形成時点での表面位
置

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板主面に形成された溝構造の素子分離領域
    と、 前記半導体基板主面に形成され、前記素子分離領域に囲
    まれた少なくとも１つの素子領域とを備え、 前記溝の前記半導体基板主面からその底面までの深さ
    は、前記素子領域間の中心線に直交し、前記素子領域の
    互いに向い合う辺の間を結ぶ線の長さが所定の長さより
    大きい領域では一定の深さであり、この所定の長さより
    小さい領域では、一定であり、かつ、その値は、前記所
    定の長さより大きい領域の前記一定の深さより深いこと
    を特徴とする半導体装置。
  2. 【請求項２】 前記所定の長さは、前記溝の前記半導体
    基板主面からその底面までの深さが、前記素子領域間の
    中心線に直交し、前記素子領域の互いに向い合う辺の間
    を結ぶ線の長さの２分の１を境界点とするその境界点と
    等しいかそれより小さいことを特徴とする請求項１に記
    載の半導体装置。
  3. 【請求項３】 前記溝の前記半導体基板主面からその底
    面までの深さは、前記素子領域間の中心線に直交し、前
    記素子領域の互いに向い合う辺の間を結ぶ線の長さが前
    記所定の長さより大きい領域では前記半導体基板内に形
    成された前記半導体基板の導電型とは逆の導電型を有す
    る不純物拡散領域間に生じる寄生ＭＯＳトランジスタの
    反転電圧によって決定され、その長さが前記所定の長さ
    より小さい領域では前記不純物拡散領域間のパンチスル
    ー電圧によって決定されることを特徴とする請求項１又
    は請求項２に記載の半導体装置。
  4. 【請求項４】 前記所定の長さは、前記溝の前記半導体
    基板主面からその底面までの深さが前記半導体基板内に
    形成された前記半導体基板の導電型とは逆の導電型を有
    する不純物拡散領域間に生じる寄生ＭＯＳトランジスタ
    の反転電圧によって決定される領域と、その深さが前記
    不純物拡散領域間のパンチスルー電圧によって決定され
    る領域との境界点における前記素子領域間の中心線に直
    交し、前記素子領域の互いに向い合う辺の間を結ぶ線の
    長さと等しくすることを特徴とする請求項１又は請求項
    ２に記載の半導体装置。
  5. 【請求項５】 主面を有する半導体基板を備え、 前記半導体基板は、前記主面から内部に向って延在して
    いる複数のトレンチを有し、回路素子を電気的に絶縁す
    る複数の素子分離領域を有しており、各回路素子は、隣
    接するトレンチ間の共通の素子分離領域に形成され、各
    トレンチは、トレンチ幅とトレンチ深さを有しており、
    このトレンチ深さは、前記回路素子間の中心線に直交し
    前記回路素子の互いに向い合う辺の間を結ぶ線の長さが
    ０．５μｍより長い場合は一定であり、前記長さが０．
    ５μｍより短い場合は前記一定の深さより深いことを特
    徴とする半導体装置。
  6. 【請求項６】 主面を有する半導体基板を備え、 前記半導体基板は、前記主面から内部に向って延在して
    いる複数のトレンチを有し、回路素子を電気的に絶縁す
    る複数の素子分離領域を有しており、各回路素子は、隣
    接するトレンチ間の共通の素子分離領域に形成され、各
    トレンチは、トレンチ幅とトレンチ深さを有しており、
    第１の複数のトレンチの各トレンチ深さは、前記回路素
    子間の中心線に直交し前記回路素子の互いに向い合う辺
    の間を結ぶ線の長さが０．５μｍより長い場合は第１の
    一定の深さであり、第２の複数のトレンチの各トレンチ
    深さは、前記回路素子間の中心線に直交し前記回路素子
    の互いに向い合う辺の間を結ぶ線の長さが０．５μｍよ
    り短い場合は第２の一定の深さであり、この第２の一定
    の深さは、前記第１の一定の深さより深いことを特徴と
    する半導体装置。
JP16596293A 1993-06-14 1993-06-14 半導体装置 Expired - Fee Related JP3157357B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP16596293A JP3157357B2 (ja) 1993-06-14 1993-06-14 半導体装置
US08/258,820 US5473186A (en) 1993-06-14 1994-06-13 Semiconductor device having trench structure for element isolation regions
DE69431938T DE69431938T2 (de) 1993-06-14 1994-06-14 Verfahren zur Herstellung einer Halbleiteranordnung mit Grabenstruktur für Element Isolationszonen
EP94109085A EP0631307B1 (en) 1993-06-14 1994-06-14 Fabricating method of a semiconductor device having trench structure for element isolating regions
KR1019940013342A KR0169275B1 (ko) 1993-06-14 1994-06-14 소자분리영역용의 트렌치구조를 갖춘 반도체장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16596293A JP3157357B2 (ja) 1993-06-14 1993-06-14 半導体装置

Publications (2)

Publication Number Publication Date
JPH0774235A JPH0774235A (ja) 1995-03-17
JP3157357B2 true JP3157357B2 (ja) 2001-04-16

Family

ID=15822327

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16596293A Expired - Fee Related JP3157357B2 (ja) 1993-06-14 1993-06-14 半導体装置

Country Status (5)

Country Link
US (1) US5473186A (ja)
EP (1) EP0631307B1 (ja)
JP (1) JP3157357B2 (ja)
KR (1) KR0169275B1 (ja)
DE (1) DE69431938T2 (ja)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5453396A (en) * 1994-05-31 1995-09-26 Micron Technology, Inc. Sub-micron diffusion area isolation with SI-SEG for a DRAM array
JPH08195433A (ja) * 1995-01-19 1996-07-30 Toshiba Corp 半導体装置及びその製造方法
US5665633A (en) 1995-04-06 1997-09-09 Motorola, Inc. Process for forming a semiconductor device having field isolation
US5904543A (en) * 1996-03-28 1999-05-18 Advanced Micro Devices, Inc Method for formation of offset trench isolation by the use of disposable spacer and trench oxidation
US5780353A (en) * 1996-03-28 1998-07-14 Advanced Micro Devices, Inc. Method of doping trench sidewalls before trench etching
US5646063A (en) * 1996-03-28 1997-07-08 Advanced Micro Devices, Inc. Hybrid of local oxidation of silicon isolation and trench isolation for a semiconductor device
US5861104A (en) * 1996-03-28 1999-01-19 Advanced Micro Devices Trench isolation with rounded top and bottom corners and edges
US6097072A (en) * 1996-03-28 2000-08-01 Advanced Micro Devices Trench isolation with suppressed parasitic edge transistors
US5742090A (en) * 1996-04-04 1998-04-21 Advanced Micro Devices, Inc. Narrow width trenches for field isolation in integrated circuits
US5874317A (en) * 1996-06-12 1999-02-23 Advanced Micro Devices, Inc. Trench isolation for integrated circuits
US5777370A (en) * 1996-06-12 1998-07-07 Advanced Micro Devices, Inc. Trench isolation of field effect transistors
US6184105B1 (en) 1997-05-22 2001-02-06 Advanced Micro Devices Method for post transistor isolation
US5854121A (en) * 1997-09-04 1998-12-29 Advanced Micro Devices, Inc. Semiconductor fabrication employing barrier atoms incorporated at the edges of a trench isolation structure
KR100253079B1 (ko) * 1997-12-01 2000-04-15 윤종용 반도체 장치의 트렌치 격리 형성 방법
JP2000082704A (ja) 1998-09-04 2000-03-21 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
US6207534B1 (en) * 1999-09-03 2001-03-27 Chartered Semiconductor Manufacturing Ltd. Method to form narrow and wide shallow trench isolations with different trench depths to eliminate isolation oxide dishing
US6313007B1 (en) 2000-06-07 2001-11-06 Agere Systems Guardian Corp. Semiconductor device, trench isolation structure and methods of formations
US6406976B1 (en) * 2000-09-18 2002-06-18 Motorola, Inc. Semiconductor device and process for forming the same
KR100350810B1 (ko) * 2000-09-21 2002-09-05 삼성전자 주식회사 트렌치 소자 분리형 반도체 장치 및 그 형성방법
JP4139105B2 (ja) * 2001-12-20 2008-08-27 株式会社ルネサステクノロジ 半導体装置の製造方法
US6900136B2 (en) * 2002-03-08 2005-05-31 Industrial Technology Research Institute Method for reducing reactive ion etching (RIE) lag in semiconductor fabrication processes
JP2004221484A (ja) * 2003-01-17 2004-08-05 Seiko Epson Corp 半導体装置
TW577112B (en) * 2003-02-11 2004-02-21 Nanya Technology Corp Method of improving uniformity of photoresist layer
US7354812B2 (en) * 2004-09-01 2008-04-08 Micron Technology, Inc. Multiple-depth STI trenches in integrated circuit fabrication
FR2880191B1 (fr) * 2004-12-23 2007-03-16 St Microelectronics Sa Realisation de tranchees ou puits ayant des destinations differentes dans un substrat semiconducteur
US8936995B2 (en) * 2006-03-01 2015-01-20 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
US20100181639A1 (en) * 2009-01-19 2010-07-22 Vanguard International Semiconductor Corporation Semiconductor devices and fabrication methods thereof
US20110260245A1 (en) * 2010-04-23 2011-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Cost Effective Global Isolation and Power Dissipation For Power Integrated Circuit Device
JP2012033766A (ja) * 2010-07-30 2012-02-16 Toshiba Corp 半導体記憶装置およびその製造方法
KR102398862B1 (ko) 2015-05-13 2022-05-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
FR3070221B1 (fr) 2017-08-16 2020-05-15 Stmicroelectronics (Rousset) Sas Transistors mos en parallele
FR3070222A1 (fr) * 2017-08-16 2019-02-22 Stmicroelectronics (Rousset) Sas Puce comprenant deux transistors mos en parallele
CN117577586B (zh) * 2024-01-16 2024-04-30 合肥晶合集成电路股份有限公司 半导体结构及其制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4139442A (en) * 1977-09-13 1979-02-13 International Business Machines Corporation Reactive ion etching method for producing deep dielectric isolation in silicon
US4238278A (en) * 1979-06-14 1980-12-09 International Business Machines Corporation Polycrystalline silicon oxidation method for making shallow and deep isolation trenches
US4491486A (en) * 1981-09-17 1985-01-01 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing a semiconductor device
JPS61289642A (ja) * 1985-06-18 1986-12-19 Matsushita Electric Ind Co Ltd 半導体集積回路装置の製造方法
US5298450A (en) * 1987-12-10 1994-03-29 Texas Instruments Incorporated Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits
JPH01289264A (ja) * 1988-05-17 1989-11-21 Toshiba Corp 半導体装置
JPH03218049A (ja) * 1990-01-23 1991-09-25 Sony Corp 半導体装置の製造方法
JP2641781B2 (ja) * 1990-02-23 1997-08-20 シャープ株式会社 半導体素子分離領域の形成方法

Also Published As

Publication number Publication date
US5473186A (en) 1995-12-05
EP0631307B1 (en) 2003-01-02
EP0631307A3 (en) 1997-10-08
DE69431938T2 (de) 2003-11-13
DE69431938D1 (de) 2003-02-06
KR0169275B1 (ko) 1999-02-01
EP0631307A2 (en) 1994-12-28
KR950001988A (ko) 1995-01-04
JPH0774235A (ja) 1995-03-17

Similar Documents

Publication Publication Date Title
JP3157357B2 (ja) 半導体装置
JP3691963B2 (ja) 半導体装置及びその製造方法
JPH0513566A (ja) 半導体装置の製造方法
JP2001345444A (ja) 半導体装置とその製造方法
JPH11111981A (ja) 半導体デバイス及びその製造方法
JPH0279445A (ja) 素子分離領域の形成方法
KR100273615B1 (ko) 반도체장치및그제조방법
JPH0586673B2 (ja)
JPH118387A (ja) 半導体装置およびその製造方法
US7391077B2 (en) Vertical type semiconductor device
JPH0348656B2 (ja)
JP2587444B2 (ja) Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法
KR100854077B1 (ko) 웨이퍼 본딩을 이용한 ｓｏｉ 기판 제조 방법과 이 ｓｏｉ기판을 사용한 상보형 고전압 바이폴라 트랜지스터 제조방법
JP2002299618A (ja) 半導体装置とその製造方法
JP3781087B2 (ja) 高速バイポーラトランジスタ及びその製造方法
US5851901A (en) Method of manufacturing an isolation region of a semiconductor device with advanced planarization
JPH0334541A (ja) 半導体装置の製造方法
US6239478B1 (en) Semiconductor structure for a MOS transistor
JP2883242B2 (ja) 半導体装置の製造方法
KR100211947B1 (ko) 다결정규소 소오스/드레인 모스 트랜지스터 및 그 제조방법
KR100214847B1 (ko) 반도체 디바이스의 소자 분리방법
JPH1174513A (ja) 絶縁ゲート型半導体装置およびその製造方法
JP2674568B2 (ja) 半導体装置の製造方法
KR100368609B1 (ko) 반도체소자 및 그 제조방법
JPH06244415A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080209

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090209

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100209

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees