FR3070222A1 - Puce comprenant deux transistors mos en parallele - Google Patents

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Abstract

L'invention concerne une puce électronique comprenant des premiers transistors (8) connectés en parallèle et séparés les uns des autres par des premières tranchées isolantes (S3) dont la profondeur dépend de leur largeur maximale.

Description

PUCE COMPRENANT DEUX TRANSISTORS MOS EN PARALLELE
Domaine
La présente demande concerne de façon générale les circuits électroniques et plus particulièrement des circuits intégrés contenant des transistors formés de plusieurs transistors connectés en parallèle.
Exposé de l'art antérieur
Des tranchées isolantes, et plus particulièrement des tranchées isolantes peu profondes ou STI (de l'anglais Shallow Trench Isolation), sont couramment utilisées dans les circuits intégrés pour séparer et isoler des transistors les uns des autres.
Les dimensions d'une tranchée, et plus particulièrement sa largeur maximale, c'est-à-dire la largeur de la tranchée au niveau de la surface du substrat dans lequel la tranchée est formée, et sa profondeur, sont choisies en fonction de la différence de potentiel que doit pouvoir isoler la tranchée entre ses deux côtés. Il est possible de déterminer, par exemple empiriquement, les dimensions les plus petites à partir desquelles la tranchée isole deux transistors, pour un contexte d'utilisation donné. Ainsi, un concepteur de circuit intégré sélectionne des règles de dessin fixant les dimensions que doivent avoir les tranchées séparant des transistors d'un circuit intégré donné.
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Des tranchées de dimensions inférieures aux dimensions fixées par les règles de dessin ne permettent pas une isolation correcte et il apparait des courants de fuite entre transistors voisins. Résumé
Un mode de réalisation pallie tout ou partie des inconvénients des circuits intégrés usuels comportant plusieurs transistors en parallèle.
Ainsi, un mode de réalisation prévoit une puce électronique comprenant des premiers transistors connectés en parallèle et séparés les uns des autres par des premières tranchées isolantes dont la profondeur dépend de leur largeur maximale.
Selon un mode de réalisation, les grilles des premiers transistors sont interconnectées, les zones de drain des premiers transistors étant interconnectées, et les zones de source des premiers transistors étant interconnectées.
Selon un mode de réalisation, la puce électronique comprend des seconds transistors séparés par des secondes tranchées isolantes dont la profondeur n'est pas dépendante de la largeur.
Selon un mode de réalisation, la profondeur des premières tranchées est inférieure à la profondeur des secondes tranchées.
Selon un mode de réalisation, la profondeur des premières tranchées est supérieure à la moitié de la profondeur des secondes tranchées.
Selon un mode de réalisation, les seconds transistors ne sont pas connectés en parallèle.
Selon un mode de réalisation, la largeur maximale des secondes tranchées isolantes est fonction de l'isolement souhaité entre les seconds transistors.
Selon un mode de réalisation, les premiers et les seconds transistors ont une même largeur de canal.
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Selon un mode de réalisation, la largeur maximale des premières tranchées est inférieure à la moitié de la plus petite largeur maximale des secondes tranchées.
Selon un mode de réalisation, la largeur des canaux des premiers transistors est fonction de la tension de seuil souhaitée.
Selon un mode de réalisation, les premières tranchées isolantes ont une coupe triangulaire.
Selon un mode de réalisation, la puce électronique comprend plusieurs transistors formés de premiers transistors.
Un mode de réalisation prévoit un circuit électronique comprenant une puce telle que décrite ci-dessus.
Brève description des dessins
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la figure 1 est un graphique représentant un exemple d'allure de la tension de seuil d'un transistor à effet inversé de canal étroit en fonction de la largeur de canal du la figure 2 est une schématiquement deux transistors transistor d'un second type ;
la figure 3 est une schématiquement un transistor formé de parallèle associé à deux la figure 4 schématiquement un mode transistors en parallèle la figure 5 schématiquement un autre mode de transistors en parallèle. Description détaillée vue en coupe d'un premier transistor ; représentant type et un vue transistors du est une vue de réalisation ; et est une vue en coupe transistors représentant connectés en premier type ;
coupe représentant transistor formé de en d'un en coupe représentant de réalisation d'un transistor formé
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses
B16429 - 17-RO-0529 figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les zones de source et de drain des transistors ne sont ni décrites ni représentées.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs tels que les termes inférieur, supérieur, etc. il est fait référence à l'orientation des éléments concernés dans les figures.
Sauf précision contraire, le terme approximativement, signifie à 10 % près, de préférence à 5 % près.
Selon la technologie et plus particulièrement la forme de l'oxyde d'isolation entre des transistors MOS et le type d'isolation, la tension de seuil des transistors varie de façon directe (transistors dits à effet direct de canal étroit) ou inverse (transistors dits à effet inversé de canal étroit) avec la largeur de canal. La présente description vise plus particulièrement des transistors à effet inversé de canal étroit (de l'anglais Reverse Narrow Channel Effect).
La figure 1 représente une courbe C illustrant les variations de la tension de seuil VT, en Volt (V) , d'un transistor à effet inversé de canal étroit, en fonction de la largeur de canal W, en pm, de ce transistor.
La courbe C illustre, plus précisément, les variations de la tension de seuil d'un transistor MOS de type N dont la longueur de grille est, dans cet exemple, égale à 0,66 pm. Les observations faites à partir de cet exemple sont cependant valables pour tous types de transistors MOS à effet inversé de canal étroit.
La courbe C montre que la valeur de la tension de seuil VT du transistor diminue lorsque la valeur de la largeur de canal W de ce transistor est réduite. Dans l'exemple considéré, la tension de seuil diminue de 1,05 V, pour une largeur de canal de 10 pm, à 0,6 V pour une largeur de canal de 0,16 pm. Cela est causé par l'effet inversé de canal étroit : plus la largeur de
B16429 - 17-RO-0529 canal est faible, plus l'influence des bords de canal est nette et plus la tension de seuil est faible.
Toutefois, la largeur de canal d'un transistor conditionne le courant maximum que ce transistor peut faire passer. Pour augmenter le courant que l'on peut faire passer dans un transistor, on peut augmenter sa largeur de canal. Cependant, sa tension de seuil est aussi augmentée. Une solution actuelle est de connecter en parallèle plusieurs transistors ayant une tension de seuil plus faible.
La figure 2 est une vue en coupe illustrant, schématiquement, deux transistors 4 d'un premier type et un transistor 2 d'un second type. Les transistors 4 du premier type sont caractérisés par une relativement faible largeur de canal et une tension de seuil relativement faible grâce à l'effet inversé de canal étroit. Les transistors du second type sont des transistors pouvant faire passer un courant supérieur au courant pouvant passer dans les transistors du premier type et sont caractérisés par une largeur de canal plus élevée que celle des transistors du premier type. De par leur largeur de canal, les transistors du second type ont une tension de seuil supérieure à celle des transistors du premier type.
Dans l'exemple de la figure 2, chaque transistor 4 comprend un canal de relativement faible largeur Wl, des zones de drain et de source non représentées et une grille MNl. Les transistors 4 sont isolés les uns des autres et du transistor 2 par des tranchées SI.
Le transistor 2 est un transistor ayant un canal de relativement forte largeur W2 (par rapport à la largeur Wl), des zones de drain et de source non représentées et une grille MN2.
Les tranchées isolantes SI ont par exemple, en coupe dans la largeur, une forme trapézoïdale, par exemple une forme de trapèze isocèle. Les parties supérieure et inférieure de chaque tranchée, c'est-à-dire la zone en surface du substrat dans lequel est formée la tranchée, et le fond de la tranchée, sont parallèles. De plus, les parois latérales de toutes des tranchées ont une même
B16429 - 17-RO-0529 pente, déterminée par le procédé de fabrication. Les tranchées isolantes SI ont une profondeur similaire quelle que soit leur largeur. Cette profondeur est déterminée par le procédé de fabrication ou filière technologique.
La figure 3 est une vue en coupe schématique de deux transistors 4 du premier type et d'un transistor 6 équivalent au transistor 2 de la figure 2. Les transistors 4 de la figure 3 sont
les mêmes que ceux de la figure 2 et ne seront pas décrits à
nouveau.
Le transistor 6 est composé de plusieurs, ici cinq,
transistors élémentaires 8, connectés en parallèle. Tous les
transistors 8 ont une grille commune MN2.
Lorsque l'on parle ici de transistors connectés en parallèle, on considère des transistors ayant leurs grilles interconnectées, leurs zones de source interconnectées et leurs zones de drain interconnectées.
Les transistors 8 sont des transistors similaires aux transistors 4, c'est-à-dire de même largeur de canal et séparés les uns des autres par des tranchées isolantes SI d'une largeur maximale égale à la largeur maximale des tranchées isolantes SI séparant les transistors 4. Les transistors 8, et donc le transistor 6, ont la même tension de seuil que les transistors 4.
Une telle structure est, cependant, coûteuse en surface. En effet, les concepteurs de circuits intégrés utilisent jusqu'ici une même règle de dessin pour toutes les tranchées isolantes.
Les figures 4 et 5 sont des vues en coupe illustrant schématiquement des modes de réalisation d'un transistor équivalent à un transistor du second type et comprenant des transistors 8 du premier type connectés en parallèle. Les figures 4 et 5 représentent, de plus, les deux transistors 4 tels qu'ils ont été décrits précédemment.
Dans les modes de réalisation des figures 4 et 5, les transistors 8 sont connectés en parallèle, et ont une grille commune MN2. Toutes les zones de source sont à un même potentiel et toutes les zones de drain sont à un même potentiel. Il n'y a
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17-RO-0529 donc pas de différence de potentiel à supporter par les tranchées situées entre les transistors 8 connectés en parallèle et le problème du courant de fuite ne se pose pas. Il est donc possible de diminuer la largeur des tranchées séparant les transistors 8.
Une telle diminution n'est pas utilisée pour des tranchées séparant des transistors qui ne sont pas connectés en parallèle. En effet, elles ne permettraient pas d'isoler correctement les transistors voisins et entraîneraient des courants de fuite.
Ainsi, les tranchées séparant les transistors 8 n'ont pas pour utilité d'isoler électriquement les transistors les uns des autres, mais seulement de les séparer et de provoquer les effets inverses de canal étroit permettant la diminution de la tension de seuil.
La figure 4 représente un mode de réalisation d'un transistor 10 composé de plusieurs (ici cinq) transistors 8 connectés en parallèle. Les canaux des transistors 8 sont séparés les uns des autres par des tranchées isolantes S2. Plus particulièrement, les tranchées S2 sont de largeur maximale inférieure à celles des tranchées isolantes SI utilisées entre les transistors 4 et entre transistor(s) 4 et transistor(s) 10.
Les tranchées S2 sont éventuellement de largeur maximale inférieure aux largeurs de toutes les autres tranchées isolantes de la puce. Les tranchées S2 sont par exemple de largeur inférieure à la moitié de la largeur de la plus petite largeur des tranchées SI. Les tranchées S2 ont une forme similaire aux tranchées SI, c'est-à-dire, en coupe dans la largeur, une forme trapézoïdale, par exemple une forme de trapèze isocèle. Les tranchées S2 ont, en figure 4, une profondeur similaire à celle des tranchées SI et indépendante de leur largeur. Les tranchées S2 comprennent un fond parallèle à la zone en surface du substrat.
La figure 5 représente un autre mode de réalisation d'un transistor 12 comprenant des transistors 8 (ici cinq) connectés en parallèles et séparés par des tranchées isolantes S3.
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La largeur maximale des tranchées S3 est inférieure à celle des tranchées S2 (figure 4) . La largeur maximale des tranchées S3 est suffisamment faible pour que les fonds des tranchées S3 ne soient pas parallèles à la surface du substrat, et que la tranchée ait la forme d'un triangle. En effet, la pente des parois latérales de toutes les tranchées isolantes étant constante pour un même procédé de fabrication, il existe donc une valeur de la largeur maximale de tranchées à partir de laquelle les parois latérales d'une tranchée s'intersectent à une profondeur inférieure à la profondeur des tranchées SI ou S2.
Les tranchées S3 ont, par exemple, une profondeur comprise entre la profondeur des tranchées SI et approximativement la moitié de la profondeur des tranchées SI.
Ainsi, quel que soit le mode de réalisation, on peut considérer que la largeur maximale (en pratique, la largeur en surface) des tranchées isolantes séparant les zones actives (canaux) des transistors est, pour les transistors connectés en parallèles (tranchées S2 et S3) , inférieure à celle des autres transistors (tranchées SI). De plus, la profondeur des tranchées S2 ou S3 n'a pas d'influence sur la tension de seuil du transistor.
Les modes de réalisation décrits ci-dessus permettent de former des transistors MOS composés de plusieurs transistors élémentaires connectés en parallèle, ayant une faible tension de seuil et requérant une surface réduite par rapport à des transistors tels que celui représenté en figure 3, en tirant profit du fait que, pour ces transistors en parallèle, on n'a pas à se préoccuper du courant de fuite entre transistors.
Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, les transistors 10 et 12 ont été décrits comme composés de cinq transistors élémentaires 8. Le nombre de transistors élémentaires peut cependant être différent, de manière à former un transistor 10 ou 12 ayant les caractéristiques souhaitées.
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De plus, le nombre de transistors des premier et second types ainsi que le nombre de transistors formés par des transistors en parallèle peuvent être supérieurs au nombre de tels transistors représentés dans les figures.

Claims (13)

  1. REVENDICATIONS
    1. Puce électronique comprenant des premiers transistors (8) connectés en parallèle et séparés les uns des autres par des premières tranchées isolantes (S3) dont la profondeur dépend de leur largeur maximale.
  2. 2. Puce électronique selon la revendication 1, dans laquelle les grilles (MN2) des premiers transistors (8) sont interconnectées, les zones de drain des premiers transistors (8) étant interconnectées, et les zones de source des premiers transistors (8) étant interconnectées.
  3. 3. Puce électronique selon la revendication 1 ou 2, comprenant des seconds transistors (4) séparés par des secondes tranchées isolantes (SI) dont la profondeur n'est pas dépendante de leur largeur.
  4. 4. Puce électronique selon la revendication 3, dans laquelle la profondeur des premières tranchées (S3) est inférieure à la profondeur des secondes tranchées (SI).
  5. 5. Puce électronique selon la revendication 3 ou 4, dans laquelle la profondeur des premières tranchées (S3) est supérieure à la moitié de la profondeur des secondes tranchées (SI) .
  6. 6. Puce électronique selon l'une quelconque des revendications 3 à 5, dans laquelle les seconds transistors (4) ne sont pas connectés en parallèle.
  7. 7. Puce électronique selon l'une quelconque des revendications 3 à 6, dans laquelle la largeur maximale des secondes tranchées isolantes (SI) est fonction de l'isolement souhaité entre les seconds transistors (4).
  8. 8. Puce électronique selon l'une quelconque des revendications 3 à 7, dans laquelle les premiers (8) et les seconds (4) transistors ont une même largeur de canal.
  9. 9. Puce électronique selon l'une quelconque des revendications 3 à 8, dans laquelle la largeur maximale des premières tranchées (S3) est inférieure à la moitié de la plus petite largeur maximale des secondes tranchées (SI).
    B16429 - 17-RO-0529
  10. 10. Puce électronique selon l'une quelconque des revendications 1 à 9, dans laquelle la largeur des canaux des premiers transistors (8) est fonction de la tension de seuil souhaitée.
  11. 11. Puce électronique selon l'une quelconque des revendications 1 à 10, dans laquelle les premières tranchées isolantes (S3) ont une coupe triangulaire.
  12. 12. Puce électronique selon l'une quelconque des revendications 1 à 11, comprenant plusieurs transistors (12) formés de premiers transistors (8).
  13. 13. Circuit électronique comprenant une puce selon l'une quelconque des revendications 1 à 12.
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