FR2981503A1 - Transistor mos non sujet a l'effet hump - Google Patents

Transistor mos non sujet a l'effet hump Download PDF

Info

Publication number
FR2981503A1
FR2981503A1 FR1159242A FR1159242A FR2981503A1 FR 2981503 A1 FR2981503 A1 FR 2981503A1 FR 1159242 A FR1159242 A FR 1159242A FR 1159242 A FR1159242 A FR 1159242A FR 2981503 A1 FR2981503 A1 FR 2981503A1
Authority
FR
France
Prior art keywords
mos transistor
regions
gate
doped
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
FR1159242A
Other languages
English (en)
Inventor
Laurent Lopez
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Rousset SAS
Original Assignee
STMicroelectronics Rousset SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Rousset SAS filed Critical STMicroelectronics Rousset SAS
Priority to FR1159242A priority Critical patent/FR2981503A1/fr
Priority to US13/649,972 priority patent/US20130092987A1/en
Publication of FR2981503A1 publication Critical patent/FR2981503A1/fr
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities

Abstract

L'invention concerne un transistor MOS formé dans une zone active (5) d'un substrat semiconducteur et présentant une grille en silicium polycristallin (9) dopée selon un premier type de conductivité, la grille comprenant deux régions latérales (41) du second type de conductivité.

Description

B11295 - 11-R0-0718FR01 1 TRANSISTOR MOS NON SUJET À L'EFFET HUMP Domaine de l'invention La présente invention concerne un transistor MOS, et plus particulièrement un transistor MOS destiné à être utilisé dans des applications analogiques, c'est-à-dire un transistor MOS dont la largeur et la longueur de grille sont nettement supérieures aux dimensions minimales de la technologie utilisée. Exposé de l'art antérieur Dans des circuits intégrés utilisés pour des applications analogiques, on est amené à polariser des transistors MOS de façon qu'ils fonctionnent à des tensions inférieures à leur tension de seuil. Un effet parasite affecte alors les caractéristiques des transistors MOS. Cet effet, appelé "effet Hump", est notamment responsable d'une augmentation du courant à l'état bloqué ('OFF) des transistors MOS, sous certaines conditions de polarisation. La figure lA est une vue de dessus représentant de façon schématique un transistor MOS. La figure 1B est une vue en coupe suivant le plan BB de la figure 1A. Dans un substrat semiconducteur 1, par exemple un 20 substrat de silicium, des tranchées d'isolement 3 entourent une zone active 5, de largeur W0 et de longueur L0. Les tranchées d'isolement 3 sont par exemple des tranchées étroites et peu B11295 - 11-R0-0718FR01 2 profondes, par exemple remplies d'oxyde de silicium, communément désignées par l'acronyme d'origine anglo-saxonne STI ("Shallow Trench Isolation"). La zone active 5 est partiellement recouverte d'une grille 9 en silicium polycristallin dopé, isolée par un isolant de grille 7. La longueur L de la grille est inférieure à la longueur L0 de la zone active. Les régions 6 de la zone active qui ne sont pas recouvertes par la grille et qui sont situées de part et d'autre de celle-ci constituent les régions de source et de drain du transistor MOS. Le transport des porteurs s'effectue dans la direction de la longueur de la grille. Dans la direction de la largeur de la grille, la grille recouvre au moins en partie les tranchées d'isolement 3. La figure 1C est un agrandissement d'une zone 11 de la figure 1B, proche d'un bord de la zone active. Chaque fois que le mot "bord" ou le mot "latéral" est utilisé ici, ce mot qualifie des régions situées des côtés gauche et droit du transistor dans la représentation de la figure 1A. Au-dessus de la surface supérieure du bord de la zone active 5, il peut survenir une réduction de l'épaisseur de l'isolant de grille 7.
La zone active 5 peut aussi présenter sur le bord un rayon de courbure important. En outre, il peut exister une région 13 du bord de la zone active 5, proche de la tranchée d'isolement 3, qui présente un niveau de dopage inférieur à celui du reste de la zone active.
Il résulte de ces phénomènes qu'il existe des transistors MOS parasites de tension de seuil inférieure à la tension de seuil visée, entre la source et le drain du transistor MOS et vers les bords de celui-ci. Ainsi, le transistor MOS réel correspond, comme l'illustre la figure 2, à un transistor MOS principal 15 en parallèle avec deux transistors MOS parasites 17 et 19, de tension de seuil plus faible que le transistor MOS principal 15. Les drains D, sources S et grilles G de ces trois transistors sont communs. L'emplacement du transistor MOS principal 15 et B11295 - 11-R0-0718FR01 3 ceux des deux transistors MOS parasites 17 et 19 sont délimités de façon approchée en figures 1A et 1B par des pointillés. La figure 3 illustre des caractéristiques du courant de drain ID en fonction de la tension de grille VG d'un transistor MOS à canal N, de longueur de grille de 1 pm et de largeur de grille de 10 pm, pour différentes tensions positives VSB entre le substrat B et la source S. La courbe 21 correspond à une tension VSB nulle, et les courbes 23, 26, 29 à des tensions VSB de plus en plus élevées.
En dessous de la tension de seuil, la courbe 21 comprend essentiellement une portion linéaire 22, ce qui correspond à la caractéristique théorique ID(VG) d'un transistor MOS. La courbe 29, au lieu de présenter, en dessous de la tension de seuil, une portion linéaire 30 comme cela est représenté en pointillés, comprend une portion linéaire 31 décalée vers les plus faibles tensions de grille. Ce décalage, dû à la conduction des transistors MOS parasites 17 et 19 de tension de seuil plus faible que le transistor MOS principal 15, entraîne une augmentation du courant 'OFF du transistor MOS.
Les courbes 23 et 26 ont des formes intermédiaires entre celles des courbes 21 et 29 (l'effet Hump augmente lorsque la tension VSB augmente). La figure 4 illustre des caractéristiques ID(VG) d'un transistor MOS à canal N et d'un transistor MOS à canal P, pour deux valeurs de polarisation du substrat, le courant de drain et la tension de grille étant tracés en valeur absolue pour faciliter la comparaison entre les caractéristiques des transistors MOS à canal N et à canal P. Les courbes 33 et 36 correspondent à un transistor MOS 30 à canal N, respectivement pour VSB=O et pour VSB=3,3 V. Les courbes 34 et 37 correspondent à un transistor MOS à canal P, respectivement pour VSB=O et pour VSB=-3,3 V. On voit que l'effet Hump apparaît surtout pour les transistors MOS à canal N, ce qui induit un écart de courant à l'état bloqué entre les 35 transistors MOS à canal N et à canal P, et réduit donc les B11295 - 11-R0-0718FR01 4 performances globales des circuits intégrés CMOS, et notamment des circuits analogiques utilisant des polarisations sous le seuil. Pour réduire l'effet Hump, des transistors MOS avec 5 des zones actives de formes particulières peuvent être utilisés. Cependant, de tels transistors MOS utilisent une surface du substrat semiconducteur plus grande que celle des transistors MOS classiques et peuvent présenter des problèmes de fiabilité. Il existe donc un besoin d'un transistor MOS non sujet 10 à l'effet Hump, mais de structure compatible avec les procédés couramment utilisés pour la fabrication de circuits intégrés CMOS. Résumé Ainsi, un objet d'un mode de réalisation de la 15 présente invention est de prévoir un transistor MOS non sujet à l'effet Hump, et de même surface qu'un transistor MOS classique. Un objet d'un mode de réalisation de la présente invention est de prévoir un procédé de fabrication d'un transistor MOS non sujet à l'effet Hump, le procédé ne 20 nécessitant pas d'étape supplémentaire par rapport aux procédés couramment utilisés pour la fabrication de circuits intégrés CMOS. Ainsi, un mode de réalisation de la présente invention prévoit un transistor MOS formé dans une zone active d'un 25 substrat semiconducteur et présentant une grille en silicium polycristallin dopée selon un premier type de conductivité, la grille comprenant deux régions latérales du second type de conductivité. Selon un mode de réalisation de la présente invention, 30 les deux régions sont de mêmes dimensions et s'étendent de façon symétrique de part et d'autre de l'axe de symétrie de la zone active dans la direction de la longueur de la grille. Selon un mode de réalisation de la présente invention, chaque région est située au-dessus du centre d'un bord de la 35 zone active.
B11295 - 11-R0-0718FR01 Selon un mode de réalisation de la présente invention, le transistor MOS est à canal N, et la grille est dopée de type N et les deux régions sont dopées de type P. Selon un mode de réalisation de la présente invention, 5 la zone active est entourée de tranchées d'isolement. Un mode de réalisation de la présente invention prévoit en outre un procédé de fabrication d'un transistor MOS dans une zone active d'un substrat semiconducteur, comprenant les étapes suivantes : a) former une grille en silicium polycristallin sur la surface supérieure de la zone active ; b) implanter des premiers éléments dopants dans la grille selon un premier type de conductivité, sauf dans deux régions latérales ; et c) implanter des seconds éléments dopants dans les deux régions selon le second type de conductivité.
Selon un mode de réalisation de la présente invention, les deux régions sont de mêmes dimensions et sont formées de façon symétrique de part et d'autre de l'axe de symétrie de la zone active dans la direction de la longueur de la grille. Selon un mode de réalisation de la présente invention, 20 chaque région est formée au-dessus du centre d'un bord de la zone active. Selon un mode de réalisation de la présente invention, la grille est dopée de type N et les deux régions sont dopées de type P. 25 Selon un mode de réalisation de la présente invention, le procédé comprend en outre : à l'étape b), une implantation de régions de source et de drain ; et à l'étape c), une implantation d'une zone destinée à être reliée à un dispositif de polarisation du substrat. 30 Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : B11295 - 11-R0-0718FR01 6 les figures lA et 1B, décrites précédemment, sont respectivement des vues de dessus et en coupe représentant de façon schématique un transistor MOS, et la figure 1C, décrite précédemment, est un agrandissement d'une zone de la figure 1B ; la figure 2, décrite précédemment, représente un schéma électrique équivalent d'un transistor MOS sujet à l'effet Hump ; la figure 3, décrite précédemment, représente des caractéristiques ID(VG) du courant de drain en fonction de la 10 tension de grille d'un transistor MOS à canal N, pour différentes tensions entre le substrat et la source ; la figure 4, décrite précédemment, illustre des caractéristiques ID(VG) d'un transistor MOS à canal N et d'un transistor MOS à canal P, pour deux valeurs de polarisation du 15 substrat ; la figure 5A est une vue de dessus représentant de façon schématique un transistor MOS non sujet à l'effet Hump, et les figures 5B et 5C sont des vues en coupe correspondant à la figure 5A ; et 20 la figure 6 représente un schéma électrique équivalent d'un transistor MOS non sujet à l'effet Hump. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, comme cela est habituel dans la représentation des 25 circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée La figure 5A est une vue de dessus d'un transistor MOS non sujet à l'effet Hump. Les figures 5B et 5C sont des vues en 30 coupe respectivement suivant les plans BB et CC de la figure 5A. La figure 5A est similaire à la figure 1A. Les éléments de la figure 5A communs avec ceux de la figure lA ont été désignés par les mêmes références et ne sont pas décrits à nouveau.
B11295 - 11-R0-0718FR01 7 La grille 9 en silicium polycristallin est dopée, généralement en même temps que les régions de source et de drain du transistor MOS concerné. Pour supprimer l'effet Hump, les inventeurs proposent de prévoir, au-dessus de chaque bord de la zone active 5, une région 41 de la grille 9 dopée selon le type de conductivité opposé à celui de la partie principale de la grille. Dans l'exemple des figures 5A à 5C, les deux régions 41 sont de mêmes dimensions, de largeur W1 dans la direction de la largeur de la grille et de longueur L1 dans la direction de la longueur de la grille. Chaque région 41 est située au-dessus d'une région centrale d'un bord de la zone active 5. Les régions 41 pourraient aussi être situées à des emplacements quelconques au-dessus des bords de la zone active 5, par exemple de façon symétrique par rapport à l'axe de symétrie de la zone active dans la direction de la longueur de la grille. Les régions 41 pourraient également ne pas avoir la même largeur W1 ni la même longueur L1. En pratique, des régions 42 non utiles de la grille et adjacentes aux régions 41 sont dopées selon le même type de conductivité et le même niveau de dopage que les régions 41. A titre d'exemple d'ordre de grandeur, pour une grille de longueur L d'environ 1 }gym et de largeur W0 d'environ 10 }gym, la longueur L1 des régions 41 est d'environ 300 nm et leur largeur W1 est d'environ 200 nm.
Dans le cas d'un transistor MOS à canal N, la grille 9 en silicium polycristallin est généralement fortement dopée de type N, par exemple selon un niveau de dopage de 1018 à 1020 atomes/cm3, comme les régions de source et de drain 6. Pour supprimer l'effet Hump, les régions 41 de la grille 9 sont alors dopées de type P selon un niveau de dopage du même ordre de grandeur que celui de la partie principale de la grille. Ainsi, entre la source et le drain du transistor MOS et le long de chaque bord de celui-ci, on obtient un transistor MOS parasite de longueur de grille L1 et de largeur de grille B11295 - 11-R0-0718FR01 8 W1, de tension de seuil nettement supérieure, et non plus inférieure, à la tension de seuil visée. Le transistor MOS décrit en relation avec les figures 5A à 5C correspond, comme l'illustre la figure 6, à un transistor MOS principal 45, en parallèle avec deux transistors MOS parasites 47 et 49. Chaque transistor MOS parasite 47 et 49 est en fait constitué de la connexion en série de trois transistors : un transistor 52 de tension de seuil inférieure à la tension de seuil visée, un transistor 51 de tension de seuil nettement supérieure à la tension de seuil visée, et un transistor 53 de tension de seuil inférieure à la tension de seuil visée. La tension de seuil résultante des transistors MOS parasites 47 et 49 est donc celle des transistors MOS 51, supérieure à la tension de seuil visée.
L'emplacement du transistor MOS principal 45 et ceux des transistors MOS 51, 52 et 53 sont délimités de façon approchée en figures 5A à 5C par des pointillés. Un avantage d'un transistor MOS tel que celui décrit en relation avec les figures 5A à 5C réside dans le fait qu'il 20 présente la même surface qu'un transistor MOS classique. Un procédé de fabrication d'un transistor MOS du type de celui décrit en relation avec les figures 5A à 5C comprend les étapes suivantes. Une grille 9 en silicium polycristallin, isolée par un 25 isolant de grille 7, est formée au-dessus de la surface supérieure d'une zone active 5 d'un substrat semiconducteur 1, par exemple un substrat de silicium. Une fois la grille 9 formée, des éléments dopants sont implantés dans la grille 9 selon l'un ou l'autre des types de 30 conductivité, excepté dans les deux régions 41. L'implantation d'éléments dopants dans la grille en silicium polycristallin est couramment réalisée simultanément avec l'implantation d'éléments dopants dans la zone active 5, de part et d'autre de la grille, pour former les régions de source 35 et de drain 6 du transistor MOS. Ainsi, dans le cas d'un B11295 - 11-R0-0718FR01 9 transistor MOS à canal N, la grille en silicium polycristallin est généralement fortement dopée de type N comme les régions de source et de drain. A l'inverse, dans le cas d'un transistor MOS à canal P, la grille en silicium polycristallin est généralement fortement dopée de type P comme les régions de source et de drain. Ensuite, dans les régions 41, des éléments dopants sont implantés selon le type de conductivité opposé à celui de la partie principale de la grille. Pour réaliser cette étape d'implantation d'éléments dopants, on utilise par exemple un masque complémentaire du masque précédemment utilisé pour protéger les régions 41 vis-à-vis de la première implantation. Au cours d'un procédé de fabrication d'un transistor MOS, un masque est couramment utilisé pendant l'implantation des régions de source, de drain et de grille pour protéger des régions du substrat qu'on souhaite implanter selon l'autre type de conductivité, comme par exemple une zone destinée à être reliée à un dispositif de polarisation du substrat. Pour fabriquer un transistor MOS du type de celui décrit en relation avec les figures 5A à 5C, il suffit donc de modifier légèrement ce masque pour protéger les régions 41 vis-à-vis de la première implantation. En outre, deux étapes successives d'implantation d'éléments dopants selon l'un puis l'autre des deux types de conductivité sont déjà utilisées au cours d'un procédé classique de fabrication d'un transistor MOS. Un procédé de fabrication d'un transistor MOS du type de celui décrit en relation avec les figures 5A à 5C ne requiert donc pas d'étape supplémentaire par rapport à un procédé couramment utilisé pour la fabrication d'un transistor MOS.
Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, bien que l'on ait donné un exemple de réalisation de la présente invention pour un transistor MOS à canal N, la présente invention s'applique bien entendu à un transistor MOS à canal P. Dans ce B11295 - 11-R0-0718FR01 10 cas, la partie principale de la grille est dopée de type P, et les régions 41 sont dopées de type N.

Claims (10)

  1. REVENDICATIONS1. Transistor MOS formé dans une zone active (5) d'un substrat semiconducteur (1) et présentant une grille en silicium polycristallin (9) dopée selon un premier type de conductivité, la grille comprenant deux régions latérales (41) du second type de conductivité.
  2. 2. Transistor MOS selon la revendication 1, dans lequel les deux régions (41) sont de mêmes dimensions et s'étendent de façon symétrique de part et d'autre de l'axe de symétrie de la zone active (5) dans la direction de la longueur de la grille.
  3. 3. Transistor MOS selon la revendication 2, dans lequel chaque région (41) est située au-dessus du centre d'un bord de la zone active (5).
  4. 4. Transistor MOS selon l'une quelconque des 15 revendications 1 à 3, à canal N, dans lequel la grille (9) est dopée de type N et les deux régions (41) sont dopées de type P.
  5. 5. Transistor MOS selon l'une quelconque des revendications 1 à 4, dans lequel la zone active (5) est entourée de tranchées d'isolement (3). 20
  6. 6. Procédé de fabrication d'un transistor MOS dans une zone active (5) d'un substrat semiconducteur (1), comprenant les étapes suivantes : a) former une grille en silicium polycristallin (9) sur la surface supérieure de la zone active ; 25 b) implanter des premiers éléments dopants dans la grille selon un premier type de conductivité, sauf dans deux régions latérales (41) ; et c) implanter des seconds éléments dopants dans les deux régions (41) selon le second type de conductivité. 30
  7. 7. Procédé selon la revendication 6, dans lequel les deux régions (41) sont de mêmes dimensions et sont formées de façon symétrique de part et d'autre de l'axe de symétrie de la zone active (5) dans la direction de la longueur de la grille.B11295 - 11-R0-0718FR01 12
  8. 8. Procédé selon la revendication 7, dans lequel chaque région (41) est formée au-dessus du centre d'un bord de la zone active (5).
  9. 9. Procédé selon l'une quelconque des revendications 6 5 à 8, dans lequel la grille (9) est dopée de type N et les deux régions (41) sont dopées de type P.
  10. 10. Procédé selon l'une quelconque des revendications 6 à 9, comprenant en outre : à l'étape b), une implantation de régions de source et 10 de drain (6) ; et à l'étape c), une implantation d'une zone destinée à être reliée à un dispositif de polarisation du substrat (1).
FR1159242A 2011-10-13 2011-10-13 Transistor mos non sujet a l'effet hump Withdrawn FR2981503A1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR1159242A FR2981503A1 (fr) 2011-10-13 2011-10-13 Transistor mos non sujet a l'effet hump
US13/649,972 US20130092987A1 (en) 2011-10-13 2012-10-11 Mos transistor with no hump effect

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR1159242A FR2981503A1 (fr) 2011-10-13 2011-10-13 Transistor mos non sujet a l'effet hump

Publications (1)

Publication Number Publication Date
FR2981503A1 true FR2981503A1 (fr) 2013-04-19

Family

ID=45319328

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1159242A Withdrawn FR2981503A1 (fr) 2011-10-13 2011-10-13 Transistor mos non sujet a l'effet hump

Country Status (2)

Country Link
US (1) US20130092987A1 (fr)
FR (1) FR2981503A1 (fr)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11705514B2 (en) 2015-07-29 2023-07-18 Mediatek Inc. MOS transistor structure with hump-free effect
FR3069377B1 (fr) 2017-07-21 2020-07-03 Stmicroelectronics (Rousset) Sas Transistor mos a double blocs de grille a tension de claquage augmentee
FR3069376B1 (fr) 2017-07-21 2020-07-03 Stmicroelectronics (Rousset) Sas Transistor comprenant une grille elargie
FR3069374B1 (fr) 2017-07-21 2020-01-17 Stmicroelectronics (Rousset) Sas Transistor mos a effet bosse reduit
CN113838925B (zh) * 2021-09-23 2024-04-09 长江存储科技有限责任公司 一种半导体器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5998848A (en) * 1998-09-18 1999-12-07 International Business Machines Corporation Depleted poly-silicon edged MOSFET structure and method
US20010002058A1 (en) * 1999-11-30 2001-05-31 Ryoichi Nakamura Semiconductor apparatus and method of manufacture
US20030107090A1 (en) * 2001-12-11 2003-06-12 Fujitsu Limited Semiconductor device and manufacturing method thereof
US20090294848A1 (en) * 2008-05-28 2009-12-03 Samsung Electronics Co., Ltd. Semiconductor device having transistor and method of manufacturing the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010087436A (ja) * 2008-10-03 2010-04-15 Nec Electronics Corp 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5998848A (en) * 1998-09-18 1999-12-07 International Business Machines Corporation Depleted poly-silicon edged MOSFET structure and method
US20010002058A1 (en) * 1999-11-30 2001-05-31 Ryoichi Nakamura Semiconductor apparatus and method of manufacture
US20030107090A1 (en) * 2001-12-11 2003-06-12 Fujitsu Limited Semiconductor device and manufacturing method thereof
US20090294848A1 (en) * 2008-05-28 2009-12-03 Samsung Electronics Co., Ltd. Semiconductor device having transistor and method of manufacturing the same

Also Published As

Publication number Publication date
US20130092987A1 (en) 2013-04-18

Similar Documents

Publication Publication Date Title
FR2889356A1 (fr) Cellule memoire a un transistor a corps isole a sensibilite de lecture amelioree
FR2981503A1 (fr) Transistor mos non sujet a l'effet hump
EP2573808A1 (fr) Circuit integré en technologie FDSOI avec partage de caisson et moyens de polarisation des plans de masse de dopage opposés présents dans un même caisson
EP0581625B1 (fr) Composant életronique multifonctions, notamment élément à résistance dynamique négative, et procédé de fabrication correspondant
EP0843350B1 (fr) Transistor bipolaire à émetteur inhomogène dans un circuit intégré BICMOS
FR3009432A1 (fr) Circuit integre sur soi muni d'un dispositif de protection contre les decharges electrostatiques
FR2694450A1 (fr) Condensateur en technologie CMOS.
EP2757590B1 (fr) Transistor à grille et à plan de masse couplés
FR2953062A1 (fr) Diode de protection bidirectionnelle basse tension
EP2685502A1 (fr) Circuit integre sur soi comprenant un transistor bipolaire a tranchees d'isolation de profondeurs distinctes
WO2014057112A1 (fr) Circuit integre comportant des transistors avec des tensions de seuil differentes
FR3067516A1 (fr) Realisation de regions semiconductrices dans une puce electronique
FR2458907A1 (fr) Transistor a effet de champ a tension de seuil ajustable
FR3048304A1 (fr) Puce electronique a transistors a grilles avant et arriere
EP1006573B1 (fr) Procédé de fabrication de circuits intégrés BICMOS sur un substrat CMOS classique
EP0462029B1 (fr) Procédé de fabrication d'un transistor bipolaire supportant des polarisations inverses
FR2944641A1 (fr) Point memoire ram a un transistor.
EP2685497A1 (fr) Circuit integre sur soi comprenant une diode laterale de protection contres des decharges electrostatiques
FR3069374A1 (fr) Transistor mos a effet bosse reduit
FR3003690A1 (fr) Circuit integre sur soi comprenant une matrice de cellules de memoire vive et un circuit peripherique accole
FR2969825A1 (fr) Composant vertical bidirectionnel a double sillonnage
FR3069376A1 (fr) Transistor comprenant une grille elargie
EP0607075B1 (fr) Composant électronique semi-conducteur à résistance dynamique négative, méthodes d'utilisation et procédé de fabrication correspondants
FR2995139A1 (fr) Transistor mos
WO2011124855A1 (fr) Point memoire ram a un transistor

Legal Events

Date Code Title Description
ST Notification of lapse

Effective date: 20150630