FR3003690A1 - Circuit integre sur soi comprenant une matrice de cellules de memoire vive et un circuit peripherique accole - Google Patents

Circuit integre sur soi comprenant une matrice de cellules de memoire vive et un circuit peripherique accole Download PDF

Info

Publication number
FR3003690A1
FR3003690A1 FR1352578A FR1352578A FR3003690A1 FR 3003690 A1 FR3003690 A1 FR 3003690A1 FR 1352578 A FR1352578 A FR 1352578A FR 1352578 A FR1352578 A FR 1352578A FR 3003690 A1 FR3003690 A1 FR 3003690A1
Authority
FR
France
Prior art keywords
under
integrated circuit
transistors
type
matrix
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
FR1352578A
Other languages
English (en)
Inventor
Olivier Thomas
Michel Haond
Jean-Philippe Noel
David Turgis
Olivier Weber
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
STMicroelectronics Crolles 2 SAS
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
STMicroelectronics SA
STMicroelectronics Crolles 2 SAS
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA, STMicroelectronics SA, STMicroelectronics Crolles 2 SAS, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique CEA
Priority to FR1352578A priority Critical patent/FR3003690A1/fr
Publication of FR3003690A1 publication Critical patent/FR3003690A1/fr
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

L'invention concerne un circuit intégré (1) comprenant : -une matrice (12) de cellules de mémoire vive à transistors de type FDSOI ; -un ensemble de circuits logiques (11) à transistors de type FDSOI ; -un substrat (91) à premier type de dopage ; -des plans de masse (34, 35, 36, 37, 39) ; -un premier caisson (96) à deuxième type de dopage, séparant le substrat et les plans de masse (36, 37, 39) disposés sous ladite matrice; -un deuxième caisson (94) à troisième type de dopage, séparant le substrat et les plans de masse (34, 35) disposés les circuits logiques ; -une première tranchée d'isolation (24) séparant ladite matrice dudit ensemble et s'étendant jusque dans le premier caisson (96) ; -une deuxième tranchée d'isolation (73), le plan de masse (36) disposé sous un transistor comportant une jonction de polarisation s'étendant sous la deuxième tranchée.

Description

CIRCUIT INTEGRE SUR SOI COMPRENANT UNE MATRICE DE CELLULES DE MEMOIRE VIVE ET UN CIRCUIT PERIPHERIQUE ACCOLE L'invention concerne les circuits intégrés, et en particulier les circuits 5 intégrés incluant des matrices de cellules mémoire SRAM et leurs circuits périphériques. Les circuits intégrés en général, et ceux qui intègrent de la mémoire vive en particulier, nécessitent une densité d'intégration sans cesse croissante, afin d'augmenter leur vitesse de commutation et de réduire leur encombrement et 10 leur coût. On a jusqu'alors observé que la surface occupée par un circuit intégré donné diminuait approximativement de moitié à chaque nouveau noeud technologique. Si cette tendance a globalement été bien respectée jusqu'alors, des études ont montré que cette règle était mal respectée lors du passage du 15 noeud technologique à 90nm au noeud technologique à 65nm. La taille des circuits intégrés en 65nm incluant des cellules de mémoire vive semble notamment mal respecter cette règle de dimensionnement empirique. De tels circuits intégrés occupent ainsi une surface de silicium nettement supérieure à celle qui était prévisible. Il existe également un besoin d'optimisation pour des 20 processeurs, ceux-ci incluant une proportion sans cesse croissante de mémoire vive sous forme de mémoire cache. Il existe donc un besoin considérable d'optimisation de la densité d'intégration de tels circuits. Pour des cellules de mémoire vive, la diminution du noeud technologique fait apparaître des sources d'instabilité ou de surconsommation. Pour pouvoir 25 conserver des cellules de mémoire vives fonctionnelles, les tensions d'alimentation n'ont pas pu être réduites autant que souhaité. De nouvelles topologies de mémoires SRAM plus stables telles que les mémoires 8T ont été développées mais sont intrinsèquement plus consommatrices de surface de silicium. Des procédés de contrôle améliorant la stabilité des cellules de 30 mémoire vive ont également été développés, au détriment du temps de réponse des cellules. L'adjonction de circuit de contrôle en vue de réduire l'instabilité ou la surconsommation des cellules se fait par ailleurs au détriment de la densité d'intégration. 35 Un nombre croissant de circuits intégrés incluant de la mémoire vive sont réalisés sur un substrat de type silicium sur isolant (SOI). La technologie SOI consiste à séparer une fine couche de silicium (quelques nanomètres) sur un substrat en silicium par une couche d'isolant relativement épaisse (quelques dizaines de nanomètres en règle générale). 40 Les circuits intégrés réalisés en technologie SOI présentent un certain nombre d'avantages. De tels circuits présentent généralement une plus faible consommation électrique pour des performances équivalentes. De tels circuits induisent également des capacités parasites plus faibles, qui permettent d'améliorer la vitesse de commutation. De plus, le phénomène de déclenchement parasite (« latchup » en langue anglaise) rencontré par les 5 transistors MOS en technologie Bulk peut être évité. De tels circuits s'avèrent donc particulièrement adaptés pour des applications de type SoC ou MEMS. On constate également que les circuits intégrés SOI sont moins sensibles aux effets des radiations ionisantes et s'avèrent ainsi plus fiables dans des applications où de telles radiations peuvent induire des problèmes de fonctionnement, 10 notamment dans des applications spatiales. Les circuits intégrés SOI sont ainsi particulièrement appropriés pour des mémoires vives de type SRAM. La réduction de la consommation statique de transistors tout en augmentant leur vitesse de basculement fait l'objet de nombreuses recherches. 15 Certaines cellules de mémoire SRAM telles que les cellules 6T intègrent à la fois des transistors à faible consommation et des transistors à vitesse de basculement élevée. Pour générer ces deux types de transistors sur un même circuit intégré, on rabaisse la tension de seuil de certains transistors à accès rapide, et on augmente la tension seuil d'autres transistors à faible 20 consommation. En technologie Bulk, la modulation du niveau de tension de seuil de transistors de même type est effectuée en différenciant le niveau de dopage de leur canal. Cependant, en technologie FDSOI (pour « Fully Depleted Silicium On Insulator » en langue anglaise, désignant du silicium totalement déserté sur isolant), le dopage du canal est quasiment nul (1015 cm-3). Ainsi, le niveau de 25 dopage du canal des transistors ne peut donc pas présenter de variations importantes, ce qui empêche de différencier les tensions de seuil par ce biais. Une solution proposée dans certaines études pour réaliser des transistors de même type à tensions de seuil distinctes est d'intégrer différents matériaux de grille pour ces transistors. Cependant, la réalisation pratique d'un tel circuit 30 intégré s'avère techniquement délicate et économiquement prohibitive. Afin de disposer de tensions de seuil distinctes pour différents transistors en technologie FDSOI, il est également connu d'utiliser un plan de masse polarisé disposé entre une couche d'oxyde isolante mince et le substrat de silicium. En jouant sur le dopage des plans de masse et sur leur polarisation, on 35 peut définir une gamme de tensions de seuil pour les différents transistors. On pourra ainsi disposer de transistors à faible tension de seuil dits LVT (typiquement 400mV), de transistors à haute tension de seuil dits HVT (typiquement 550mV) et de transistors à tension de seuil moyenne dits SVT (typiquement 450mV). 40 Pour permettre le fonctionnement des différents transistors, il est nécessaire de les isoler électriquement les uns des autres. Par conséquent, les transistors sont généralement entourés par des tranchées d'isolation (désignées par l'acronyme STI pour « Shallow Trench Isolation » en langue anglaise) qui s'étendent jusqu'en dessous des caissons. Les figures 1 et 2 illustrent schématiquement en vue de dessus et en 5 coupe un exemple de circuit intégré 100 fabriqué sur SOI, incluant une matrice de cellules mémoire 1012 et des circuits périphériques accolés à cette matrice 1012. La figure 1 est une vue en coupe au niveau de caissons, entre des tranchées d'isolation et des caissons profondément enterrés. Les circuits périphériques incluent généralement un circuit de décodage de ligne 1011, une 10 interface d'entrée/sortie 1014, et un circuit contrôleur 1013. La matrice de cellules mémoire 1012 comprend plusieurs colonnes de transistors. La matrice 1012 comprend des transistors FDSOI 106c, 106d, 106e et 106f ménagés dans des colonnes respectives. Chaque colonne contient des transistors de type nMOS ou de type pMos. Les transistors FDSOI 106c, 106d, 15 106e et 106f incluent des empilements de grille ménagés sur une couche active semi-conductrice 105 en silicium. La couche 105 inclut la source, le canal et le drain de chacun des transistors. Une couche d'oxyde recouvre le canal. Cette couche d'oxyde est couverte par un empilement de grille respectif, comprenant des couches de métal et de polysilicium, usuellement délimitées latéralement 20 par des espaceurs. Le canal présente un niveau de dopage très faible pour être à l'état déplété. La couche 105 repose sur une couche isolante 104 de type UTBOX (pour ultra-thin buried oxide en langue anglaise). Cette couche isolante 104 est ainsi positionnée entre la couche active 105 et un substrat semi-conducteur 1091. Le 25 substrat 1091 présente un léger dopage de type p. Le substrat 1091 est polarisé à une tension Gnds par l'intermédiaire d'un élément semi-conducteur 1084 à dopage de type P. Un caisson profondément enterré 1093 de type N est ménagé sous les transistors de la matrice 1012. Des caissons 1096, 1097, 1098 et 1099 sont 30 ménagés entre le caisson profondément enterré 1093 et la couche isolante 104. Les caissons 1096, 1097, 1098 et 1099 sont disposés respectivement sous les transistors 106c, 106d, 106e et 106f. Les caissons 1096, 1097, 1098 et 1099 présentent respectivement des dopages de type N, P, P et N. Les caissons 1096, 1097, 1098 et 1099 forment respectivement des plans de masse 1036, 35 1037, 1038 et 1039 dans leur partie supérieure. Ces plans de masse 1036, 1037, 1038 et 1039 sont en contact avec la couche isolante 104. Le type de dopage et la polarisation des plans de masse 1036, 1037, 1038 et 1039 influent sur la tension de seuil des transistors 106c, 106d, 106e et 106f. Un anneau de protection 1085 à dopage de type N entoure la matrice 40 1012. L'anneau de protection 1085 est en contact avec le caisson 1096. Un élément semi-conducteur 1086 à dopage de type P est ménagé en contact avec les caissons 1097 et 1098. L'élément 1086 est normalement ménagé à l'extrémité de la colonne des transistors 106d et 106e mais est ici illustré dans le plan dans un souci d'intelligibilité. Le caisson 1096 est polarisé à un potentiel V6 par l'intermédiaire de 5 l'anneau de protection 1085. Les caissons 1097 et 1098 sont polarisés à un potentiel V7 par l'intermédiaire de l'élément semi-conducteur 1086. Le caisson profondément enterré 1093 permet d'assurer une isolation entre le substrat 1091 et les caissons 1096, 1097, 1098 et 1099, pour permettre une polarisation appropriée de ces caissons (et donc des plans de masse 1036 à 1039) en 10 évitant les courants de fuite. Des tranchées d'isolation profondes 102 permettent d'isoler les transistors 106c, 106d, 106e et 106f entre eux, et permettent d'isoler la matrice 1012 à sa périphérie. Les tranchées d'isolation profondes 102 s'étendent dans des caissons respectifs à travers la couche isolante 104, sans atteindre le fond de ces caissons. 15 Un caisson profondément enterré 1092 de type N est ménagé sous les transistors du circuit périphérique 1011. Des caissons 1094 et 1095 sont ménagés entre le caisson profondément enterré 1092 et la couche isolante 104. Les caissons 1094 et 1095 sont disposés respectivement sous les transistors 20 106a et 106b. Les caissons 1094 et 1095 présentent respectivement des dopages de type N et P. Les caissons 1094 et 1095 forment des plans de masse 1034 et 1035 dans leur partie supérieure, en contact avec la couche isolante 104. Le type de dopage et la polarisation des plans de masse 1034 et 1035 influent sur la tension de seuil des transistors 106a et 106b. 25 Un anneau de protection à dopage de type N inclut les éléments semi- conducteurs 1081 et 1083 et entoure le circuit périphérique 1011. L'élément semi-conducteur 1081 est en contact avec le caisson 1094. Un élément semiconducteur 1082 à dopage de type P est ménagé en contact avec le caisson 1095. L'élément 1082 est normalement ménagé à l'extrémité de la colonne des 30 transistors 106a et 106b mais est ici illustré dans le plan dans un souci d'intelligibilité. Le caisson 1094 est polarisé à un potentiel V4 par l'intermédiaire de l'anneau de protection 1081. Le caisson 1095 est polarisé à un potentiel V5 par l'intermédiaire de l'élément semi-conducteur 1082. Le caisson profondément 35 enterré 1092 permet d'assurer une isolation entre le substrat 1091 et les caissons 1094 et 1095, pour permettre une polarisation appropriée de ces caissons (et donc des plans de masse 1034 et 1035) en évitant les courants de fuite. D'autres tranchées d'isolation profondes 102 permettent d'isoler les transistors 106a et 106b entre eux, et permettent d'isoler le circuit périphérique 40 1011 à sa périphérie. Les tranchées d'isolation profondes 102 s'étendent dans des caissons respectifs à travers la couche isolante 104, sans atteindre le fond de ces caissons. Un tel circuit présente une densité d'intégration réduite, du fait de règles 5 de dessins de la topographie en vue de garantir une isolation suffisante entre les différents circuits. L'invention vise à résoudre un ou plusieurs de ces inconvénients, en conservant la possibilité de polariser les plans de masse avec une grande variété de tensions. L'invention porte ainsi sur un circuit intégré comprenant : 10 -une matrice de cellules de mémoire vive incluant des premiers transistors de type FDSOI ; -un ensemble de circuits logiques accolés à la périphérie de ladite matrice et incluant des deuxièmes transistors de type FDSOI ; -une couche isolante enterrée de type UTBOX, disposée sous ladite matrice 15 et sous l'ensemble des circuits logiques ; -un substrat semi-conducteur présentant un premier type de dopage ; -des plans de masse semi-conducteurs disposés sous la couche isolante enterrée et sous les premiers transistors de ladite matrice et sous les deuxièmes transistors dudit ensemble de circuits logiques ; 20 -un premier caisson présentant un deuxième type de dopage, séparant le substrat semi-conducteur et les plans de masse disposés sous ladite matrice; -un deuxième caisson présentant un troisième type de dopage, séparant le substrat semi-conducteur et les plans de masse disposés sous ledit 25 ensemble de circuits logiques, le troisième type de dopage étant opposé au premier type ou au deuxième type ; -une première tranchée d'isolation séparant ladite matrice dudit ensemble de circuits logiques et s'étendant jusque dans le premier caisson; -une deuxième tranchée d'isolation disposée à la périphérie d'au moins un 30 premier transistor des premiers transistors de ladite matrice, le plan de masse disposé sous ce au moins un premier transistor comportant une jonction pour la polarisation de ce plan de masse s'étendant sous la deuxième tranchée d'isolation ; -une troisième tranchée d'isolation disposée à la périphérie d'au moins un 35 deuxième transistor des deuxièmes transistors dudit ensemble de circuits logiques, le plan de masse disposé sous ce au moins un deuxième transistor comportant une jonction pour la polarisation de ce plan de masse s'étendant sous la troisième tranchée d'isolation. Selon une variante, le circuit intégré comprend en outre un circuit de 40 polarisation programmé pour appliquer des tensions de polarisation respectives différentes sur les premier et deuxième caissons.
Selon encore une variante, le circuit de polarisation est programmé pour appliquer des tensions de polarisation respectives différentes sur un desdits plans de masse et sur un desdits caissons au-dessus duquel ce plan de masse est disposé, ce plan de masse et ce caisson présentant des types de dopage différents. Selon une autre variante, lesdits premier et deuxième caissons ne sont pas séparés du substrat par un caisson profondément enterré. Selon encore une autre variante, lesdites deuxième et troisième tranchées d'isolation ne s'étendent pas jusqu'au fond desdits plans de masse.
Selon encore une autre variante, ladite troisième tranchée d'isolation ne s'étend pas jusqu'au substrat semi-conducteur. Selon une variante, les deuxième et troisième types de dopage sont différents et dans lequel les premier et deuxième caissons sont accolés à la première tranchée d'isolation.
Selon une autre variante, les deuxième et troisième types de dopage sont identiques, et les premier et deuxième caissons sont séparés par un anneau semi-conducteur présentant le premier type de dopage et en contact avec le substrat. Selon encore une variante, ladite couche isolante enterrée présente une 20 épaisseur comprise entre 10 et 50 nm. Selon encore une autre variante, lesdits premier et deuxième caissons s'étendent sur une profondeur comprise entre 200 et 600nm sous la couche isolante enterrée. Selon une variante, lesdits plans de masse s'étendent sur une profondeur 25 comprise entre 20 et 150nm sous la couche isolante enterrée. Selon encore une variante, ladite première tranchée s'étend sur une profondeur comprise entre 150 et 550nm sous la couche isolante enterrée. Selon une autre variante, ledit ensemble de circuits logiques inclut une interface d'entrée/sortie de ladite matrice ou un circuit de décodage d'accès aux 30 cellules mémoire de ladite matrice. D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels : 35 -les figures 1 et 2 sont respectivement des vues schématiques de dessus et en coupe d'un circuit intégré incluant une matrice de cellules de mémoire vive et un circuit périphérique ; -la figure 3 est une vue de dessus schématique d'un circuit intégré selon un premier mode de réalisation de l'invention ; 40 -la figure 4 est une vue en coupe schématique d'une première variante du circuit intégré de la figure 3 ; -la figure 5 est une vue en coupe schématique d'une seconde variante du circuit intégré de la figure 3 ; -la figure 6 est une vue en coupe schématique d'une troisième variante du circuit intégré de la figure 3 ; -la figure 7 est une vue en coupe schématique d'une quatrième variante du circuit intégré de la figure 3 ; -la figure 8 est une vue de dessus d'un circuit intégré selon le premier mode de réalisation de l'invention incluant plusieurs matrices de cellules mémoire adjacentes ; -la figure 9 est un schéma électrique représentatif équivalent aux éléments semi-conducteurs disposés sous la couche isolante dans le premier mode de réalisation ; -la figure 10 est une vue de dessus schématique d'un circuit intégré selon un deuxième mode de réalisation de l'invention ; -la figure 11 est une vue en coupe schématique d'une première variante du circuit intégré de la figure 10 ; -la figure 12 est une vue en coupe schématique d'une deuxième variante du circuit intégré de la figure 10 ; -la figure 13 est une vue en coupe schématique d'une troisième variante 20 du circuit intégré de la figure 10 ; -la figure 14 est une vue de dessus schématique d'un circuit intégré selon un troisième mode de réalisation de l'invention ; -la figure 15 est une vue en coupe schématique d'une première variante du circuit intégré de la figure 14 ; 25 -la figure 16 est une vue en coupe schématique d'une deuxième variante du circuit intégré de la figure 15. La figure 3 est une vue de dessus schématique d'un circuit intégré 1 selon un premier mode de réalisation de l'invention. La figure 3 correspond à 30 une vue en coupe au niveau de caissons, sous des tranchées d'isolation. Le circuit intégré 1 comporte une matrice 12 de cellules de mémoire vive et un ensemble de circuits logiques répartis dans des zones 11, 13 et 14. Les zones 11, 13 et 14 sont accolées à la matrice 12. Les cellules sont par exemple des cellules de type SRAM de type 6T. Les zones 11, 13 et 14 incluent des circuits 35 logiques périphériques de la matrice 12. La zone 11 comporte par exemple des circuits logiques de décodage d'accès aux cellules mémoires de la matrice 12. La zone 14 comporte par exemple des circuits logiques d'une interface d'entrée/sortie de la matrice 12. La zone 13 peut par exemple comprendre des circuits logiques de contrôle de la matrice 12. La matrice 12 et les circuits 40 logiques 11, 13 et 14 incluent des transistors respectifs de type FDSOI.
Les caractéristiques décrites par la suite sont communes à quatre variantes du premier mode de réalisation, illustrées en vue en coupe aux figures 4 à 7. La zone 11 inclut des transistors FDSOI 6a et 6b, disposés dans des colonnes respectives. La matrice 12 inclut des transistors FDSOI 6c, 6d, 6e et 6f, disposés dans des colonnes respectives. Chacune de ces colonnes peut comporter des transistors d'un même type, par exemple nMos ou pMos. Les transistors 6a, 6b, 6c, 6d, 6e et 6f présentent une structure connue en soi. Les transistors 6a, 6b, 6c, 6d, 6e et 6f incluent des empilements de grille respectifs disposés sur des couches actives semi-conductrices 5 (typiquement en silicium) respectives. Chaque couche semi-conductrice active 5 inclut une source, un canal et un drain. Une couche d'oxyde de grille recouvre le canal. Ladite couche d'oxyde est couverte par l'empilement de grille du transistor. L'empilement de grille comprend des couches métalliques et des couches de polysilicium. Ces empilements sont usuellement délimités latéralement par des espaceurs non représentés. La source et le drain d'une couche active semi-conductrice 5 sont dopés. En technologie FDSOI, le canal a un niveau de dopage très bas pour présenter un état deplété. Par exemple, la concentration en dopants du canal est 20 inférieure à 1016cm-3. Les couches semi-conductrices des transistors 6a, 6b, 6c, 6d, 6e et 6f sont disposées sur une couche isolante enterrée 4 de type UTBOX (pour ultra thin buried oxide en langue anglaise). Une telle couche isolante 4 est par exemple réalisée en oxyde de silicium. La couche isolante 4 présente 25 typiquement une épaisseur comprise entre 10 et 100nm, et de préférence comprise entre 10 et 50nm. La couche isolante 4 fournit une isolation électrique entre un substrat 91 et les couches semi-conductrices 5 des transistors 6a, 6b, 6c, 6d, 6e et 6f. La couche isolante 4 permet de façon connue en soi d'ajuster la tension de seuil des transistors 6a, 6b, 6c, 6d, 6e et 6f en utilisant des 30 configurations de plans de masse appropriées, comme détaillé par la suite. Le substrat 91 présente typiquement un dopage de type p avec un niveau de dopage inférieur à 1016cm-3 et, de préférence, inférieur à 5*1 016cm-3. Des caissons semi-conducteurs 94 et 96 sont disposés respectivement sous la zone 11 et sous la matrice 12. Les caissons semi-conducteurs 94 et 96 35 sont disposés en dessous de la couche isolante 4, en contact avec le substrat 91. Les caissons semi-conducteurs 94 et 96 présentent un même dopage de type n. Les caissons semi-conducteurs 94 et 96 s'étendent par exemple à une profondeur comprise entre 150nm et 350nm sous la couche isolante 4. Des plans de masse 34 et 35 sont disposés entre la couche isolante 4 et 40 le caisson 94. Les plans de masse 34 et 35 sont ménagés respectivement sous les transistors 6a et 6b. Des plans de masse 36 à 39 sont disposés le cas échéant entre la couche isolante 4 et le caisson 96. Les plans de masse 36 à 39 sont ménagés le cas échéant sous les transistors 6c, 6d, 6e et 6f. La surface supérieure des plans de masse 34 à 39 est en contact avec la couche isolante 4. Les plans de masse 34 à 39 s'étendent avantageusement jusqu'à une profondeur comprise entre 10 et 60nm sous la couche isolante 4. Le plan de masse 34 est formé dans la partie supérieure du caisson 94 et présente donc un dopage de type n. Le plan de masse 35 présente un dopage de type p. Le dopage des plans de masse 34 à 39 est typiquement compris entre 5*1 017 et 1019cm-3. Les caissons 94 et 96 présentent typiquement un dopage 10 compris entre 1016 et 1018. Le circuit intégré 1 comporte par ailleurs des tranchées d'isolation (désignées par le terme shallow trench isolation en langue anglaise) de différentes profondeurs. Le circuit intégré 1 comporte d'autre part des tranchées d'isolation moins profondes 71 à 78, désignées par le terme SSTI par la suite 15 (pour short shallow trench isolation en langue anglaise). Le circuit intégré 1 comporte d'une part des tranchées d'isolation plus profondes 21 à 24, désignées par le terme DSTI par la suite (pour deep shallow trench isolation en langue anglaise). Les tranchées SSTI 71 à 78 s'étendent éventuellement à travers la couche isolante 4, sans atteindre le fond des plans de masse 34 à 39. 20 Les tranchées DSTI 21 à 24 s'étendent à travers la couche isolante 4, jusque dans les caissons 94 ou 96 le cas échéant. Pour isoler électriquement les transistors 6a, 6b, 6c, 6d, 6e et 6f : -le transistor 6a est disposé entre les tranchées 71 et 22 ; -le transistor 6b est disposé entre les tranchées 22 et 72 25 -le transistor 6c est disposé entre les tranchées 73 et 74 -le transistor 6d est disposé entre les tranchées 74 et 75 -le transistor 6e est disposé entre les tranchées 76 et 77 -le transistor 6f est disposé entre les tranchées 77 et 78. Le circuit intégré 1 comprend en outre un anneau semi-conducteur 84 à 30 dopage de type p. L'anneau semi-conducteur 84 s'étend typiquement autour de la matrice 12. L'anneau semi-conducteur 84 s'étend avantageusement jusqu'au substrat 91, entre les tranchées DSTI 23 et 24. Les caissons 94 et 96 sont ainsi séparés par l'intermédiaire de l'anneau 84 et des tranchées DSTI 23 et 24. La matrice 12 et la zone 11 sont également séparées par l'intermédiaire de 35 l'anneau 84 et des tranchées 23 et 24. Une polarisation V4 est appliquée sur le caisson 94, par l'intermédiaire du plan de masse 34. Une polarisation V5 est appliquée sur le plan de masse 35. Une polarisation Gnds est appliquée sur le substrat 91, par l'intermédiaire de l'anneau 84. 40 Dans la variante de la figure 4 : -le plan de masse 36 est de type p et est disposé sous le transistor 6c. Le plan de masse 36 comporte une jonction semi conductrice s'étendant latéralement sous la tranchée SSTI 73 et au-delà. Cette jonction semi conductrice est utilisée pour appliquer une polarisation V6 sur le plan de masse 36 ; -le plan de masse 37 est de type n et est disposé sous les transistors 6d et 6e. Le plan de masse 37 comporte une jonction semi-conductrice s'étendant latéralement sous les tranchées SSTI 75 et 76 et s'étendant en continu entre ces tranchées. Cette jonction semi conductrice est utilisée pour appliquer une polarisation V7 sur le plan de masse 37 ; -le plan de masse 39 est de type p et est disposé sous le transistor 6f. Le plan de masse 39 comporte une jonction semi conductrice s'étendant latéralement sous la tranchée SSTI 78 et au-delà. Cette jonction semi conductrice est utilisée pour appliquer la polarisation V6 sur le plan de masse 39. Les plans de masse 36 et 39 permettent d'appliquer la polarisation V6 sur le caisson 96. Les contacts pour les polarisations V6 et V7 sont en pratique positionnés aux extrémités des colonnes de la matrice 12. Les contacts pour la polarisation V6 sont isolés des transistors 6c et 6f respectivement par l'intermédiaire des tranchées SSTI 73 et 78. Le contact pour la polarisation V7 est isolé des transistors 6d et 6e par l'intermédiaire des tranchées SSTI 75 et 76. Cette variante propose ainsi d'utiliser des plans de masse à différents types de dopage pour la matrice 12.
Dans la variante de la figure 5, le plan de masse 36 est de type n et est disposé sous les transistors 6c, 6d, 6e et 6f. Le plan de masse 36 comporte des jonctions semi conductrices s'étendant latéralement sous les tranchées SSTI 73 à 78 et au-delà. Ces jonctions semi conductrices sont utilisées pour appliquer une même polarisation V6 sur le plan de masse 36. Le plan de masse 36 permet d'appliquer la polarisation V6 sur le caisson 96. Les contacts pour la polarisation V6 sont en pratique positionnés aux extrémités des colonnes de la matrice 12. Les contacts pour la polarisation V6 sont isolés des transistors 6c, 6d, 6e et 6f respectivement par l'intermédiaire des tranchées SSTI 73, 75, 76 et 78.
Dans la variante de la figure 6, le plan de masse 36 est de type p et est disposé sous les transistors 6c, 6d, 6e et 6f. Le plan de masse 36 comporte des jonctions semi conductrices s'étendant latéralement en continu sous les tranchées SSTI 74 à 77. Ces jonctions semi conductrices sont utilisées pour appliquer une même polarisation V7 sur le plan de masse 36. Les contacts pour la polarisation V7 sont en pratique positionnés aux extrémités des colonnes de la matrice 12. Les contacts pour la polarisation V7 sont isolés des transistors 6d et 6e respectivement par l'intermédiaire des tranchées SSTI 75 et 76. Des implants 31 et 32 à dopage de type n sont utilisés pour appliquer la polarisation V6 sur le caisson 96. Les implants 31 et 32 sont isolés des transistors et 6c et 6f par l'intermédiaire des tranchées SSTI 73 et 78. Dans la variante de la figure 7, le plan de masse 36 est de type p et est disposé sous les transistors 6c et 6d et le plan de masse 38 est de type p et est disposé sous les transistors 6e et 6f. Le plan de masse 36 comporte des jonctions semi conductrices s'étendant latéralement en continu sous les tranchées SSTI 77 et 78. Le plan de masse 38 comporte des jonctions semi conductrices s'étendant latéralement en continu sous les tranchées SSTI 77 et 78. Ces jonctions semi conductrices sont utilisées pour appliquer une même polarisation V7 sur les plans de masse 36 et 38. Les contacts pour la polarisation V7 sont en pratique positionnés aux extrémités des colonnes de la matrice 12. Les contacts pour la polarisation V7 sont isolés des transistors 6c et 6f respectivement par l'intermédiaire des tranchées SSTI 73 et 78. Un implant 31 à dopage de type n est utilisé pour appliquer la polarisation V7 sur le caisson 96. L'implant 31 est isolé des transistors et 6d et 6e par l'intermédiaire des tranchées SSTI 75 et 76. Les plans de masse, les caissons et le substrat sont configurés pour être polarisé en tension, typiquement par l'intermédiaire d'un circuit de polarisation non représenté ici. Le circuit de polarisation est programmé pour appliquer les 25 tensions adéquates sur les plans de masse, les caissons et le substrat. L'invention permet d'accroître sensiblement la densité d'intégration du circuit intégré 1. L'invention s'avère donc particulièrement appropriée pour des cellules mémoire d'une mémoire cache d'un microprocesseur. Le cas échéant, 30 l'invention permet également d'appliquer des polarisations indépendantes sur différents plans de masse afin d'adapter les tensions de seuil des transistors FDSOI à des niveaux souhaités, que ce soit de façon statique ou dynamique. L'invention permet d'assurer une isolation satisfaisante entre la matrice 12 et les zones de circuits périphériques 11, 13 et 14, en évitant d'utiliser un caisson 35 profondément enterré. Les règles de dessin de la topographie imposant de larges tranchées d'isolation pour la polarisation du caisson profondément enterré sont ainsi évitées. Ainsi, pour un noeud technologique donné, les règles de dessin de la topographie imposent l'utilisation d'un élément semi-conducteur 84 d'une largeur 40 El d'environ 1,89 pm, afin de garantir une isolation suffisante entre la matrice 12 et le circuit périphérique 11, dans l'exemple illustré aux figures 1 et 2. Par ailleurs, les règles de dessin de la topographie imposent également l'utilisation d'anneaux de protection 81, 83 et 85 d'une largeur E2 de 0,9 pm. La largeur cumulée d'un anneau de protection et d'un élément semi-conducteur 84 aux figures 1 et 2 est donc de 2,79pm.
Dans les variantes du premier mode de réalisation des figures 4 à 7, les règles de dessins de la topographie de l'anneau semi-conducteur 84 imposent seulement l'utilisation d'une largeur E3 de 0,35 pm. Par conséquent, ces variantes permettent un gain de largeur de 2,44 pm sur toute la périphérie de la matrice 12, ce qui peut constituer l'équivalent d'environ 3 à 5 fois une largeur de cellule mémoire, et environ 14 fois la hauteur d'une cellule mémoire. La figure 9 est un schéma électrique représentatif équivalent aux éléments semi-conducteurs disposés sous la couche isolante 4 dans les variantes des figures 4, 6 et 7. La figure 9 permet d'établir que la polarisation des plans de masse de la matrice 12 et de la zone 11 peut être réalisée indépendamment. Une diode est ainsi formée entre l'anneau 84 et le caisson 96, une autre diode étant formée entre l'anneau 84 et le caisson 94. L'anneau 84 et le substrat 91 à dopage de type p sont polarisés au potentiel Gnds. Tant que les potentiels respectifs des caissons 94 et 96 sont au moins égaux à ce potentiel Gnds, ces diodes sont bloquées. Une diode est également formée entre le plan de masse 35 et le caisson 94. Tant que la polarisation V5 est supérieure au potentiel Gnds, cette diode est bloquée. Une diode est également formée entre le plan de masse 36 et le caisson 96. Tant que la polarisation du plan de masse 36 est supérieure au potentiel Gnds, cette diode est bloquée.
La figure 8 est une vue de dessus d'une variante, dans laquelle plusieurs matrices 12 sont accolées et partagent de mêmes circuits périphériques. La dimension des colonnes des matrices 12 est par exemple fixée par la distance maximale autorisée pour une polarisation d'un caisson ou d'un plan de masse par un contact de polarisation. La figure 10 est une vue de dessus schématique d'un circuit intégré 1 selon un deuxième mode de réalisation de l'invention. La figure 10 correspond à une vue en coupe au niveau de caissons, sous des tranchées d'isolation. Le circuit intégré 1 comporte une matrice 12 de cellules de mémoire vive et un ensemble de circuits logiques répartis dans des zones 11, 13 et 14, accolées à la matrice 12. Les cellules sont par exemple des cellules de type SRAM de type 6T. Les zones 11, 13 et 14 incluent des circuits logiques périphériques de la matrice 12. La matrice 12 et les circuits logiques 11, 13 et 14 incluent des transistors respectifs de type FDSOI.
Les caractéristiques décrites par la suite sont communes à trois variantes du deuxième mode de réalisation, illustrées en vue en coupe aux figures 11 à 13. La zone 11 inclut des transistors FDSOI 6a et 6b, ménagés dans des 5 colonnes respectives. La matrice 12 inclut des transistors FDSOI 6c, 6d, 6e et 6f, ménagés dans des colonnes respectives. Les transistors 6a, 6b, 6c, 6d, 6e et 6f présentent une structure similaire à celle détaillée en référence au premier mode de réalisation. Les couches semi-conductrices 5 des transistors 6a, 6b, 6c, 6d, 6e et 6f sont disposées sur une couche isolante enterrée 4 de type 10 UTBOX, de structure similaire à celle détaillée en référence au premier mode de réalisation. La couche isolante 4 fournit une isolation électrique entre un substrat 91 et les couches semi-conductrices 5. Le substrat 91 présente typiquement un dopage de type p avec un niveau de dopage inférieur à 1016cm-3 et, de préférence, inférieur à 5*1 016cm-3. 15 Des caissons semi-conducteurs 94 et 96 sont disposés respectivement sous la zone 11 et sous la matrice 12. Les caissons semi-conducteurs 94 et 96 sont disposés en dessous de la couche isolante 4, en contact avec le substrat 91. Les caissons semi-conducteurs 94 et 96 présentent respectivement des dopages de types n et p. Les caissons semi-conducteurs 94 et 96 s'étendent 20 par exemple à une profondeur comprise entre 150nm et 350nm sous la couche isolante 4. Des plans de masse 34 et 35 sont ménagés entre la couche isolante 4 et le caisson 94, sous les transistors 6a et 6b. Des plans de masse 36 à 39 sont ménagés le cas échéant entre la couche isolante 4 et le caisson 96, le cas 25 échéant sous les transistors 6c, 6d, 6e et 6f. La surface supérieure des plans de masse 34 à 39 est en contact avec la couche isolante 4. Les plans de masse 34 à 39 s'étendent avantageusement jusqu'à une profondeur comprise entre 10 et 60nm sous la couche isolante 4. Le plan de masse 34 est formé dans la partie supérieure du caisson 94 et présente donc un dopage de type n. Le plan de 30 masse 35 présente un dopage de type p. Le dopage des plans de masse 34 à 37 et 39 est typiquement compris entre 5*1 017 et 1018cm-3. Les caissons 94 et 96 présentent typiquement un dopage compris entre 1016 et 1018. Le circuit intégré 1 comporte par ailleurs des tranchées d'isolation de 35 différentes profondeurs. Le circuit intégré 1 comporte d'une part des tranchées SSTI 71 à 78. Le circuit intégré 1 comporte d'autre part des tranchées d'isolation DSTI 21 à 23. Les tranchées SSTI 71 à 78 s'étendent éventuellement à travers la couche isolante 4, sans atteindre le fond des plans de masse 34 à 39. Les tranchées DSTI 21 à 23 s'étendent à travers la couche isolante 4, jusque dans 40 les caissons 94 ou 96 le cas échéant. Pour isoler électriquement les transistors 6a, 6b, 6c, 6d, 6e et 6f : -le transistor 6a est disposé entre les tranchées 71 et 22 ; -le transistor 6b est disposé entre les tranchées 22 et 72 ; -le transistor 6c est disposé entre les tranchées 73 et 74 ; -le transistor 6d est disposé entre les tranchées 74 et 75 ; -le transistor 6e est disposé entre les tranchées 76 et 77 ; -le transistor 6f est disposé entre les tranchées 77 et 78. Les caissons 94 et 96 sont séparés par l'intermédiaire de la tranchée DSTI 23. La matrice 12 et la zone 11 sont également séparées par l'intermédiaire de la tranchée DSTI 23.
Une polarisation V4 est appliquée sur le caisson 94, par l'intermédiaire du plan de masse 34. Une polarisation V5 est appliquée sur le plan de masse 35. Une polarisation Gnds est appliquée sur le substrat 91. Dans la variante de la figure 11 : -le plan de masse 36 est de type p et est disposé sous le transistor 6c. Le plan de masse 36 comporte une jonction semi conductrice s'étendant latéralement sous la tranchée SSTI 73 et au-delà. Cette jonction semi conductrice est utilisée pour appliquer une polarisation Gnds sur le plan de masse 36 ; -le plan de masse 37 est de type n et est disposé sous les transistors 6d et 6e. Le plan de masse 37 comporte une jonction semi-conductrice s'étendant latéralement sous les tranchées SSTI 75 et 76 et s'étendant en continu entre ces tranchées. Cette jonction semi conductrice est utilisée pour appliquer une polarisation V7 sur le plan de masse 37 ; -le plan de masse 39 est de type p et est disposé sous le transistor 6f. Le plan de masse 39 comporte une jonction semi conductrice s'étendant latéralement sous la tranchée SSTI 78 et au-delà. Cette jonction semi conductrice est utilisée pour appliquer la polarisation Gnds sur le plan de masse 39. Les plans de masse 36 et 39 permettent d'appliquer la polarisation Gnds sur le caisson 96. Cette variante propose ainsi d'utiliser des plans de masse à différents types de dopage pour la matrice 12. Dans la variante de la figure 12, le plan de masse 36 est de type p et est disposé sous les transistors 6c, 6d, 6e et 6f. Le plan de masse 36 comporte des jonctions semi conductrices s'étendant latéralement sous les tranchées SSTI 73 à 78 et au-delà. Ces jonctions semi conductrices sont utilisées pour appliquer une même polarisation Gnds sur le plan de masse 36. Le plan de masse 36 permet d'appliquer la polarisation Gnds sur le caisson 96. Les contacts pour la polarisation Gnds sont en pratique positionnés aux extrémités des colonnes de la matrice 12. Les contacts pour la polarisation Gnds sont isolés des transistors 6c, 6d, 6e et 6f respectivement par l'intermédiaire des tranchées SSTI 73, 75, 76 et 78. Dans la variante de la figure 13, le plan de masse 36 est de type n et est 5 disposé sous les transistors 6c, 6d, 6e et 6f. Le plan de masse 36 comporte des jonctions semi conductrices s'étendant latéralement en continu sous les tranchées SSTI 74 à 77. Ces jonctions semi conductrices sont utilisées pour appliquer une même polarisation V7 sur le plan de masse 36. Les contacts pour la polarisation V7 sont en pratique positionnés aux extrémités des colonnes de 10 la matrice 12. Les contacts pour la polarisation V7 sont isolés des transistors 6d et 6e respectivement par l'intermédiaire des tranchées SSTI 75 et 76. Un implant 31 à dopage de type p est utilisé pour appliquer la polarisation Gnds sur le caisson 96. L'implant 31 est isolé du transistor 6c par l'intermédiaire de la tranchée SSTI 73. 15 Les variantes du deuxième mode de réalisation présentent une densité d'intégration particulièrement élevée, du fait de l'absence d'anneau 84 de séparation entre la matrice 12 et la zone 11. Les variantes des figures 11 et 12 utilisent une polarisation identique pour 20 le plan de masse 36, le caisson 96 et le substrat 91. Dans la variante de la figure 11, la polarisation V7 du plan de masse 37 peut être choisie pour modifier la tension de seuil des transistors 6d et 6e. Dans la variante de la figure 13, une polarisation V7 différente de Gnds peut être appliquée sur le plan de masse 36, afin de modifier la tension de seuil 25 des transistors 6c, 6d, 6e et 6f. La figure 14 est une vue de dessus schématique d'un circuit intégré 1 selon un troisième mode de réalisation de l'invention. La figure 14 correspond à une vue en coupe au niveau de caissons, sous des tranchées d'isolation. Le 30 circuit intégré 1 comporte une matrice 12 de cellules de mémoire vive et un ensemble de circuits logiques répartis dans des zones 11, 13 et 14, accolées à la matrice 12. Les cellules sont par exemple des cellules de type SRAM de type 6T. Les zones 11, 13 et 14 incluent des circuits logiques périphériques de la matrice 12. La matrice 12 et les circuits logiques 11, 13 et 14 incluent des 35 transistors respectifs de type FDSOI. Les caractéristiques décrites par la suite sont communes à deux variantes du troisième mode de réalisation, illustrées en vue en coupe aux figures 15 et 16. La zone 11 inclut des transistors FDSOI 6a et 6b, ménagés dans des 40 colonnes respectives. La matrice 12 inclut des transistors FDSOI 6c, 6d, 6e et 6f, ménagés dans des colonnes respectives. Les transistors 6a, 6b, 6c, 6d, 6e et 6f présentent une structure similaire à celle détaillée en référence au premier mode de réalisation. Les couches semi-conductrices 5 des transistors 6a, 6b, 6c, 6d, 6e et 6f sont disposées sur une couche isolante enterrée 4 de type UTBOX, de structure similaire à celle détaillée en référence au premier mode de réalisation. La couche isolante 4 fournit une isolation électrique entre un substrat 91 et les couches semi-conductrices 5. Le substrat 91 présente typiquement un dopage de type p avec un niveau de dopage inférieur à 1016cm-3 et, de préférence, inférieur à 5*1 016cm-3. Des caissons semi-conducteurs 94 et 96 sont disposés respectivement sous la zone 11 et sous la matrice 12. Les caissons semi-conducteurs 94 et 96 sont disposés en dessous de la couche isolante 4, en contact avec le substrat 91. Les caissons semi-conducteurs 94 et 96 présentent un dopage de type n. Les caissons semi-conducteurs 94 et 96 s'étendent par exemple à une profondeur comprise entre 150nm et 350nm sous la couche isolante 4.
Des plans de masse 34 et 35 sont ménagés entre la couche isolante 4 et le caisson 94, sous les transistors 6a et 6b. Un plan de masse 36 est ménagé le entre la couche isolante 4 et le caisson 96 sous les transistors 6c, 6d, 6e et 6f. La surface supérieure des plans de masse 34 à 16 est en contact avec la couche isolante 4. Les plans de masse 34 à 36 s'étendent avantageusement 20 jusqu'à une profondeur comprise entre 10 et 60nm sous la couche isolante 4. Le plan de masse 34 est formé dans la partie supérieure du caisson 94 et présente donc un dopage de type n. Le plan de masse 35 présente un dopage de type p. Le dopage des plans de masse 34 à 36 est typiquement compris entre 5*1017 et 1018cm-3. Les caissons 94 et 96 présentent typiquement un dopage 25 compris entre 1016 et 1018. Le circuit intégré 1 comporte par ailleurs des tranchées d'isolation de différentes profondeurs. Le circuit intégré 1 comporte d'une part des tranchées SSTI 71 à 78. Le circuit intégré 1 comporte d'autre part des tranchées d'isolation DSTI 21 et 23. Les tranchées SSTI 71 à 78 s'étendent éventuellement à travers 30 la couche isolante 4, sans atteindre le fond des plans de masse 34 à 36. Les tranchées DSTI 21 et 23 s'étendent à travers la couche isolante 4, jusque dans les caissons 94 ou 96 le cas échéant. Pour isoler électriquement les transistors 6a, 6b, 6c, 6d, 6e et 6f : -le transistor 6a est disposé entre les tranchées 71 et 22 ; 35 -le transistor 6b est disposé entre les tranchées 22 et 72 ; -le transistor 6c est disposé entre les tranchées 73 et 74 ; -le transistor 6d est disposé entre les tranchées 74 et 75 ; -le transistor 6e est disposé entre les tranchées 76 et 77 ; -le transistor 6f est disposé entre les tranchées 77 et 78.
Les caissons 94 et 96 sont séparés par l'intermédiaire de la tranchée DSTI 23. La matrice 12 et la zone 11 sont également séparées par l'intermédiaire de la tranchée DSTI 23. Une polarisation V4 est appliquée sur le caisson 94, par l'intermédiaire du 5 plan de masse 34. Une polarisation V5 est appliquée sur le plan de masse 35. Une polarisation Gnds est appliquée sur le substrat 91. Le plan de masse 36 comporte des jonctions semi conductrices s'étendant latéralement en continu sous les tranchées SSTI 74 à 78. Ces jonctions semi conductrices sont utilisées pour appliquer une même polarisation 10 V7 sur le plan de masse 36. Les contacts pour la polarisation V7 sont en pratique positionnés aux extrémités des colonnes de la matrice 12. Les contacts pour la polarisation V7 sont isolés des transistors 6d et 6e respectivement par l'intermédiaire des tranchées SSTI 75 et 76. Un implant 31 à dopage de type n est utilisé pour appliquer la polarisation V6 sur le caisson 96. L'implant 31 est 15 isolé du transistor 6c par l'intermédiaire de la tranchée SSTI 73. Un anneau semi-conducteur non référencé à dopage de type p peut entourer la zone 11 et la matrice 12. Un tel anneau est polarisé à Gnds. Dans ce mode de réalisation, la densité d'intégration est également particulièrement élevée, du fait de l'absence d'anneau 84 de séparation entre la 20 matrice 12 et la zone 11. Dans la variante de la figure 15, la tranchée 22 est de type DSTI. Une tranchée 22 de type SSTI peut également être utilisée. Une telle tranchée 22 de type SSTI permet d'améliorer encore la densité d'intégration, une tranchée de 25 type DSTI occupant une moindre largeur sur le circuit intégré par rapport à une tranchée de type SSTI. Une tranchée 22 de type SSTI est également utilisable pour les variantes illustrées aux figures 4 à 7 et aux figures 11 à 13.

Claims (13)

  1. REVENDICATIONS1. Circuit intégré (9) comprenant : -une matrice (12) de cellules de mémoire vive incluant des premiers transistors de type FDSOI -un ensemble de circuits logiques (11) accolés à la périphérie de ladite matrice et incluant des deuxièmes transistors de type FDSOI ; -une couche isolante enterrée (4) de type UTBOX, disposée sous ladite matrice et sous l'ensemble des circuits logiques ; -un substrat semi-conducteur (91) présentant un premier type de dopage ; -des plans de masse semi-conducteurs (34, 35, 36, 37, 39) disposés sous la couche isolante enterrée et sous les premiers transistors (6c, 6d, 6e, 6f) de ladite matrice et sous les deuxièmes transistors (6a, 6b) dudit ensemble de circuits logiques ; -un premier caisson (96) présentant un deuxième type de dopage, séparant le substrat semi-conducteur et les plans de masse (36, 37, 39) disposés sous ladite matrice; -un deuxième caisson (94) présentant un troisième type de dopage, séparant le substrat semi-conducteur et les plans de masse (34, 35) disposés sous ledit ensemble de circuits logiques, le troisième type de dopage étant opposé au premier type ou au deuxième type ; -une première tranchée d'isolation (24) séparant ladite matrice dudit ensemble de circuits logiques et s'étendant jusque dans le premier caisson (96) ; -une deuxième tranchée d'isolation (73) disposée à la périphérie d'au moins un premier transistor (6c) des premiers transistors de ladite matrice (12), le plan de masse (36) disposé sous ce au moins un premier transistor comportant une jonction pour la polarisation de ce plan de masse s'étendant sous la deuxième tranchée d'isolation ; -une troisième tranchée d'isolation (72) disposée à la périphérie d'au moins un deuxième transistor (6b) des deuxièmes transistors dudit ensemble de circuits logiques (11), le plan de masse (35) disposé sous ce au moins un deuxième transistor comportant une jonction pour la polarisation de ce plan de masse s'étendant sous la troisième tranchée d'isolation.
  2. 2. Circuit intégré (9) selon la revendication 1, comprenant en outre un circuit de polarisation programmé pour appliquer des tensions de polarisation respectives différentes sur les premier et deuxième caissons.
  3. 3. Circuit intégré (9) selon la revendication 2, dans lequel le circuit de polarisation est programmé pour appliquer des tensions de polarisation respectives différentes sur un desdits plans de masse et sur un desditscaissons au-dessus duquel ce plan de masse est disposé, ce plan de masse et ce caisson présentant des types de dopage différents.
  4. 4. Circuit intégré (9) selon l'une quelconque des revendications précédentes, dans lequel lesdits premier et deuxième caissons (96, 94) ne sont pas séparés du substrat (91) par un caisson profondément enterré.
  5. 5. Circuit intégré (9) selon l'une quelconque des revendications précédentes, dans lequel lesdites deuxième et troisième tranchées d'isolation (73,72) ne s'étendent pas jusqu'au fond desdits plans de masse.
  6. 6. Circuit intégré (9) selon l'une quelconque des revendications précédentes, dans lequel ladite troisième tranchée d'isolation (24) ne s'étend pas jusqu'au substrat semi-conducteur.
  7. 7. Circuit intégré (9) selon l'une quelconque des revendications précédentes, dans lequel les deuxième et troisième types de dopage sont différents et dans lequel les premier et deuxième caissons sont accolés à la première tranchée d'isolation (23).
  8. 8. Circuit intégré (9) selon l'une quelconque des revendications 1 à 6, dans lequel les deuxième et troisième types de dopage sont identiques, et dans lequel les premier et deuxième caissons (96, 94) sont séparés par un anneau semi-conducteur (84) présentant le premier type de dopage et en contact avec le substrat.
  9. 9. Circuit intégré (9) selon l'une quelconque des revendications précédentes, dans lequel ladite couche isolante enterrée (4) présente une épaisseur comprise entre 10 et 50 nm.
  10. 10. Circuit intégré (9) selon l'une quelconque des revendications précédentes, dans lequel lesdits premier et deuxième caissons s'étendent sur une profondeur comprise entre 200 et 600nm sous la couche isolante enterrée (4).
  11. 11. Circuit intégré (9) selon l'une quelconque des revendications précédentes, dans lequel lesdits plans de masse s'étendent sur une profondeur comprise entre 20 et 150nm sous la couche isolante enterrée (4).
  12. 12. Circuit intégré (9) selon l'une quelconque des revendications précédentes, dans lequel ladite première tranchée s'étend sur une profondeur comprise entre 150 et 550nm sous la couche isolante enterrée (4).
  13. 13.Circuit intégré (9) selon l'une quelconque des revendications précédentes, dans lequel ledit ensemble de circuits logique (11) inclut une interface d'entrée/sortie de ladite matrice (12) ou un circuit de décodage d'accès aux cellules mémoire de ladite matrice (12).
FR1352578A 2013-03-22 2013-03-22 Circuit integre sur soi comprenant une matrice de cellules de memoire vive et un circuit peripherique accole Withdrawn FR3003690A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
FR1352578A FR3003690A1 (fr) 2013-03-22 2013-03-22 Circuit integre sur soi comprenant une matrice de cellules de memoire vive et un circuit peripherique accole

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR1352578A FR3003690A1 (fr) 2013-03-22 2013-03-22 Circuit integre sur soi comprenant une matrice de cellules de memoire vive et un circuit peripherique accole

Publications (1)

Publication Number Publication Date
FR3003690A1 true FR3003690A1 (fr) 2014-09-26

Family

ID=49378349

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1352578A Withdrawn FR3003690A1 (fr) 2013-03-22 2013-03-22 Circuit integre sur soi comprenant une matrice de cellules de memoire vive et un circuit peripherique accole

Country Status (1)

Country Link
FR (1) FR3003690A1 (fr)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4195905A1 (fr) * 2021-12-13 2023-06-14 Commissariat à l'énergie atomique et aux énergies alternatives Dispositif de pilotage de transistors et procédé de pilotage
EP4297548A1 (fr) * 2022-06-16 2023-12-27 STMicroelectronics Crolles 2 SAS Procede de fabrication de dispositifs electroniques

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070063284A1 (en) * 2005-08-01 2007-03-22 Renesas Technology Corp. Semiconductor device and semiconductor integrated circuit using the same
US20090003105A1 (en) * 2007-06-26 2009-01-01 Kiyoo Itoh Semiconductor device
US20100200919A1 (en) * 2009-02-06 2010-08-12 Sony Corporation Semiconductor device
WO2012160071A1 (fr) * 2011-05-24 2012-11-29 Commissariat à l'énergie atomique et aux énergies alternatives Circuit integre realise en soi comprenant des cellules adjacentes de differents types

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070063284A1 (en) * 2005-08-01 2007-03-22 Renesas Technology Corp. Semiconductor device and semiconductor integrated circuit using the same
US20090003105A1 (en) * 2007-06-26 2009-01-01 Kiyoo Itoh Semiconductor device
US20100200919A1 (en) * 2009-02-06 2010-08-12 Sony Corporation Semiconductor device
WO2012160071A1 (fr) * 2011-05-24 2012-11-29 Commissariat à l'énergie atomique et aux énergies alternatives Circuit integre realise en soi comprenant des cellules adjacentes de differents types

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
GRENOUILLET L ET AL: "UTBB FDSOI transistors with dual STI for a multi-V t strategy at 20nm node and below", ELECTRON DEVICES MEETING (IEDM), 2012 IEEE INTERNATIONAL, IEEE, 10 December 2012 (2012-12-10), pages 3.6.1 - 3.6.4, XP032341666, ISBN: 978-1-4673-4872-0, DOI: 10.1109/IEDM.2012.6478974 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4195905A1 (fr) * 2021-12-13 2023-06-14 Commissariat à l'énergie atomique et aux énergies alternatives Dispositif de pilotage de transistors et procédé de pilotage
FR3130449A1 (fr) * 2021-12-13 2023-06-16 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif de pilotage de transistors et procédé de pilotage
EP4297548A1 (fr) * 2022-06-16 2023-12-27 STMicroelectronics Crolles 2 SAS Procede de fabrication de dispositifs electroniques

Similar Documents

Publication Publication Date Title
US8299562B2 (en) Isolation structure and device structure including the same
TWI536503B (zh) 半導體裝置及靜態隨機存取記憶胞內電晶體之形成方法
US8526220B2 (en) Complementary SOI lateral bipolar for SRAM in a low-voltage CMOS platform
EP2415079B1 (fr) Circuit integre realise en soi presentant des transistors a tensions de seuil distinctes
KR101892862B1 (ko) 메모리 장치 및 그 제조 방법
EP2750180B1 (fr) Circuit intégré comprenant une cellule d'arbre d'horloge
FR2953641A1 (fr) Circuit de transistors homogenes sur seoi avec grille de controle arriere enterree sous la couche isolante
EP2685500A1 (fr) Circuit integré sur soi comprenant un thyristor (scr) de protection contre des décharges électrostatiques
KR20120123584A (ko) 사이리스터-기반의 메모리 셀들, 이를 포함하는 장치들 및 시스템들 및 이를 형성하는 방법들
JP2005217379A (ja) 半導体メモリ装置及びその製造方法
FR3005203A1 (fr) Circuit integre sur soi comprenant un transistor de protection contre des decharges electrostatiques
EP2573808A1 (fr) Circuit integré en technologie FDSOI avec partage de caisson et moyens de polarisation des plans de masse de dopage opposés présents dans un même caisson
FR2955203A1 (fr) Cellule memoire dont le canal traverse une couche dielectrique enterree
US20180197868A1 (en) Semiconductor device and manufacturing method thereof
FR2993405A1 (fr) Circuit integre sur soi comprenant un transistor de protection sous-jacent
FR2993403A1 (fr) Circuit integre sur soi comprenant un triac de protection contre des decharges electrostatiques
EP2835825A1 (fr) Circuit integre sur soi muni d'un dispositif de protection contre les decharges electrostatiques
US9559104B2 (en) Mask read-only memory array, memory device, and fabrication method thereof
EP2750179B1 (fr) Circuit intégré comprenant une cellule d'arbre d'horloge
FR2981503A1 (fr) Transistor mos non sujet a l'effet hump
EP2685502A1 (fr) Circuit integre sur soi comprenant un transistor bipolaire a tranchees d'isolation de profondeurs distinctes
EP2757590B1 (fr) Transistor à grille et à plan de masse couplés
FR2993401A1 (fr) Transistor mos sur soi protege contre des surtensions
FR3003690A1 (fr) Circuit integre sur soi comprenant une matrice de cellules de memoire vive et un circuit peripherique accole
WO2014057112A1 (fr) Circuit integre comportant des transistors avec des tensions de seuil differentes

Legal Events

Date Code Title Description
ST Notification of lapse

Effective date: 20151130