FR3005203A1 - Circuit integre sur soi comprenant un transistor de protection contre des decharges electrostatiques - Google Patents
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Abstract
L'invention concerne un circuit intégré (9), comprenant : -des premier et deuxième composants électroniques (1, 2) ; -une couche isolante enterrée (92) de type UTBOX ; -des premier et deuxième plans de masse (11, 21) à l'aplomb des premier et deuxième composants électroniques ; -des premier et deuxième caissons (12, 22) en contact; -des première et deuxième électrodes (14, 24) de polarisation en contact avec les premier et deuxième caissons et avec les premier et deuxième plans de masse; -une troisième électrode (17) en contact avec le premier caisson; -une première tranchée d'isolation (62) séparant les première et troisième électrodes et s'étendant au travers de la couche isolante enterrée (92) jusque dans le premier caisson ; -une deuxième tranchée d'isolation (13) isolant la première électrode du premier composant, et ne s'étendant pas jusqu'à l'interface entre le premier plan de masse et le premier caisson.
Description
CIRCUIT INTEGRE SUR SOI COMPRENANT UN TRANSISTOR DE PROTECTION CONTRE DES DECHARGES ELECTROSTATIQUES L'invention concerne les circuits intégrés, et en particulier les circuits intégrés réalisés sur un substrat de type silicium sur isolant (SOI). La technologie SOI consiste à séparer une fine couche de silicium (quelques nanomètres) sur un substrat en silicium par une couche d'isolant relativement épaisse (quelques dizaines de nanomètres en règle générale). Les circuits intégrés réalisés en technologie SOI présentent un certain nombre d'avantages. De tels circuits présentent généralement une plus faible consommation électrique pour des performances équivalentes. De tels circuits induisent également des capacités parasites plus faibles, qui permettent d'améliorer la vitesse de commutation. De plus, le phénomène de déclenchement parasite (« latchup » en langue anglaise) rencontré par les transistors MOS en technologie Bulk peut être évité. De tels circuits s'avèrent donc particulièrement adaptés pour des applications de type SoC ou MEMS. On constate également que les circuits intégrés SOI sont moins sensibles aux effets des radiations ionisantes et s'avèrent ainsi plus fiables dans des applications où de telles radiations peuvent induire des problèmes de fonctionnement, notamment dans des applications spatiales. Les circuits intégrés SOI peuvent notamment comprendre des mémoires vives de type SRAM ou des portes logiques. La réduction de la consommation statique de portes logiques tout en augmentant leur vitesse de basculement fait l'objet de nombreuses recherches.
Certains circuits intégrés en cours de développement intègrent à la fois des portes logiques à faible consommation et des portes logiques à vitesse de basculement élevée. Pour générer ces deux types de portes logiques sur un même circuit intégré, on rabaisse la tension de seuil de certains transistors des portes logiques à accès rapide, et on augmente la tension seuil d'autres transistors des portes logiques à faible consommation. En technologie Bulk, la modulation du niveau de tension de seuil de transistors de même type est effectuée en différenciant le niveau de dopage de leur canal. Cependant, en technologie FDS01 (pour « Fully Depleted Silicium On Insulator » en langue anglaise, désignant du silicium totalement déserté sur isolant), le dopage du canal est quasiment nul (1015 cm-3). Ainsi, le niveau de dopage du canal des transistors ne peut donc pas présenter de variations importantes, ce qui empêche de différencier les tensions de seuil par ce biais. Une solution proposée dans certaines études pour réaliser des transistors de même type à tensions de seuil distinctes est d'intégrer différents matériaux de grille pour ces transistors. Cependant, la réalisation pratique d'un tel circuit intégré s'avère techniquement délicate et économiquement prohibitive. ICG10807 FR Depot Texte.doc Afin de disposer de tensions de seuil distinctes pour différents transistors en technologie FDSOI, il est également connu d'utiliser un plan de masse polarisé disposé entre une couche d'oxyde isolante mince et le substrat de silicium. En jouant sur le dopage des plans de masse et sur leur polarisation, on 5 peut définir une gamme de tensions de seuil pour les différents transistors. On pourra ainsi disposer de transistors à faible tension de seuil dits LVT (typiquement 400mV), de transistors à haute tension de seuil dits HVT (typiquement 550mV) et de transistors à tension de seuil moyenne dits SVT (typiquement 450mV). Pour permettre le fonctionnement des différents 10 transistors, il est nécessaire de les isoler électriquement les uns des autres. Par conséquent, les transistors sont généralement entourés par des tranchées d'isolation (désignées par l'acronyme STI pour « Shallow Trench Isolation » en langue anglaise) qui s'étendent jusqu'aux caissons. De façon connue, de tels circuits intégrés incluent également des 15 dispositifs de protection contre des décharges électrostatiques (ESD, pour « Electrostatic Discharge » en langue anglaise) accidentelles et pouvant détériorer ces transistors. Parmi les dispositifs ESD connus, il est possible d'utiliser des SCR (pour semiconductor controlled rectifier en langue anglaise) afin de disposer d'une grande densité de courant de décharge et de disposer 20 d'un bon contrôle de la commande de commutation. De tels SCR présentent cependant des inconvénients. Un SCR présente en effet : -une vitesse de commutation relativement lente avant de conduire le courant de décharge, ce qui aboutit à une amplitude de surtension transitoire 25 relativement importante ; et -une certaine sensibilité aux commutations parasites, en particulier s'il y a injection de courant à proximité du dispositif. L'invention vise à résoudre un ou plusieurs de ces inconvénients ou à obtenir un compris optimal entre la vitesse de commutation, l'amplitude de la 30 surtension transitoire et la sensibilité aux commutations parasites. L'invention vise à obtenir un tel résultat sans altérer excessivement la densité d'intégration. L'invention porte ainsi sur un circuit intégré, comprenant un transistor bipolaire de protection contre les décharges électrostatiques incluant : -un premier élément semi-conducteur présentant un premier type de 35 dopage, -une première zone implantée présentant le premier type de dopage, disposée sur le premier élément semi-conducteur pour former une base du transistor bipolaire avec le premier élément semi-conducteur ; -une deuxième zone implantée pour former un émetteur du transistor 40 bipolaire, disposée sur le premier élément semi-conducteur et présentant un deuxième type de dopage opposé au premier type de dopage ; ICG10807 FR Depot Texte.doc -un caisson présentant le deuxième type de dopage, disposé sous les première et deuxième zones implantées et en contact avec une face inférieure du premier élément semi-conducteur ; -une troisième zone implantée présentant le deuxième type de dopage, disposée sur ledit caisson pour former le collecteur du transistor bipolaire avec ledit caisson ; -une première tranchée d'isolation séparant les première et deuxième zones implantées et s'étendant dans le premier élément semi-conducteur sans atteindre le fond de cet élément ; -une deuxième tranchée d'isolation entourant le transistor bipolaire et s'étendant jusqu'en dessous du premier élément semi-conducteur. Selon une variante, la première zone implantée est séparée dudit caisson par une épaisseur du premier élément semi-conducteur comprise entre 20 et 150 nm Selon encore une variante, ledit caisson est en contact avec l'intégralité de la face inférieure dudit premier élément semi-conducteur. Selon une autre variante, le circuit intégré est disposé sur et dans un substrat à dopage de type p, ledit caisson étant disposé dans un caisson profondément enterré à dopage de type n, et dans lequel le premier type de 20 dopage est de type n. Selon encore une autre variante, lesdites première et deuxième zones implantées s'étendent dans ledit premier élément semi-conducteur à une profondeur supérieure à la profondeur de la première tranchée d'isolation. Selon une variante, ladite première tranchée d'isolation s'étend sur une 25 profondeur comprise entre 5 et 50nm dans ledit premier élément semiconducteur. Selon encore une autre variante, le circuit intégré comprend en outre : -des premier et deuxième composants électroniques ; -une couche isolante enterrée de type UTBOX, disposée sous et à l'aplomb 30 des composants électroniques, ladite couche isolante enterrée étant traversée par lesdites première à troisième zones implantées ; -des premier et deuxième plans de masse disposés à l'aplomb respectivement des premier et deuxième composants électroniques sous la couche isolante enterrée, ledit premier élément semi-conducteur formant 35 ledit premier plan de masse, une partie supérieure dudit caisson formant ledit deuxième plan de masse, la deuxième zone implantée étant adaptée pour être connectée à une première tension de polarisation, la troisième zone implantée étant adaptée à être connectée à une deuxième tension de polarisation différente de la première tension. 40 Selon une variante, le circuit intégré comprend en outre une quatrième zone implantée disposée dans la partie supérieure dudit caisson, une troisième ICG10807 FR Depot Texte.doc tranchée d'isolation séparant lesdites troisième et quatrième zones implantées et s'étendant jusqu'à la même profondeur que la première tranchée d'isolation. Selon une autre variante, lesdites première et deuxième zones implantées sont disposées de part et d'autre dudit premier transistor.
Selon encore une variante, ladite deuxième zone implantée est disposée entre les première et troisième zones implantées. Selon encore une autre variante, lesdites deuxième et troisième zones implantées sont séparées par des quatrième et cinquième tranchées d'isolation, et par une cinquième zone implantée disposée entre les quatrième et cinquième 10 tranchées d'isolation. Selon une variante, le circuit intégré comprend en outre : -des premier, deuxième, troisième et quatrième composants électroniques ; -une couche isolante enterrée de type UTBOX, disposée sous et à l'aplomb des composants électroniques, ladite couche isolante enterrée étant 15 traversée par lesdits premier à troisième zones implantées ; -un premier plan de masse disposé à l'aplomb des premier et troisième composants électroniques sous la couche isolante enterrée, ledit premier élément semi-conducteur formant ledit premier plan de masse, un deuxième élément semi-conducteur formant ledit deuxième plan de masse et 20 présentant un dopage du premier type ; -la troisième zone implantée étant en contact avec une partie supérieure dudit caisson, la partie supérieure du caisson séparant lesdits premier et deuxième plans de masse ; -une sixième zone implantée présentant le premier type de dopage, 25 disposée sur le deuxième élément semi-conducteur au niveau du deuxième composant électronique ; -une septième zone implantée présentant le deuxième type de dopage, disposée sur le deuxième élément semi-conducteur au niveau du troisième composant électronique, la deuxième zone implantée étant ménagée au 30 niveau du premier composant électronique et la première zone implantée étant disposée au niveau du deuxième composant électronique. D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement 35 limitatif, en référence aux dessins annexés, dans lesquels : -la figure 1 est une vue de dessus schématique d'une portion de circuit intégré selon une première variante d'un premier mode de réalisation de l'invention ; -la figure 2 illustre une vue en coupe transversale du circuit intégré de la 40 figure 1 ; ICG10807 FR Depot Texte.doc -la figure 3 est un schéma électrique équivalent de la protection contre les décharges électrostatiques du circuit ; -la figure 4 est un diagramme tension/courant de décharge durant une décharge respectivement pour le circuit de la figure 1 et pour un autre circuit pris 5 comme référence ; -la figure 5 est un diagramme tension/courant de commande durant une décharge respectivement pour le circuit de la figure 1 et pour un autre circuit pris comme référence ; -la figure 6 est un diagramme illustrant la tension de commande en 10 fonction du temps durant une décharge respectivement pour le circuit de la figure 1 et pour un autre circuit pris comme référence ; -la figure 7 est une vue en coupe transversale d'une portion de circuit intégré selon une deuxième variante du premier mode de réalisation de l'invention ; 15 -la figure 8 est une vue en coupe transversale d'une portion de circuit intégré selon une troisième variante du premier mode de réalisation de l'invention ; -la figure 9 est une vue en coupe transversale d'une portion de circuit intégré selon une quatrième variante du premier mode de réalisation de 20 l'invention ; -la figure 10 est un schéma électrique d'un exemple d'application du circuit intégré de la figure 1 ; -la figure 11 est un schéma électrique d'un autre exemple d'application du circuit intégré de la figure 1 ; 25 -la figure 12 est une vue de dessus schématique d'une portion de circuit intégré selon une première variante d'un deuxième mode de réalisation de l'invention ; -la figure 13 illustre une vue en coupe transversale du circuit intégré de la figure 12 ; 30 -la figure 14 est une vue en coupe transversale d'une portion de circuit intégré selon une deuxième variante du deuxième mode de réalisation de l'invention ; -la figure 15 est une vue en coupe transversale d'une portion de circuit intégré selon une troisième variante du deuxième mode de réalisation de 35 l'invention ; -la figure 16 est une vue en coupe transversale d'une portion de circuit intégré selon une quatrième variante du deuxième mode de réalisation de l'invention ; -la figure 17 est une vue de dessus schématique d'une portion de circuit 40 intégré selon une première variante d'un troisième mode de réalisation de l'invention ; ICG10807 FR Depot Texte.doc -la figure 18 illustre une vue en coupe transversale du circuit intégré de la figure 17; -la figure 19 est un schéma électrique équivalent d'un dispositif de protection formé ; -la figure 20 est une vue de dessus schématique d'une portion de circuit intégré selon une deuxième variante du troisième mode de réalisation de l'invention ; -la figure 21 illustre une vue en coupe transversale du circuit intégré de la figure 19 ; -les figures 22 et 23 sont des schémas électriques équivalents d'exemples d'utilisation de circuits selon le troisième mode de réalisation. La figure 1 est une vue de dessus schématique d'une portion d'un circuit intégré 9 fabriqué sur SOI, selon une première variante d'un premier mode de réalisation. La figure 2 est une vue en coupe transversale de ce circuit intégré 9 selon le plan A-A. Le circuit intégré 9 comporte ici une cellule comprenant des composants électroniques 1 et 2. Les composants électroniques 1 et 2 sont réalisés dans une couche d'un matériau semi-conducteur, dite couche active, formée sur une couche isolante 92, cette couche isolante 92 étant formée à l'aplomb d'un substrat semi-conducteur 91 à dopage de type p. Les composants électroniques 1 et 2 sont ici des transistors à effet de champ de type FDSOI. Les composants 1 et 2 peuvent également être des FED (pour « Field Effect Diode » en langue anglaise), des FER (pour « Field Effect Resistance » en langue anglaise), des capacités ou des Z2-FET.
Les transistors 1 et 2 sont par exemple respectivement des transistors pMOS et nMOS. Les transistors sont généralement alignés dans une rangée de cellules incluant chacune un transistor nMOS et un transistor pM0S. Les transistors nMOS des différentes cellules sont alors alignés. Les transistors 1 et 2 comportent une source, un drain et un canal, et un empilement de grille réalisé à l'aplomb du canal. La source, le drain et le canal des transistors 1 et 2 sont ménagés respectivement dans des couches actives semi-conductrices 15 et 25 illustrées schématiquement. Les transistors 1 et 2 comportent des empilements de grille respectifs 16 et 26 disposés respectivement sur les couches actives semi-conductrices 15 et 25, à l'aplomb du canal. Pour simplifier les dessins, la structure détaillée des couches actives n'y est pas représentée. Les transistors de la couche active peuvent comporter un canal en matériau semi-conducteur faiblement dopé, avec une concentration de dopants sensiblement égale à la concentration de dopants du substrat 91. Les transistors 1 et 2 comportent également des électrodes de source et de drain respectives, non illustrées. ICG10807 FR Depot Texte.doc Des plans de masse 11 et 21 semi-conducteurs sont formés respectivement à l'aplomb des transistors 1 et 2, sous la couche isolante enterrée 92. Le dopage du plan de masse 11 est de type n, celui du plan de masse 21 est de type p.
Les plans de masse 11 et 21 sont polarisés respectivement par des zones implantées 17 et 27 semi-conductrices. Les zones implantées 17 et 27 présentent des dopages respectifs de type n et p (et de préférence des dopages N+, P+ respectivement). La polarisation des plans de masse 11 et 21 peut être effectuée par l'intermédiaire d'un circuit de polarisation non représenté ici. Les zones implantées 17 et 27 sont coplanaires aux plans de masse 11 et 21. Par coplanaire, on entend que l'on peut définir un plan parallèle à la couche 92 et traversant les zones concernées. Les zones implantées 17 et 27 permettent ainsi à la fois de polariser les plans de masse 11 et 21, et de former des gâchettes de commande pour un 15 dispositif de protection contre les décharges électrostatiques. Des zones implantées 14 et 24 semi-conducteurs sont ménagées respectivement dans les plans de masse 11 et 21. Les zones implantées 14 et 24 présentent des dopages respectifs de type p et n (et de préférence des dopages P+, N+ respectivement). Les zones implantées 14 et 24 sont 20 coplanaires aux plans de masse 11 et 21 et aux zones implantées 17 et 27. Les zones implantées 14 et 24 serviront respectivement d'anode et de cathode à la protection contre les décharges électrostatiques. Des contacts métalliques peuvent être déposés après siliciuration directement sur chacune des zones implantées 14, 17, 24, 27, 18 afin de 25 permettre une connexion électrique de chacun d'eux. Avantageusement, les zones implantées 14, 17, 24, 27, 18 présentent chacune une concentration de dopants au moins cinquante fois, ou cent fois supérieure à la concentration de dopants du caisson 94. Par exemple, les zones implantées 14, 17, 24, 27, 18 présentent des concentrations de dopants avantageusement supérieures ou 30 égales à 5*1 018cm-3 et, de préférence, comprises entre 1019cm-3 et 1021cm-3. Ces concentrations de dopants sont par exemple sensiblement égales aux concentrations de dopants de la source ou du drain des transistors 1 et 2. Le transistor 1 est ici disposé entre le transistor 2 et les zones implantées 14 et 17. De façon similaire, le transistor 2 est ici disposé entre le transistor 1 et 35 les zones implantées 24 et 27. Le caisson 94 s'étend latéralement sous les zones implantées 14,17 et 24, 27. Un caisson semi-conducteur 94 est formé à l'aplomb et en contact avec les plans de masse 11 et 21. Le dopage du caisson 94 est de type p. Le caisson 40 94 est avantageusement ménagé dans un caisson profondément enterré 93 de type n. Le caisson profondément enterré 93 forme une séparation entre le ICG10807 FR Depot Texte.doc caisson 94 et le substrat 91 à dopage de type p. Une zone implantée de polarisation 18 (présentant ici un dopage de type N+ et coplanaire avec les plans de masse 11 et 21 et les zones implantées 14 et 24) est ménagée dans la partie supérieure du caisson 93 afin d'appliquer un niveau de tension E5 sur le caisson 93. Un contact de polarisation non illustré peut être prévu pour polariser le substrat 91 par exemple à une tension de masse Gnd. La couche isolante enterrée 92, de façon connue en soi, isole électriquement les transistors 1 et 2 de leur plan de masse, des caissons, et du substrat 91. La couche isolante enterrée 92 formée à l'aplomb des transistors est ici de type UTBOX (« Ultra-Thin Buried Oxide Layer » en langue anglaise). Ainsi, le contrôle de la polarisation des plans de masse 11 et 21 (aussi appelés grilles arrière, ou back gates' en langue anglaise) permet de moduler les tensions de seuil respectives des transistors 1 et 2. La couche isolante 92 présente par exemple une épaisseur inférieure ou égale à 60nm, inférieure ou égale à 50nm, voir inférieure ou égale à 20nm. La couche isolante 92 peut être réalisée de façon connue en soi en oxyde de silicium. Ici, le circuit 9 comprend des tranchées d'isolation profondes 64, 65 et 67 s'étendant à travers la couche d'isolation 92, avantageusement jusqu'à une même profondeur correspondant à la profondeur du caisson 94, sans atteindre la profondeur du fond du caisson 94. Le caisson 94 peut présenter des concentrations de dopants comprises entre 1016cm-3 et 1018cm-3. Les plans de masse 11 et 21 peuvent présenter des concentrations de dopants comprises entre 1018cm-3 et 1019cm-3. Le caisson 94 peut s'étendre jusqu'à une profondeur inférieure à 1pm et, de préférence, inférieure ou égale à 700nm. Le circuit 9 comprend d'autre part des tranchées d'isolation 61, 13, 23, 63 et 62 s'étendant à travers la couche d'isolation 92, avantageusement jusqu'à une même profondeur, correspondant à la profondeur des plans de masse 11 et 21, sans atteindre la profondeur du caisson 94.
Les tranchées d'isolation 61 et 13 sont ménagées à la périphérie du transistor 1. Les tranchées d'isolation 61 et 23 sont ménagées à la périphérie du transistor 2. Les tranchées d'isolation 61 et 13 s'étendent en profondeur au travers de la couche isolante 92, jusque dans le plan de masse 11. Les tranchées d'isolation 61 et 13 n'atteignent pas le caisson 94. Les tranchées d'isolation 61 et 23 s'étendent en profondeur au travers de la couche isolante 92, jusque dans le plan de masse 21. Les tranchées d'isolation 61 et 23 n'atteignent pas le caisson 94. Ainsi, les plans de masse 11 et 21 sont en contact sous la tranchée 61. La zone implantée 14 est ménagée entre les tranchées 13 et 63. La zone implantée 24 est ménagée entre les tranchées 23 et 63. La zone implantée 17 est ménagée entre les tranchées d'isolation 63 et 65. La zone implantée 27 est ménagée entre les tranchées d'isolation 62 et 64. ICG10807 FR Depot Texte.doc La zone implantée 18 est ménagée entre les tranchées d'isolation 65 et 67. Les tranchées d'isolation profondes 65 et 67 sont ici ménagées pour isoler électriquement la zone implantée 18 du caisson 94 et du plan de masse 11. Le plan de masse 11 assure ici une séparation entre les zones implantées 14 et 17 à l'aplomb de la tranchée d'isolation 63. Le plan de masse 21 assure ici une séparation entre les zones implantées 24 et 27 à l'aplomb de la tranchée d'isolation 62. Le plan de masse 11 assure ici une séparation entre le caisson 94 et les zones implantées 14 et 17. Le plan de masse 21 assure ici une séparation entre le caisson 94 et les zones implantées 24 et 27.
La tranchée d'isolation 63 assure une isolation électrique entre les zones implantées 14 et 17. La tranchée d'isolation 62 assure une isolation électrique entre les zones implantées 24 et 27. Les tranchées d'isolation 13 et 23 permettent d'améliorer l'isolation entre 15 les transistors 1 et 2 et leurs zones implantées 14 et 24 tout en rendant possible la polarisation des plans de masse 11 et 21. Les zones implantées 14, 24, 17 et 27 sont ici ménagées latéralement par rapport aux transistors 1 et 2. La zone implantée 14 est polarisée à un 20 premier niveau de tension El, la zone implantée 24 est polarisée à un deuxième niveau de tension E2, la zone implantée 17 est polarisée à un troisième niveau de tension E3 et la zone implantée 27 est polarisée à un quatrième niveau de tension E4. Un dispositif de protection contre les décharges électrostatiques est 25 inclus dans le circuit intégré 9, à l'aplomb des transistors 1 et 2. La protection contre les décharges électrostatiques vise à assurer une protection contre les décharges entre les niveaux de tension El et E2. La figure 3 est un schéma électrique du dispositif de protection, du type 30 SCR (pour semiconductor controlled rectifier en langue anglaise). Des transistors bipolaires B1 et B2 sont formés. Le transistor bipolaire B1 est un transistor pnp et le transistor B2 est un transistor npn. Pour le transistor B1 : 35 -l'émetteur est formé par la zone implantée 14, et est au potentiel El ; -la base est formée par le plan de masse 11, et est au potentiel E3 ; -le collecteur est formé par le caisson 94 et le plan de masse 21, et est au potentiel E4. Pour le transistor B2 : 40 -l'émetteur est formé par la zone implantée 24, et est au potentiel E2; ICG10807 FR Depot Texte.doc -la base est formée par le caisson 94 et le plan de masse 21, et est au potentiel E4; -le collecteur est formé par le plan de masse 11, et est au potentiel E3. Un thyristor ayant potentiellement une double commande est ainsi formé, 5 entre les potentiels El et E2, les signaux E3 et E4 pouvant être appliqués sur les deux commandes de ce thyristor. Les diagrammes des figures 4 à 6 comparent des performances respectives d'un circuit intégré selon le premier mode de réalisation de 10 l'invention et selon un circuit intégré de référence décrit en référence à la figure 2 du document FR1256802. La figure 4 est un diagramme tension/courant durant une décharge en mode bloqué (sans utilisation de la gâchette de commande). La courbe en trait plein correspond à un circuit intégré selon le premier mode de réalisation, avec 15 des tranchées d'isolation 13, 23, 62, 63 et 61 s'étendant de 0 nm sous la couche isolante 92. La courbe en trait discontinu correspond à un circuit intégré selon le premier mode de réalisation, avec des tranchées d'isolation 13, 23, 62, 63 et 61 s'étendant de 20 nm sous la couche isolante 92 (c'est-à-dire de 20 nm sous l'interface entre la couche isolante 92 et les plans de masse 11 et 21). La 20 courbe en pointillés correspond au circuit intégré de référence. La figure 5 est un diagramme tension/courant durant une décharge utilisant la commande E3 de déclenchement. La figure 6 est un diagramme illustrant la tension de commande en fonction du temps durant une décharge. Les courbes en trait plein correspondent à des tranchées d'isolation 13, 23, 62, 25 63 et 61 s'étendant de 20 nm sous la couche isolante 92. On constate que le thyristor ainsi formé sous les transistors 1 et 2 présente une durée de commutation et une amplitude de surtension très considérablement réduites par rapport au circuit de référence. Du fait d'une résistance de conduction également très réduite, le thyristor ainsi formé 30 présente une dissipation de puissance de décharge très élevée. Un tel thyristor permet en outre de conserver de bonnes performances d'isolation pour des applications numériques, pour lesquelles les tensions d'alimentation Vdd sont typiquement inférieures à 1,8V. 35 Dans le mode de réalisation illustré à la figure 1, le caisson profondément enterré 93 et le semi-conducteur de type N sous la zone implantée 18 forment un anneau de garde efficace pour protéger le thyristor d'un déclenchement intempestif. En effet, les électrons du substrat sont collectés par le caisson 93 qui est indépendant de la base des transistors bipolaires B1 et B2 formés. Le 40 caisson 93 permet également d'éviter un courant de fuite du caisson 94 vers le substrat 91 en fonctionnement normal. ICG10807 FR Depot Texte.doc La figure 7 est une vue en coupe transversale d'un circuit intégré 9 selon une deuxième variante du premier mode de réalisation de l'invention. Par rapport à la variante des figures 1 et 2 : -les profondeurs des différentes tranchées d'isolation sont identiques ; -les dopages des différents zones implantées, plans de masse et caissons sont identiques. Cette deuxième variante diffère de la première variante par les positions relatives des zones implantées 14 et 24, des tranchées d'isolation 13 et 23 et des transistors 1 et 2. Les zones implantées 14 et 17 sont ainsi ménagées de part et d'autre du transistor 1. Les tranchées d'isolation 13 et 63 sont ménagées à la périphérie du transistor 1. Les zones implantées 24 et 27 sont ainsi ménagées de part et d'autre du transistor 2. Les tranchées d'isolation 23 et 62 sont ménagées à la périphérie du transistor 2. La tranchée d'isolation est ménagée entre les zones implantées 14 et 24. Du fait de la distance plus réduite entre les zones implantées 14 et 24, ce mode de réalisation présente une efficacité de protection accrue face aux décharges électrostatiques.
La figure 8 est une vue en coupe transversale d'un circuit intégré 9 selon une troisième variante du premier mode de réalisation de l'invention. Par rapport à la variante de la figure 7, la tranchée d'isolation 61 est remplacée par une tranchée d'isolation profonde. La tranchée d'isolation 61 présente ici sensiblement la même profondeur que les tranchées d'isolation 62, 63, 65 et 67.
Une telle tranchée d'isolation 61 permet de réduire la sensibilité du circuit 9 aux déclenchements intempestifs et permet une plus grande tenue d'isolation à haute tension (typiquement supérieure à1 .8V). La figure 9 est une vue en coupe transversale d'un circuit intégré 9 selon 30 une quatrième variante du premier mode de réalisation. Le circuit 9 présente sensiblement la structure du circuit de la figure 7, aux différences suivantes près : -le caisson 93 présente un dopage de type P ; -le caisson 94 présente un dopage de type N. 35 La figure 10 est un schéma électrique d'un exemple de mise en oeuvre d'un circuit intégré selon l'invention. Le transistor nMOS 1 est ici un circuit devant être protégé par les transistors B1 et B2. La source du transistor 1 est connectée à un potentiel d'alimentation Vdd du circuit intégré 9. Le drain du 40 transistor 1 est connecté à un potentiel d'un signal Sgn. Le plan de masse 11 du transistor nMOS 1 est connecté à la base du transistor B2. ICG10807 FR Depot Texte.doc Les transistors B1 et B2 assurent ici une protection locale du transistor nMOS 1 contre des décharges électrostatiques entre le potentiel d'alimentation Vdd et le signal Sgn. Vdd est ainsi appliqué comme potentiel El , Sgn est appliqué comme potentiel E2. Une résistance R1 est ménagée entre le collecteur de B1 /la base de B2 et le potentiel Sgn. Une résistance R2 est ménagée entre la base de Bi/le collecteur de B2 et le potentiel Vdd. Le transistor nMOS 2 est ici un circuit de commande du thyristor formé par les transistors B1 et B2. Le transistor 2 a sa source connectée au potentiel Sgn, son drain connecté au collecteur de B2, et son plan de masse 21 connecté au potentiel Sgn. Une résistance R3 est formée entre la grille du transistor 2 et le potentiel Sgn. Lors d'une décharge électrostatique entre les potentiels Vdd et Sgn, le thyristor formé des transistors B1 et B2 est rendu passant par l'intermédiaire du transistor 2. Une décharge électrostatique entre les potentiels Vdd et Sgn est ici 15 court-circuitée par le thyristor formé, ce qui protège le transistor 1. Le circuit intégré 9 peut en outre avantageusement inclure un circuit de déclenchement additionnel 3. Le circuit de déclenchement additionnel 3 illustré inclut une capacité et une diode zener connectées en parallèle, entre la grille du transistor 2 et le potentiel Vdd. 20 Les valeurs des résistances R1 et R2 peuvent être des résistances caisson, définies de façon appropriée, en adaptant par exemple la profondeur des tranchées d'isolation. Le niveau des tensions de maintien des signaux de commande du thyristor formé peut être défini en jouant sur la distance séparant les zones implantées 17 et 24. La valeur de résistance R3 pourra être définie 25 par un élément additionnel. Le plan de masse 11 dopé N forme une commande du thyristor. Ce plan de masse peut donc être connecté à un potentiel haut en fonctionnement normal (ou à un potentiel d'un signal). Le plan de masse 21 dopé P forme également une commande du thyristor. Ce plan de masse peut donc être 30 connecté à un potentiel bas en fonctionnement normal (ou à un potentiel d'un signal). La figure 11 est un schéma électrique d'un autre exemple d'application d'un circuit intégré selon l'invention. Dans ce mode de réalisation, les transistors 35 1 et 2 sont destinés à commander les transistors B1 et B2 formés, pour assurer une protection centralisée pour d'autres composants, entre les potentiels El et E2. Le transistor 2 reprend la configuration détaillée en référence à la figure 3. Dans ce mode de réalisation, le transistor 1 ou le transistor 2 peuvent appliquer une commande rendant le thyristor formé passant. Le schéma électrique illustre 40 des circuits de déclenchement additionnels 3 et 4. ICG10807 FR Depot Texte.doc Le plan de masse 11 dopé N forme une commande du thyristor. Ce plan de masse peut donc être connecté à un potentiel haut en fonctionnement normal (ou à un potentiel d'un signal). Le plan de masse 21 dopé P forme une commande du thyristor. Ce plan de masse peut donc être connecté à un potentiel bas en fonctionnement normal (ou à un potentiel d'un signal). Par conséquent, les plans de masse 11 et 21 d'autres transistors 1 et 2 du circuit intégré 9 peuvent être polarisés à un potentiel souhaité avec un minimum de limitations. On peut ainsi obtenir la tension de seuil souhaitée pour les transistors du circuit intégré 9.
La figure 12 est une vue de dessus schématique d'une portion d'un circuit intégré 9 fabriqué sur SOI, selon une première variante d'un deuxième mode de réalisation. La figure 13 est une vue en coupe transversale de ce circuit intégré 9. Cette portion de circuit intégré forme ici un dispositif de protection, du type SCR, dont la structure est détaillée par la suite. Le circuit intégré 9 comporte d'autres composants électroniques ménagés sur une couche d'isolant enterrée, non illustrée ici. Le circuit intégré 9 est formé à l'aplomb d'un substrat semi-conducteur 91. Ce substrat 91 a un dopage de type p. Un caisson profondément enterré 93 à dopage de type n est ménagé sur le substrat 91. Un caisson 94 à dopage de type p est ménagé dans le caisson 93. Un premier élément semi-conducteur 11 à dopage de type n est ménagé sur le caisson 94. Un deuxième élément semiconducteur 21 à dopage de type p est ménagé sur le caisson 94. Par ailleurs, une zone implantée 71 à dopage de type N+ est ménagée 25 pour polariser le caisson profondément enterré 93. Le caisson profondément enterré 93 permet ainsi d'isoler le caisson 94 du substrat 91. Une zone implantée 72 (avantageusement à dopage de type N+) est ménagée sur l'élément semi-conducteur 11. Une zone implantée 74 à dopage de type N+ est ménagée sur l'élément semi-conducteur 21. Une zone implantée 75 30 (avantageusement à dopage de type P+) est ménagée sur l'élément semiconducteur 21. Une zone implantée 73 (avantageusement à dopage de type P+) est ménagée sur l'élément semi-conducteur 11 entre les zones implantées 72 et 74. 35 Le circuit intégré 9 comporte des tranchées d'isolation de différentes profondeurs. Des tranchées d'isolation 61 et 65 s'étendant en profondeur jusque dans le caisson 94. Les tranchées d'isolation 61 et 65 n'atteignent ici pas le fond du caisson 94. Le circuit intégré 9 comporte une tranchée d'isolation 62 s'étendant en 40 profondeur jusqu'à l'élément semi-conducteur 11, sans atteindre le caisson 94. La tranchée d'isolation 62 sépare les zones implantées 72 et 73. Ainsi, l'élément ICG10807 FR Depot Texte.doc semi-conducteur 11 forme une liaison semi-conductrice continue entre les zones implantées 72 et 73. Le circuit intégré 9 comporte une tranchée d'isolation 63 s'étendant en profondeur jusqu'aux élément semi-conducteurs 11 et 21, sans atteindre le caisson 94. La tranchée d'isolation 63 est donc disposée à l'aplomb 5 d'un contact entre les éléments semi-conducteurs 11 et 21. La tranchée d'isolation 63 sépare les zones implantées 73 et 74. Le circuit intégré 9 comporte une tranchée d'isolation 64 s'étendant en profondeur jusqu'à l'élément semi-conducteur 21, sans atteindre le caisson 94. La tranchée d'isolation 64 sépare les zones implantées 74 et 75. Ainsi l'élément semi-conducteur 21 forme 10 une liaison semi-conductrice continue entre les zones implantées 74 et 75. La zone implantée 73 est polarisée à un premier niveau de tension El, la zone implantée 74 est polarisée à un deuxième niveau de tension E2, la zone implantée 72 est polarisée à un troisième niveau de tension E3 et la zone 15 implantée 75 est polarisée à un quatrième niveau de tension E4. Des transistors bipolaires B1 et B2 sont formés pour obtenir un dispositif de protection contre les décharges électrostatiques. Le transistor bipolaire B1 est un transistor pnp et le transistor B2 est un transistor npn. 20 Pour le transistor B1 : -l'émetteur est formé par la zone implantée 73, et est au potentiel El ; -la base est formée par le plan de masse 11, et est au potentiel E3 ; -le collecteur est formé par le caisson 94 et le plan de masse 21, et est au potentiel E4. 25 Pour le transistor B2 : -l'émetteur est formé par la zone implantée 74, et est au potentiel E2 ; -la base est formée par le caisson 94 et le plan de masse 21, et est au potentiel E4; -le collecteur est formé par le plan de masse 11, et est au potentiel E3. 30 Un thyristor ayant potentiellement une double commande est ainsi formé, entre les potentiels El et E2, les signaux E3 et E4 pouvant être appliqués sur les deux commandes de ce thyristor. On forme ainsi des transistors bipolaires dont les bases respectives sont 35 déportées latéralement par rapport au collecteur et à l'émetteur. L'élément semiconducteur 21 sépare ainsi la zone implantée 74 du caisson 94 et de l'élément 11. Les bases présentent ici une grande surface de contact avec les collecteurs et sont ménagées sous des tranchées d'isolation 62 et 64 moins profondes que les tranchées d'isolation 61 et 65. Les bases comprennent ici des éléments 40 semi-conducteurs respectifs 11 et 21 fins. Les tranchées d'isolation 62 et 64 présentent typiquement une largeur de l'ordre de grandeur du noeud ICG10807 FR Depot Texte.doc technologique. Les zones implantées 71 à 75 illustrées s'étendent moins profondément que les tranchées d'isolation 62 à 64. On peut cependant également envisager que les zones implantées 71 à 75 s'étendent plus profondément que les tranchées d'isolation 62 à 64. Les zones implantées peuvent par exemple s'étendre jusqu'à 50nm sous la couche isolante enterrée présente dans d'autres zones du circuit intégré 9, ou jusqu'à 50nm sous les tranchées d'isolation 62 à 64. Le fond des zones implantées peut également être positionné au-dessus de la surface supérieure de la couche isolante enterrée présente dans le reste du circuit intégré 9.
Un tel dispositif de protection contre les décharges électrostatiques accroît sensiblement la vitesse de commutation et la puissance pouvant être dissipée durant la décharge. Du fait que l'essentiel de la structure de ce dispositif de protection est disposée sous les zones implantées, ce dispositif présente un encombrement réduit.
La combinaison des tranchées 62 et 63 et de la zone implantée 73 est utilisée pour réaliser une isolation entre les zones implantées 72 et 74. On peut ainsi réaliser une distance d'isolation entre les zones implantées 72 et 74 (typiquement de 40nm pour un noeud technologique à 20nm) avec une grande précision par rapport à une unique tranchée isolant les zones implantées 72 et 74. L'épaisseur du plan de masse 11 sous la tranchée 62 (distance entre la tranchée 62 et le caisson 94) est avantageusement comprise entre 20 et 200nm. Les tranchées d'isolation 62 à 64 présentent ici avantageusement une même profondeur. Les tranchées d'isolation 62 à 64 s'étendent par exemple entre 5 et 50nm en dessous de la surface supérieure des zones implantées. Les tranchées d'isolation 62 à 64 peuvent également avantageusement s'étendre entre 5 et 50 nm en dessous de la couche d'isolant enterrée du circuit intégré 9. Les tranchées d'isolation 62 à 64 sont moins profondes que les tranchées d'isolation 61 et 65. Le fond de la couche isolante enterrée est ici au niveau de la surface supérieure des zones implantées 71 à 75. Le caisson 94 peut présenter une concentration de dopants comprise entre 1016cm-3 et 1018cm-3. Le caisson 94 peut s'étendre jusqu'à une profondeur inférieure à 1pm et, de préférence, inférieure ou égale à 700nm. Avantageusement, les zones implantées 71 à 75 présentent chacune une concentration de dopants au moins cinquante fois, ou cent fois supérieure à la concentration de dopants du caisson 94. Par exemple, ces zones implantées présentent des concentrations de dopants avantageusement supérieures ou égales à 5*1 018cm-3 et, de préférence, comprises entre 1019cm-3 et 1021cm-3.
La figure 14 est une vue en coupe transversale d'un circuit intégré 9 fabriqué sur SOI, selon une deuxième variante du deuxième mode de ICG10807 FR Depot Texte.doc réalisation. Par rapport à la variante de la figure 12, cette deuxième variante diffère par la profondeur de la tranchée d'isolation 64. La tranchée d'isolation 64 s'étend ici jusque dans le caisson 94, en dessous de l'élément semi-conducteur 21. Cette variante permet d'accroître l'immunité du transistor 1 au déclenchement parasite. La figure 15 est une vue en coupe transversale d'un circuit intégré 9 fabriqué sur SOI, selon une troisième variante du deuxième mode de réalisation. Par rapport à la variante de la figure 12, cette deuxième variante diffère par la profondeur de la tranchée d'isolation 63. La tranchée d'isolation 63 s'étend ici jusque dans le caisson 94, en dessous de l'élément semi-conducteur 21. Cette variante permet également d'accroître l'immunité du transistor 1 au déclenchement parasite.
La figure 16 est une vue en coupe transversale d'un circuit intégré 9 fabriqué sur SOI, selon une quatrième variante du deuxième mode de réalisation. Par rapport à la variante de la figure 12, le caisson 94 présente un dopage de type n et le circuit intégré 9 est dépourvu de caisson profondément enterré 93 . Les zones implantées 72 à 74 et les éléments semi-conducteurs 11 et 21 sont identiques à ceux de la figure 12. La figure 17 est une vue en coupe schématique de dessus (au niveau de la zone implantée) d'une portion d'un circuit intégré 9 fabriqué sur SOI selon une première variante d'un troisième mode de réalisation. Le circuit intégré 9 25 comporte ici une première cellule comprenant des composants électroniques 1 et 2, et une deuxième cellule comprenant des composants électroniques 3 et 4. La figure 18 est une vue en coupe transversale au niveau de la première cellule. Les composants électroniques 1 à 4 sont réalisés dans une couche d'un matériau semi-conducteur, dite couche active, formée sur une couche isolante 30 92, cette couche isolante 92 étant formée à l'aplomb d'un substrat semiconducteur 91 à dopage de type p. Les composants électroniques 1 à 4 sont en l'occurrence des transistors à effet de champ de type FDSOI. Les composants 1 à 4 peuvent également être des FED (pour « Field Effect Diode » en langue anglaise), des FER (pour 35 « Field Effect rectifier » en langue anglaise), ou des Z2-FET. Les transistors 1 et 3 sont par exemple des transistors nMOS et les transistors 2 et 4 sont par exemple des transistors pM0S. Les transistors sont généralement alignés dans une rangée de cellules incluant chacune un transistor nMOS et un transistor pM0S. Les transistors nMOS des différentes 40 cellules sont alors alignés. ICG10807 FR Depot Texte.doc Les transistors 1 à 4 comportent de façon connue en soi une source, un drain et un canal, et un empilement de grille réalisé à l'aplomb du canal. La source, le drain et le canal des transistors 1 à 4 sont ménagés respectivement dans des couches actives semi-conductrices (15 et 25 respectivement pour les 5 transistors 1 et 2). Les transistors 1 à 4 comportent des empilements de grille respectifs (16 et 26 respectivement pour les transistors 1 et 2) disposés respectivement sur les couches actives semi-conductrices, à l'aplomb du canal. Pour simplifier les dessins, la structure détaillée des couches actives n'y est pas représentée. Les transistors de la couche active peuvent comporter de façon 10 connue en soi un canal en matériau semi-conducteur faiblement dopé, avec une concentration de dopants sensiblement égale à la concentration de dopants du substrat 91. Les transistors 1 à 4 comportent également des électrodes de source et de drain respectives, non illustrées. Des plans de masse 11, 21, 31 et 41 semi-conducteurs sont formés 15 respectivement à l'aplomb des transistors 1 à 4, sous la couche isolante enterrée 92. Le dopage des plans de masse 11, 21, 31 et 41 est de type n. Les plans de masse 11, 21, 31 et 41 sont polarisés respectivement via des zones implantées semi-conductrices 74 et 75. Les zones implantées 72, 74, 75 et 76 présentent des dopages respectifs de type p, n, n et p (et de préférence 20 des dopages P+, N+, N+ et P+ respectivement). La polarisation des plans de masse peut être effectuée par l'intermédiaire d'un circuit de commande non représenté. Une zone implantée 73 (préférentiellement à dopage P+) est formée dans la partie médiane du circuit 9. Une zone implantée 71 (préférentiellement à dopage N+) est ménagée latéralement. 25 Un caisson semi-conducteur 94 est formé à l'aplomb des plans de masse 11, 21, 31 et 41. Une partie du caisson 94 forme une séparation entre les caissons 11 et 21, et une séparation entre les caissons 31 et 41. Le caisson 94 comporte ainsi une partie 12 disposée sous la zone implantée 73 et en contact avec cette zone implantée 73. La partie 12 du caisson 94 est coplanaire avec 30 les plans de masse 11, 21, 31 et 41 (c'est-à-dire qu'un plan parallèle à la couche d'isolation 92 peut traverser ces éléments). La zone implantée 73 assure la polarisation du caisson 94. Le dopage du caisson 94 est de type p. Le caisson 94 est ménagé dans un caisson profondément enterré 93. Le caisson profondément enterré 93 présente un dopage de type n et est polarisé par une 35 zone implantée 71. Le caisson 93 forme une séparation entre le caisson 94 et le substrat 91 à dopage de type p. La couche isolante enterrée 92 isole électriquement les transistors 1 à 4 de leur plan de masse respectif, du caisson 94, et du substrat 91. La couche isolante enterrée 92 formée à l'aplomb des transistors est ici de type UTBOX 40 (« Ultra-Thin Buried Oxide Layer » en langue anglaise). Ainsi, le contrôle de la polarisation des plans de masse 11, 21, 31 et 41 permet de moduler les ICG10807 FR Depot Texte.doc tensions de seuil respectives des transistors 1 à 4. La couche isolante 92 présente par exemple une épaisseur inférieure ou égale à 60nm, inférieure ou égale à 50nm, voir inférieure ou égale à 20nm. La couche isolante 92 peut être réalisée de façon connue en soi en oxyde de silicium.
Des tranchées d'isolation profondes 62 et 67 sont ménagées à la périphérie de chacun des transistors 1 à 4. Une tranchée d'isolation 61 est ménagée latéralement par rapport aux transistors. Les tranchées d'isolation 61, 62 et 67 s'étendent en profondeur au travers de la couche isolante 92, jusque dans le caisson 94, sans atteindre le fond de ce caisson 94. Les transistors 1 et 3 comportent en outre des tranchées d'isolation 63 et 64. Les transistors 2 et 4 comportent en outre des tranchées d'isolation 65 et 66. Les tranchées d'isolation 63 et 64 s'étendent jusque dans les plans de masse 11 et 31, sans atteindre le fond de ces plans de masse. Les tranchées 15 d'isolation 65 et 66 s'étendent jusque dans les plans de masse 21 et 41, sans atteindre le fond de ces plans de masse. La tranchée d'isolation 64 est disposée à l'aplomb du contact entre la partie 12 et les plans de masse 11 et 31. La tranchée d'isolation 65 est disposée à l'aplomb du contact entre la partie 12 et les plans de masse 21 et 41. Les tranchées d'isolation 63 à 66 sont ainsi moins 20 profondes que les tranchées d'isolation 61, 62 et 67. Les zones implantées 72 à 76 sont ménagées latéralement par rapport aux transistors 1 à 4. La zone implantée 71 est ménagée entre les tranchées d'isolation 61 et 62. Le transistor 1 est ménagé entre les tranchées d'isolation 62 et 63. La zone implantée 72 est ménagée entre les tranchées d'isolation 63 et 25 64. La zone implantée 73 est ménagée entre les tranchées d'isolation 64 et 65. La zone implantée 74 est ménagée entre les tranchées d'isolation 65 et 66. Le transistor 2 est ménagé entre les tranchées d'isolation 66 et 67. Les zones implantées 72 et 75 sont polarisées à un premier niveau de 30 tension El. Les zones implantées 74 et 76 sont polarisées à un deuxième niveau de tension E2, différent de El. Un dispositif de protection contre les décharges électrostatique est inclus dans le circuit intégré 9. La protection contre les décharges électrostatiques vise à assurer une protection contre les décharges entre les niveaux de tension El et E2. Le dispositif de protection 35 contre les décharges électrostatiques comporte ici la zone implantée 73 et la partie 12. Un potentiel de commande Gp peut être appliqué sur le caisson 94 par l'intermédiaire de la zone implantée 73 et de la partie 12. Dans la première cellule, le dispositif de protection inclut des transistors bipolaires B1 et B2. Le transistor bipolaire B1 est un transistor pnp et le 40 transistor B2 est un transistor npn. Pour le transistor B1 : ICG10807 FR Depot Texte.doc -l'émetteur est formé par la zone implantée 72 et est au potentiel El ; -la base est formée par le plan de masse 11; -le collecteur est formé par le caisson 94, la partie 12, et la zone implantée 73, et est au potentiel Gp.
Pour le transistor B2 : -l'émetteur est formé par la zone implantée 74 et le plan de masse 21 et est au potentiel E2 ; -la base est formée par le caisson 94, la partie 12, et la zone implantée 73, et est au potentiel Gp; -le collecteur est formé par le plan de masse 11 et est au potentiel El. Dans la deuxième cellule, le dispositif de protection inclut des transistors bipolaires B3 et B4. Le transistor bipolaire B3 est un transistor npn et le transistor B4 est un transistor pnp.
Pour le transistor B3 : -l'émetteur est formé par la zone implantée 75 et le plan de masse 31, et est au potentiel El ; -la base est formée par le caisson 94, la partie 12, et la zone implantée 73 et est au potentiel Gp; -le collecteur est formé par le plan de masse 41 et est au potentiel E2. Pour le transistor B4 : -l'émetteur est formé par la zone implantée 76 et est au potentiel E2 ; -la base est formée par le plan de masse 41 ; -le collecteur est formé par le caisson 94, la partie 12, et la zone 25 implantée 73, et est au potentiel Gp. Un thyristor est par ailleurs formé par la zone implantée 72, le plan de masse 11, le caisson 94 et le caisson profondément enterré 93. Un autre thyristor est formé par la zone implantée 76, le plan de masse 41, le caisson 94 et le caisson profondément enterré 93. 30 Comme pour les modes de réalisation précédents, ce mode de réalisation permet de réduire sensiblement le temps de commutation et l'amplitude de la surtension lors d'une décharge électrostatique. En outre, ce mode de réalisation fournit une qualité d'isolation suffisante pour des applications numériques, avec des tensions d'alimentation typiquement inférieures à 1,8V. 35 La figure 19 illustre un schéma électrique équivalent, qui montre que la combinaison des transistors B1 à B4 forme un triac : en effet, les transistors B1 et B2 forment un premier thyristor et B3 et B4 forment un second thyristor ; ces thyristors étant tête bêche, on obtient un TRIAC. La zone implantée 73, la partie 40 12 et le caisson 94 forment ainsi une gâchette du TRIAC formé dans le circuit intégré 9. La gâchette du TRIAC est ainsi contrôlée par le signal Gn. ICG10807 FR Depot Texte.doc Les zones implantées 72, 74, 75 et 76 destinés à polariser les plans de masse 11, 21, 31 et 41 sont utilisés pour la formation du TRIAC. Un dispositif de protection particulièrement simple et peu coûteux peut ainsi être formé. Le TRIAC permet ainsi d'assurer une protection contre les décharges électrostatiques entre les potentiels El et E2, et ce quelle que soit la polarité de la décharge. Les potentiels El et E2 peuvent par exemple être respectivement des potentiels à Vdd et à la masse. Le TRIAC ainsi formé est logé essentiellement sous les transistors 1 à 4 et n'affecte donc que marginalement la densité d'intégration du circuit intégré.
La figure 20 est une vue en coupe schématique de dessus (au niveau de zones implantées) d'une portion d'un circuit intégré 9 fabriqué sur SOI selon une deuxième variante du troisième mode de réalisation. Le circuit 9 présente sensiblement la structure du circuit de la figure 17, aux différences suivantes près : -le caisson 94 présente un dopage de type n ; -les plans de masse 11, 21, 31, 41 présentent un dopage de type P ; -la partie 12 présente un dopage de type n ; -la zone implantée 73 présente un dopage de type N+ et est polarisé à 20 une tension Gn ; -le circuit 9 est dépourvu du caisson profondément enterré 93, de la zone implantée 71 et de la tranchée d'isolation 61. Dans les exemples illustrés aux figures 17 et 20, les tranchées 64 et 65 25 présentent une profondeur réduite. Cependant, on peut également envisager que ces tranchées 64 et 65 s'étendent dans le caisson 94, au-delà du fond des plans de masse 11, 21, 31 et 41. Les exemples des figures 17 et 20 illustrent un triac intégré sous des composants électroniques 1 à 4. Cependant, on peut également envisager de 30 réaliser un Triac autonome, dépourvu de composants électroniques au-dessus de lui. Le signal d'activation (Gn ou Gp) d'un dispositif de protection 83 peut être généré par un circuit de détection d'une décharge électrostatique, un tel circuit 35 étant connu en soi. Le dispositif de protection 83 peut être destiné à protéger localement les première et deuxième cellules 81 et 82 ménagées à l'aplomb, ou destiné à former une protection centralisée du circuit intégré 9. La figure 22 illustre schématiquement un exemple dans lequel un 40 dispositif de protection 83 (tel que celui de la figure 17) assure une protection localisée d'une première cellule 81. La première cellule est ici un inverseur ICG10807 FR Depot Texte.doc logique 81 de type CMOS (« Complementary Metal Oxide Semiconductor » en langue anglaise). L'inverseur 81 présente une entrée IN, configurée pour recevoir un signal logique d'entrée et une sortie OUT, configurée pour retourner un signal logique correspondant à l'inverse logique du signal d'entrée.
L'inverseur 81 peut notamment être utilisé comme interface d'entrée/sortie du circuit intégré 9. Le dispositif de protection 83 assure ici la protection contre les décharges électrostatiques entre un rail d'alimentation à Vdd et un rail d'alimentation à la tension de masse. Dans cet exemple : -les grilles respectives des transistors FDS011 et 2 de la première cellule 10 sont électriquement connectées entre elles et électriquement connectées à l'entrée IN, -les drains respectifs des transistors 1 et 2 sont électriquement connectés entre eux et électriquement connectés à la sortie OUT, et -les sources des transistors 1 et 2 sont, respectivement, électriquement 15 polarisées et à une masse GND et à une tension d'alimentation VDD du circuit intégré 9; -les plans de masse des transistors 1 et 2 sont, respectivement, électriquement polarisés et à la masse GND et à la tension d'alimentation VDD du circuit intégré 9. Les plans de masse des transistors 1 et 2 ont un dopage de 20 type n ; -le substrat 91 est électriquement connecté à la masse GND. La deuxième cellule 82 forme un circuit de commande du dispositif de protection 83 (tel que celui de la figure 20). Le transistor nMOS FDS01 3 a sa 25 grille connectée électriquement à la masse GND par l'intermédiaire d'une résistance. Le plan de masse du transistor 3 est connecté à la masse GND et présente un dopage de type P. La source du transistor 3 est connectée à la masse GND. Le drain du transistor 3 est connecté à la gâchette du TRIAC du dispositif de protection 83. Le transistor pMOS 4 a sa grille connectée 30 électriquement à la tension d'alimentation Vdd par l'intermédiaire d'une résistance. Le plan de masse du transistor 4 est connecté à la tension Vdd et présente un dopage de type P. La source du transistor 4 est connectée à la tension Vdd. Le drain du transistor 4 est connecté à la gâchette du TRIAC. En fonction de la polarité d'une décharge électrostatique entre les rails 35 d'alimentation à Vdd et à Gnd, soit le transistor 3, soit le transistor 4 est rendu passant, de façon à déclencher le TRIAC. Le TRIAC rendu passant, la décharge électrostatique entre les rails d'alimentation à Vdd et à Gnd traverse le TRIAC, la première cellule 81 étant ainsi protégée contre cette décharge. 40 La figure 23 illustre schématiquement un exemple dans lequel le dispositif de protection 83 (tel que celui de la figure 18) assure une protection localisée de ICG10807 FR Depot Texte.doc la première cellule 81. La première cellule 81 est ici identique à celle de la figure 22, les plans de masse des transistors 1 et 2 ayant par contre un dopage de type n.
La deuxième cellule 82 forme un circuit de commande du dispositif de protection 83. Le transistor nMOS 3 a sa grille connectée électriquement à la gâchette du TRIAC par l'intermédiaire d'une résistance. Le plan de masse du transistor 3 est connecté à la masse GND et présente un dopage de type n. La source du transistor 3 est connectée à la masse GND. Le drain du transistor 3 est connecté à la gâchette du TRIAC du dispositif de protection 83. Le transistor pMOS 4 a sa grille connectée électriquement à la gâchette du TRIAC par l'intermédiaire d'une résistance. Le plan de masse du transistor 4 est connecté au potentiel Vdd et présente un dopage de type n. La source du transistor 4 est connectée à la tension Vdd. Le drain du transistor 4 est connecté à la gâchette du TRIAC. En fonction de la polarité d'une décharge électrostatique entre les rails d'alimentation à Vdd et à Gnd, soit le transistor 3, soit le transistor 4 est rendu passant, de façon à déclencher le TRIAC. Le TRIAC rendu passant, la décharge électrostatique entre les rails d'alimentation à Vdd et à Gnd traverse le TRIAC, la première cellule 81 étant ainsi protégée contre cette décharge. Dans les exemples d'application des figures 22 et 23, l'anode et la cathode du Triac du dispositif de protection 83 présentent un même type de dopage. On dispose ainsi d'une grande souplesse de conception avec un minimum de limitations pour le choix des tensions de polarisation des plans de masse des transistors 1 à 4. On peut ainsi obtenir la tension de seuil souhaitée pour les transistors FDS011 à 4 du circuit intégré 9. ICG10807 FR Depot Texte.doc
Claims (12)
- REVENDICATIONS1. Circuit intégré (9), comprenant un transistor bipolaire de protection contre les décharges électrostatiques incluant : -un premier élément semi-conducteur (11) présentant un premier type de dopage ; -une première zone implantée (17) présentant le premier type de dopage, disposée sur le premier élément semi-conducteur pour former une base du transistor bipolaire avec le premier élément semi-conducteur ; -une deuxième zone implantée (14) pour former un émetteur du transistor bipolaire, disposée sur le premier élément semi-conducteur et présentant un deuxième type de dopage opposé au premier type de dopage ; -un caisson (94) présentant le deuxième type de dopage, disposé sous les première et deuxième zones implantées (17, 14) et en contact avec une face inférieure du premier élément semi-conducteur (11) ; -une troisième zone implantée (27) présentant le deuxième type de dopage, disposée sur ledit caisson (94) pour former le collecteur du transistor bipolaire avec ledit caisson ; -une première tranchée d'isolation (63) séparant les première et deuxième zones implantées et s'étendant dans le premier élément semi-conducteur (11) sans atteindre le fond de cet élément ; -une deuxième tranchée d'isolation (65,64) entourant le transistor bipolaire et s'étendant jusqu'en dessous du premier élément semi-conducteur (11).
- 2. Circuit intégré selon la revendication 1, dans lequel la première zone implantée (14) est séparée dudit caisson (94) par une épaisseur du premier élément semi-conducteur (11) comprise entre 20 et 150 nm.
- 3. Circuit intégré selon la revendication 1 ou 2, dans lequel ledit caisson (94) est en contact avec l'intégralité de la face inférieure dudit premier élément semi- conducteur (11).
- 4. Circuit intégré selon l'une quelconque des revendications précédentes disposé sur et dans un substrat à dopage de type p, dans lequel ledit caisson (94) est disposé dans un caisson profondément enterré (93) à dopage de type n, et dans lequel le premier type de dopage est de type n.
- 5. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel lesdites première et deuxième zones implantées s'étendent dans ledit premier élément semi-conducteur à une profondeur supérieure à la profondeur de la première tranchée d'isolation. ICG10807 FR Depot Texte.doc
- 6. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel ladite première tranchée d'isolation (63) s'étend sur une profondeur comprise entre 5 et 50nm dans ledit premier élément semi-conducteur (11).
- 7. Circuit intégré selon l'une quelconque des revendications précédentes, comprenant en outre : -des premier et deuxième composants électroniques (1, 2) ; -une couche isolante enterrée (92) de type UTBOX, disposée sous et à l'aplomb des composants électroniques, ladite couche isolante enterrée étant traversée par lesdites première à troisième zones implantées ; -des premier et deuxième plans de masse (11, 21) disposés à l'aplomb respectivement des premier et deuxième composants électroniques sous la couche isolante enterrée (92), ledit premier élément semi-conducteur formant ledit premier plan de masse, une partie supérieure dudit caisson (21) formant ledit deuxième plan de masse, la deuxième zone implantée (14) étant adaptée pour être connectée à une première tension de polarisation (El ), la troisième zone implantée (27) étant adaptée à être connectée à une deuxième tension de polarisation (E4) différente de la première tension.
- 8. Circuit intégré selon la revendication 7, comprenant en outre une quatrième zone implantée (24) disposée dans la partie supérieure dudit caisson (21), une troisième tranchée d'isolation (62) séparant lesdites troisième et quatrième zones implantées et s'étendant jusqu'à la même profondeur que la première tranchée d'isolation.
- 9. Circuit intégré selon la revendication 7 ou 8, dans lequel lesdites première et deuxième zones implantées (17, 14) sont disposées de part et d'autre dudit premier transistor (1).
- 10. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel ladite deuxième zone implantée est disposée entre les première et troisième zones implantées.
- 11.Circuit intégré selon l'une quelconque des revendications 1 à 7, dans lequel lesdites deuxième et troisième zones implantées (74, 72) sont séparées par des quatrième et cinquième tranchées d'isolation (63, 62), et par une cinquième zone implantée (73) disposée entre les quatrième et cinquième tranchées d'isolation.
- 12.Circuit intégré selon l'une quelconque des revendications 1 à 7, comprenant en outre : ICG10807 FR Depot Texte.doc-des premier, deuxième, troisième et quatrième composants électroniques (1, 2, 3 et 4) ; -une couche isolante enterrée (92) de type UTBOX, disposée sous et à l'aplomb des composants électroniques, ladite couche isolante enterrée étant traversée par lesdits premier à troisième zones implantées ; -un premier plan de masse (11, 31) disposé à l'aplomb des premier et troisième composants électroniques sous la couche isolante enterrée (92), ledit premier élément semi-conducteur formant ledit premier plan de masse, un deuxième élément semi-conducteur formant ledit deuxième plan de masse (21, 41) et présentant un dopage du premier type ; -la troisième zone implantée (73) étant en contact avec une partie supérieure (12) dudit caisson (94), la partie supérieure du caisson séparant lesdits premier et deuxième plans de masse (11, 21) ; -une sixième zone implantée (74) présentant le premier type de dopage, disposée sur le deuxième élément semi-conducteur au niveau du deuxième composant électronique ; -une septième zone implantée (76) présentant le deuxième type de dopage, disposée sur le deuxième élément semi-conducteur au niveau du troisième composant électronique, la deuxième zone implantée (72) étant ménagée au niveau du premier composant électronique et la première zone implantée (75) étant disposée au niveau du deuxième composant électronique. ICG10807 FR Depot Texte.doc
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3095891A1 (fr) * | 2019-05-09 | 2020-11-13 | Stmicroelectronics Sa | Circuit électronique |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9287257B2 (en) * | 2014-05-30 | 2016-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Power gating for three dimensional integrated circuits (3DIC) |
| US9583616B2 (en) | 2015-03-10 | 2017-02-28 | Globalfoundries Inc. | Semiconductor structure including backgate regions and method for the formation thereof |
| US10147717B2 (en) * | 2015-09-03 | 2018-12-04 | Novatek Microelectronics Corp. | Electrostatic discharge protection circuit |
| DE102016110588B4 (de) * | 2016-06-08 | 2020-08-13 | Infineon Technologies Ag | Halbleiterbauelement mit Isoliergraben und einer vergrabenen lateralen isolierenden Festkörperstruktur und ein Verfahren zu dessen Herstellung |
| US10115738B2 (en) * | 2016-11-17 | 2018-10-30 | Globalfoundries Inc. | Self-aligned back-plane and well contacts for fully depleted silicon on insulator device |
| US9941301B1 (en) * | 2016-12-22 | 2018-04-10 | Globalfoundries Inc. | Fully depleted silicon-on-insulator (FDSOI) transistor device and self-aligned active area in FDSOI bulk exposed regions |
| US10096602B1 (en) * | 2017-03-15 | 2018-10-09 | Globalfoundries Singapore Pte. Ltd. | MTP memory for SOI process |
| KR102324168B1 (ko) | 2017-06-21 | 2021-11-08 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US10090227B1 (en) * | 2017-07-13 | 2018-10-02 | Globalfoundries Inc. | Back biasing in SOI FET technology |
| CN109326594A (zh) * | 2018-08-20 | 2019-02-12 | 矽力杰半导体技术(杭州)有限公司 | 一种半导体晶片 |
| FR3087047B1 (fr) | 2018-10-08 | 2021-10-22 | St Microelectronics Sa | Transistor bipolaire |
| FR3087048B1 (fr) | 2018-10-08 | 2021-11-12 | St Microelectronics Sa | Transistor bipolaire |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050002139A1 (en) * | 2003-07-02 | 2005-01-06 | Ta-Hsun Yeh | Electrostatic discharge clamp circuit |
| US7081662B1 (en) * | 2005-08-09 | 2006-07-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | ESD protection device for high voltage |
| US20070007545A1 (en) * | 2005-07-07 | 2007-01-11 | Intersil Americas Inc. | Devices with adjustable dual-polarity trigger- and holding-voltage/current for high level of electrostatic discharge protection in sub-micron mixed signal CMOS/BiCMOS integrated circuits |
| US20090154037A1 (en) * | 2007-12-18 | 2009-06-18 | International Business Machines Corporation | Design structures for electrostatic discharge protection for bipolar semiconductor circuitry |
| EP2573808A1 (fr) * | 2011-09-26 | 2013-03-27 | Commissariat à l'Énergie Atomique et aux Énergies Alternatives | Circuit integré en technologie FDSOI avec partage de caisson et moyens de polarisation des plans de masse de dopage opposés présents dans un même caisson |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1256802A (fr) | 1960-05-06 | 1961-03-24 | Robinet prolongateur de canalisation avec noix sphérique à passage intégral au quart de tour | |
| FR2993404B1 (fr) * | 2012-07-13 | 2014-08-22 | Commissariat Energie Atomique | Circuit integre sur soi comprenant un thyristor (scr) de protection contre des decharges electrostatiques |
-
2013
- 2013-04-26 FR FR1353811A patent/FR3005203B1/fr active Active
-
2014
- 2014-04-25 US US14/261,757 patent/US9391057B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050002139A1 (en) * | 2003-07-02 | 2005-01-06 | Ta-Hsun Yeh | Electrostatic discharge clamp circuit |
| US20070007545A1 (en) * | 2005-07-07 | 2007-01-11 | Intersil Americas Inc. | Devices with adjustable dual-polarity trigger- and holding-voltage/current for high level of electrostatic discharge protection in sub-micron mixed signal CMOS/BiCMOS integrated circuits |
| US7081662B1 (en) * | 2005-08-09 | 2006-07-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | ESD protection device for high voltage |
| US20090154037A1 (en) * | 2007-12-18 | 2009-06-18 | International Business Machines Corporation | Design structures for electrostatic discharge protection for bipolar semiconductor circuitry |
| EP2573808A1 (fr) * | 2011-09-26 | 2013-03-27 | Commissariat à l'Énergie Atomique et aux Énergies Alternatives | Circuit integré en technologie FDSOI avec partage de caisson et moyens de polarisation des plans de masse de dopage opposés présents dans un même caisson |
Non-Patent Citations (1)
| Title |
|---|
| DRAY A ET AL: "ESD design challenges in 28nm hybrid FDSOI/Bulk advanced CMOS process", ELECTRICAL OVERSTRESS/ELECTROSTATIC DISCHARGE SYMPOSIUM (EOS/ESD), 2012 34TH, IEEE, 9 September 2012 (2012-09-09), pages 1 - 7, XP032254924, ISBN: 978-1-4673-1467-1 * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3095891A1 (fr) * | 2019-05-09 | 2020-11-13 | Stmicroelectronics Sa | Circuit électronique |
| US11581303B2 (en) | 2019-05-09 | 2023-02-14 | Stmicroelectronics Sa | Electronic circuit |
| US11916061B2 (en) | 2019-05-09 | 2024-02-27 | Stmicroelectronics Sa | Electronic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US9391057B2 (en) | 2016-07-12 |
| US20140319648A1 (en) | 2014-10-30 |
| FR3005203B1 (fr) | 2017-01-06 |
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