FR2996956A1 - Circuit integre comportant des transistors avec des tensions de seuil differentes - Google Patents

Abstract

Un circuit intégré (4) comporte des première et seconde cellules, comportant chacune des premier (10, 42) et second (12, 44) transistors FDSOI. Selon l'invention : -les première et seconde cellules sont accolées entre elles ; -des premier (20) et second (22) caissons de la première cellule et un premier caisson (50) de la seconde cellule présentent un dopage d'un premier type, un second caisson (52) de la seconde cellule présente un dopage opposé ; -le circuit comprend un dispositif de commande (5) pour appliquer une même polarisation électrique sur les caissons présentant le premier type de dopage ; -les transistors de la première cellule sont configurés pour présenter un premier niveau de tension de seuil, les transistors de la deuxième cellule sont configurés pour présenter un deuxième niveau de tension de seuil différent du premier niveau.

Description

CIRCUIT INTEGRE COMPORTANT DES TRANSISTORS AVEC DES TENSIONS DE SEUIL DIFFERENTES L'invention concerne un circuit intégré, et en particulier un circuit intégré 5 réalisé sur un substrat de type silicium-sur-isolant (dit SOI, pour « Silicon On Insulator » en langue anglaise). L'invention concerne également un procédé d'utilisation de ce circuit intégré. La technologie SOI consiste à séparer une fine couche de silicium (quelques nanomètres) sur un substrat en silicium par une couche d'isolant 10 relativement épaisse (quelques dizaines de nanomètres en règle générale). Les circuits intégrés réalisés en technologie SOI présentent un certain nombre d'avantages. De tels circuits présentent généralement une plus faible consommation électrique pour des performances équivalentes. De tels circuits induisent également des capacités parasites plus faibles, qui permettent 15 d'améliorer la vitesse de commutation. De plus, le phénomène de déclenchement parasite (« latchup » en langue anglaise) rencontré par les transistors métal-oxyde-semi-conducteur (MOS) en technologie « bulk » peut être évité. De tels circuits s'avèrent donc particulièrement adaptés pour des applications de type SoC (« Systems on Chip » en langue anglaise) ou MEMS 20 (« Micro Electro-Mechanical Systems » en langue anglaise). On constate également que les circuits intégrés SOI sont moins sensibles aux effets des radiations ionisantes et s'avèrent ainsi plus fiables dans des applications où de telles radiations peuvent induire des problèmes de fonctionnement, notamment dans des applications spatiales. Les circuits intégrés SOI peuvent notamment 25 comprendre des mémoires vives de type SRAM (« Static Random Access Memory » en langue anglaise) ou des portes logiques. La réduction de la consommation statique de portes logiques tout en augmentant leur vitesse de basculement fait l'objet de nombreuses recherches. Certains circuits intégrés en cours de développement intègrent à la fois des 30 portes logiques à faible consommation et des portes logiques à vitesse de basculement élevée. Pour générer ces deux types de portes logiques sur un même circuit intégré, on abaisse la tension de seuil (« threshold voltage » en langue anglaise, et abrévié VT) de certains transistors pour former des portes logiques à vitesse de basculement élevée, et on augmente la tension seuil 35 d'autres transistors pour former des portes logiques à faible consommation. En technologie « bulk », la modulation du niveau de tension de seuil de transistors de même type est effectuée en différenciant le niveau de dopage de leur canal. Cependant, en technologie semi-conducteur sur isolant à canal complètement déserté, plus connue sous l'acronyme FDS01 (pour « Fully Depleted Silicon On 40 Insulator » en langue anglaise), le dopage du canal est quasiment nul (1015 cm 3). Ainsi, le niveau de dopage du canal des transistors ne peut donc pas présenter de variations importantes, ce qui empêche de différencier les tensions de seuil par ce biais. Une solution proposée dans certaines études, pour réaliser des transistors de même type à tensions de seuil distinctes, est d'intégrer différents matériaux de grille pour ces transistors. Cependant, la réalisation pratique d'un tel circuit intégré s'avère techniquement délicate et économiquement prohibitive. Afin de disposer de tensions de seuil distinctes pour différents transistors en technologie FDSOI, il est également connu d'utiliser un plan de masse (« ground plane » ou « back-plane » en langue anglaise) électriquement polarisé disposé entre une couche d'oxyde isolante mince et le substrat de silicium. En jouant sur le dopage des plans de masse et sur leur polarisation électrique, il est possible d'améliorer le contrôle électrostatique de ces transistors, ce qui permet de définir différentes gammes de tensions de seuil pour ces transistors. On peut ainsi disposer de transistors à faible tension de seuil, dits LVT (pour « Low VT » en langue anglaise), de transistors à haute tension de seuil, dits HVT (pour « High VT » en langue anglaise), et de transistors à tension de seuil intermédiaire, dits SVT (pour « Standard VT » en langue anglaise), ou RVT (pour « Regular VT » en langue anglaise). Typiquement, les transistors LVT présentent une tension de seuil inférieure ou égale à 350mV, les transistors HVT supérieure ou égale à 500mV et les transistors RVT comprise entre 350mV et 500mV. De tels transistors sont décrits, par exemple, dans la note d'application technique de P. Flatresse et al., « Planar fully depleted silicon technology to design competitive SOC at 28nm and beyond », STMicroelectronics, 2012, disponible sur le site Internet « www.soiconsortium.org ».

De façon connue, de tels transistors présentant des tensions de seuil différentes peuvent être intégrés au sein d'un même circuit intégré. Une telle cointégration permet notamment de bénéficier de plusieurs plages de tension de seuil, ainsi que d'une meilleure flexibilité de fonctionnement du circuit.

Cependant, cette co-intégration peut conduire à une dégradation de performances électriques du circuit, ou bien induire des violations de règles de dessin lors d'étapes de conception du circuit. Typiquement, les transistors sont placés dans le circuit au sein de cellules dites standard. Ces cellules standard comprennent généralement chacune uniquement des transistors d'un niveau de tension de seuil donné. Ces cellules sont typiquement placées les unes à côté des autres, de manière à former des rangées de cellules, parallèles les unes aux autres. Généralement, en présence de cellules ayant des tensions de seuil distinctes, il est préférable de co-intégrer les cellules présentant des tensions de 40 seuil différentes au sein de mêmes rangées. En effet, placer des cellules de tension de seuil distinctes selon des rangées de cellules à tension de seuil homogène, peut conduire à des difficultés de conception du circuit (augmentation de longueur d'interconnexions électriques entre cellules, surconsommation de superficie occupée) qui, au final, atténuent les avantages procurés par la co-intégration.

Toutefois, placer des cellules de tensions de seuil distinctes dans une même rangée peut conduire à d'autres difficultés. Notamment, la discontinuité abrupte entre des caissons semi-conducteurs des différentes cellules peut conduire à la formation de points singuliers. Ces points singuliers sont situés à la jonction entre quatre caissons présentant des dopages opposés deux à deux.

Ces points singuliers peuvent conduire, selon les polarisations électriques appliquées aux caissons, à l'apparition de courants de fuite, causés par la polarisation en sens direct de jonctions p-n formées par ces caissons. Il existe donc un besoin pour un circuit intégré comportant des transistors MOS de technologie FDS01 présentant des tensions de seuil différentes, ces transistors étant intégrés dans le circuit sans dégrader des performances de consommation du circuit, tout en maintenant une répartition spatiale optimale des transistors dans ce circuit. L'invention porte ainsi sur un circuit intégré comprenant : -un substrat semi-conducteur ; -des première et seconde cellules, comportant chacune : - des premier et second transistors à effet de champ de type FDSOI, et, respectivement, l'un étant de type pMOS et l'autre étant de type nMOS ; - des premier et second plans de masse semi-conducteurs, 25 respectivement placés sous les premier et second transistors ; - une couche d'oxyde enterrée s'étendant entre les premier et second transistors d'une part, et les premier et second plans de masse d'autre part ; - des premier et second caissons semi-conducteurs, placés 30 respectivement sous les premier et second plans de masse et séparant ces plans de masse du substrat semi-conducteur, le premier caisson et le premier plan de masse présentant le même type de dopage, le second caisson et le second plan de masse présentant le même type de dopage ; -les première et seconde cellules étant accolées l'une à l'autre de sorte 35 que leurs premiers transistors soient alignés selon une première direction parallèle au substrat et leurs seconds transistors soient alignés selon la première direction; -les premier et second caissons de la première cellule et le premier caisson de la seconde cellule présentant un même dopage d'un premier type, et 40 le second caisson de la seconde cellule présente un dopage d'un second type, opposé au premier type ; -le circuit intégré comprenant en outre un dispositif de commande pour appliquer une même polarisation électrique sur les caissons présentant le premier type de dopage ; -les transistors de la première cellule étant configurés pour présenter un premier 5 niveau de tension de seuil, les transistors de la deuxième cellule étant configurés pour présenter un deuxième niveau de tension de seuil différent du premier niveau. Selon un autre mode de réalisation, le premier transistor de la seconde cellule présente un paramètre technologique de compensation pour que la tension de seuil dudit transistor présente un même niveau de tension de seuil que le second transistor 10 de cette seconde cellule. Selon un autre mode de réalisation, ledit paramètre technologique de compensation de la tension de seuil du premier transistor de la deuxième cellule est choisi parmi un groupe composé des caractéristiques suivantes : -la longueur de son canal est inférieure à la longueur de canal du second transistor 15 de la seconde cellule ; -sa grille est formée d'un matériau présentant un travail de sortie différent du matériau formant la grille du second transistor de la seconde cellule. Selon un autre mode de réalisation, la longueur du canal du second transistor de la seconde cellule est supérieure de 2 nm, de préférence supérieure de 6nm, à la 20 longueur de canal du premier transistor de la seconde cellule, de manière à ce que le premier et le second transistors de la seconde cellule présentent un même niveau de tension de seuil. Selon un autre mode de réalisation, les premier et second types de dopages correspondent, respectivement, à des dopages de type n et p. 25 Selon un autre mode de réalisation, le dispositif de commande est configuré pour appliquer une même polarisation électrique sur tous les premier et second caissons des première et seconde cellules. Selon un autre mode de réalisation, les niveaux des tensions de seuil des transistors de la première cellule sont inférieurs aux niveaux des tensions de seuil des 30 transistors de la deuxième cellule. Selon un autre mode de réalisation, le dispositif de commande est configuré pour appliquer une polarisation électrique sur le second caisson de la seconde cellule différente de la polarisation appliquée sur le premier caisson de la première cellule. Selon un autre mode de réalisation, les niveaux des tensions de seuil des 35 transistors de la deuxième cellule sont inférieurs aux niveaux des tensions de seuil des transistors de la première cellule. Selon un autre mode de réalisation, chacune des première et seconde cellules comprend une tranchée d'isolation profonde, s'étendant selon une direction perpendiculaire au substrat, jusqu'en-dessous des plans de masse de ces cellules, 40 cette tranchée d'isolation séparant les premiers transistors des seconds transistors desdites cellules.

D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels : -la figure 1 illustre une vue en coupe transversale d'une cellule d'un circuit 5 intégré pour un premier mode de réalisation de l'invention; -la figure 2 illustre une vue en coupe transversale d'une autre cellule d'un circuit intégré pour le premier mode de réalisation de l'invention; -la figure 3 illustre schématiquement une vue en coupe longitudinale d'une rangée d'un circuit intégré contenant les cellules des figures 1 et 2 ; 10 -la figure 4 illustre schématiquement une vue en coupe longitudinale d'une rangée d'un circuit intégré selon l'état de la technique ; -la figure 5 illustre schématiquement une comparaison de performances électriques entre un transistor de la cellule de la figure 2 et un transistor connu selon l'état de la technique ; 15 -la figure 6 illustre une vue en coupe transversale d'une cellule d'un circuit intégré selon un deuxième mode de réalisation de l'invention; -la figure 7 illustre une vue en coupe transversale d'une autre cellule d'un circuit intégré pour le deuxième mode de réalisation de l'invention; -la figure 8 illustre schématiquement une vue en coupe longitudinale 20 d'une rangée d'un circuit intégré contenant les cellules des figures 6 et 7. De manière générale, l'invention vise à faciliter la co-intégration, dans un circuit intégré, de première et deuxième cellules standard comportant des transistors présentant des tensions de seuil distinctes. Les cellules présentent 25 chacune au moins un transistor nMOS et un transistor pMOS, les transistors nMOS étant alignés, les transistors pMOS étant également alignés. Les transistors de la première cellule présentent un même niveau de tension de seuil. Les transistors de la deuxième cellule présentent un même niveau de tension de seuil, différent du niveau de la première cellule. 30 En choisissant des dopages de même type pour tous les caissons d'une première cellule, et des dopages de types opposés dans les caissons d'une deuxième cellule, les première et seconde cellules peuvent être placées contiguëment l'une par rapport à l'autre au sein d'une même rangée du circuit, 35 en permettant de limiter la formation de points singuliers et donc l'apparition de courants de fuite entre ces deux cellules, tout en permettant de conserver intrinsèquement un même niveau de tension pour les nMOS et les pMOS de la première cellule. Un dispositif de commande, aussi nommé circuit de polarisation, permet d'appliquer des polarisations électriques identiques sur les 40 caissons présentant le même type de dopage.

La figure 1 représente une première cellule 2 de type LVT ou basse consommation d'un circuit intégré 4 représenté en figure 3. Ce circuit 4 comporte un substrat semi-conducteur 6. Ce substrat 6 présente ici un dopage de type p, avec une concentration de dopants inférieure ou égale à 1016 cm-3 ou à 3*1 016 cm-3. Le circuit 4 comporte en outre un circuit de polarisation 5, pour appliquer des polarisations électriques. Pour simplifier, seule une portion de ce circuit 5 est représentée sur la figure 1, de manière schématisée. La cellule 2 comprend : -une couche enterrée 14 d'un matériau électriquement isolant; -des transistors 10 et 12 MOS à effet de champ et de types opposés, dont la source, le drain et le canal sont formés dans une couche semiconductrice 24 sur la couche enterrée 14. Le transistor 10 est ici de type p (pM0S), le transistor 12 est ici de type n (nMOS); -des plans de masse semi-conducteurs 16 et 18, situés sous la couche 15 14 et placés à l'aplomb, respectivement, des transistors 10 et 12 ; -des caissons semi-conducteurs 20 et 22, situés, respectivement, sous les plans de masse 16 et 18 et s'étendant parallèlement au substrat 6. Les transistors 10 et 12 sont réalisés selon la technologie FDSOI. Le transistor 10 comprend ainsi une couche semi-conductrice 24, dite couche 20 active, surmontée d'un empilement de grille 26. Cette couche 24 forme un canal 25 entre une source et un drain du transistor 10. Pour simplifier, cette couche 24 n'est pas décrite en détail sur la figure 1. De façon connue en technologie FDSOI, cette couche 24 est dans un état déserté (« depleted » en langue anglaise) et présente un niveau de dopage très faible, typiquement inférieur ou 25 égal à 1016 cm-3. Dans cette description, l'épaisseur et la profondeur sont définies par rapport à une direction perpendiculaire à un plan dans lequel s'étend le substrat 6. Le canal 25 présente, pour le noeud technologique 28nm (« technology 30 node » en langue anglaise), une longueur de canal (« channel length » en langue anglaise) de 24 nm. L'empilement 26 comprend notamment une grille 28. Cette grille 28 est ici réalisée par dépôt d'une couche de nitrure de titane (TiN) de 20nm d'épaisseur. Cette grille 28 présente par exemple un travail de sortie intermédiaire 35 (« midgap » en langue anglaise), par exemple égal à 4,65 eV. La couche 14 isole électriquement, notamment, la couche 24 du plan de masse 16. Cette couche 14 s'étend sensiblement parallèlement au substrat 6. La couche 14 est ici de type ultrafine, dite UTBOX (pour « Ultra-Thin Buried Oxide Layer » en langue anglaise). Cette couche 14 présente avantageusement 40 une épaisseur inférieure à 40 nm et, de préférence, inférieure ou égale à 25 nm. Par matériau électriquement isolant, on désigne ici un matériau dont la résistivité électrique, mesurée à une température de 20°C, est supérieure ou égale à 1050.m ou à 1060.m. Par exemple, cette couche 14 est réalisée en oxyde de silicium (Si02). La combinaison d'une telle couche 14 avec une polarisation appliquée sur les plans de masse 16 et 18 permet d'influer sur la tension de seuil des transistors 10 et 12. Le plan de masse 16 permet de contrôler des propriétés électrostatiques du transistor 10, en appliquant un potentiel électrique sur ce plan de masse 16. À cet effet, le plan de masse 16 s'étend parallèlement au substrat 6, sous la couche 14, et est disposé à l'aplomb du transistor 10. Ce plan de masse 16 est en outre situé directement et uniquement sur le caisson 20, de sorte que la polarisation électrique de ce plan de masse 16 puisse être appliquée par l'intermédiaire du caisson 20. Dans cet exemple, le caisson 20 présente un dopage de type n, avec une concentration de dopants comprise entre 1016 et 1018 cm-3. Le plan de masse 16 présente un dopage de même type que le dopage du caisson 16. La concentration de dopants du plan de masse 16 est ici comprise entre 1018 et 1020 cm-3. Ce plan de masse 16 présente ici une épaisseur comprise entre 50nm et 300nm et, de préférence, entre 70nm et 200nm. Le plan de masse 16 et le caisson 20 sont ici fabriqués à partir d'un même matériau semi-conducteur, par exemple du silicium, par application d'étapes distinctes d'implantation ionique. Chacun du plan de masse 16 et du caisson 20 présente ici un profil de dopage distinct. La cellule 2 comporte en outre des tranchées d'isolation 30 et 32 (« shallow trench isolation » en langue anglaise), pour isoler électriquement les transistors 10, 12 les uns des autres. Par isolation des transistors 10 et 12, on entend ici que les plans de masse 16 et 18 sont notamment isolés électriquement l'un de l'autre. Plus spécifiquement, la tranchée 30 permet d'isoler électriquement les transistors 10, 12 de l'extérieur de la cellule 2. À cet effet, la tranchée 30 entoure la cellule 2 sur tout son pourtour extérieur. La tranchée 32 permet d'isoler électriquement entre eux les transistors 10 des 12 de la cellule 2. Dans cet exemple, la tranchée 32 est située entre les transistors 10 et 12. Ces tranchées 30 et 32 s'étendent, perpendiculairement au substrat 6, depuis une face supérieure de la couche 14 jusqu'à une extrémité inférieure, située en dessous de l'interface séparant le plan de masse 16 du caisson 20.

Ces tranchées 30 et 32 sont réalisées dans un matériau électriquement isolant. Par exemple, ces tranchées 30 et 32 sont réalisées en oxyde de silicium. Le transistor 12 est similaire au transistor 10 : -le plan de masse 18 et le caisson 22 présentent tous deux des dopages de type n ; -les concentrations de dopants sont similaires à celles du transistor 10 ; -le transistor 12 comporte une couche semi-conductrice surmontée d'un empilement de grille, cette couche formant un canal entre une source et un drain du transistor 12.

Le transistor 12 est cependant de type n (nMOS). A l'exception de cette différence, tout ce qui a été décrit en référence au transistor 10 s'applique au transistor 12. Le circuit de polarisation 5 est ici configuré pour polariser électriquement les caissons 20 et 22 à une masse électrique GND du circuit 4. Ce circuit 5 comprend, par exemple, un générateur de tension électrique configuré pour fournir des tensions électriques spécifiques à partir de la masse électrique GND et d'une tension d'alimentation VDD du circuit 4. Le circuit de polarisation 5 peut également être configuré pour fournir des tensions électriques spécifiques différentes de Vdd et Gnd, par exemple Vdds et Gnds. Ainsi, dans cet exemple, les transistors 10 et 12 présentent tous deux des tensions de seuil de faibles valeurs, dites LVT. Par exemple, ces tensions de seuil sont inférieures ou égales à 350mV. Les valeurs de tension de seuil des transistors 10 et 12 sont obtenues, notamment, grâce au choix des dopages des plans de masse 16 et 18 et des caissons 20 et 22, grâce au choix de la tension de polarisation de ces plans de masse, et du fait de l'utilisation d'une couche 14 de type UTBOX. Ainsi, la cellule 2 peut être utilisée pour ses propriétés de faible consommation énergétique. Les niveaux des tensions de seuil des transistors 10 et 12 sont identiques, mais du fait des choix de type de dopage des plans de masse 16 et 18 et de leur tension de polarisation, l'amplitude de la tension de seuil du transistor 10 sera légèrement supérieure à l'amplitude de la tension de seuil du transistor 12. Le transistor 10 correspond en effet à une structure connue de transistor de type RVT à polarisation de type FBB intégrale (pour « Full Forward Back Biasing » en langue anglaise). On pourra par exemple considérer que deux tensions de seuil sont de même niveau si leur amplitude ne diffère que de moins de 30mV. La figure 2 représente une deuxième cellule 40 de type RVT pour un 35 compromis consommation/vitesse du circuit 4. Cette cellule 40 est identique à la cellule 2, sauf que : -les transistors 10 et 12 sont remplacés, respectivement, par des transistors 42 et 44, -les plans de masse 16 et 18 sont remplacés, respectivement, par des 40 plans de masse 46 et 48, -les caissons 20 et 22 sont remplacés, respectivement, par des caissons 50 et 52. Le plan de masse 46 et le caisson 50 présentent un dopage d'un même type, ce dopage étant du même type que le dopage du plan de masse 16 et du 5 caisson 20. Dans cet exemple, le plan de masse 46 et le caisson 50 présentent tous deux un dopage de type n. De même, le plan de masse 48 et le caisson 52 présentent un dopage d'un même type, ce dopage étant d'un type opposé au dopage du plan de masse 18 et du caisson 22. Dans cet exemple, le plan de masse 48 et le 10 caisson 52 présentent tous deux un dopage de type p. En outre, le circuit de polarisation 5 est ici configuré pour polariser électriquement les caissons 50 et 52 à la masse GND. De par la polarisation du caisson 52 et de son dopage de type p, la tension de seuil du transistor 44 est de type RVT (pour « Regular VT » en langue anglaise). Par exemple, ces 15 tensions de seuil sont comprises entre 350mV et 500mV. Du fait d'une de la polarisation du caisson 50 à GND, en combinaison avec un dopage de type n, le transistor 42 a une polarisation de type Full FBB et présenterait ainsi normalement une configuration de type LVT. Toutefois, afin de disposer d'un transistor 42 présentant malgré tout un niveau de tension de seuil de type RVT, 20 un paramètre technologique de compensation de la tension de seuil est utilisé sur ce transistor 42. Le paramètre technologique de compensation peut par exemple être la longueur du canal du transistor 42 (« poly bias » en langue anglaise). Afin d'augmenter la valeur de la tension de seuil, le canal du transistor 42 présente 25 une longueur réduite. À cet effet, le canal 25 est présente ici une longueur de canal réduite de 4nm ou de 6nm ou de 10nm par rapport à une longueur de canal standard pour un transistor pM0S, par exemple la longueur du canal du transistor 10. Dans cet exemple, le transistor 42 présente ainsi une longueur de canal strictement inférieure à 24nm. 30 Cette réduction de la longueur de canal modifie la tension de seuil du transistor 42, grâce à l'effet dit de canal court (« Short Channel Effect » en langue anglaise). Cette modification compense ainsi la modification de valeur de la tension de seuil induite par la mise à la masse électrique du caisson 50. La valeur de tension de seuil du transistor 42 est ainsi du même niveau que la 35 tension de seuil du transistor 44, bien que son amplitude puisse être légèrement inférieure. Le paramètre de compensation technologique peut également être le choix du matériau de grille, et en particulier la valeur de son travail de sortie. 40 La figure 3 représente une rangée 60 du circuit 4. Cette rangée 60 présente ici une forme rectiligne et s'étend parallèlement au substrat 6. Cette rangée 60 comprend une pluralité de cellules et, en particulier, des cellules 2 et 40. Une cellule 2 et une cellule 40 sont ici placées l'une à côté de l'autre, de façon contiguë, au sein de la rangée 60, de telle sorte que la tranchée 32 s'étende parallèlement à la rangée 60. Les transistors 10 et 42, de type pM0S, sont alignés entre eux suivant une direction parallèle à la rangée 60. Les transistors 12 et 44, de type nMOS, sont alignés entre eux suivant une autre direction, elle aussi parallèle à la rangée 60. Pour simplifier, seuls les caissons et les transistors respectifs de ces cellules 2 et 40 sont représentés sur la figure 3.

La co-intégration de ces cellules 2 et 40 au sein d'une même rangée 60 permet de bénéficier, dans la rangée 60, de plusieurs transistors présentant des tensions de seuil de niveaux distincts. La configuration de la rangée 60 permet d'éviter un problème de conception de la rangée 80 illustrée à la figure 4. En effet, une telle configuration permet d'éviter la formation de points singuliers, à l'intersection entre quatre caissons. Un tel point singulier 82 apparaît sur une ligne d'interface entre un caisson dopé n et un caisson dopé p pour les nMOS et entre un caisson dopé p et un caisson dopé n pour les pM0S, les dopages formant un motif en damier comme cela est schématiquement illustré à la figure 4 pour une rangée 80 selon l'état de la technique. Une telle disposition peut ainsi être dessinée pendant des étapes de conception du circuit, mais ne satisfait pas aux règles standard de dessin typiquement utilisées (« Design Rule Manual » en langue anglaise). Une telle disposition peut en effet engendrer des résultats indésirables lors de la fabrication du circuit 4. Notamment, une telle disposition peut favoriser l'apparition de courants de fuite pouvant résulter de la formation d'une jonction p-n polarisée en sens direct entre ces caissons de dopages de même type mais de polarisations différentes. Par ailleurs, une même polarisation est appliquée par le circuit de polarisation 5 sur les caissons 20, 22 et 50 des transistors de la rangée, ce qui 30 permet d'éviter les courants de fuite entre ces caissons. Ainsi, dans une telle configuration, il est possible de faire cohabiter, au sein d'une même rangée du circuit 4, des cellules contenant des transistors ayant des tensions de seuil distinctes. Notamment, le choix des dopages et des polarisations électriques des caissons respectifs de ces cellules 2 et 40 permet 35 de les accoler l'une à l'autre au sein de la rangée 60, tout en limitant le risque d'apparition de courants de fuite entre ces caissons. De plus, en co-intégrant de telles cellules au sein d'une même rangée, plutôt que de placer ces cellules dans des rangées distinctes, il est possible de réduire la longueur d'interconnections électriques reliant ces cellules entre elles. Ainsi, les 40 performances électriques du circuit 4 peuvent être améliorées. Enfin, cette disposition des cellules 2 et 40 permet d'éviter d'avoir recours à un caisson 2 996 956 11 semi-conducteur profondément enterré pour isoler électriquement l'un de l'autre des caissons de dopages opposés, ce qui permet de simplifier la conception et la fabrication du circuit 4. 5 La figure 5 illustre une comparaison de performances électriques du transistor 42 et d'un transistor connu de type RVT. Plus précisément, la figure 5 représente l'évolution du courant de fuite Ileak (exprimé en pA) de ces transistors, en fonction de la fréquence de fonctionnement F (exprimée en GHz) de ces transistors, pour différentes températures de fonctionnement de ces transistors. 10 Les courbes 100, 102 et 104 (traits discontinus) représentent l'évolution du courant Ileak en fonction de la fréquence F pour le transistor 42, respectivement, pour des températures de fonctionnement de -40°C, de +30°C et de +125°C. Les courbes 101, 103 et 105 (traits pleins) représentent l'évolution du courant Ileak en fonction de la fréquence F pour le transistor connu 15 de type RVT, respectivement, pour des températures de fonctionnement de - 40°C, de +30°C et de +125°C. On constate notamment que l'écart entre les valeurs du courant Ileak pour ces deux types de transistors, pour une température de fonctionnement donnée, est inférieure ou égale à 7%. Ainsi, on considère que le transistor 42 peut 20 reproduire de manière satisfaisante les performances électriques du transistor connu de type RVT, sur toute la gamme de fréquence F et de températures de fonctionnement. Les figures 6 et 7 représentent un deuxième mode de réalisation des 25 cellules 2 et 40. La figure 6 illustre une cellule 110 de type RVT. Cette cellule 110 est structurellement similaire à la cellule 2, sauf que : -les transistors 10 et 12 portent ici, respectivement, les références 10a et 12a, -le circuit 5 est configuré pour polariser électriquement les caissons 20 et 22 à la tension VDD. De par le type de dopage des caissons 20 et 22 et de leur polarisation électrique, la tension de seuil du transistor 10a est de type RVT. De façon analogue à ce qui a été décrit pour le transistor 10, le transistor 35 12a présente ici une tension de seuil d'un même niveau mais d'une amplitude légèrement différente de la tension de seuil du transistor 10a. La figure 7 illustre une cellule 120, de type LVT. Cette cellule 120 est identique à la cellule 40, sauf que : 40 -les transistors 42 et 44 portent ici, respectivement, les références 42a et 44a; -les plans de masse 46 et 48 sont remplacés, respectivement, par des plans de masse 46a et 48a; -les caissons 50 et 52 sont remplacés, respectivement, par des caissons 50a et 52a, -le circuit 5 est configuré pour appliquer une polarisation électrique égale à la masse GND sur le caisson 50a et une polarisation électrique égale à VDD sur le caisson 52a. Le plan de masse 46a et le caisson 50a présentent un dopage de type opposé au dopage du plan de masse 46 et du caisson 50. Ici, le plan de masse 10 46a et le caisson 50a présentent tous deux un dopage de type p. De même, le plan de masse et le caisson 52a présentent un dopage de type opposé au dopage du plan de masse 48 et du caisson 52. Ici, le plan de masse 48a et le caisson 52a présentent tous deux un dopage de type n. Avec ce choix de dopage et de polarisation électrique du caisson 50a, le 15 transistor 42a présente une tension de seuil de type LVT. Cependant, du fait de la polarisation de type n du caisson 52a et de la polarisation électrique VDD appliquée sur ce caisson 52a, le transistor 44a est soumis à une polarisation de type Full FBB, et présenterait ainsi normalement une tension de seuil de type RVT. Aussi, pour ramener le transistor 44a à une tension de seuil de type LVT, 20 un paramètre technologique de compensation de la tension de seuil est utilisé sur ce transistor 44a. Ce paramètre technologique, est, par exemple, le même que celui qui a été décrit en référence au transistor 42. Ainsi, le canal du transistor 44a présente par exemple une longueur réduite. 25 La figure 8 représente une rangée 130 apte à être utilisée à la place de la rangée 60. Cette rangée 130 est identique à la rangée 60, sauf qu'elle comporte des cellules 110 et 120, respectivement, à la place des cellules 2 et 40. Ces cellules 110 et 120 sont disposées l'une à côté de l'autre au sein de la rangée 30 130, de la même manière que ce qui a été décrit en référence aux cellules 2 et 40 de la rangée 60. La co-intégration de ces cellules 110 et 120 au sein de la rangée 130 permet de bénéficier, dans la rangée 130, de plusieurs transistors présentant des tensions de seuil de types distincts, tout en évitant le problème de conception de la rangée 80. 35 De nombreux autres modes de réalisation sont possibles. Chacune des cellules 2, 40, 110 et 120 peut contenir plus d'un transistor de chaque type pMOS ou nMOS. Par exemple, la cellule 2 comprend plusieurs transistors supplémentaires identiques au transistor 10. Ces transistors 40 supplémentaires sont tous placés au-dessus du plan de masse 16, de manière à ce que leurs tensions de seuil respectives puissent être modifiées par l'application d'une polarisation électrique sur le caisson 20. Il en va de même pour les transistors 12, 10a et 12a. Le circuit 5 peut directement utiliser les tensions électriques VDD et GND présentes dans le circuit 4.

Le paramètre technologique de compensation du niveau de tension de seuil du transistor 42 peut être réalisé de manière différente. En variante, cette compensation est réalisée en remplaçant la grille 28 du transistor 42 par une grille comportant un matériau dont le travail de sortie est différent du travail de sortie de la grille 28. Par exemple, la grille 28 comporte un métal présentant un travail de sortie de type P, égal à 4,85eV, ou encore un travail de sortie de type N, présentant un travail de sortie de 4,45eV. Dans une autre variante, dans le cas où les transistors présentent une largeur de grille très faible, par exemple inférieure à 20nm, le paramètre technologique de compensation peut être réalisé en modifiant de quelques nanomètres cette largeur de la grille 28. Dans une autre variante, le paramètre de compensation peut être appliqué en adaptant la polarisation électrique appliquée communément aux caissons 20, 22 et 50. Par exemple, en appliquant sur ces caissons 20, 22 et 50 une polarisation GND+AV avec AV égal à 0,5 V, au lieu d'appliquer la polarisation GND. Les tensions GND et Vdd peuvent par exemple être modulées d'une valeur -FAV à la hausse ou à la baisse.

Claims (10)

1. REVENDICATIONS1. Circuit intégré (4) comprenant : -un substrat (6) semi-conducteur ; -des première (2) et seconde (40) cellules, comportant chacune : - des premier (10, 42) et second (12, 44) transistors à effet de champ de type FDSOI, et, respectivement, l'un étant de type pMOS et l'autre étant de type nMOS ; - des premier (16, 46) et second (18, 48) plans de masse semi- conducteurs, respectivement placés sous les premier et second transistors ; - une couche d'oxyde enterrée (14) s'étendant entre les premier et second transistors d'une part, et les premier et second plans de masse d'autre part, - des premier (20, 50) et second (22, 52) caissons semi-conducteurs, placés respectivement sous les premier et second plans de masse et séparant ces plans de masse du substrat semi-conducteur, le premier caisson et le premier plan de masse présentant le même type de dopage, le second caisson et le second plan de masse présentant le même type de dopage ; -les première et seconde cellules étant accolées l'une à l'autre de sorte que leurs premiers transistors soient alignés selon une première direction parallèle au substrat et leurs seconds transistors soient alignés selon la première direction; -les premier (20) et second (22) caissons de la première cellule et le premier caisson (50) de la seconde cellule présentant un même dopage d'un premier type, et le second caisson (52) de la seconde cellule présente un dopage d'un second type, opposé au premier type ; -le circuit intégré comprenant en outre un dispositif de commande (5) pour appliquer une même polarisation électrique sur les caissons (20, 22, 50) présentant le premier type de dopage ; -les transistors (10, 12) de la première cellule étant configurés pour présenter un premier niveau de tension de seuil, les transistors (42, 44) de la deuxième cellule étant configurés pour présenter un deuxième niveau de tension de seuil différent du premier niveau.
2. 2. Circuit selon la revendication 1, dans lequel le premier transistor (42) de la seconde cellule présente un paramètre technologique de compensation pour que la tension de seuil dudit transistor présente un même niveau de tension de seuil que le second transistor (44) de cette seconde cellule.
3. 3. Circuit selon la revendication 2, dans lequel ledit paramètre technologique de compensation de la tension de seuil du premier transistor (42) de la deuxième cellule est choisi parmi un groupe composé des caractéristiques suivantes : -la longueur de son canal est inférieure à la longueur de canal du second transistor de la seconde cellule ; -sa grille est formée d'un matériau présentant un travail de sortie différent du matériau formant la grille du second transistor de la seconde cellule.
4. 4. Circuit selon la revendication 3, dans lequel la longueur du canal du second transistor (44) de la seconde cellule est supérieure de 2 nm, de préférence supérieure de 6nm, à la longueur de canal du premier transistor (42) de la seconde cellule, de manière à ce que le premier et le second transistors de la seconde cellule présentent un même niveau de tension de seuil.
5. 5. Circuit selon l'une quelconque des revendications précédentes, dans lequel les premier et second types de dopages correspondent, respectivement, à des dopages de type n et p.
6. 6. Circuit selon la revendication 5, dans lequel le dispositif de commande est configuré pour appliquer une même polarisation électrique sur tous les premier et second caissons des première (2) et seconde (40) cellules.
7. 7. Circuit selon la revendication 6, dans lequel les niveaux des tensions de seuil des transistors (10, 12) de la première cellule (2) sont inférieurs aux niveaux des tensions de seuil des transistors (42, 44) de la deuxième cellule (40).
8. 8. Circuit selon la revendication 5, dans lequel le dispositif de commande est configuré pour appliquer une polarisation électrique sur le second caisson (50a) de la seconde cellule (120) différente de la polarisation appliquée sur le premier caisson (20) de la première cellule (110).
9. 9. Circuit selon la revendication 8, dans lequel les niveaux des tensions de seuil des transistors (42a, 44a) de la deuxième cellule (120) sont inférieurs aux niveaux des tensions de seuil des transistors (10a, 12a) de la première cellule (110).
10. 10. Circuit selon l'une quelconque des revendications précédentes, dans lequel chacune des première et seconde cellules comprend une tranchée d'isolation profonde (32), s'étendant selon une direction perpendiculaire au substrat, jusqu'en-dessous des plans de masse de ces cellules, cette tranchéed'isolation séparant les premiers transistors des seconds transistors desdites cellules.