FR2957193A1 - Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 40
- 239000012212 insulator Substances 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 230000008859 change Effects 0.000 claims abstract description 5
- 239000000463 material Substances 0.000 claims abstract description 5
- 230000005669 field effect Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 6
- 230000002829 reductive effect Effects 0.000 description 15
- 230000009467 reduction Effects 0.000 description 10
- 230000008901 benefit Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 3
- 230000000670 limiting effect Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Ceramic Engineering (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
L'invention concerne selon un premier aspect une cellule de chemin de données spécifiquement adaptée à son environnement d'utilisation dans un circuit intégré réalisée sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, la cellule comprenant un ensemble de transistors à effet de champ, chaque transistor disposant dans la couche mince d'une région de source (S7), d'une région de drain (D7) et d'une région de canal (C7) délimitée par les régions de source et de drain, et comprenant en outre une région de grille de contrôle avant (GA7) formée au dessus de la région de canal, caractérisée en ce qu'au moins un transistor (T7) dispose d'une région de grille de contrôle arrière (GN2) formée dans le substrat de base au-dessous de la région de canal, la région de grille arrière étant apte à être polarisée pour modifier les performances du transistor.
Description
Le domaine de l'invention est celui de la microélectronique. L'invention concerne plus précisément un dispositif semi-conducteur réalisé sur un substrat semi-conducteur sur isolant SeOi (« Semiconductor On Insulator ») à partir de cellules élémentaires de chemins de données.
La conception de circuits intégrés repose sur l'intégration d'une pluralité de cellules élémentaires ayant des fonctions logiques prédéterminées. D'une manière générale, on peut distinguer deux types de conception. Selon un premier type de conception, on a recours à une bibliothèque comprenant environ un millier de cellules préconçues pour un usage général. 1 o On parle alors de cellules standards (« standard cells » selon la terminologie anglo-saxonne). Selon un second type de conception, on conçoit des cellules spécifiquement adaptées à leur environnement d'utilisation. On parle alors de cellules de chemins de données (« datapath cells » selon la terminologie 15 anglo-saxonne). On comprend que pour un circuit donné, le recours à des cellules datapath spécifiquement développées pour ce circuit permet d'obtenir de meilleures performances (typiquement en termes de rapidité, de consommation de puissance, et de surface occupée). Le coût de conception 20 est cependant beaucoup plus important. Les cellules datapath ne sont ainsi typiquement utilisées que pour des circuits haute vitesse nécessitant des performances optimisées, par exemple pour des microprocesseurs. Ces cellules sont notamment conçues afin d'élaborer des unités arithmétiques pour lesquelles on observe une forte 25 répétitivité de fonctions basiques plus ou moins complexes. On retiendra à titre d'exemples le cas des additionneurs, des multiplicateurs, etc. L'amélioration des performances (vitesse, consommation) et la miniaturisation sont des besoins continus dans le domaine d'application de l'invention. 3o L'invention a pour objectif de répondre à ces besoins, et propose à cet effet selon un premier aspect une cellule à chemin de données spécifiquement adaptée à son environnement d'utilisation dans un circuit intégré réalisée sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, la cellule comprenant un ensemble de transistors à effet de champ, chaque transistor disposant dans la couche mince d'une région de source, d'une région de drain et d'une région de canal délimitée par les régions de source et de drain, et comprenant en outre une région de grille de contrôle avant formée au dessus de la région de canal, caractérisée en ce qu'au moins un transistor dispose d'une région de grille de contrôle arrière formée dans le substrat de base au-dessous de la région de canal, la région de grille arrière étant apte à être polarisée pour modifier les performances du transistor. Certains aspects préférés, mais non limitatifs, de cette cellule sont les suivants : - une ligne de grille arrière connecte les régions de grille arrière d'une pluralité de transistors ; - la ligne de grille arrière s'étend dans le substrat de base sous la couche isolante le long d'une rangée de transistors ; - la région de grille arrière est isolée du substrat de base par un caisson de conductivité opposé ; et - la région de grille arrière présente une conductivité du même type que celle du canal du transistor. Selon un autre aspect, l'invention concerne un circuit intégré réalisée sur un substrat semi-conducteur sur isolant comprenant une cellule à chemin de données selon le premier aspect de l'invention. Selon encore un autre aspect, l'invention concerne un procédé de commande d'une cellule à chemin de données selon le premier aspect de l'invention, dans lequel la région de grille arrière est reliée à un premier 3o potentiel lorsque le transistor est inactif, et à un deuxième potentiel lorsque le potentiel est actif.
Selon encore un autre aspect, l'invention concerne un procédé de conception d'une cellule à chemin de données dans lequel on adapte la cellule spécifiquement à son environnement d'utilisation dans un circuit intégré réalisé sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, comprenant les étapes consistant à : - réduire la largeur physique d'un transistor de la cellule, pour en diminuer la capacitance, et - associer au transistor une grille de contrôle arrière agencée dans le substrat de base, pour en augmenter la conductance en utilisation dans un état actif. D'autres aspects, buts et avantages de la présente invention apparaîtront mieux à la lecture de la description détaillée suivante de formes de réalisation préférées de celle-ci, donnée à titre d'exemple non limitatif, et faite en référence aux dessins annexés sur lesquels : - la figure 1 représente le gain possible en terme de délai de propagation par la mise en oeuvre de l'invention ; - la figure 2 est un schéma illustrant la réalisation d'une grille de contrôle arrière ; - la figure 3 vise à comparer une cellule de chemin de données CMOS sur substrat de base et une cellule de chemin de données CMOS sur substrat SeOI confome à un mode de réalisation possible du premier aspect de l'invention. L'invention a trait à un circuit intégré comprenant une pluralité de cellules de chemin de données (datapath cells). Chacune des cellules datapath est spécifiquement développée pour ce circuit, et est par conséquent hautement adaptée à son environnement d'utilisation. Une cellule datapath comprend typiquement un étage d'entrée et un étage de sortie. Elle peut également comprendre un ou plusieurs étages intermédiaires reliant l'étage d'entrée à l'étage de sortie.
Afin de maximiser la vitesse du circuit, différentes actions peuvent être entreprises. On peut tout d'abord raccourcir la longueur des connexions électriques reliant les cellules datapath entre elles ou la longueur des connexions électriques reliant les étages d'une cellule datapath entre eux. La connexion présente alors une capacitance à la charge réduite ainsi qu'une résistance réduite. On peut également prévoir des étages de sortie présentant une faible impédance. Les étages de sortie disposent alors d'un niveau de conduction suffisant pour charger rapidement la ou les connexions électriques en sortie ainsi que les étages d'entrée de la cellule datapath suivante. Ceci impose typiquement de recourir à des transistors de grandes dimensions, en particulier à des transistors présentant une largeur importante.
Cependant, il est à noter qu'un étage de sortie constitue également une charge (pour l'étage d'entrée ou le(s) étage(s) intermédiaire(s) de la cellule datapath) d'autant plus importante que les transistors qui le composent sont de grandes dimensions. En outre, sa consommation de puissance, aussi bien statique que dynamique, est proportionnelle à ses dimensions.
Encore un autre moyen pour maximiser la vitesse d'un circuit consiste à prévoir des étages d'entrée présentant une faible capacitance. Ceci peut être réalisé en venant réduire les dimensions de l'étage d'entrée d'une cellule. La charge de la cellule précédente est ainsi réduite. Mais en venant réduire les dimensions, cet étage d'entrée risque de ne pas présenter un niveau de conduction suffisant pour charger efficacement le(s) étage(s) intermédiaire(s) ou l'étage de sortie. Par ailleurs, une variabilité des performances peut découler d'une miniaturisation trop avancée. En particulier, il existe alors un risque que des cellules datapath parallèles présentent des vitesses sensiblement différentes.
D'une manière plus générale, tout étage constitue à la fois un étage de sortie pour l'étage suivant ou la cellule suivante, et un étage d'entrée pour l'étage précédent ou la cellule précédente. On comprend donc que pour chacun des étages, un compromis doit être recherché entre transistors de petites dimensions pour en réduire la capacitance (et donc diminuer la charge du ou des étages précédents) et transistors de grandes dimensions pour en réduire la résistance (et donc charger efficacement le ou les étages suivants). Dans le cadre de l'invention, chacun des étages est constitué d'une pluralité de transistors à effet de champ (FET û Field Effect Transistor) réalisés sur un substrat SeOi, notamment sur un substrat silicium sur isolant SOI (« Silcon On Insulator »). Chaque transistor dispose d'une région de source, d'une région de drain et d'une région de canal séparant les régions de source et de drain. Le transistor dispose également d'une grille de contrôle avant séparée du canal par une couche diélectrique de grille. L'invention propose en outre d'agencer une grille de contrôle arrière dans le substrat de base en regard du canal d'au moins un transistor. On a représenté sur la figure 2 une vue en coupe d'une rangée de transistors T1-T7 NMOS réalisés sur un substrat SeOl. Sur cette vue en coupe, la couche isolante porte la référence BOX. Sur cette figure 2, le canal des transistors est totalement déplété (« Fully Depleted » selon la terminologie anglo-saxonne), les régions de source S et de drain D étant en contact avec la couche isolante BOX. L'invention s'étend toutefois également à la technologie partiellement déplétée (« Partiallty Depleted ») dans laquelle les régions de source et de drain ne s'étendent pas dans l'intégralité de la couche mince. On notera que dans ce cas, la grille de contrôle arrière est globalement moins efficace car plus éloignée de la région de canal entre les régions de source et de drain. Sur cette figure 2, on a par souci de clarté représenté des transistors de mêmes dimensions.
La figure 2 est cependant donnée à titre purement illustratif. En pratique les transistors de la cellule datapath ne sont pas nécessairement agencés en rangées, ils ne présentent pas nécessairement les mêmes dimensions (y compris le long d'une rangée), ils peuvent disposer d'une grille de contrôle arrière individuelle ou commune, le potentiel appliqué aux grilles de contrôle arrière peut être différent ou non, etc. En référence au transistor T7, celui-ci dispose dans la couche mince du substrat SeOI d'une région de source S7, d'une région de drain D7 et d'une région de canal C7 s'étendant entre la source et le drain. Le transistor T7 1 o comprend en outre une région de grille de contrôle avant GA7 disposée de manière classiquement connue en soi au-dessus du canal, une couche diélectrique de grille 10 étant interposée entre la grille de contrôle avant GA7 et la canal C7. Le transistor T7 comprend en outre une grille de contrôle arrière GN2 15 disposée dans le substrat de base et séparée du canal C7 par la couche isolante BOX. Le transistor T7 dispose ainsi de deux grilles de contrôle : la grille de contrôle avant GA7 classiquement utilisée, et la grille de contrôle arrière GN2 proposée par l'invention qui est notamment destinée à être utilisée pour augmenter la conduction su transistor sans avoir à en 20 augmenter les dimensions. La figure 2 vise à illustrer les différents cas de figure possible. Sur cette figure 2 : - le transistor TI présente une grille de contrôle arrière Gpi de type P+ ; - le transistor T2 présente une grille de contrôle arrière GN1 de type N+ ; 25 - le transistor T3 ne dispose pas de grille de contrôle arrière ; - les transistors T4-T6 présentent une grille de contrôle arrière commune Gp2 de type P+ ; - le transistor T7 présente une grille de contrôle arrière GN2 de type N+ ; Comme représenté sur la figure 2, une grille de contrôle arrière 3o associée de manière individuelle à un transistor peut être localisée dans le substrat de base sous la couche isolante de manière à ne s'étendre qu'en regard du canal du transistor (cf. transistors TI, T2 et T7) La grille de contrôle arrière peut être commune à une pluralité de transistors en s'étendant dans le substrat de base sous la couche isolante sous les canaux de ladite pluralité de transistors (cas des transistors T4-T6). La grille de contrôle arrière est par exemple formée par implantation de dopants sous la couche isolante BOX. La grille de contrôle arrière est isolée du substrat de base par un caisson CN1, Cpt, CN2, Cpt (« well » dans la terminologie anglo-saxonne) de 1 o polarisation opposée (caisson de type N- CN1, CN2 pour une grille de contrôle arrière P+ Gpi, Gp2 ; caisson de type P- Cpi, Cpt pour une grille de contrôle arrière N+ GN1, GN2). La tension du caisson est choisie de façon à ce que la diode parasite créé par le noeud électrique entre la grille de contrôle arrière et le caisson 15 soit toujours en inverse, la diode isolant la grille de contrôle arrière du caisson et de tout ce qu'il peut contenir (autres grilles de contrôles arrière notamment). Effectivement, il est bien entendu possible de prévoir un caisson commun à plusieurs grilles de contrôle arrière de même type. On notera qu'en alternative ou en complément des caissons, on peut 20 prévoir des régions d'isolations latérales s'étendant, sous la couche isolante BOX, en profondeur dans le substrat de base de manière à isoler la grille de contrôle arrière du substrat de base. Dans un tel cas de figure, la grille de contrôle arrière peut ne pas avoir à être précisément localisée en regard du canal d'un transistor. 25 Par ailleurs, selon une variante de réalisation non représentée, une seconde couche isolante, agencée dans le substrat de base en dessous de la couche isolante BOX, peut également contribuer, totalement ou en partie, à isoler une grille de contrôle arrière du substrat de base. En venant polariser la grille de contrôle arrière du transistor 3o positivement ou négativement (typiquement par +1- 0,3 V), les propriétés du transistor peuvent être modifiées de manière individuelle. En particulier, la tension de seuil du transistor peut être décalée. Or une modification de la tension de seuil est équivalente à une modification de la largeur physique du canal du transistor.
Ainsi, dans le cadre de l'invention, la largeur physique du canal du transistor est définie une fois pour toute, mais il s'avère possible de modifier la largeur apparente (effective) de son canal via le choix d'une commande de la grille de contrôle arrière.
Un transistor dont le canal présente une conductivité de type N et une grille de contrôle arrière de conductivité P (on parle alors de grille de contrôle
1 o arrière avec fonction de travail) présente une tension seuil très élevée. Cette tension de seuil peut alors être réduite en appliquant une tension positive sur la grille de contrôle arrière.
Un transistor dont le canal présente une conductivité de type N et une grille de contrôle arrière de conductivité N (on parle alors de grille de contrôle
15 arrière sans fonction de travail) présente une tension seuil nominale qui peut être réduite en appliquant une tension positive sur la grille de contrôle arrière.
Cette variation de la tension de seuil du transistor via la grille de contrôle arrière peut être formulée selon Vth = Vto ù a.VBG, où Vth représente la tension de seuil du transistor, VBG la tension appliquée à la grille de
20 contrôle arrière, Vto la tension de seuil nominale (qui peut être décalée par la fonction de travail selon que l'on utilise une grille de contrôle arrière de type N ou P), et a un coefficient lié à la géométrie du transistor. Le coefficient a peut notamment être modélisé selon a = 3't°xl , où tsi + 3.ç2 tox1 désigne l'épaisseur de la couche diélectrique de grille séparant la grille
25 de contrôle avant du canal, tox2 désigne l'épaisseur de la couche isolante séparant la grille de contrôle arrière du canal et ts; désigne l'épaisseur de la couche mince.
On comprend donc que le type de dopage de la grille de contrôle arrière associé à un transistor décale ou non la tension de seuil nominale, et que la polarisation de la grille de contrôle arrière permet d'ajuster la tension de seuil. On peut ainsi bénéficier d'une augmentation du courant de conduction ION dans un état actif du transistor (en réduisant la tension de seuil), et d'une diminution du courant de fuite IOFF réduit dans un état inactif du transistor (en augmentant la tension de seuil). Ainsi, dans le cadre de l'invention, on choisit préférentiellement que le transistor présente une largueur physique inférieure à la largeur physique que ce transistor présenterait en l'absence de la mise en oeuvre de l'invention (cas d'une cellule datapath CMOS réalisée sur un substrat de base, dit « bulk »). On vient ainsi réduire la capacitance de l'étage auquel ce transistor appartient. De telle manière, la charge du ou des étages précédents est diminuée. A niveau de conduction constant, on peut ainsi obtenir une réduction de l'ordre de 33% de la charge de l'étage précédent. L'utilisation de la grille de contrôle arrière permet de diviser globalement par deux la largeur du transistor à conductance constante (à partir de la lithographie 45nm car les ratios d'épaisseurs ainsi que les tensions ne sont pas favorables pour les lithographies antérieures). Si on divise la largeur du transistor par un facteur deux, on divise également par ce facteur sa capacité d'entrée mais on n'améliore pas la conductance de sortie ce qui est peut également être recherché. Ainsi, on estime intuitivement qu'un facteur quadratique (I2) est le plus souvent préférable. Mais on doit retenir que les cellules datapath sont optimisées par rapport à leur contexte et qu'il peut y avoir des cas où l'on cherche à optimiser exclusivement la capacitance ou la résistance. En effet, on peut également agir sur la grille de contrôle arrière du transistor pour bénéficier d'une augmentation du courant de conduction (la largeur apparente du canal est ainsi augmentée sans que la largeur physique 3o ne soit modifiée). On vient ainsi réduire la résistance (augmenter la conductance) de l'étage auquel ce transistor appartient. De telle manière, le ou les étages suivants peuvent être chargés efficacement. On peut ainsi obtenir une réduction de l'impédance de l'ordre de 33 au noeud technologique 32 nm (cette réduction devant être encore plus importante pour les générations suivantes) sans avoir à augmenter la taille des transistors. Bien entendu ces deux actions sont préférentiellement mises en oeuvre cumulativement. Dans un tel cas de figure, la surface occupée par la cellule Datapath peut être réduite, de l'ordre de 15 à 25 %.
L'équation suivante, tirée de l'article « Closed-form Expressions for Interconnection Delay, Coupling, and Crosstalk in VLSI's » de T.Sakurai, in IEEE Transactions On Electron Devices, Vol.40, N°1, Janvier 1993, illustre le délai de propagation Tv entre un étage de sortie et un étage d'entrée : T = O..
Dans cette équation : Rint et Oint représentent respectivement la résistance et la capacitance de la connexion électrique. Elles varient en fonction de la lithographie (32 nm dans l'exemple ci-après considéré) et de la longueur de la connexion (entre 10 nm et 10 µm dans l'exemple) ; Rbuf représente l'impédance de l'étage de sortie en entrée de la connexion électrique ; Cbuf représente la capacitance de l'étage d'entrée à l'autre bout de la connexion électrique. On a représenté sur les courbes Ca et Cl de la figure 1, le délai de propagation (en ps) en fonction de la longueur de la connexion (en nm), respectivement pour une propagation de 90% de l'amplitude d'un signal analogique et pour une propagation de 50% de l'amplitude d'un signal numérique. Dans un exemple de mise en oeuvre de l'invention, on vient réduire de 30 33% Cbuf et Rbuf. Les courbes Cai et Cli illustrent la réduction conséquente (de l'ordre de 55%) du délai de propagation, pour respectivement les situations analogique et numérique. On aura compris que l'on peut jouer sur l'un et/ou l'autre des valeurs Cbuf (via une réduction des dimensions du transistor) et Rbuf (via la grille de contrôle arrière). Ainsi au noeud technologique 32nm, la vitesse peut être approximativement doublée. On estime toutefois de manière conservative un gain en vitesse de l'ordre de 25 à 33 %. Comme indiqué précédemment, la surface occupée par la cellule 1 o datapath peut être réduite de l'ordre de 15 à 25%. L'invention offre également l'avantage de permettre une réduction des fuites et donc la consommation de puissance. Cette réduction des fuites est liée à l'utilisation de transistors plus petits. Elle peut également être obtenue via un contrôle appropriée de la grille de contrôle arrière durant les états 15 inactifs du transistor (réduction du courant de fuite IOFF)• La consommation de puissance peut ainsi être réduite de l'ordre de 25 à 33% dans l'état actif. Elle est réduite de l'ordre d'une à deux décades dans l'état inactif par rapport à la cellule datapath en technologie CMOS conventionnelle ou sans commande de la grille de contrôle arrière. 20 On comprendra que cette réduction de consommation s'observe évidemment à fréquence de fonctionnement constante dans la mesure où des transistors plus petits consomment moins. Toutefois, les transistors sont également nettement plus rapides et de plus hautes fréquences peuvent être envisagées. Une plus haute fréquence entraîne au final une consommation 25 plus importante mais aussi un taux d'usage en rapport. L'invention présente en outre l'intérêt de permettre d'atteindre de plus hautes fréquences de fonctionnement. On estime de manière conservative une augmentation de la fréquence de l'ordre de 30 à 50 %. Un mode opératoire d'un transistor à grille de contrôle arrière d'une 30 cellule datapath conforme à l'invention consiste à appliquer à la grille de contrôle arrière un premier potentiel lorsque le transistor est inactif et un second potentiel lorsque le transistor est actif. Plus particulière, lorsque la grille de contrôle arrière est à l'état bas « OFF », en étant par exemple reliée à la masse, le transistor fonctionne à basse vitesse, avec de faibles fuites. En l'absence de signaux, c'est-à-dire en état inactif, la consommation de puissance est réduite. Lorsque la grille de contrôle arrière est à l'état haut « ON », en étant par exemple reliée à une tension d'alimentation nominale VDD, la vitesse de fonctionnement est augmentée.
En réalisant un compromis approprié entre commande de la grille de contrôle arrière et dimension physique du transistor, on peut obtenir simultanément un gain de 20% à la fois pour ce qui concerne la surface occupée et pour ce qui concerne les performances. Bien évidemment, chaque cellule peut être conçue pour tirer tous les avantages de l'un ou l'autre de ces paramètres. On a dans ce qui précède pris l'exemple d'un seul transistor d'une cellule datapath. En pratique, tout ou partie des transistors de la cellule peut disposer d'une grille de contrôle arrière. Une ligne de grille arrière peut en outre connecter les grilles de contrôle arrière d'une pluralité de transistors. En particulier, une telle ligne de grille arrière commune peut relier les grilles de contrôle arrière de transistors agencés le long d'une même rangée. On a représenté sur la figure 3 une comparaison entre une cellule datapath additionneur complet (« Full Adder ») en technologie CMOS bulk (à gauche sur la figure 3) et la même cellule selon un mode de réalisation possible de l'invention (à droite). Les transistors de la cellule conforme à l'invention sont agencés en rangées, une ligne de grille arrière BG1-BG6 s'étendant dans le substrat de base sous la couche isolante le long de chaque rangée.
La cellule conforme à l'invention présente une vitesse de fonctionnement améliorée de l'ordre de 20% au moins, occupe une surface réduite de l'ordre de 20%, et affiche une consommation réduite de l'ordre de 20% en mode actif et de plus d'une décade en mode inactif. La topologie de l'exemple de la figure 3 est en outre avantageuse en ce qu'elle propose une configuration régularisée permettant de limiter les aberrations et déformations engendrées par la réduction des dimensions sous les longueurs d'ondes d'exposition des masques photorésistants. Cette configuration régularisée s'appuie notamment sur une seule orientation de poly (ce qui permet de n'avoir qu'une seule tolérance dimensionnelle par rapport aux outils de fabrication) et un seul pas de poly (ce qui permet de mieux contrôler les phénomènes optiques). La cellule est en outre constituée uniquement de bandes de zones actives, ce qui permet de simplifier les opérations de photolithographie. Dans l'exemple représenté sur la figure 3, les transistors d'une même rangée présentent les mêmes dimensions (même largeur notamment).
L'invention n'est toutefois pas limitée à un tel cas de figure, mais vise également des transistors de dimensions physiques différentes (largeur en particulier) le long d'une même rangée. Par ailleurs, chaque transistor (ou chaque ensemble de transistors, notamment chaque rangée de transistors) peut disposer d'un « facteur d'échelle » dédié, simplement en venant appliquer un potentiel différent sur chaque grille de contrôle arrière. On aura compris que l'invention n'est pas limitée à une cellule datapath selon son premier aspect, mais s'étend également à un circuit intégré comprenant une telle cellule, à un procédé de commande d'une telle cellule ainsi qu'à un procédé de commande d'une telle cellule dans lequel on réduit la largeur physique d'au moins un transistor de la cellule pour en diminuer la capacitance et on associe au transistor une grille de contrôle arrière pour en augmenter la conductance.
Claims (8)
- REVENDICATIONS1. Cellule de chemin de données spécifiquement adaptée à son environnement d'utilisation dans un circuit intégré réalisée sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, la cellule comprenant un ensemble de transistors à effet de champ, chaque transistor disposant dans la couche mince d'une région de source (S7), d'une région de drain (D7) et d'une région de canal (C7) délimitée par les régions de source et de drain, et comprenant en outre une région de grille de contrôle avant (GA7) formée au dessus de la région de canal, caractérisée en ce qu'au moins un transistor (T7) dispose d'une région de grille de contrôle arrière (GN2) formée dans le substrat de base au-dessous de la région de canal, la région de grille arrière étant apte à être polarisée pour modifier les performances du transistor.
- 2. Cellule selon la revendication 1, dans lequel une ligne de grille arrière (BG1-BG6) connecte les régions de grille arrière d'une pluralité de transistors.
- 3. Cellule selon la revendication 2, dans lequel la ligne de grille arrière (BG1-BG6) s'étend dans le substrat de base sous la couche isolante le long d'une rangée de transistors.
- 4. Cellule selon la revendication 1, dans lequel la région de grille arrière est isolée du substrat de base par un caisson de conductivité opposé.
- 5. Cellule selon la revendication 1, dans lequel la région de grille arrière 30 présente une conductivité du même type que celle du canal du transistor.25
- 6. Circuit intégré réalisée sur un substrat semi-conducteur sur isolant comprenant une cellule à chemin de données selon l'une quelconque des revendications précédentes.
- 7. Procédé de commande d'une cellule selon la revendication 1, dans lequel la région de grille arrière est reliée à un premier potentiel lorsque le transistor est inactif, et à un deuxième potentiel lorsque le potentiel est actif.
- 8. Procédé de conception d'une cellule à chemin de données dans lequel on adapte la cellule spécifiquement à son environnement d'utilisation dans un circuit intégré réalisé sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, comprenant les étapes consistant à: - réduire la largeur physique d'un transistor de la cellule, pour en diminuer la capacitance, et - associer au transistor une grille de contrôle arrière agencée dans le substrat de base, pour en augmenter la conductance en utilisation dans un état actif.20
Priority Applications (11)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1051526A FR2957193B1 (fr) | 2010-03-03 | 2010-03-03 | Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante |
SG2010093110A SG173946A1 (en) | 2010-03-03 | 2010-12-15 | DATA PATH CELL ON AN SeOI SUBSTRATE WITH A BURIED BACK CONTROL GATE BENEATH THE INSULATING LAYER |
TW099143864A TWI436480B (zh) | 2010-03-03 | 2010-12-15 | 在SeOI基板上之具有在絕緣層之下的埋入式後控制閘之資料路徑單元 |
KR1020100129299A KR101178149B1 (ko) | 2010-03-03 | 2010-12-16 | 절연층 아래에 매립 후면 제어 게이트를 가지는 SeOI 기판 상의 데이터 경로 셀 |
CN2010105957092A CN102194820A (zh) | 2010-03-03 | 2010-12-16 | 具有绝缘层下埋入背控制栅极的SeOI衬底上的数据通路单元 |
JP2010282122A JP2011181896A (ja) | 2010-03-03 | 2010-12-17 | 絶縁層の下の埋め込み裏面制御ゲートを有するSeOI基板上のデータパスセル |
EP10195783A EP2363886A1 (fr) | 2010-03-03 | 2010-12-17 | Cellule de chemin de données sur un substrat SeOI avec barrière de contrôle arrière enterrée au dessous du film d'isolation |
US13/007,483 US8432216B2 (en) | 2010-03-03 | 2011-01-14 | Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer |
US13/013,580 US8508289B2 (en) | 2009-12-08 | 2011-01-25 | Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer |
PCT/EP2011/052413 WO2011107355A1 (fr) | 2010-03-03 | 2011-02-18 | Cellule de chemin de données sur un substrat seoi avec une grille de contrôle arrière sous la couche isolante |
PCT/EP2011/052421 WO2011107356A1 (fr) | 2010-03-03 | 2011-02-18 | Cellule de chemin de données sur un substrat seoi avec une grille de contrôle arrière sous la couche isolante |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1051526A FR2957193B1 (fr) | 2010-03-03 | 2010-03-03 | Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2957193A1 true FR2957193A1 (fr) | 2011-09-09 |
FR2957193B1 FR2957193B1 (fr) | 2012-04-20 |
Family
ID=42669823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR1051526A Active FR2957193B1 (fr) | 2009-12-08 | 2010-03-03 | Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante |
Country Status (9)
Country | Link |
---|---|
US (1) | US8432216B2 (fr) |
EP (1) | EP2363886A1 (fr) |
JP (1) | JP2011181896A (fr) |
KR (1) | KR101178149B1 (fr) |
CN (1) | CN102194820A (fr) |
FR (1) | FR2957193B1 (fr) |
SG (1) | SG173946A1 (fr) |
TW (1) | TWI436480B (fr) |
WO (1) | WO2011107355A1 (fr) |
Families Citing this family (9)
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FR2987710B1 (fr) | 2012-03-05 | 2017-04-28 | Soitec Silicon On Insulator | Architecture de table de correspondance |
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- 2010-03-03 FR FR1051526A patent/FR2957193B1/fr active Active
- 2010-12-15 TW TW099143864A patent/TWI436480B/zh active
- 2010-12-15 SG SG2010093110A patent/SG173946A1/en unknown
- 2010-12-16 KR KR1020100129299A patent/KR101178149B1/ko active IP Right Grant
- 2010-12-16 CN CN2010105957092A patent/CN102194820A/zh active Pending
- 2010-12-17 JP JP2010282122A patent/JP2011181896A/ja active Pending
- 2010-12-17 EP EP10195783A patent/EP2363886A1/fr not_active Withdrawn
-
2011
- 2011-01-14 US US13/007,483 patent/US8432216B2/en active Active
- 2011-02-18 WO PCT/EP2011/052413 patent/WO2011107355A1/fr active Application Filing
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Publication number | Publication date |
---|---|
TWI436480B (zh) | 2014-05-01 |
KR20110100130A (ko) | 2011-09-09 |
CN102194820A (zh) | 2011-09-21 |
JP2011181896A (ja) | 2011-09-15 |
SG173946A1 (en) | 2011-09-29 |
TW201140830A (en) | 2011-11-16 |
US8432216B2 (en) | 2013-04-30 |
WO2011107355A1 (fr) | 2011-09-09 |
EP2363886A1 (fr) | 2011-09-07 |
US20110215860A1 (en) | 2011-09-08 |
KR101178149B1 (ko) | 2012-08-29 |
FR2957193B1 (fr) | 2012-04-20 |
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|
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