FR2957193A1 - Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante - Google Patents

Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante Download PDF

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Abstract

L'invention concerne selon un premier aspect une cellule de chemin de données spécifiquement adaptée à son environnement d'utilisation dans un circuit intégré réalisée sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, la cellule comprenant un ensemble de transistors à effet de champ, chaque transistor disposant dans la couche mince d'une région de source (S7), d'une région de drain (D7) et d'une région de canal (C7) délimitée par les régions de source et de drain, et comprenant en outre une région de grille de contrôle avant (GA7) formée au dessus de la région de canal, caractérisée en ce qu'au moins un transistor (T7) dispose d'une région de grille de contrôle arrière (GN2) formée dans le substrat de base au-dessous de la région de canal, la région de grille arrière étant apte à être polarisée pour modifier les performances du transistor.

Description

Le domaine de l'invention est celui de la microélectronique. L'invention concerne plus précisément un dispositif semi-conducteur réalisé sur un substrat semi-conducteur sur isolant SeOi (« Semiconductor On Insulator ») à partir de cellules élémentaires de chemins de données.
La conception de circuits intégrés repose sur l'intégration d'une pluralité de cellules élémentaires ayant des fonctions logiques prédéterminées. D'une manière générale, on peut distinguer deux types de conception. Selon un premier type de conception, on a recours à une bibliothèque comprenant environ un millier de cellules préconçues pour un usage général. 1 o On parle alors de cellules standards (« standard cells » selon la terminologie anglo-saxonne). Selon un second type de conception, on conçoit des cellules spécifiquement adaptées à leur environnement d'utilisation. On parle alors de cellules de chemins de données (« datapath cells » selon la terminologie 15 anglo-saxonne). On comprend que pour un circuit donné, le recours à des cellules datapath spécifiquement développées pour ce circuit permet d'obtenir de meilleures performances (typiquement en termes de rapidité, de consommation de puissance, et de surface occupée). Le coût de conception 20 est cependant beaucoup plus important. Les cellules datapath ne sont ainsi typiquement utilisées que pour des circuits haute vitesse nécessitant des performances optimisées, par exemple pour des microprocesseurs. Ces cellules sont notamment conçues afin d'élaborer des unités arithmétiques pour lesquelles on observe une forte 25 répétitivité de fonctions basiques plus ou moins complexes. On retiendra à titre d'exemples le cas des additionneurs, des multiplicateurs, etc. L'amélioration des performances (vitesse, consommation) et la miniaturisation sont des besoins continus dans le domaine d'application de l'invention. 3o L'invention a pour objectif de répondre à ces besoins, et propose à cet effet selon un premier aspect une cellule à chemin de données spécifiquement adaptée à son environnement d'utilisation dans un circuit intégré réalisée sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, la cellule comprenant un ensemble de transistors à effet de champ, chaque transistor disposant dans la couche mince d'une région de source, d'une région de drain et d'une région de canal délimitée par les régions de source et de drain, et comprenant en outre une région de grille de contrôle avant formée au dessus de la région de canal, caractérisée en ce qu'au moins un transistor dispose d'une région de grille de contrôle arrière formée dans le substrat de base au-dessous de la région de canal, la région de grille arrière étant apte à être polarisée pour modifier les performances du transistor. Certains aspects préférés, mais non limitatifs, de cette cellule sont les suivants : - une ligne de grille arrière connecte les régions de grille arrière d'une pluralité de transistors ; - la ligne de grille arrière s'étend dans le substrat de base sous la couche isolante le long d'une rangée de transistors ; - la région de grille arrière est isolée du substrat de base par un caisson de conductivité opposé ; et - la région de grille arrière présente une conductivité du même type que celle du canal du transistor. Selon un autre aspect, l'invention concerne un circuit intégré réalisée sur un substrat semi-conducteur sur isolant comprenant une cellule à chemin de données selon le premier aspect de l'invention. Selon encore un autre aspect, l'invention concerne un procédé de commande d'une cellule à chemin de données selon le premier aspect de l'invention, dans lequel la région de grille arrière est reliée à un premier 3o potentiel lorsque le transistor est inactif, et à un deuxième potentiel lorsque le potentiel est actif.
Selon encore un autre aspect, l'invention concerne un procédé de conception d'une cellule à chemin de données dans lequel on adapte la cellule spécifiquement à son environnement d'utilisation dans un circuit intégré réalisé sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, comprenant les étapes consistant à : - réduire la largeur physique d'un transistor de la cellule, pour en diminuer la capacitance, et - associer au transistor une grille de contrôle arrière agencée dans le substrat de base, pour en augmenter la conductance en utilisation dans un état actif. D'autres aspects, buts et avantages de la présente invention apparaîtront mieux à la lecture de la description détaillée suivante de formes de réalisation préférées de celle-ci, donnée à titre d'exemple non limitatif, et faite en référence aux dessins annexés sur lesquels : - la figure 1 représente le gain possible en terme de délai de propagation par la mise en oeuvre de l'invention ; - la figure 2 est un schéma illustrant la réalisation d'une grille de contrôle arrière ; - la figure 3 vise à comparer une cellule de chemin de données CMOS sur substrat de base et une cellule de chemin de données CMOS sur substrat SeOI confome à un mode de réalisation possible du premier aspect de l'invention. L'invention a trait à un circuit intégré comprenant une pluralité de cellules de chemin de données (datapath cells). Chacune des cellules datapath est spécifiquement développée pour ce circuit, et est par conséquent hautement adaptée à son environnement d'utilisation. Une cellule datapath comprend typiquement un étage d'entrée et un étage de sortie. Elle peut également comprendre un ou plusieurs étages intermédiaires reliant l'étage d'entrée à l'étage de sortie.
Afin de maximiser la vitesse du circuit, différentes actions peuvent être entreprises. On peut tout d'abord raccourcir la longueur des connexions électriques reliant les cellules datapath entre elles ou la longueur des connexions électriques reliant les étages d'une cellule datapath entre eux. La connexion présente alors une capacitance à la charge réduite ainsi qu'une résistance réduite. On peut également prévoir des étages de sortie présentant une faible impédance. Les étages de sortie disposent alors d'un niveau de conduction suffisant pour charger rapidement la ou les connexions électriques en sortie ainsi que les étages d'entrée de la cellule datapath suivante. Ceci impose typiquement de recourir à des transistors de grandes dimensions, en particulier à des transistors présentant une largeur importante.
Cependant, il est à noter qu'un étage de sortie constitue également une charge (pour l'étage d'entrée ou le(s) étage(s) intermédiaire(s) de la cellule datapath) d'autant plus importante que les transistors qui le composent sont de grandes dimensions. En outre, sa consommation de puissance, aussi bien statique que dynamique, est proportionnelle à ses dimensions.
Encore un autre moyen pour maximiser la vitesse d'un circuit consiste à prévoir des étages d'entrée présentant une faible capacitance. Ceci peut être réalisé en venant réduire les dimensions de l'étage d'entrée d'une cellule. La charge de la cellule précédente est ainsi réduite. Mais en venant réduire les dimensions, cet étage d'entrée risque de ne pas présenter un niveau de conduction suffisant pour charger efficacement le(s) étage(s) intermédiaire(s) ou l'étage de sortie. Par ailleurs, une variabilité des performances peut découler d'une miniaturisation trop avancée. En particulier, il existe alors un risque que des cellules datapath parallèles présentent des vitesses sensiblement différentes.
D'une manière plus générale, tout étage constitue à la fois un étage de sortie pour l'étage suivant ou la cellule suivante, et un étage d'entrée pour l'étage précédent ou la cellule précédente. On comprend donc que pour chacun des étages, un compromis doit être recherché entre transistors de petites dimensions pour en réduire la capacitance (et donc diminuer la charge du ou des étages précédents) et transistors de grandes dimensions pour en réduire la résistance (et donc charger efficacement le ou les étages suivants). Dans le cadre de l'invention, chacun des étages est constitué d'une pluralité de transistors à effet de champ (FET û Field Effect Transistor) réalisés sur un substrat SeOi, notamment sur un substrat silicium sur isolant SOI (« Silcon On Insulator »). Chaque transistor dispose d'une région de source, d'une région de drain et d'une région de canal séparant les régions de source et de drain. Le transistor dispose également d'une grille de contrôle avant séparée du canal par une couche diélectrique de grille. L'invention propose en outre d'agencer une grille de contrôle arrière dans le substrat de base en regard du canal d'au moins un transistor. On a représenté sur la figure 2 une vue en coupe d'une rangée de transistors T1-T7 NMOS réalisés sur un substrat SeOl. Sur cette vue en coupe, la couche isolante porte la référence BOX. Sur cette figure 2, le canal des transistors est totalement déplété (« Fully Depleted » selon la terminologie anglo-saxonne), les régions de source S et de drain D étant en contact avec la couche isolante BOX. L'invention s'étend toutefois également à la technologie partiellement déplétée (« Partiallty Depleted ») dans laquelle les régions de source et de drain ne s'étendent pas dans l'intégralité de la couche mince. On notera que dans ce cas, la grille de contrôle arrière est globalement moins efficace car plus éloignée de la région de canal entre les régions de source et de drain. Sur cette figure 2, on a par souci de clarté représenté des transistors de mêmes dimensions.
La figure 2 est cependant donnée à titre purement illustratif. En pratique les transistors de la cellule datapath ne sont pas nécessairement agencés en rangées, ils ne présentent pas nécessairement les mêmes dimensions (y compris le long d'une rangée), ils peuvent disposer d'une grille de contrôle arrière individuelle ou commune, le potentiel appliqué aux grilles de contrôle arrière peut être différent ou non, etc. En référence au transistor T7, celui-ci dispose dans la couche mince du substrat SeOI d'une région de source S7, d'une région de drain D7 et d'une région de canal C7 s'étendant entre la source et le drain. Le transistor T7 1 o comprend en outre une région de grille de contrôle avant GA7 disposée de manière classiquement connue en soi au-dessus du canal, une couche diélectrique de grille 10 étant interposée entre la grille de contrôle avant GA7 et la canal C7. Le transistor T7 comprend en outre une grille de contrôle arrière GN2 15 disposée dans le substrat de base et séparée du canal C7 par la couche isolante BOX. Le transistor T7 dispose ainsi de deux grilles de contrôle : la grille de contrôle avant GA7 classiquement utilisée, et la grille de contrôle arrière GN2 proposée par l'invention qui est notamment destinée à être utilisée pour augmenter la conduction su transistor sans avoir à en 20 augmenter les dimensions. La figure 2 vise à illustrer les différents cas de figure possible. Sur cette figure 2 : - le transistor TI présente une grille de contrôle arrière Gpi de type P+ ; - le transistor T2 présente une grille de contrôle arrière GN1 de type N+ ; 25 - le transistor T3 ne dispose pas de grille de contrôle arrière ; - les transistors T4-T6 présentent une grille de contrôle arrière commune Gp2 de type P+ ; - le transistor T7 présente une grille de contrôle arrière GN2 de type N+ ; Comme représenté sur la figure 2, une grille de contrôle arrière 3o associée de manière individuelle à un transistor peut être localisée dans le substrat de base sous la couche isolante de manière à ne s'étendre qu'en regard du canal du transistor (cf. transistors TI, T2 et T7) La grille de contrôle arrière peut être commune à une pluralité de transistors en s'étendant dans le substrat de base sous la couche isolante sous les canaux de ladite pluralité de transistors (cas des transistors T4-T6). La grille de contrôle arrière est par exemple formée par implantation de dopants sous la couche isolante BOX. La grille de contrôle arrière est isolée du substrat de base par un caisson CN1, Cpt, CN2, Cpt (« well » dans la terminologie anglo-saxonne) de 1 o polarisation opposée (caisson de type N- CN1, CN2 pour une grille de contrôle arrière P+ Gpi, Gp2 ; caisson de type P- Cpi, Cpt pour une grille de contrôle arrière N+ GN1, GN2). La tension du caisson est choisie de façon à ce que la diode parasite créé par le noeud électrique entre la grille de contrôle arrière et le caisson 15 soit toujours en inverse, la diode isolant la grille de contrôle arrière du caisson et de tout ce qu'il peut contenir (autres grilles de contrôles arrière notamment). Effectivement, il est bien entendu possible de prévoir un caisson commun à plusieurs grilles de contrôle arrière de même type. On notera qu'en alternative ou en complément des caissons, on peut 20 prévoir des régions d'isolations latérales s'étendant, sous la couche isolante BOX, en profondeur dans le substrat de base de manière à isoler la grille de contrôle arrière du substrat de base. Dans un tel cas de figure, la grille de contrôle arrière peut ne pas avoir à être précisément localisée en regard du canal d'un transistor. 25 Par ailleurs, selon une variante de réalisation non représentée, une seconde couche isolante, agencée dans le substrat de base en dessous de la couche isolante BOX, peut également contribuer, totalement ou en partie, à isoler une grille de contrôle arrière du substrat de base. En venant polariser la grille de contrôle arrière du transistor 3o positivement ou négativement (typiquement par +1- 0,3 V), les propriétés du transistor peuvent être modifiées de manière individuelle. En particulier, la tension de seuil du transistor peut être décalée. Or une modification de la tension de seuil est équivalente à une modification de la largeur physique du canal du transistor.
Ainsi, dans le cadre de l'invention, la largeur physique du canal du transistor est définie une fois pour toute, mais il s'avère possible de modifier la largeur apparente (effective) de son canal via le choix d'une commande de la grille de contrôle arrière.
Un transistor dont le canal présente une conductivité de type N et une grille de contrôle arrière de conductivité P (on parle alors de grille de contrôle
1 o arrière avec fonction de travail) présente une tension seuil très élevée. Cette tension de seuil peut alors être réduite en appliquant une tension positive sur la grille de contrôle arrière.
Un transistor dont le canal présente une conductivité de type N et une grille de contrôle arrière de conductivité N (on parle alors de grille de contrôle
15 arrière sans fonction de travail) présente une tension seuil nominale qui peut être réduite en appliquant une tension positive sur la grille de contrôle arrière.
Cette variation de la tension de seuil du transistor via la grille de contrôle arrière peut être formulée selon Vth = Vto ù a.VBG, où Vth représente la tension de seuil du transistor, VBG la tension appliquée à la grille de
20 contrôle arrière, Vto la tension de seuil nominale (qui peut être décalée par la fonction de travail selon que l'on utilise une grille de contrôle arrière de type N ou P), et a un coefficient lié à la géométrie du transistor. Le coefficient a peut notamment être modélisé selon a = 3't°xl , où tsi + 3.ç2 tox1 désigne l'épaisseur de la couche diélectrique de grille séparant la grille
25 de contrôle avant du canal, tox2 désigne l'épaisseur de la couche isolante séparant la grille de contrôle arrière du canal et ts; désigne l'épaisseur de la couche mince.
On comprend donc que le type de dopage de la grille de contrôle arrière associé à un transistor décale ou non la tension de seuil nominale, et que la polarisation de la grille de contrôle arrière permet d'ajuster la tension de seuil. On peut ainsi bénéficier d'une augmentation du courant de conduction ION dans un état actif du transistor (en réduisant la tension de seuil), et d'une diminution du courant de fuite IOFF réduit dans un état inactif du transistor (en augmentant la tension de seuil). Ainsi, dans le cadre de l'invention, on choisit préférentiellement que le transistor présente une largueur physique inférieure à la largeur physique que ce transistor présenterait en l'absence de la mise en oeuvre de l'invention (cas d'une cellule datapath CMOS réalisée sur un substrat de base, dit « bulk »). On vient ainsi réduire la capacitance de l'étage auquel ce transistor appartient. De telle manière, la charge du ou des étages précédents est diminuée. A niveau de conduction constant, on peut ainsi obtenir une réduction de l'ordre de 33% de la charge de l'étage précédent. L'utilisation de la grille de contrôle arrière permet de diviser globalement par deux la largeur du transistor à conductance constante (à partir de la lithographie 45nm car les ratios d'épaisseurs ainsi que les tensions ne sont pas favorables pour les lithographies antérieures). Si on divise la largeur du transistor par un facteur deux, on divise également par ce facteur sa capacité d'entrée mais on n'améliore pas la conductance de sortie ce qui est peut également être recherché. Ainsi, on estime intuitivement qu'un facteur quadratique (I2) est le plus souvent préférable. Mais on doit retenir que les cellules datapath sont optimisées par rapport à leur contexte et qu'il peut y avoir des cas où l'on cherche à optimiser exclusivement la capacitance ou la résistance. En effet, on peut également agir sur la grille de contrôle arrière du transistor pour bénéficier d'une augmentation du courant de conduction (la largeur apparente du canal est ainsi augmentée sans que la largeur physique 3o ne soit modifiée). On vient ainsi réduire la résistance (augmenter la conductance) de l'étage auquel ce transistor appartient. De telle manière, le ou les étages suivants peuvent être chargés efficacement. On peut ainsi obtenir une réduction de l'impédance de l'ordre de 33 au noeud technologique 32 nm (cette réduction devant être encore plus importante pour les générations suivantes) sans avoir à augmenter la taille des transistors. Bien entendu ces deux actions sont préférentiellement mises en oeuvre cumulativement. Dans un tel cas de figure, la surface occupée par la cellule Datapath peut être réduite, de l'ordre de 15 à 25 %.
L'équation suivante, tirée de l'article « Closed-form Expressions for Interconnection Delay, Coupling, and Crosstalk in VLSI's » de T.Sakurai, in IEEE Transactions On Electron Devices, Vol.40, N°1, Janvier 1993, illustre le délai de propagation Tv entre un étage de sortie et un étage d'entrée : T = O..
Dans cette équation : Rint et Oint représentent respectivement la résistance et la capacitance de la connexion électrique. Elles varient en fonction de la lithographie (32 nm dans l'exemple ci-après considéré) et de la longueur de la connexion (entre 10 nm et 10 µm dans l'exemple) ; Rbuf représente l'impédance de l'étage de sortie en entrée de la connexion électrique ; Cbuf représente la capacitance de l'étage d'entrée à l'autre bout de la connexion électrique. On a représenté sur les courbes Ca et Cl de la figure 1, le délai de propagation (en ps) en fonction de la longueur de la connexion (en nm), respectivement pour une propagation de 90% de l'amplitude d'un signal analogique et pour une propagation de 50% de l'amplitude d'un signal numérique. Dans un exemple de mise en oeuvre de l'invention, on vient réduire de 30 33% Cbuf et Rbuf. Les courbes Cai et Cli illustrent la réduction conséquente (de l'ordre de 55%) du délai de propagation, pour respectivement les situations analogique et numérique. On aura compris que l'on peut jouer sur l'un et/ou l'autre des valeurs Cbuf (via une réduction des dimensions du transistor) et Rbuf (via la grille de contrôle arrière). Ainsi au noeud technologique 32nm, la vitesse peut être approximativement doublée. On estime toutefois de manière conservative un gain en vitesse de l'ordre de 25 à 33 %. Comme indiqué précédemment, la surface occupée par la cellule 1 o datapath peut être réduite de l'ordre de 15 à 25%. L'invention offre également l'avantage de permettre une réduction des fuites et donc la consommation de puissance. Cette réduction des fuites est liée à l'utilisation de transistors plus petits. Elle peut également être obtenue via un contrôle appropriée de la grille de contrôle arrière durant les états 15 inactifs du transistor (réduction du courant de fuite IOFF)• La consommation de puissance peut ainsi être réduite de l'ordre de 25 à 33% dans l'état actif. Elle est réduite de l'ordre d'une à deux décades dans l'état inactif par rapport à la cellule datapath en technologie CMOS conventionnelle ou sans commande de la grille de contrôle arrière. 20 On comprendra que cette réduction de consommation s'observe évidemment à fréquence de fonctionnement constante dans la mesure où des transistors plus petits consomment moins. Toutefois, les transistors sont également nettement plus rapides et de plus hautes fréquences peuvent être envisagées. Une plus haute fréquence entraîne au final une consommation 25 plus importante mais aussi un taux d'usage en rapport. L'invention présente en outre l'intérêt de permettre d'atteindre de plus hautes fréquences de fonctionnement. On estime de manière conservative une augmentation de la fréquence de l'ordre de 30 à 50 %. Un mode opératoire d'un transistor à grille de contrôle arrière d'une 30 cellule datapath conforme à l'invention consiste à appliquer à la grille de contrôle arrière un premier potentiel lorsque le transistor est inactif et un second potentiel lorsque le transistor est actif. Plus particulière, lorsque la grille de contrôle arrière est à l'état bas « OFF », en étant par exemple reliée à la masse, le transistor fonctionne à basse vitesse, avec de faibles fuites. En l'absence de signaux, c'est-à-dire en état inactif, la consommation de puissance est réduite. Lorsque la grille de contrôle arrière est à l'état haut « ON », en étant par exemple reliée à une tension d'alimentation nominale VDD, la vitesse de fonctionnement est augmentée.
En réalisant un compromis approprié entre commande de la grille de contrôle arrière et dimension physique du transistor, on peut obtenir simultanément un gain de 20% à la fois pour ce qui concerne la surface occupée et pour ce qui concerne les performances. Bien évidemment, chaque cellule peut être conçue pour tirer tous les avantages de l'un ou l'autre de ces paramètres. On a dans ce qui précède pris l'exemple d'un seul transistor d'une cellule datapath. En pratique, tout ou partie des transistors de la cellule peut disposer d'une grille de contrôle arrière. Une ligne de grille arrière peut en outre connecter les grilles de contrôle arrière d'une pluralité de transistors. En particulier, une telle ligne de grille arrière commune peut relier les grilles de contrôle arrière de transistors agencés le long d'une même rangée. On a représenté sur la figure 3 une comparaison entre une cellule datapath additionneur complet (« Full Adder ») en technologie CMOS bulk (à gauche sur la figure 3) et la même cellule selon un mode de réalisation possible de l'invention (à droite). Les transistors de la cellule conforme à l'invention sont agencés en rangées, une ligne de grille arrière BG1-BG6 s'étendant dans le substrat de base sous la couche isolante le long de chaque rangée.
La cellule conforme à l'invention présente une vitesse de fonctionnement améliorée de l'ordre de 20% au moins, occupe une surface réduite de l'ordre de 20%, et affiche une consommation réduite de l'ordre de 20% en mode actif et de plus d'une décade en mode inactif. La topologie de l'exemple de la figure 3 est en outre avantageuse en ce qu'elle propose une configuration régularisée permettant de limiter les aberrations et déformations engendrées par la réduction des dimensions sous les longueurs d'ondes d'exposition des masques photorésistants. Cette configuration régularisée s'appuie notamment sur une seule orientation de poly (ce qui permet de n'avoir qu'une seule tolérance dimensionnelle par rapport aux outils de fabrication) et un seul pas de poly (ce qui permet de mieux contrôler les phénomènes optiques). La cellule est en outre constituée uniquement de bandes de zones actives, ce qui permet de simplifier les opérations de photolithographie. Dans l'exemple représenté sur la figure 3, les transistors d'une même rangée présentent les mêmes dimensions (même largeur notamment).
L'invention n'est toutefois pas limitée à un tel cas de figure, mais vise également des transistors de dimensions physiques différentes (largeur en particulier) le long d'une même rangée. Par ailleurs, chaque transistor (ou chaque ensemble de transistors, notamment chaque rangée de transistors) peut disposer d'un « facteur d'échelle » dédié, simplement en venant appliquer un potentiel différent sur chaque grille de contrôle arrière. On aura compris que l'invention n'est pas limitée à une cellule datapath selon son premier aspect, mais s'étend également à un circuit intégré comprenant une telle cellule, à un procédé de commande d'une telle cellule ainsi qu'à un procédé de commande d'une telle cellule dans lequel on réduit la largeur physique d'au moins un transistor de la cellule pour en diminuer la capacitance et on associe au transistor une grille de contrôle arrière pour en augmenter la conductance.

Claims (8)

  1. REVENDICATIONS1. Cellule de chemin de données spécifiquement adaptée à son environnement d'utilisation dans un circuit intégré réalisée sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, la cellule comprenant un ensemble de transistors à effet de champ, chaque transistor disposant dans la couche mince d'une région de source (S7), d'une région de drain (D7) et d'une région de canal (C7) délimitée par les régions de source et de drain, et comprenant en outre une région de grille de contrôle avant (GA7) formée au dessus de la région de canal, caractérisée en ce qu'au moins un transistor (T7) dispose d'une région de grille de contrôle arrière (GN2) formée dans le substrat de base au-dessous de la région de canal, la région de grille arrière étant apte à être polarisée pour modifier les performances du transistor.
  2. 2. Cellule selon la revendication 1, dans lequel une ligne de grille arrière (BG1-BG6) connecte les régions de grille arrière d'une pluralité de transistors.
  3. 3. Cellule selon la revendication 2, dans lequel la ligne de grille arrière (BG1-BG6) s'étend dans le substrat de base sous la couche isolante le long d'une rangée de transistors.
  4. 4. Cellule selon la revendication 1, dans lequel la région de grille arrière est isolée du substrat de base par un caisson de conductivité opposé.
  5. 5. Cellule selon la revendication 1, dans lequel la région de grille arrière 30 présente une conductivité du même type que celle du canal du transistor.25
  6. 6. Circuit intégré réalisée sur un substrat semi-conducteur sur isolant comprenant une cellule à chemin de données selon l'une quelconque des revendications précédentes.
  7. 7. Procédé de commande d'une cellule selon la revendication 1, dans lequel la région de grille arrière est reliée à un premier potentiel lorsque le transistor est inactif, et à un deuxième potentiel lorsque le potentiel est actif.
  8. 8. Procédé de conception d'une cellule à chemin de données dans lequel on adapte la cellule spécifiquement à son environnement d'utilisation dans un circuit intégré réalisé sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, comprenant les étapes consistant à: - réduire la largeur physique d'un transistor de la cellule, pour en diminuer la capacitance, et - associer au transistor une grille de contrôle arrière agencée dans le substrat de base, pour en augmenter la conductance en utilisation dans un état actif.20
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SG2010093110A SG173946A1 (en) 2010-03-03 2010-12-15 DATA PATH CELL ON AN SeOI SUBSTRATE WITH A BURIED BACK CONTROL GATE BENEATH THE INSULATING LAYER
TW099143864A TWI436480B (zh) 2010-03-03 2010-12-15 在ＳｅＯＩ基板上之具有在絕緣層之下的埋入式後控制閘之資料路徑單元
KR1020100129299A KR101178149B1 (ko) 2010-03-03 2010-12-16 절연층 아래에 매립 후면 제어 게이트를 가지는 ＳｅＯＩ 기판 상의 데이터 경로 셀
CN2010105957092A CN102194820A (zh) 2010-03-03 2010-12-16 具有绝缘层下埋入背控制栅极的SeOI衬底上的数据通路单元
JP2010282122A JP2011181896A (ja) 2010-03-03 2010-12-17 絶縁層の下の埋め込み裏面制御ゲートを有するＳｅＯＩ基板上のデータパスセル
EP10195783A EP2363886A1 (fr) 2010-03-03 2010-12-17 Cellule de chemin de données sur un substrat SeOI avec barrière de contrôle arrière enterrée au dessous du film d'isolation
US13/007,483 US8432216B2 (en) 2010-03-03 2011-01-14 Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer
US13/013,580 US8508289B2 (en) 2009-12-08 2011-01-25 Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer
PCT/EP2011/052413 WO2011107355A1 (fr) 2010-03-03 2011-02-18 Cellule de chemin de données sur un substrat seoi avec une grille de contrôle arrière sous la couche isolante
PCT/EP2011/052421 WO2011107356A1 (fr) 2010-03-03 2011-02-18 Cellule de chemin de données sur un substrat seoi avec une grille de contrôle arrière sous la couche isolante

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2987710B1 (fr) 2012-03-05 2017-04-28 Soitec Silicon On Insulator Architecture de table de correspondance
US9672316B2 (en) * 2013-07-17 2017-06-06 Arm Limited Integrated circuit manufacture using direct write lithography
FR3009149A1 (fr) 2013-07-24 2015-01-30 St Microelectronics Sa Element a retard variable
US10062680B2 (en) 2014-05-08 2018-08-28 Qualcomm Incorporated Silicon-on-insulator (SOI) complementary metal oxide semiconductor (CMOS) standard library cell circuits having a gate back-bias rail(s), and related systems and methods
US9634697B2 (en) 2015-09-09 2017-04-25 Qualcomm Incorporated Antenna selection and tuning
US10348243B2 (en) * 2016-07-19 2019-07-09 Globalfoundries Inc. Switched capacitor circuit structure with method of controlling source-drain resistance across same
US10374092B2 (en) * 2017-04-17 2019-08-06 Globalfoundries Inc. Power amplifier ramping and power control with forward and reverse back-gate bias
US10043826B1 (en) * 2017-07-26 2018-08-07 Qualcomm Incorporated Fully depleted silicon on insulator integration
WO2020112071A2 (fr) * 2017-12-26 2020-06-04 Intel Corporation Dispositif à semi-conducteur à transistors empilés et à commande de tension de seuil multiple

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6063686A (en) * 1993-11-05 2000-05-16 Masuda; Hiroo Method of manufacturing an improved SOI (silicon-on-insulator) semiconductor integrated circuit device
US6072217A (en) * 1998-06-11 2000-06-06 Sun Microsystems, Inc. Tunable threshold SOI device using isolated well structure for back gate
US20030001658A1 (en) * 2000-11-28 2003-01-02 Koichi Matsumoto Semiconductor device
US7112997B1 (en) * 2004-05-19 2006-09-26 Altera Corporation Apparatus and methods for multi-gate silicon-on-insulator transistors
WO2010007478A1 (fr) * 2008-06-13 2010-01-21 Yale University Dispositifs à semi-conducteurs à oxyde de métal complémentaire améliorés

Family Cites Families (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4169233A (en) 1978-02-24 1979-09-25 Rockwell International Corporation High performance CMOS sense amplifier
KR100213602B1 (ko) 1988-05-13 1999-08-02 가나이 쓰도무 다이나믹형 반도체 기억장치
US5028810A (en) 1989-07-13 1991-07-02 Intel Corporation Four quadrant synapse cell employing single column summing line
JPH04345064A (ja) 1991-05-22 1992-12-01 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2717740B2 (ja) * 1991-08-30 1998-02-25 三菱電機株式会社 半導体集積回路装置
EP0564204A3 (en) 1992-03-30 1994-09-28 Mitsubishi Electric Corp Semiconductor device
JPH0621455A (ja) * 1992-06-30 1994-01-28 Sanyo Electric Co Ltd 薄膜トランジスタ
US5325054A (en) * 1992-07-07 1994-06-28 Texas Instruments Incorporated Method and system for screening reliability of semiconductor circuits
US5306530A (en) * 1992-11-23 1994-04-26 Associated Universities, Inc. Method for producing high quality thin layer films on substrates
US5455791A (en) 1994-06-01 1995-10-03 Zaleski; Andrzei Method for erasing data in EEPROM devices on SOI substrates and device therefor
JP3003088B2 (ja) * 1994-06-10 2000-01-24 住友イートンノバ株式会社 イオン注入装置
JP3549602B2 (ja) 1995-01-12 2004-08-04 株式会社ルネサステクノロジ 半導体記憶装置
JPH08255846A (ja) 1995-03-17 1996-10-01 Nippondenso Co Ltd 半導体装置及びその製造方法
JP3288554B2 (ja) * 1995-05-29 2002-06-04 株式会社日立製作所 イオン注入装置及びイオン注入方法
JPH0982814A (ja) 1995-07-10 1997-03-28 Denso Corp 半導体集積回路装置及びその製造方法
US6787844B2 (en) * 1995-09-29 2004-09-07 Nippon Steel Corporation Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same
JP3265178B2 (ja) 1996-02-20 2002-03-11 株式会社東芝 半導体記憶装置及びその製造方法
JPH10125064A (ja) 1996-10-14 1998-05-15 Toshiba Corp 記憶装置
JPH10208484A (ja) 1997-01-29 1998-08-07 Mitsubishi Electric Corp 半導体記憶装置のデータ読出回路及び半導体記憶装置
US5889293A (en) 1997-04-04 1999-03-30 International Business Machines Corporation Electrical contact to buried SOI structures
US5982004A (en) * 1997-06-20 1999-11-09 Hong Kong University Of Science & Technology Polysilicon devices and a method for fabrication thereof
JPH11150276A (ja) * 1997-11-19 1999-06-02 Nec Corp 電界効果型トランジスタ
JP3699823B2 (ja) 1998-05-19 2005-09-28 株式会社東芝 半導体装置
FR2779869B1 (fr) 1998-06-15 2003-05-16 Commissariat Energie Atomique Circuit integre de type soi a capacite de decouplage, et procede de realisation d'un tel circuit
US6826730B2 (en) 1998-12-15 2004-11-30 Texas Instruments Incorporated System and method for controlling current in an integrated circuit
JP3456913B2 (ja) 1998-12-25 2003-10-14 株式会社東芝 半導体装置
US6372600B1 (en) 1999-08-30 2002-04-16 Agere Systems Guardian Corp. Etch stops and alignment marks for bonded wafers
US6476462B2 (en) * 1999-12-28 2002-11-05 Texas Instruments Incorporated MOS-type semiconductor device and method for making same
US6417697B2 (en) 2000-02-02 2002-07-09 Broadcom Corporation Circuit technique for high speed low power data transfer bus
US6300218B1 (en) * 2000-05-08 2001-10-09 International Business Machines Corporation Method for patterning a buried oxide thickness for a separation by implanted oxygen (simox) process
US6602765B2 (en) * 2000-06-12 2003-08-05 Seiko Epson Corporation Fabrication method of thin-film semiconductor device
US6350653B1 (en) 2000-10-12 2002-02-26 International Business Machines Corporation Embedded DRAM on silicon-on-insulator substrate
US6614190B2 (en) * 2001-01-31 2003-09-02 Hitachi, Ltd. Ion implanter
JP3982218B2 (ja) 2001-02-07 2007-09-26 ソニー株式会社 半導体装置およびその製造方法
JP3884266B2 (ja) 2001-02-19 2007-02-21 株式会社東芝 半導体メモリ装置及びその製造方法
US6611023B1 (en) * 2001-05-01 2003-08-26 Advanced Micro Devices, Inc. Field effect transistor with self alligned double gate and method of forming same
US6759282B2 (en) 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
US6498057B1 (en) * 2002-03-07 2002-12-24 International Business Machines Corporation Method for implementing SOI transistor source connections using buried dual rail distribution
EP1357603A3 (fr) 2002-04-18 2004-01-14 Innovative Silicon SA Dispositif semiconducteur
US6838723B2 (en) 2002-08-29 2005-01-04 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
US7710771B2 (en) 2002-11-20 2010-05-04 The Regents Of The University Of California Method and apparatus for capacitorless double-gate storage
JP2004179506A (ja) * 2002-11-28 2004-06-24 Seiko Epson Corp Ｓｏｉ構造を有する半導体基板及びその製造方法及び半導体装置
US7030436B2 (en) 2002-12-04 2006-04-18 Micron Technology, Inc. Embedded DRAM gain memory cell having MOS transistor body provided with a bi-polar transistor charge injecting means
JP2004303499A (ja) 2003-03-31 2004-10-28 Hitachi High-Technologies Corp イオン注入装置およびイオン注入方法
JP4077381B2 (ja) * 2003-08-29 2008-04-16 株式会社東芝 半導体集積回路装置
US6965143B2 (en) 2003-10-10 2005-11-15 Advanced Micro Devices, Inc. Recess channel flash architecture for reduced short channel effect
JP2005158952A (ja) 2003-11-25 2005-06-16 Toshiba Corp 半導体装置及びその製造方法
US7109532B1 (en) * 2003-12-23 2006-09-19 Lee Zachary K High Ion/Ioff SOI MOSFET using body voltage control
US20050255666A1 (en) * 2004-05-11 2005-11-17 Miradia Inc. Method and structure for aligning mechanical based device to integrated circuits
JP4795653B2 (ja) 2004-06-15 2011-10-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7196921B2 (en) 2004-07-19 2007-03-27 Silicon Storage Technology, Inc. High-speed and low-power differential non-volatile content addressable memory cell and array
US7190616B2 (en) 2004-07-19 2007-03-13 Micron Technology, Inc. In-service reconfigurable DRAM and flash memory device
JP4664631B2 (ja) * 2004-08-05 2011-04-06 株式会社東芝 半導体装置及びその製造方法
US7560361B2 (en) 2004-08-12 2009-07-14 International Business Machines Corporation Method of forming gate stack for semiconductor electronic device
KR100663359B1 (ko) 2005-03-31 2007-01-02 삼성전자주식회사 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법
US20060267064A1 (en) 2005-05-31 2006-11-30 Infineon Technologies Ag Semiconductor memory device
US7274618B2 (en) * 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
JP4967264B2 (ja) 2005-07-11 2012-07-04 株式会社日立製作所 半導体装置
JP4800700B2 (ja) 2005-08-01 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体集積回路
US7314794B2 (en) 2005-08-08 2008-01-01 International Business Machines Corporation Low-cost high-performance planar back-gate CMOS
JP4413841B2 (ja) 2005-10-03 2010-02-10 株式会社東芝 半導体記憶装置及びその製造方法
JP4822791B2 (ja) 2005-10-04 2011-11-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7592841B2 (en) * 2006-05-11 2009-09-22 Dsm Solutions, Inc. Circuit configurations having four terminal JFET devices
US7601271B2 (en) 2005-11-28 2009-10-13 S.O.I.Tec Silicon On Insulator Technologies Process and equipment for bonding by molecular adhesion
JP5054919B2 (ja) 2005-12-20 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR100735613B1 (ko) * 2006-01-11 2007-07-04 삼성전자주식회사 이온주입설비의 디스크 어셈블리
US7304903B2 (en) 2006-01-23 2007-12-04 Purdue Research Foundation Sense amplifier circuit
JP4762036B2 (ja) 2006-04-14 2011-08-31 株式会社東芝 半導体装置
EP2015460A1 (fr) * 2006-04-24 2009-01-14 Panasonic Corporation Dispositif de reception, dispositif electronique l'utilisant et procede de reception
US7494902B2 (en) * 2006-06-23 2009-02-24 Interuniversitair Microelektronica Centrum Vzw (Imec) Method of fabricating a strained multi-gate transistor
KR100843055B1 (ko) 2006-08-17 2008-07-01 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 제조방법
US7560344B2 (en) 2006-11-15 2009-07-14 Samsung Electronics Co., Ltd. Semiconductor device having a pair of fins and method of manufacturing the same
JP2008130670A (ja) * 2006-11-17 2008-06-05 Seiko Epson Corp 半導体装置、論理回路および電子機器
JP5057430B2 (ja) * 2006-12-18 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路とその製造方法
JP4869088B2 (ja) * 2007-01-22 2012-02-01 株式会社東芝 半導体記憶装置及びその書き込み方法
JP5019436B2 (ja) 2007-02-22 2012-09-05 ルネサスエレクトロニクス株式会社 半導体集積回路
JP5594927B2 (ja) 2007-04-11 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
FR2915024A1 (fr) 2007-04-12 2008-10-17 St Microelectronics Crolles 2 Procede de fabrication permettant l'homogeneisation de l'environnement de transistors et dispositif associe
US7729149B2 (en) 2007-05-01 2010-06-01 Suvolta, Inc. Content addressable memory cell including a junction field effect transistor
EP2015362A1 (fr) 2007-06-04 2009-01-14 STMicroelectronics (Crolles 2) SAS Matrice à semi-conducteurs et procédé de fabrication correspondant
US7449922B1 (en) * 2007-06-15 2008-11-11 Arm Limited Sensing circuitry and method of detecting a change in voltage on at least one input line
US7759714B2 (en) 2007-06-26 2010-07-20 Hitachi, Ltd. Semiconductor device
FR2918823B1 (fr) 2007-07-13 2009-10-16 Ecole Centrale De Lyon Etablis Cellule logique reconfigurable a base de transistors mosfet double grille
FR2919112A1 (fr) 2007-07-16 2009-01-23 St Microelectronics Crolles 2 Circuit integre comprenant un transistor et un condensateur et procede de fabrication
JP5049691B2 (ja) * 2007-08-06 2012-10-17 株式会社日立製作所 半導体集積回路
JP5035345B2 (ja) 2007-08-30 2012-09-26 富士通セミコンダクター株式会社 イオン注入装置、基板クランプ機構、及びイオン注入方法
KR100884344B1 (ko) 2007-10-10 2009-02-18 주식회사 하이닉스반도체 비대칭 소스/드레인 접합을 갖는 불휘발성 메모리소자 및그 제조방법
JP5222520B2 (ja) 2007-10-11 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20090101940A1 (en) * 2007-10-19 2009-04-23 Barrows Corey K Dual gate fet structures for flexible gate array design methodologies
DE102007052097B4 (de) 2007-10-31 2010-10-28 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines SOI-Bauelements mit einer Substratdiode
FR2925223B1 (fr) 2007-12-18 2010-02-19 Soitec Silicon On Insulator Procede d'assemblage avec marques enterrees
US7593265B2 (en) 2007-12-28 2009-09-22 Sandisk Corporation Low noise sense amplifier array and method for nonvolatile memory
US8148242B2 (en) 2008-02-20 2012-04-03 Soitec Oxidation after oxide dissolution
JP6053250B2 (ja) 2008-06-12 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US8120110B2 (en) 2008-08-08 2012-02-21 International Business Machines Corporation Semiconductor structure including a high performance FET and a high voltage FET on a SOI substrate
US8012814B2 (en) 2008-08-08 2011-09-06 International Business Machines Corporation Method of forming a high performance fet and a high voltage fet on a SOI substrate
KR101623958B1 (ko) 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
KR101522400B1 (ko) 2008-11-10 2015-05-21 삼성전자주식회사 인버터 및 그를 포함하는 논리소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6063686A (en) * 1993-11-05 2000-05-16 Masuda; Hiroo Method of manufacturing an improved SOI (silicon-on-insulator) semiconductor integrated circuit device
US6072217A (en) * 1998-06-11 2000-06-06 Sun Microsystems, Inc. Tunable threshold SOI device using isolated well structure for back gate
US20030001658A1 (en) * 2000-11-28 2003-01-02 Koichi Matsumoto Semiconductor device
US7112997B1 (en) * 2004-05-19 2006-09-26 Altera Corporation Apparatus and methods for multi-gate silicon-on-insulator transistors
WO2010007478A1 (fr) * 2008-06-13 2010-01-21 Yale University Dispositifs à semi-conducteurs à oxyde de métal complémentaire améliorés

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
BECKETT P: "Performance characteristics of a nanoscale double-gate reconfigurable array", PROCEEDINGS OF THE INTERNATIONAL SOCIETY FOR OPTICAL ENGINEERING (SPIE), SPIE, USA, vol. 7268, 1 January 2008 (2008-01-01), pages 72680E - 1, XP002579039, ISSN: 0277-786X *
HOON CHOI ET AL: "Improved current drivability with back-gate bias for elevated source and drain structured FD-SOI SiGe MOSFET", MICROELECTRONIC ENGINEERING, ELSEVIER PUBLISHERS BV., AMSTERDAM, NL LNKD- DOI:10.1016/J.MEE.2009.03.015, vol. 86, no. 11, 1 November 2009 (2009-11-01), pages 2165 - 2169, XP002579041, ISSN: 0167-9317 *

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