JP3884266B2 - 半導体メモリ装置及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、チャネルボディを記憶ノードとしてダイナミックにデータ記憶を行う半導体メモリ装置に関する。
【０００２】
【従来の技術】
大容量のＲＡＭとして一般的に用いられているＤＲＡＭのメモリセルは１つのＭＯＳトランジスタと１つのキャパシタにより形成され、ＭＯＳトランジスタを選択スイッチとしてキャパシタに電荷を蓄える。このセルキャパシタに蓄積された電荷をビット線の電荷と再分配することにより、ビット線の電位の変動を見て、データの読み出しを行う。従って、ビット線の初期電荷量に対してセルキャパシタの蓄積電荷量には下限が存在する。
【０００３】
ＤＲＡＭは、微細化に伴いビット線の寄生容量は低下してきたが、消費電力削減と微細化に伴いセルへの書き込み電荷も低下してきているため、セルキャパシタの容量は減るわけではない。キャパシタの容量は面積と誘電体（キャパシタ絶縁膜）の誘電率に比例し、キャパシタ絶縁膜の膜厚に反比例する。キャパシタ絶縁膜の膜厚を薄くするとトンネル電流が流れて絶縁性を維持できなくなるため、薄膜化には限界（２ｎｍ程度）があり、２乗に比例して縮小される面積の分を打ち消すほどのシリコン酸化膜の誘電率より大きく構造的に安定で、シリコンＣＭＯＳプロセスに合い、実使用において信頼性の高い誘電体膜を探し、開発していくのは時間も費用もかかる。
【０００４】
そのため、１９８０年代半ばから、ＤＲＡＭのキャパシタには、スタックセル構造やトレンチセル構造等の３次元構造を用いるようになっている。これらのスタックセル構造、トレンチセル構造においても、平面的なサイズと３次元的な深さとの比が、最近では１０を軽く超えるようになり、紙巻タバコ的形状を呈するようになり、トレンチセルの場合はシリコン基板に対するエッチング限界、スタックセルの場合はキャパシタ構造物の下方にあるものと上方にあるものとをコンタクトするコンタクト孔の開口とこれへの導体の充填、誘電体の均一な被覆性が問題となり、１００ｎｍ未満のサイズのさらなる微細化に耐えられないといわれるようになってきている。
【０００５】
ＭＯＳのゲインを利用してキャパシタを縮小するという試みは古くからなされており、そのタイプのセルをゲインセルと呼んでいる。読み出しＭＯＳトランジスタのゲートあるいは、バックゲートの電位により、ドレイン電流は変化するため、ゲインセルは、ゲート電極を蓄積ノードとするものと、チャンネルボディを蓄積ノードとするものに大きく２つに分けることができる。読み出しＭＯＳトランジスタのゲート電極を蓄積ノードとするものは、古くは、Ｉntel社が１ｋビットＤＲＡＭに使用した３トランジスタと１キャパシタからなるものや、２トランジスタと１キャパシタからなるものがある。キャパシタについては、積極的に形成するものと、寄生キャパシタを利用するものがある。いずれにせよ、これらのゲインセルは、素子数が２以上で、ゲート（ワード線）、ドレイン（ビット線）は共通ではなく、書き込み用と読み出し用に分かれていたりして、結線数も多く、微細化には不向きな面がある。
【０００６】
ＳＯＩ基板を用いて、読み出し用ＭＯＳ（センス用ＭＯＳ）のチャンネルボディをストレージノードとして電荷を蓄え、バックゲートバイアス効果を利用するタイプのゲインセルも提案されている。例えば、次のような文献がある。
【０００７】
（１）H.Wann and C.Hu, "A Capacitorless DRAM Cell on SOI Substrate," IEDM Digest of Technical Papers, pp.635-638,Dec.,1933
（２）M.R. Tack,et.al,"The Multistable Charge Controlled Memory Effect in SOI MOS Transistors at Low Temperatures," IEEE Transactions on Electron Devices,vol.no.5,pp. 1371-1382 May 1990）
文献（１）は、ゲート電極は１つであり一見１トランジスタ構成に見えるが、実際はゲート下にＰＭＯＳトランジスタ領域とＮＭＯＳトランジスタ領域を持っており、単純な１トランジスタ構造と比べるとサイズは大きくなる。また、“１”を書く前には“０”を書く必要がある。書き込みスピードとしても、通常のＳＲＡＭ，ＤＲＡＭに比べて不利である。同一著者による特表平９−５０９２８４号公報には、“１”を書く前に“０”を書く必要のない動作例も示されているが、ゲート下にＰＭＯＳトランジスタ領域とＮＭＯＳトランジスタ領域を持つことには変わりはない。
【０００８】
文献（２）は、ワード線を共有するセルに対して、“１”と“０”を同時に書くことができず、ＳＯＩ基板を利用した消去動作が必要となる。書き込みスピードも通常のＳＲＡＭ，ＤＲＡＭに比べて不利である。
【０００９】
特開平８―１７１７６８号公報にも、チャネルボディをストレージノードとして電荷を蓄え、バックゲートバイアス効果を利用するタイプのゲインセルが示されている。これは、ビット線に接続しない側のソース／ドレインがビット線方向かまたはワード線方向に分離されている必要があり、セルサイズが大きい。また、“１”を書く前には“０”を書く必要があり、書き込みスピードとしては、通常のＳＲＡＭ，ＤＲＡＭに比べて不利である。
【００１０】
特開平８−２１３６２４号公報のものは、チャネルボディをストレージノードとして電荷を蓄え、チャネルボディの電位により寄生バイポーラのコレクタ電流に差があることを利用するタイプのゲインセルである。これも、“０”を書く前には“１”を書く必要があり、書き込みスピードとしては、通常のＳＲＡＭ，ＤＲＡＭに比べて不利である。
【００１１】
【発明が解決しようとする課題】
以上のように、新しいＤＲＡＭとして最近提案されているものは、特殊トランジスタ構造を必要とするなど、構造が複雑であるか、或いは構造が比較的単純であっても制御性に難点があり、高集積化と高性能化を図ることが難しい。
【００１２】
この発明は、単純なトランジスタ構造を用いて、チャネルボディを記憶ノードとして電荷を蓄え、そのチャネルボディの電位差によりデータを記憶すると共に、その電位差に応じたバックゲートバイアス効果を利用してデータの弁別を行う半導体メモリ装置とその製造方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本発明に係る半導体メモリ装置は、１ビットのメモリセルがフローティングの半導体層に形成された一つのＭＩＳトランジスタにより構成され、前記ＭＩＳトランジスタのソース、ドレイン間に配置されたチャネル形成のための主ゲートとは別に、前記半導体層の電位を容量結合により制御するための補助ゲートが設けられ、前記主ゲートの電位の上昇及び下降に同期して前記補助ゲートの電位も上昇及び下降し、前記ＭＩＳトランジスタは、前記半導体層を第１の電位に設定した第１データ状態と、前記半導体層を第２の電位に設定した第２データ状態とを選択的に記憶することを特徴とする。
【００１４】
この発明によれば、単純なトランジスタ構造を用いて、そのチャネルボディを記憶ノードとして電荷を蓄え、その電荷量の差によりデータをダイナミックに記憶する半導体メモリ装置が得られる。特に、主ゲートによるチャネル制御と同時に補助ゲートによりチャネルボディの電位制御を行うことにより、“０”データと“１”データのボディ電位差を大きくして、読み出しマージンを大きいものとすることができる。またこれにより、ワード線及びビット線の振幅を小さいものとすることができる。
【００１５】
この発明において具体的に、第１データ状態は、ＭＩＳトランジスタを５極管動作させ、ドレイン接合近傍でインパクトイオン化を起こすことにより書き込まれ、第２データ状態は、主ゲートからの容量結合により所定電位が与えられた半導体層とドレインとの間に順方向電流を流すことにより書き込まれる。
【００１６】
この発明における具体的なメモリセル構造としては、次のようなものが挙げられる。
【００１７】
（１）半導体層が半導体基板に絶縁膜を介して形成されたものであって、主ゲートと補助ゲートは、その半導体層の上下面に相対向して配置される構造。
【００１８】
（２）補助ゲートが半導体層に接続された中継用電極に対向して、この中継用電極との間でキャパシタを構成する構造。
【００１９】
（３）半導体層が半導体基板に絶縁膜を介して形成されて素子形成領域毎に区画され、主ゲートは半導体層の各素子形成領域の側面に対向して配置され、補助ゲートは半導体層の上面に対向し且つ主ゲートと電気的に接続されて配置される構造。
【００２０】
（４）半導体層が半導体基板上に形成された柱状半導体であり、この柱状半導体の上面にドレインが、下部にソースが形成され、主ゲートと補助ゲートは柱状半導体の両側面に相対向して配置される構造。
【００２１】
この発明において、主ゲートと補助ゲートとは同じ材料を用いて形成することができる。この場合、補助ゲートは、ボディのキャリア蓄積状態を最適に制御するために、主ゲートとは異なる電位をもって、主ゲートと同期的に駆動される。
【００２２】
また主ゲートと補助ゲートを同じ電位で駆動する場合、例えば両者が電気的に接続された状態で形成する場合には、両者に仕事関数の異なる材料を用いる。これにより、主ゲートによるチャネル形成の制御と、補助ゲートによるボディ電位制御を最適化することができる。
【００２３】
この発明による半導体メモリ装置はより具体的に、ＭＩＳトランジスタが複数個マトリクス配列され、第１の方向に並ぶＭＩＳトランジスタのドレインがビット線に、第２の方向に並ぶＭＩＳトランジスタの主ゲート及び補助ゲートがそれぞれ第１のワード線及び第２のワード線に、ＭＩＳトランジスタのソースが固定電位線に接続されてメモリセルアレイが構成される。
【００２４】
そして、ＭＩＳトランジスタがｎチャネル型の場合には、データ書き込み時、固定電位線を基準電位として、選択された第１のワード線に基準電位より高い第１の制御電位を与え、非選択の第１のワード線に基準電位より低い第２の制御電位を与え、ビット線には第１及び第２データ状態に応じてそれぞれ基準電位より高い第３の制御電位及び基準電位より低い第４の制御電位を与え、第１のワード線と同時に選択される第２のワード線に第１の制御電位以下の第５の制御電位を与え、非選択の第２のワード線に第２の制御電位以下の第６の制御電位を与える。
【００２５】
ＭＩＳトランジスタがｐチャネル型の場合には、データ書き込み時、固定電位線を基準電位として、選択された第１のワード線に基準電位より低い第１の制御電位を与え、非選択の第１のワード線に基準電位より高い第２の制御電位を与え、ビット線には第１及び第２データ状態に応じてそれぞれ基準電位より低い第３の制御電位及び基準電位より高い第４の制御電位を与え、第１のワード線と同時に選択される第２のワード線に第１の制御電位以上の第５の制御電位を与え、非選択の第２のワード線に第２の制御電位以上の第６の制御電位を与える。
【００２６】
また、本発明に係る半導体メモリ装置は、１ビットのメモリセルがフローティングの半導体層に形成された一つのＭＩＳトランジスタにより構成され、前記ＭＩＳトランジスタは、前記半導体層を第１の電位に設定した第１データ状態と、前記半導体層を第２の電位に設定した第２データ状態とを選択的に記憶する半導体メモリ装置であって、第１の半導体基板と、この第１の半導体基板の表面部に、底面及び側面が絶縁膜で覆われた状態で一方向に連続するように形成された、前記ＭＩＳトランジスタの補助ゲートと、この補助ゲートの表面に第１のゲート絶縁膜を介して接着された第２の半導体基板と、この第２の半導体基板の表面に第２のゲート絶縁膜を介して前記補助ゲートと並行して連続するように形成された、前記ＭＩＳトランジスタの主ゲートであって、当該主ゲートの電位の上昇及び下降に同期して前記補助ゲートの電位も上昇及び下降する、主ゲートと、前記第１の半導体基板の前記主ゲート及び補助ゲートの間隙部に形成されたソース及びドレイン拡散層と、前記ソース拡散層にコンタクトして前記主ゲート及び補助ゲートと並行して連続するように配設されたソース配線と、このソース配線を覆う層間絶縁膜上に前記主ゲート及び補助ゲートと交差して配設されて前記ドレイン拡散層にコンタクトするビット線とを備えたことを特徴とする。
【００２７】
本発明に係る請求項１に記載の半導体メモリ装置の製造方法は、第１の半導体基板にゲート絶縁膜を介して対向する補助ゲートを形成する工程と、前記補助ゲートを覆って平坦化された絶縁膜を形成する工程と、前記絶縁膜上に第２の半導体基板を貼り合わせる工程と、前記第１の半導体基板を研磨して所定厚みの半導体層として調整した後、素子分離絶縁膜を形成する工程と、前記半導体層にゲート絶縁膜を介して対向する主ゲートを形成する工程と、前記主ゲートをマスクとして前記半導体層に不純物をイオン注入してソース及びドレインを形成する工程と、を有することを特徴とする。
【００２８】
本発明に係る請求項１に記載の半導体メモリ装置の製造方法は、第１の半導体基板にゲート絶縁膜を介して対向する主ゲートを形成する工程と、前記主ゲートを覆って平坦化された第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第２の半導体基板を貼り合わせる工程と、前記第１の半導体基板を研磨して所定厚みの半導体層として調整した後、素子分離絶縁膜を形成する工程と、前記半導体層上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に前記半導体層に達する開口を開けて、この開口を介して前記半導体層と接続される中継電極を形成する工程と、前記中継電極にゲート絶縁膜を介して対向する補助ゲートを形成する工程と、前記補助ゲートをマスクとして前記半導体層に不純物をイオン注入してソース及びドレインを形成する工程と、を有することを特徴とする。
【００２９】
本発明に係る請求項１に記載の半導体メモリ装置の製造方法は、第１の半導体基板に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に前記第１の半導体基板に達する開口を開けて、この開口を介して前記第１の半導体基板に接続される中継電極を形成する工程と、前記中継電極にゲート絶縁膜を介して対向する補助ゲートを形成する工程と、 前記補助ゲートを覆って平坦化された第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第２の半導体基板を貼り合わせる工程と、 前記第１の半導体基板を研磨して所定厚みの半導体層として調整した後、素子分離絶縁膜を形成する工程と、前記半導体層にゲート絶縁膜を介して対向する主ゲートを形成する工程と、前記主ゲートをマスクとして前記半導体層に不純物をイオン注入してソース及びドレインを形成する工程と、を有することを特徴とする。
【００３０】
本発明に係る請求項１に記載の半導体メモリ装置の製造方法は、半導体基板上に絶縁膜により分離された状態で形成された半導体層を横方向に素子分離された素子形成領域として区画する工程と、前記素子形成領域の側面にゲート絶縁膜を介して対向する主ゲートを埋め込む工程と、前記半導体層の上面にゲート絶縁膜を介して対向する補助ゲートを、前記主ゲートと電気的に接続された状態で且つ前記主ゲートとは仕事関数が異なる材料によって形成する工程と、前記補助ゲートをマスクとして前記半導体層に不純物をイオン注入してソース、ドレインを形成する工程と、を有することを特徴とする。
【００３１】
本発明に係る請求項１に記載の半導体メモリ装置の製造方法は、第１の半導体基板の表面に第１の絶縁膜を介してゲート電極材料膜を形成する工程と、前記ゲート電極材料膜上に第１のゲート絶縁膜を介して第２の半導体基板を接着する工程と、前記第２の半導体基板に素子分離絶縁膜を形成してストライプ状に連続する素子形成領域を区画する工程と、 前記素子形成領域が区画された第２の半導体基板上に第２の絶縁膜を堆積し、これを前記素子形成領域の長手方向と直交する方向に連続するダミーゲートとしてパターン形成する工程と、前記ダミーゲートをマスクとして前記第２の半導体基板、第１のゲート絶縁膜、及びゲート電極材料膜を順次エッチングして、前記ゲート電極材料膜による補助ゲートを前記素子形成領域の長手方向と直交する方向に連続するように形成する工程と、前記ダミーゲートの間隙に前記第２の半導体基板の厚み方向の途中まで第３の絶縁膜を埋め込む工程と、前記ダミーゲートの間隙の前記第３の絶縁膜上に側面が前記第２の半導体基板に接するように半導体層を形成する工程と、前記ダミーゲートを除去して、露出した前記第２の半導体基板の表面に第２のゲート絶縁膜を形成する工程と、前記半導体層の間隙部に前記補助ゲートと並行して連続する主ゲートを埋め込む工程と、前記半導体層に不純物をイオン注入して、ソース及びドレイン拡散層を形成する工程と、前記ソース拡散層にコンタクトして前記主ゲート及び補助ゲートと並行して連続するソース配線を形成する工程と、前記ソース配線を覆う層間絶縁膜を形成し、この層間絶縁膜上に前記ドレイン拡散層にコンタクトして前記主ゲート及び補助ゲートと交差する方向に連続するビット線を形成する工程と、を有することを特徴とする。
【００３２】
【発明の実施の形態】
以下、図面を参照して、この発明に関するいくつかの実施の形態を説明する。まず、具体的な実施の形態を説明する前に、後述する実施の形態で用いられるメモリセルの基本原理を説明する。
【００３３】
図１は、ＤＲＡＭの単位メモリセルの基本的な断面構造を示している。メモリセルＭＣは、ＳＯＩ構造のｎチャネルＭＩＳトランジスタにより構成されている。即ち、シリコン基板１０上に絶縁膜としてシリコン酸化膜１１が形成され、このシリコン酸化膜１１上にｐ型シリコン層１２が形成されたＳＯＩ基板が用いられている。このＳＯＩ基板のシリコン層１２上に、ゲート酸化膜１６を介してゲート電極１３が形成され、ゲート電極１３に自己整合されてｎ型ドレイン拡散層１４とｎ型ソース拡散層１５とが形成されている。
【００３４】
ドレイン拡散層１４とソース拡散層１５とは、底部のシリコン酸化膜１１に達する深さに形成されている。従って、ｐ型シリコン層１２からなるチャネルボディ領域は、チャネル幅方向（図の紙面に直交する方向）の分離を酸化膜で行うとすれば、底面及びチャネル幅方向の側面が他から絶縁分離され、チャネル長方向はｐｎ接合分離されたフローティング状態になる。
【００３５】
このＭＩＳトランジスタからなるＤＲＡＭセルの動作原理は、トランジスタのチャネルボディ（他から絶縁分離されたｐ型シリコン層１２）の多数キャリアであるホールの蓄積状態を利用する。即ち、トランジスタを５極管領域で動作させることにより、ドレイン１４から大きな電流を流し、ドレイン１４の近傍でインパクトイオン化を起こす。このインパクトイオン化により生成される多数キャリアであるホールをｐ型シリコン層１２に保持させ、そのホール蓄積状態を例えばデータ“１”とする。ドレイン１４とｐ型シリコン層１２の間のｐｎ接合を順方向バイアスして、ｐ型シリコン層１２のホールをドレイン側に放出させた状態をデータ“０”とする。
【００３６】
データ“０”，“１”は、チャネルボディの電位の差であり、ＭＩＳトランジスタのしきい値電圧の差として記憶される。図２は、ゲートに与えられる駆動電位ＶＷＬとボディ電位ＶＢの関係を示している。図２に示すようにホール蓄積によりボディ電位ＶＢの高いデータ“１”状態のしきい値電圧Ｖｔｈ１は、データ“０”状態のしきい値電圧Ｖｔｈ０より低い。ボディに多数キャリアであるホールを蓄積した“１”データ状態を保持するためには、ゲート１３には負のバイアス電圧を印加することが必要になる。このデータ保持状態は、逆データの書き込み動作（消去）を行わない限り、読み出し動作を行っても変わない。即ち、キャパシタの電荷蓄積を利用する１トランジスタ／１キャパシタのＤＲＡＭと異なり、非破壊読み出しが可能である。
【００３７】
以上の基本的なＤＲＡＭセル構成においては、データ“０”，“１”のしきい値電圧差をどれだけ大きくできるかが重要なポイントとなる。上記動作原理から明らかなように、ゲート１３からの容量結合によりボディ電位を制御することで、データの書き込み特性及び保持特性が決まる。しかし、ボディ電位に対してしきい値電圧はほぼ平方根で効いてくるため、“０”，“１”データの間の大きなしきい値電圧差を実現することは容易ではない。しかも、上述した書き込み動作では、“０”書き込みのメモリセルＭＣは３極管動作し、従ってチャネルが形成されるとゲート１３とチャネルボディは容量結合しなくなり、ボディ電位の上昇ができなくなる。
【００３８】
そこで以下の実施の形態においては、上記した基本メモリセル構造に対して、チャネル形成に利用される主ゲート（第１のゲート）とは別に、ＭＩＳトランジスタのボディに対して容量結合してボディ電位を制御するための補助ゲート（第２のゲート）を設ける。そして、第２のゲートを第１のゲートと同期して駆動することにより、より確実なデータ書き込みを実現し、且つ、しきい値電圧差の大きいデータ“０”，“１”の記憶を可能とする。
【００３９】
以下に具体的な実施の形態を説明する。
【００４０】
［実施の形態１］
図３は、実施の形態１によるメモリセルＭＣの構造を、図１の基本構造と対応させて示している。図１と異なる点は、トランジスタのチャネル制御に利用されるフロントゲートである第１のゲート（Ｇ１）１３とは別に、ボディ電位を制御するための第２のゲート（Ｇ２）２０を設けている点である。第２のゲート２０はこの実施の形態の場合、ゲート絶縁膜１９を介してシリコン層１２の底面に容量結合するように対向するバックゲートとして、シリコン層１２の下の酸化膜１１に埋め込まれている。
【００４１】
図４は、この様なメモリセルＭＣを複数、マトリクス配列したメモリセルアレイの等価回路を示している。一方向に並ぶ複数のメモリセルＭＣの第１のゲート（Ｇ１）１３は、第１のワード線ＷＬ１に接続され、第２のゲート（Ｇ２）２０は、第２のワード線ＷＬ２に接続される。これらのワード線ＷＬ１，ＷＬ２と交差する方向に、メモリセルＭＣのドレインが接続されるビット線ＢＬが配設される。全メモリセルＭＣのソース１５は固定電位線（接地電位線ＶＳＳ）に接続される。
【００４２】
図５は、メモリセルアレイのレイアウトを示し、図６Ａ、図６Ｂはそれぞれ図５のＡ−Ａ’，Ｂ−Ｂ’線断面を示している。ｐ型シリコン層１２は、シリコン酸化膜２１の埋め込みにより、格子状にパターン形成される。即ちドレイン１４を共有する二つのトランジスタの領域がワード線ＷＬ１，ＷＬ２の方向にシリコン酸化膜２１により素子分離されて配列される。或いはシリコン酸化膜２１の埋め込みに代わって、シリコン層１２をエッチングすることにより、横方向の素子分離を行っても良い。第１のゲート１３及び第２のゲート２０は、一方向に連続的に形成されて、これらがワード線ＷＬ１及びＷＬ２となる。ソース１５は、ワード線ＷＬ１，ＷＬ２の方向に連続的に形成されて、これが固定電位線（共通ソース線）となる。トランジスタ上は層間絶縁膜１７で覆われこの上にビット線（ＢＬ）１８が形成される。ビット線１８は、二つのトランジスタで共有するドレイン１４にコンタクトして、ワード線ＷＬ１，ＷＬ２と交差するように配設される。
【００４３】
これにより、各トランジスタのチャネルボディであるシリコン層１２は、底面及びチャネル幅方向の側面が酸化膜により互いに分離され、チャネル長方向にはｐｎ接合により互いに分離されて、フローティング状態に保たれる。
【００４４】
そしてこのメモリセルアレイ構成では、ワード線ＷＬ１，ＷＬ２およびビット線ＢＬを最小加工寸法Ｆのピッチで形成したとして、単位セル面積は、図５に破線で示したように、２Ｆ×２Ｆ＝４Ｆ2となる。
【００４５】
以上のように、一つのＭＩＳトランジスタを１ビットのメモリセルＭＣとして、ダイナミック記憶ができるメモリセルアレイが構成される。
【００４６】
図７Ａ及び図７Ｂは、データ書き込み時のワード線ＷＬ１，ＷＬ２及びビット線ＢＬの電圧波形を示している。対をなす第１のワード線ＷＬ１と第２のワード線ＷＬ２は同期して駆動する。図７Ａは、第１のゲート１３と第２のゲート２０が同じ材料である場合に、第２のゲート２０を第１のゲート１３より低い電位で制御して、チャネルボディの第２のゲート２０側に多数キャリア蓄積を可能とするものである。一方、図７Ｂは、第１のゲート１３と第２のゲート２０に仕事関数の異なる電極材料を用いた場合に、両者に同じ電位を与えて、チャネルボディの第２のゲート２０側に多数キャリア蓄積を可能とするものである。
【００４７】
図７Ａの場合、“１”データ書き込み時、選択された第１のワード線ＷＬ１に基準電位ＶＳＳより高い正の電位ＶＷＬ１Ｈを与え、同時に選択された第２のワード線ＷＬ２にはそれより低い電位ＶＷＬ２Ｈ（図の例では基準電位ＶＳＳより低い負電位）を与え、選択されたビット線ＢＬには、基準電位ＶＳＳより高い正の電位ＶＢＬＨを与える。これにより、選択されたメモリセルＭＣにおいて、５極管動作によるインパクトイオン化が生じ、ホールがチャネルボディに蓄積される。
【００４８】
データ保持は、第１のワード線ＷＬ１に基準電位ＶＳＳより低い負の電位ＶＷＬ１Ｌを与え、第２のワード線ＷＬ２にはそれより更に低い電位ＶＷＬ２Ｌを与える。これにより、チャネルボディに過剰ホールを蓄積した状態である“１”データを保持する。
【００４９】
“０”データ書き込み時は、選択された第１及び第２のワード線ＷＬ１及びＷＬ２にそれぞれ“１”書き込み時と同様の電位ＶＷＬ１Ｈ及びＶＷＬ２Ｈを与え、選択されたビット線ＢＬには基準電位ＶＳＳより低い負の電位ＶＢＬＬを与える。これにより、選択されたメモリセルＭＣにおいて、ドレイン接合が順バイアスになり、チャネルボディのホールがドレイン１４に排出されて、ボディ電位の低い状態である“０”データが書かれる。
【００５０】
図７Ｂの場合、“１”データ書き込み時、選択された第１及び第２のワード線ＷＬ１及びＷＬ２に基準電位ＶＳＳより高い正の電位ＶＷＬＨを与え、選択ビット線ＢＬには、基準電位ＶＳＳより高い正の電位ＶＢＬＨを与える。これにより、選択されたメモリセルＭＣにおいて、５極管動作によるインパクトイオン化が生じ、ホールがボディに蓄積される。
【００５１】
データ保持は、第１及び第２のワード線ＷＬ１及びＷＬ２に基準電位ＶＳＳより低い負の電位ＶＷＬＬを与える。これにより、チャネルボディに過剰ホールを蓄積した状態である“１”データを保持する。
【００５２】
“０”データ書き込み時は、選択された第１及び第２のワード線ＷＬ１及びＷＬ２に“１”書き込み時と同様の電位ＶＷＬＨを与え、選択ビット線ＢＬには基準電位ＶＳＳより低い負の電位ＶＢＬＬを与える。これにより、選択されたメモリセルＭＣでドレイン接合が順バイアスになり、チャネルボディのホールがドレインに排出されて、ボディ電位の低い状態である“０”データが書かれる。
【００５３】
このように、二つのゲート１３及び２０に仕事関数の異なる材料を用いれば、第１のワード線ＷＬ１と第２のワード線ＷＬ２を、同じ電位で同期駆動して、チャネルボディへのホール蓄積を制御することができる。
【００５４】
以上のようにこの実施の形態では、補助ゲート（第２のゲート）２０を主ゲート（第１のゲート）１３と共に駆動することにより、しきい値電圧差の大きい“０”，“１”データ書き込みができる。即ち、第２のゲート２０をデータ保持状態では負電位にして、“１”データのホール蓄積状態を良好に保持しながら、データ書き込み時にその第２のゲート２０の電位を上昇させることにより、容量結合によりボディ電位を上昇させて、データ書き込みを確実にすることができる。“０”データ書き込みの場合に、第１のゲート１３側にチャネルが形成されても、第２のゲート２０の駆動によりボディ電位を上昇させることができるから、確実な“０”データ書き込みが可能である。
【００５５】
以上により、しきい値電圧差の大きい“０”，“１”データ記憶ができる。
【００５６】
また、非選択の第１のワード線ＷＬ１の電位を下げることでデータ保持を行うが、このとき対をなす第２のワード線ＷＬ２の電位も下げてボディ電位を低く制御しているから、同じビット線ＢＬに接続された他のセルで“０”データ書き込みを行う場合に、“１”データを保持する非選択メモリセルＭＣでのデータ破壊が確実に防止される。更に、“１”書き込みビット線ＢＬに接続される非選択の“０”データセルでは、サーフェスブレークダウンやＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）電流によるデータ破壊の懸念があるが、この実施の形態の場合、第２のワード線ＷＬ２によりボディ電位を下げることで、これらの懸念も解消される。
【００５７】
更に、“０”書き込み時、ビット線ＢＬの電位を大きく下げると、ソース１５からビット線ＢＬに電流が流れてしまうが、この実施の形態の場合、第２のゲート２０によりボディ電位を上昇せしめるため、ビット線ＢＬの電位をそれほど下げる必要がない。このため、例えば、ビット線ＢＬの電位をソースの基準電位ＶＳＳと同じ程度にすることが可能であり、ソース１５からビット線ＢＬに流れる電流を抑制することができる。
【００５８】
またデータ読み出し時は、誤まって“１”書き込みにならないように、３極管動作させることが必要である。このため、ビット線ＢＬの電位は“１”書き込み時より低いが、このためドレイン１４とチャネルボディとの間の空乏層の伸びは、“１”書き込み時より小さく、従ってビット線ＢＬとチャネルボディと間の容量結合が大きくなる。このことは、書き込み時にチャネルボディに注入されたキャリアが容量再分配されて、ボディ電位の低下の原因となる。この実施の形態においては、第２のゲート２０による制御によって、チャネルボディの多数キャリア蓄積状態を良好に保持することができる。
【００５９】
次に、この実施の形態におけるロウデコーダとワード線ドライバの具体的な回路構成の一例を説明する。図７Ｃは、ロウデコーダの一例と、図７Ｂに示したワード線ＷＬ１、ＷＬ２の電圧波形を生成するためのワード線ドライバＷＤＤＶ１の一例を示す図である。
【００６０】
この図７Ｃに示すように、ロウデコーダＲＤＥＣは、ＮＡＮＤ回路Ｃ１０により構成されており、ワード線ドライバＷＤＤＶ１は、インバータ回路Ｃ１１と、レベル変換回路Ｃ１２と、レベル変換回路Ｃ１３と、出力バッファ回路Ｃ１４とにより構成されている。この構成により、ロウデコーダＲＤＥＣにより選択されたワード線ドライバＷＤＤＶ１は、ハイレベルの電位を、正の電位ＶＣＣより高い電位であるＶＷＬＨに変換して、ワード線ＷＬ１、ＷＬ２に供給する。
【００６１】
より具体的には、ＮＡＮＤ回路Ｃ１０には、ロウアドレス信号ＲＡＤＤとワード線イネーブル信号ＷＬＥＮとが、入力される。選択されたワード線ＷＬ１、ＷＬ２に対応するワード線ドライバＷＤＤＶ１には、すべてハイレベルのロウアドレス信号ＲＡＤＤと、ハイレベルのワード線イネーブル信号ＷＬＥＮが入力される。したがって、選択されたワード線ＷＬ１、ＷＬ２に対応するワード線ドライバＷＤＤＶ１のＮＡＮＤ回路Ｃ１０の出力は、ローレベル、つまり基準電位ＶＳＳになる。ＮＡＮＤ回路Ｃ１０の出力は、インバータ回路Ｃ１１に入力される。
【００６２】
このインバータ回路Ｃ１１は、入力された信号を反転して出力する。したがって、選択されたワード線ドライバＷＤＤＶ１においては、インバータ回路Ｃ１１の出力はハイレベル、つまり正の電位ＶＣＣになる。このインバータ回路Ｃ１１の出力は、レベル変換回路Ｃ１２とレベル変換回路Ｃ１３とに入力される。また、レベル変換回路Ｃ１２とレベル変換回路Ｃ１３には、ＮＡＮＤ回路Ｃ１０の出力も、入力される。
【００６３】
このレベル変換回路Ｃ１２及びレベル変換回路Ｃ１３の出力は、出力バッファ回路Ｃ１４に入力される。レベル変換回路Ｃ１２と出力バッファ回路Ｃ１４とにより、インバータ回路Ｃ１１のハイレベル出力電位であるＶＣＣの出力を、ＶＣＣよりも高い正の電位であるＶＷＬＨに変換して、ワード線ＷＬ１、ＷＬ２に供給する。また、レベル変換回路Ｃ１３と出力バッファ回路Ｃ１４とにより、インバータ回路Ｃ１１のローレベル出力電位であるＶＳＳの出力を、ＶＳＳよりも低い電位であるＶＷＬＬにして供給する。
【００６４】
この実施の形態においては、レベル変換回路Ｃ１２は、ｐ型ＭＯＳトランジスタＰＭ１０、ＰＭ１１と、ｎ型ＭＯＳトランジスタＮＭ１０、ＮＭ１１とを、備えて構成されている。ｐ型ＭＯＳトランジスタＰＭ１０、ＰＭ１１のソース端子は、それぞれ、電位ＶＷＬＨの供給線に接続されており、そのドレイン端子は、それぞれ、ｎ型ＭＯＳトランジスタＮＭ１０、ＮＭ１１のドレイン端子に接続されている。また、ｐ型ＭＯＳトランジスタＰＭ１０のゲート端子は、ｐ型ＭＯＳトランジスタＰＭ１１とｎ型ＭＯＳトランジスタＮＭ１１の間のノードに接続されており、ｐ型ＭＯＳトランジスタＰＭ１１のゲート端子は、ｐ型ＭＯＳトランジスタＰＭ１０とｎ型ＭＯＳトランジスタＮＭ１０の間のノードに接続されている。
【００６５】
ｎ型ＭＯＳトランジスタＮＭ１０のゲート端子には、インバータ回路Ｃ１１の出力が入力され、ｎ型ＭＯＳトランジスタＮＭ１１のゲート端子には、ＮＡＮＤ回路Ｃ１０の出力が入力される。これらｎ型ＭＯＳトランジスタＮＭ１０、ＮＭ１１のソース端子は、ぞれぞれ、電位ＶＳＳの供給線に接続されている。
【００６６】
一方、レベル変換回路Ｃ１３は、ｐ型ＭＯＳトランジスタＰＭ１２、ＰＭ１３と、ｎ型ＭＯＳトランジスタＮＭ１２、ＮＭ１３とを、備えて構成されている。ｐ型ＭＯＳトランジスタＰＭ１２、ＰＭ１３のソース端子は、それぞれ、電位ＶＣＣの供給線に接続されており、そのドレイン端子は、それぞれ、ｎ型ＭＯＳトランジスタＮＭ１２、ＮＭ１３のドレイン端子に接続されている。また、ｐ型ＭＯＳトランジスタＰＭ１２のゲート端子には、インバータ回路Ｃ１１の出力が入力され、ｐ型ＭＯＳトランジスタＰＭ１３のゲート端子には、ＮＡＮＤ回路Ｃ１０の出力が入力される。
【００６７】
ｎ型ＭＯＳトランジスタＮＭ１２のゲート端子は、ｐ型ＭＯＳトランジスタＰＭ１３とｎ型ＭＯＳトランジスタＮＭ１３との間のノードに接続されており、ｎ型ＭＯＳトランジスタＮＭ１３のゲート端子は、ｐ型ＭＯＳトランジスタＰＭ１２とｎ型ＭＯＳトランジスタＮＭ１２との間のノードに接続されている。また、これらｎ型ＭＯＳトランジスタＮＭ１２、ＮＭ１３のソース端子は、ぞれぞれ、電位ＶＷＬＬの供給線に接続されている。
【００６８】
出力バッファ回路Ｃ１４は、ｐ型ＭＯＳトランジスタＰＭ１４、ＰＭ１５と、ｎ型ＭＯＳトランジスタＮＭ１４、ＮＭ１５とを、直列的に接続することにより、構成されている。
【００６９】
ｐ型ＭＯＳトランジスタＰＭ１４のソース端子は、電位ＶＷＬＨの供給線に接続されており、そのゲート端子は、レベル変換回路Ｃ１２におけるｐ型ＭＯＳトランジスタＰＭ１１のゲート端子に接続されている。ｐ型ＭＯＳトランジスタＰＭ１４のドレイン端子は、ｐ型ＭＯＳトランジスタＰＭ１５のソース端子に接続されている。このｐ型ＭＯＳトランジスタＰＭ１５のゲート端子には、電位ＶＳＳが入力されている。このため、ｐ型ＭＯＳトランジスタＰＭ１５は、ノーマリーオンのＭＯＳトランジスタとなる。また、ｐ型ＭＯＳトランジスタＰＭ１５のドレイン端子は、ｎ型ＭＯＳトランジスタＮＭ１４のドレイン端子に接続されている。これらｐ型ＭＯＳトランジスタＰＭ１５とｎ型ＭＯＳトランジスタＮＭ１４との間のノードから、ワード線ＷＬ１、ＷＬ２を駆動するための電圧が出力される。
【００７０】
ｎ型ＭＯＳトランジスタＮＭ１４のゲート端子には、電位ＶＣＣが供給されている。このため、ｎ型ＭＯＳトランジスタＮＭ１４は、ノーマリーオンのＭＯＳトランジスタとなる。ｎ型ＭＯＳトランジスタＮＭ１４のソース端子は、ｎ型ＭＯＳトランジスタＮＭ１５のドレイン端子に接続されている。このｎ型ＭＯＳトランジスタＮＭ１５のゲート端子は、レベル変換回路Ｃ１３におけるｎ型ＭＯＳトランジスタＮＭ１３のゲート端子に接続されている。また、ｎ型ＭＯＳトランジスタＮＭ１５のソース端子は、電位ＶＷＬＬの供給線に接続されている。
【００７１】
以上のような構成のロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ１を用いて、図７Ｂに示す電位ＶＷＬＨ、ＶＷＬＬを生成し、ワード線ＷＬ１、ＷＬ２に供給する。なお、図７Ｃにおいては、各ＭＯＳトランジスタでバックゲート接続がなされているが、これは必ずしも必要なものではない。
【００７２】
なお、このワード線ドライバＷＤＤＶ１の出力バッファ回路Ｃ１４は、ノーマリーオンのＭＯＳトランジスタＰＭ１５、ＮＭ１４を備えているが、これは、ＭＯＳトランジスタＰＭ１４、ＮＭ１５に、直接、電位ＶＷＬＨと電位ＶＷＬＬの電位差が印加しないようにするためである。すなわち、ノーマリーオンのＭＯＳトランジスタＰＭ１５、ＮＭ１４により、そのしきい値落ちをする分の電圧だけ、電位差が減少する。したがって、直接この電位差が、ＭＯＳトランジスタＰＭ１４、ＰＭ１５に印加されてもよいのであれば、ＭＯＳトランジスタＰＭ１５、ＮＭ１４は、図７Ｄに示すように、省略することも可能である。
【００７３】
これら図７Ｃ又は図７Ｄに示したロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ１とを、メモリセルアレイＭＣＡに配置したレイアウト図を、図７Ｅに示す。この図７Ｅに示すように、ワード線ドライバＷＤＤＶ１のレイアウトピッチが、ワード線ＷＬ１、ＷＬ２の配線ピッチと一致する場合は、メモリセルアレイＭＣＡの片側に、ロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ１とを配置することができる。
【００７４】
これに対して、ワード線ドライバＷＤＤＶ１のレイアウト面積が大きくなり、ワード線ドライバＷＤＤＶ１のレイアウトピッチを、ワード線ＷＬ１、ＷＬ２の配線ピッチに一致させることができない場合、図７Ｆに示すようなレイアウトが考えられる。すなわち、メモリセルアレイＭＣＡの両側にロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ１とを配置し、例えば、メモリセルアレイＭＣＡの左側のロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ１で、奇数番目のワード線ＷＬ１、ＷＬ２のデコードと駆動を行い、メモリセルアレイＭＣＡの右側のロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ１で、偶数番目のワード線ＷＬ１、ＷＬ２のデコードと駆動を行うようにする。
【００７５】
次に、図７Ａに対応するロウデータとワード線ドライバの回路構成を説明する。図７Ｇは、ロウデコーダの一例と、図７Ａに示したワード線ＷＬ１、ＷＬ２の電圧波形を生成するためのワード線ドライバＷＤＤＶ２の一例を示す図である。
【００７６】
この図７Ｇに示すように、ロウデコーダＲＤＥＣは、ＮＡＮＤ回路Ｃ１０により構成されており、ワード線ドライバＷＤＤＶ２は、インバータ回路Ｃ１１と、レベル変換回路Ｃ２２と、レベル変換回路Ｃ２３と、出力バッファ回路Ｃ２４と、レベル変換回路Ｃ２５と、出力バッファ回路Ｃ２６とにより構成されている。ここでの電圧の高低関係は、図７Ａの例に従って、ＶＷＬ１Ｈ＞ＶＳＳ＞ＶＷＬ２Ｈ＞ＶＷＬ１Ｌ＞ＶＷＬ２Ｌである。
【００７７】
図７Ｃと異なる点のみ説明すると、レベル変換回路Ｃ２２は基本的に図７Ｃのレベル変換回路Ｃ１２と同様の構成であり、ｐ型ＭＯＳトランジスタＰＭ２０、ＰＭ２１と、ｎ型ＭＯＳトランジスタＮＭ２０、ＮＭ２１とを備えている。但し、ｐ型ＭＯＳトランジスタＰＭ２０、ＰＭ２１のソース端子は、電位ＶＷＬ１Ｈの供給線に接続されている。
【００７８】
レベル変換回路Ｃ２３も、基本的に図７Ｃのレベル変換回路Ｃ１３と同様の構成であり、ｐ型ＭＯＳトランジスタＰＭ２２、ＰＭ２３と、ｎ型ＭＯＳトランジスタＮＭ２２、ＮＭ２３とを備えている。但し、ｎ型ＭＯＳトランジスタＮＭ２２、ＮＭ２３のソース端子は、電位ＶＷＬ１Ｌの供給線に接続されている。
【００７９】
出力バッファ回路Ｃ２４も、基本的に図７Ｃの出力バッファ回路Ｃ１４と同様の構成であり、直列的に接続されたｐ型ＭＯＳトランジスタＰＭ２４、ＰＭ２５と、ｎ型ＭＯＳトランジスタＮＭ２４、ＮＭ２５とを備えている。但し、ｐ型ＭＯＳトランジスタＰＭ２４のソース端子は、電位ＶＷＬ１Ｈの供給線に接続されており、ｎ型ＭＯＳトランジスタＮＭ２５のソース端子は、電位ＶＷＬ１Ｌの供給線に接続されている。
【００８０】
これに加えて、図７Ｇのワード線ドライバＷＤＤＶ２は、レベル変換回路Ｃ２５と出力バッファ回路Ｃ２６とを備えている。レベル変換回路Ｃ２５の構成はレベル変換回路Ｃ２３の構成と同様であり、ｐ型ＭＯＳトランジスタＰＭ２６、ＰＭ２７と、ｎ型ＭＯＳトランジスタＮＭ２６、ＮＭ２７とを備えている。但し、ｎ型ＭＯＳトランジスタＮＭ２６、ＮＭ２７のソース端子は、電位ＶＷＬ２Ｌの供給線に接続されている。
【００８１】
出力バッファ回路Ｃ２６は、出力バッファ回路Ｃ２４と同様の構成であるが、ｐ型ＭＯＳトランジスタＰＭ２８とｎ型ＭＯＳトランジスタＮＭ２８の２つのＭＯＳトランジスタにより構成されている。そして、ｐ型ＭＯＳトランジスタＰＭ２８のソース端子は、電位ＶＷＬ２Ｈの供給線に接続されており、ｎ型ＭＯＳトランジスタＮＭ２８のソース端子は、電位ＶＷＬ２Ｌの供給線に接続されている。
【００８２】
ノーマリーオンのＭＯＳトランジスタが挿入されていないのは、図７Ａからも分かるように、電位ＶＷＬ２Ｈと電位ＶＷＬ２Ｌとの電位差はそれほど大きくないので、この電位差が直接ＭＯＳトランジスタＰＭ２８、ＮＭ２８に印加されても、問題が生じないからである。
【００８３】
この構成から分かるように、出力バッファ回路Ｃ２４の出力は、電位ＶＷＬ１Ｈと電位ＶＷＬ１Ｌとの間で振幅し、これにより、第１のワード線ＷＬ１が駆動される。また、出力バッファ回路Ｃ２６の出力は、電位ＶＷＬ２Ｈと電位ＶＷＬ２Ｌとの間で、出力バッファ回路Ｃ２４の出力と同期して振幅し、これにより、第２のワード線ＷＬ２が駆動される。なお、図７Ｇにおいては、各ＭＯＳトランジスタでバックゲート接続がなされているが、これは必ずしも必要なものではない。
【００８４】
また、図７Ｄに示したワード線ドライバＷＤＤＶ１と同様に、図７Ｈに示すようにワード線ドライバＷＤＤＶ２においても、ｐ型ＭＯＳトランジスタＰＭ２５とｎ型ＭＯＳトランジスタＮＭ２４とを、省くことも可能である。
【００８５】
これら図７Ｇ又は図７Ｈに示したロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ２とを、メモリセルアレイＭＣＡに配置したレイアウト図を、図７Ｉに示す。図７Ｇ及び図７Ｈに示したワード線ドライバＷＤＤＶ２においては、第１のワード線ＷＬ１と第２のワード線ＷＬ２を異なる電位で同期的に駆動する関係上、そのレイアウト面積が図７Ｃ及び図７Ｄに示したワード線ドライバＷＤＤＶ１よりも大きくなってしまう。したがって、ワード線ＷＬ１、ＷＬ２の配線ピッチに、ワード線ドライバＷＤＤＶ２のレイアウトピッチを一致させることは困難であると考えられる。このため、図７Ｉに示したレイアウトにおいては、メモリセルアレイＭＣＡの両側に、ロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ２とを配置している。すなわち、メモリセルアレイＭＣＡの左側のロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ２で、奇数番目のワード線ＷＬ１、ＷＬ２のデコードと駆動を行い、メモリセルアレイＭＣＡの右側のロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶ２で、偶数番目のワード線ＷＬ１、ＷＬ２のデコードと駆動を行う。
【００８６】
また、図７Ｊに示すように、例えば、第１のワード線ＷＬ１用のワード線ドライバＷＤＤＶ３を、メモリセルアレイＭＣＡの左側に配置し、第２のワード線ＷＬ２のワード線ドライバＷＤＤＶ４を、メモリセルアレイＭＣＡの右側に配置するようにしてもよい。このように配置することにより、電源配線の引き回しを楽にすることができる。すなわち、第１のワード線ＷＬ１用のワード線ドライバＷＤＤＶ３のあるメモリセルアレイＭＣＡの左側にのみ、電位ＶＷＬ１Ｈと電位ＶＷＬ１Ｌの電位供給線を配線し、第２のワード線ＷＬ２用のワード線ドライバＷＤＤＶ４のあるメモリセルアレイＭＣＡの右側にのみ、電位ＶＷＬ２Ｈと電位ＶＷＬ２Ｌの電位供給線を配線すればよい。
【００８７】
但し、このレイアウトの場合、ワード線ドライバＷＤＤＶ３とワード線ドライバＷＤＤＶ４の双方に、個別にロウデコーダＲＤＥＣが必要になる。そのようなワード線ドライバＷＤＤＶ３の例を図７Ｋに示し、ワード線ドライバＷＤＤＶ４の例を図７Ｌに示す。
【００８８】
図７Ｋに示すように、第１のワード線ＷＬ１用のワード線ドライバＷＤＤＶ３は、インバータ回路Ｃ１１を介してロウデコーダＲＤＥＣに接続されたレベル変換回路Ｃ２２と、直接ロウデコーダＲＤＥＣに接続されたレベル変換回路Ｃ２３と、出力バッファ回路Ｃ２４とを備えている。これらの構成は上述した図７Ｇのワード線ドライバＷＤＤＶ２と同様である。
【００８９】
一方、図７Ｌに示すように、第２のワード線ＷＬ２用のワード線ドライバＷＤＤＶ４は、ロウデコーダＲＤＥＣと、インバータ回路Ｃ１１と、レベル変換回路Ｃ２５と、出力バッファ回路Ｃ２６とを備えて構成されている。レベル変換回路Ｃ２５と出力バッファ回路Ｃ２６の構成は、上述した図７Ｇのワード線ドライバＷＤＤＶ２と同様である。但し、ワード線ドライバＷＤＤＶ４はメモリセルアレイＭＣＡの右側に設けられているため、ロウデコーダＲＤＥＣをワード線ドライバＷＤＤＶ３と共用することができないため、独自にロウデコーダＲＤＥＣとインバータ回路Ｃ１１とを設けている。
【００９０】
ワード線ドライバＷＤＤＶ３のロウデコーダＲＤＥＣと、ＷＤＤ４のロウデコーダＲＤＥＣとには、ロウアドレス信号ＲＡＤＤとＷＬＥＮとが同期して入力されるので、結果的に、異なる電圧振幅で同期したワード線駆動電位が出力される。
【００９１】
なお、図７Ｋ及び図７Ｌにおいては、各ＭＯＳトランジスタでバックゲート接続がなされているが、これは必ずしも必要なものではない。また、図７Ｋに示したワード線ドライバＷＤＤＶ３においても、図７Ｍに示すように、ｐ型ＭＯＳトランジスタＰＭ２５とｎ型ＭＯＳトランジスタＮＭ２４とを、省くことも可能である。
【００９２】
図７Ｎは、上述したメモリセルアレイＭＣＡとロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶとを有するメモリチップＭＣＰの全体レイアウトの一例を示す図である。この図７Ｎに示すように、低電圧側の供給電圧であるＶＳＳと、高電圧側の供給電圧であるＶＣＣとが入力される。この電位ＶＳＳと電位ＶＣＣは、昇圧回路群とそれらのドライバからなる回路ＢＳＴに供給され、このメモリチップＭＣＰで必要となる各種の電圧が生成される。ここでは、図７Ｂの電圧波形に対応して、４種類の電位ＶＷＬＨ、ＶＷＬＬ、ＶＢＬＨ、ＶＢＬＬとを生成する例を示している。図７Ａの電圧波形を用いるメモリセルアレイＭＣＡを用いる場合は、６種類の電位ＶＷＬ１Ｈ、ＶＷＬ１Ｌ、ＶＷＬ２Ｈ、ＶＷＬ２Ｌ、ＶＢＬＨ、ＶＢＬＬを生成することとなる。この回路ＢＳＴで生成された各種の電位は、電位供給線により必要な回路に供給される。特に、この図に示した４種類の電位は、上述したように、ロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶとに供給される。
【００９３】
また、このメモリチップＭＣＰには、メモリチップＭＣＰに対してデータ書き込み、データ読み出しを行うメモリセルを特定するためのアドレスが入力される。このアドレスは、アドレスレシーバＡＤＲＶに入力され、ロウアドレス信号とカラムアドレス信号に分離される。そして、ロウアドレス信号は、ロウアドレスデコーダＲＤＥＣに供給され、カラムアドレス信号は、カラムアドレスデコーダＣＤＥＣに供給される。
【００９４】
データＩ／Ｏ端子からは、データの入出力が行われる。すなわち、メモリセルアレイＭＣＡに書き込むデータは、このデータＩ／Ｏ端子から入力され、入力レシーバＩＮＲＶに入力される。そして、データドライバＤＴＤＶを介して、カラム選択ゲートＣＳＧに供給され、メモリセルアレイＭＣＡに対するデータ書き込みが行われる。
【００９５】
一方、メモリセルアレイＭＣＡから読み出された信号は、カラム選択ゲートＣＳＧからセンスアンプＳＡに出力され、このセンスアンプＳＡでデータの検出が行われる。検出されたデータは、出力ドライバＯＴＤＶを介して、データＩ／Ｏ端子から出力される。
【００９６】
また、このメモリチップＭＣＰには、各種の制御信号が入力される制御信号レシーバＣＳＲＶを有している。この制御信号レシーバＣＳＲＶは、このメモリチップＭＣＰの外部から入力された制御信号に基づいて、内部で必要な各種の制御信号を生成し、出力する。
【００９７】
なお、この図７ＮのメモリチップＭＣＰにおいては、メモリセルアレイＭＣＡの両側にロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶとを設ける場合のレイアウトを例示したが、上述したように、メモリセルアレイＭＣＡの片側にのみロウデコーダＲＤＥＣとワード線ドライバＷＤＤＶとを設ける場合もある。
【００９８】
なお、これまで説明したワード線ドライバＷＤＤＶ１、ＷＤＤＶ２、ＷＤＤＶ３、ＷＤＤＶ４の構成や、メモリチップＭＣＰの構成は、以下に説明する各実施の形態でも、それぞれ適用することが可能である。
【００９９】
［実施の形態２］
図８は、実施の形態２によるＤＲＡＭセル構造を、図３に対応させて示している。この実施の形態では、第１のゲート（Ｇ１）１３がシリコン層１２の下の埋め込み酸化膜１１内に埋め込まれている。第２のゲート（Ｇ２）２０は、シリコン層１２の上方に配置されるが、直接的にはシリコン層１２に対向しない。即ち、シリコン層１２と第２のゲート２０との間には、シリコン層１２に接続される中継電極２５が設けられている。そして、第２のゲート２０は、絶縁膜２６を介して、中継電極２５に対向しており、これによりキャパシタを構成している。
【０１００】
この実施の形態の場合も、第２のゲート２０がシリコン層１２に対して容量結合による電位制御を行うことは、先の実施の形態と同様である。そして、メモリセルＭＣの第１のゲート１３，第２のゲート２０はそれぞれ第１，第２のワード線ＷＬ１，ＷＬ２に接続され、ドレイン１４はビット線ＢＬに接続されて、図４のようなメモリセルアレイを構成する。
【０１０１】
この実施の形態によっても、先の実施の形態と同様の効果が得られる。また、第１のゲート２０は、チャネルボディに対して直接対向させず、中継電極２５との間でキャパシタを構成するようにしているので、中継電極２５の面積を実際のチャネルボディ領域の面積より大きくすることで、より大きな容量結合を与えることが可能になる。
【０１０２】
［実施の形態３］
図９は、実施の形態３によるＤＲＡＭセル構造を、図３に対応させて示している。この実施の形態では、第１のゲート１３が、図３と同様に、シリコン層１２の上面に対向するように形成され、第２のゲート２０が図８と同様のキャパシタ構造を形成するように、シリコン層１２の下に、酸化膜１１に埋め込まれて作られている。
【０１０３】
この実施の形態によっても、先の実施の形態と同様の効果が得られる。また実施の形態２と同様の理由で、第２のゲート２０のチャネルボディに対する容量結合を大きくすることができる。
【０１０４】
［実施の形態４］
図１０Ａは、実施の形態４によるＤＲＡＭセルアレイのレイアウトを示し、図１０ＢはそのＡ−Ａ’線断面を示しており、図１０ＣはそのＢ−Ｂ’線断面を示している。
【０１０５】
この実施の形態の場合、図１０Ｂに示すように、シリコン層１２の上面に対向するように第２のゲート（Ｇ２）２０が形成され、図１０Ａ及び図１０Ｃに示すように、シリコン層１２の両側面に対向するように、第１のゲート（Ｇ１）１３が形成されている。即ちシリコン層１２の側面をチャネルとするＭＩＳトランジスタが構成されている。このことから分かるように、この実施の形態においては、シリコン層の両側面にチャネルが形成される。図１０Ａに示すように、第１のゲート１３は、ビット線ＢＬの方向には各メモリセルＭＣ毎に不連続に配置される。そして、第２のゲート２０が、これら第１のゲート１３を共通接続してワード線ＷＬとして連続的に形成される。従って、第１及び第２のゲート１３及び２０は同電位で制御されることになる。
【０１０６】
層間絶縁膜１７は、第１層１７ａと第２層１７ｂの二層構造であり、第１層１７ａ上に、ソース１５を共通接続する固定電位線２３が配設され、第２層１７ｂ上にビット線１８が配設される。
【０１０７】
この実施の形態の場合、第１のゲート１３によるシリコン層１２の側面にチャネルが形成されるときに同時に、第２のゲート２０の直下にチャネルが形成されることを避けて、第２のゲート２０によりその直下のボディの電位制御ができるようにすることが必要である。このため、第１のゲート１３と第２のゲート２０には仕事関数が異なる材料が用いられる。例えば、この実施の形態のようにメモリセルＭＣがｎチャネルＭＩＳトランジスタの場合であれば、第１のゲート１３には、ｎ型ポリシリコンを用い、第２のゲート２０には、シリコン層１２をｐ型ボディとして蓄積状態を保持できるように、ｎ型ポリシリコンより仕事関数の大きいｐ型ポリシリコン或いはプラチナ等の金属を用いる。また、第２のゲート２０の下のゲート絶縁膜（キャパシタ絶縁膜）１９には例えばシリコン窒化膜を用いる。
【０１０８】
メモリセルがｐチャネルの場合であれば、第１のゲート１３としてｐ型ポリシリコンを用い、第２のゲート２０として例えばハフニウム等の金属を用いればよい。
【０１０９】
この実施の形態によっても、先の実施の形態と同様の効果が得られる。
【０１１０】
［実施の形態５］
図１１は、実施の形態５によるＤＲＡＭセルの断面構造を示している。この実施の形態では、ＳＯＩ基板ではなく、シリコン基板１０上に形成されたｐ型柱状シリコン部３０に縦型ＭＩＳトランジスタを構成している。即ち、柱状シリコン部３０の上部にｎ型ドレイン１４が形成され、底部にｎ型ソース１５が形成されている。また、柱状シリコン部３０の両側面に相対向するように第１のゲート（Ｇ１）１３と第２のゲート（Ｇ２）２０が形成されている。従って、ＳＯＩ基板ではないが、柱状シリコン部３０をフローティングのチャネルボディとする縦型ＭＩＳトランジスタによりメモリセルＭＣが構成される。
【０１１１】
この縦型ＭＩＳトランジスタ構造は、ＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）として知られている。
【０１１２】
この実施の形態によっても、先の実施の形態と同様の効果が得られる。
【０１１３】
次に、上記各実施の形態対応の製造工程を説明する。
【０１１４】
［実施の形態１対応の製造工程］
図１２〜図１８は、図３に示す実施の形態１対応のＤＲＡＭセルの製造工程を示している。この実施の形態では、二つのゲート１３，２０をシリコン層の上下に配置するために、２枚のシリコン基板を用いる。図１２に示すように、第１のシリコン基板１０１には、セルアレイ領域の外側に合わせマークとして、溝１０２を加工する。そして図１３に示すように、溝１０２に酸化膜１０３を埋め込む。溝１０２の深さは、後にシリコン基板１０１を削って厚み調整されるＳＯＩ層より深くする。より具体的には、後述するように、このシリコン基板１０１は図３のシリコン層１２となるため、このシリコン層１２の厚さよりも深くなるように、溝１０２を形成する。
【０１１５】
この後、図１４に示すように、シリコン基板１０１上に、ゲート絶縁膜１９を介して第２のゲート２０（Ｇ２）をワード線ＷＬ２として連続するようにパターン形成する。第２のゲート２０を形成した面は、シリコン酸化膜１０６等の絶縁膜で覆って平坦化する。平坦化には、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いる。その後、図１５に示すように、平坦化したシリコン酸化膜１０６の面に第２のシリコン基板２０１を貼り合わせる。
【０１１６】
この後、図１６に示すように、第１のシリコン基板１０１を予定しているＳＯＩ層の厚みになるまで研磨する。このように研磨されたシリコン基板１０１が図３のシリコン層１２となる。このとき、先に埋め込んだシリコン酸化膜１０３が突出すため、次の第１のゲート１３を形成する工程で、これを既に形成された第２のゲート２０に位置合わせするためのマークとして利用することができる。
【０１１７】
即ち、図１７に示すように、シリコン基板１０１に横方向の素子分離を行う素子分離酸化膜１１５をＳＴＩ法により埋め込み、その後ゲート絶縁膜１６を介して第１のゲート（Ｇ１）１３をワード線ＷＬ１として連続するようにパターン形成する。素子分離絶縁膜１１５は、図ではビット線方向についてのみ示しているが、ワード線方向にも所定間隔で形成して、各メモリセルＭＣ領域毎に他から分離されたシリコン層１２を形成する。更にイオン注入を行ってドレイン１４及びソース１５を形成する。そして、図１８に示すように、層間絶縁膜１７を形成し、この上にビット線１８を形成する。
【０１１８】
［実施の形態２対応の製造工程］
図１９〜図２６は、図８に示す実施の形態２対応のＤＲＡＭセルの製造工程を示している。この実施の形態でも、二つのゲート１３，２０をシリコン層の上下に配置するために、２枚のシリコン基板を用いる。図１９に示すように、第１のシリコン基板１０１には、セルアレイ領域の外側に合わせマークとして、溝１０２を加工する。そして図２０に示すように、溝１０２に酸化膜１０３を埋め込む。溝１０２の深さは、後にシリコン基板１０１を削って厚み調整されるＳＯＩ層より深くする。より具体的には、後述するように、このシリコン基板１０１は図８のシリコン層１２となるため、このシリコン層１２の厚さよりも深くなるように、溝１０２を形成する。
【０１１９】
この後、図２１に示すように、シリコン基板１０１上に、ゲート絶縁膜１６を介して第１のゲート１３（Ｇ１）をワード線ＷＬ１として連続するようにパターン形成する。第１のゲート１３を形成した面は、シリコン酸化膜１０６等の絶縁膜で覆って平坦化する。平坦化には、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いる。その後、図２２に示すように、平坦化したシリコン酸化膜１０６の面に第２のシリコン基板２０１を貼り合わせる。
【０１２０】
この後、図２３に示すように、第１のシリコン基板１０１を予定しているＳＯＩ層の厚みになるまで研磨する。このように研磨されたシリコン基板１０１が図８のシリコン層１２となる。このとき、先に埋め込んだシリコン酸化膜１０３が突出すため、次の第２のゲート２０を形成する工程で、これを既に形成された第１のゲート１３に位置合わせするためのマークとして利用することができる。
【０１２１】
厚み調整されたシリコン基板１０１には、図２４に示すように、素子分離酸化膜１１５を埋め込んだ後、シリコン酸化膜２０３を堆積し、トランジスタのチャネルボディに対応する位置に開口２０４を開ける。素子分離絶縁膜１１５は、図ではビット線方向についてのみ示しているが、ワード線方向にも所定間隔で形成して、各メモリセルＭＣ領域毎に他から分離されたシリコン層１２を形成する。そして、図２５に示すように、開口を介してチャネルボディに接続される中継電極２５を形成し、この上にキャパシタ絶縁膜２６を介して第２のゲート２０（Ｇ２）を形成する。中継電極２５と第２のゲート２０とは、キャパシタ絶縁膜２６を挟んで連続的に成膜した後、これらを一体にワード線ＷＬ２としてパターニングすればよい。そして、第２のゲート２０をマスクとして、シリコン酸化膜２０３上からシリコン層１２にイオン注入を行って、ドレイン１４及びソース１５を形成する。その後、図２６に示すように、層間絶縁膜１７を形成し、この上にビット線１８を形成する。
【０１２２】
［実施の形態３対応の製造工程］
図２７〜図３３は、図９に示す実施の形態３対応のＤＲＡＭセルの製造工程を示している。この実施の形態でも、二つのゲート１３，２０をシリコン層の上下に配置するために、２枚のシリコン基板を用いる。図２７に示すように、第１のシリコン基板１０１には、セルアレイ領域の外側に合わせマークとして、溝１０２を加工する。そして図２８に示すように、溝１０２に酸化膜１０３を埋め込む。溝１０２の深さは、後にシリコン基板１０１を削って厚み調整されるＳＯＩ層より深くする。より具体的には、後述するように、このシリコン基板１０１は図９のシリコン層１２となるため、このシリコン層１２の厚さよりも深くなるように、溝１０２を形成する。
【０１２３】
この後、図２９に示すように、シリコン酸化膜２０９を堆積し、トランジスタのチャネルボディに対応する位置に開口２０９ａを形成する。そして、この開口２０９ａを介してチャネルボディに接続される中継電極２５を形成し、この上にキャパシタ絶縁膜２６を介して第２のゲート２０（Ｇ２）を形成する。中継電極２５と第２のゲート２０とは、キャパシタ絶縁膜２６を挟んで連続的に成膜した後、一体にワード線ＷＬ２としてパターニングすればよい。
【０１２４】
第２のゲート２０を形成した面は、シリコン酸化膜２１０等の絶縁膜で覆って平坦化する。平坦化には、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いる。その後、図３０に示すように、平坦化したシリコン酸化膜２１０の面に第２のシリコン基板２０１を貼り合わせる。
【０１２５】
この後、図３１に示すように、第１のシリコン基板１０１を予定しているＳＯＩ層の厚みになるまで研磨する。このように研磨されたシリコン基板１０１が図９のシリコン層１２となる。このとき、先に埋め込んだシリコン酸化膜１０３が突出すため、次の第１のゲート１３を形成する工程で、これを既に形成された第２のゲート２０に位置合わせするためのマークとして利用することができる。
【０１２６】
厚み調整されたシリコン基板１０１には、図３２に示すように、素子分離酸化膜１１５を埋め込んだ後、ゲート絶縁膜１６を介して第１のゲート１３（Ｇ１）をワード線ＷＬ１として連続するようにパターン形成する。素子分離絶縁膜１１５は、図ではビット線方向についてのみ示しているが、ワード線方向にも所定間隔で形成して、各メモリセルＭＣ領域毎に他から分離されたシリコン層１２を形成する。更にイオン注入により、ドレイン１４及びソース１５を形成する。その後、図３３に示すように、層間絶縁膜１７を形成し、この上にビット線１８を形成する。
【０１２７】
［実施の形態４対応の製造工程］
図３４Ａ及び図３４Ｂ〜図３８Ａ及び図３８Ｂは、図１０Ａ乃至図１０Ｃに示した実施の形態４対応のセルアレイの製造工程を、図１０Ｂ及び図１０Ｃの断面に対応させて示している。
【０１２８】
図３４Ａ及び図３４Ｂに示すように、シリコン基板１０上に酸化膜１１を形成し、この酸化膜１１上に所定の厚さのｐ型シリコン層１２を形成する。このシリコン層１２上に、キャパシタ絶縁膜として、例えばシリコン窒化膜１９とシリコン酸化膜３０１とからなる、積層膜を形成する。続いて、この積層膜のシリコン酸化膜３０１をワード線方向に連続するストライプパターンに形成し、これをマスクとしてシリコン窒化膜１９及びシリコン層１２を酸化膜１１に達するようにエッチングして、素子分離絶縁膜３０２を埋め込む。これによりシリコン層１２は、ビット線の方向に連続する複数のストライプパターンの素子形成領域として区画される。
【０１２９】
続いて、図３５Ａ及び図３５Ｂに示すように、第１のゲート１３を埋め込むべき領域のシリコン酸化膜３０１と３０２とシリコン窒化膜１９をエッチングして、ｐ型シリコン層１２のトランジスタ形成領域の側面を露出させる。このときワード線方向に隣接するｐ型シリコン層１２の間では、シリコン酸化膜３０２を除去し、更に下地の酸化膜１１を一部オーバーエッチングする。
【０１３０】
そして、図３６Ａ及び図３６Ｂに示すように、シリコン層１２の両側面にゲート絶縁膜１６を形成した後、多結晶シリコンの堆積とエッチングにより、第１のゲート（Ｇ１）１３を、各メモリセルＭＣ領域のシリコン層１２の間に埋め込み形成する。
【０１３１】
次に、図３７Ａ及び図３７Ｂに示すように、酸化膜３０１の間に、第１のゲート１３を共通接続してワード線ＷＬとなる第２のゲート２０を埋め込む。第２のゲート２０には前述のように、第１のゲート１３より仕事関数の大きいプラチナ等の金属材料を用いる。なお、第１のゲート１３の多結晶シリコンと第２のゲート２０のプラチナとの反応をおさえるために、第１のゲート１３堆積後に、反応防止用のバリア金属（例えば、ＴｉＮやＴａＮなど）を堆積しておいてもよい。その後、酸化膜３０１上からシリコン層１２にイオン注入を行って、シリコン層１２にドレイン１４及びソース１５を形成する。
【０１３２】
次に、図３８Ａ及び図３８Ｂに示すように、層間絶縁膜１７ａを堆積し、これにコンタクト孔を開けて、ソース１５をワード線方向に共通接続する固定電位線２３を形成する。この後、図１０Ｂ及び図１０Ｃに示すように、層間絶縁膜１７ｂを堆積し、コンタクト孔を開けて、ドレイン１４を接続するビット線１８を形成する。
【０１３３】
［実施の形態５対応のセルアレイと製造工程］
図３９Ａは、図１１に示すＤＲＡＭセルの具体的なセルアレイのレイアウトを示し、図３９ＢはそのＡ−Ａ’線断面を示し、図３９ＣはそのＢ−Ｂ’線断面を示している。第１のゲート１３と第２のゲート３０は同じ材料を用いて柱状シリコン部３０の側面に形成される。これらのゲート１３，２０は、一方向に連続的にパターニングされて、それぞれ第１のワード線ＷＬ１，第２のワード線ＷＬ２となる。
【０１３４】
図４０Ａ及び図４０Ｂ〜図４４Ａ及び図４４Ｂは、図３９Ｂ及び図３９Ｃに対応する断面を用いた、製造工程を説明する図である。図４０Ａ及び図４０Ｂに示すように、シリコン基板１０には予めソース１５となるｎ型層が全面に形成されいる。そして、このｎ型層の上に、ｐ型シリコン層４００がエピタキシャル成長される。この様なエピタキシャル基板に、シリコン窒化膜４０１のマスクをパターン形成し、シリコン層４００をエッチングしてビット線方向に連続するストライプ状の溝を加工し、その溝に素子分離酸化膜４０２を埋め込む。
【０１３５】
なお、別例として、エピタキシャル成長法を使わずに、通常のｐ型シリコン基板にイオン注入することにより、ソース１５となるｎ型層を形成するようにしてもよい。
【０１３６】
更に、図４１Ａ及び図４１Ｂに示すように、シリコン窒化膜４０１をビット線方向にも分離したパターンに変形する。そして、このシリコン窒化膜４０１をマスクとして用いて、ストライプ状になっているシリコン層４００を再度、エッチングする。これにより、シリコン層４００はビット線方向及びワード線方向に分離され、各メモリセルＭＣ領域毎に分離された柱状シリコン部３０が得られる。
【０１３７】
次いで、素子分離酸化膜４０２のうち、ワード線を埋め込む領域の部分を選択的にエッチングした後、シリコン窒化膜４０１を除去し、図４２Ａ及び図４２Ｂに示すように、柱状シリコン部３０の周囲にゲート絶縁膜４０３（図１１のゲート絶縁膜１６，１９に対応する）を形成し、多結晶シリコン膜４０４を堆積する。
【０１３８】
次に、図４３Ａ及び図４３Ｂに示すように、この多結晶シリコン膜４０４をＲＩＥによりエッチングして、ワード線ＷＬ１及びＷＬ２として連続する第１のゲート１３及び第２のゲート２０を形成する。すなわち、多結晶シリコン膜４０４を側壁残し技術によりエッチングして、ゲート１３，２０を形成する。
【０１３９】
その後、図４４Ａ及び図４４Ｂに示すように、イオン注入を行って柱状シリコン部３０の上部にｎ型ドレイン１４を形成する。続いて、シリコン酸化膜４０５を堆積した後、これを平坦化する。この後は、図３９Ｂ及び図３９Ｃに示すように、層間絶縁膜１７を堆積し、これにコンタクト孔を開けてビット線１８を形成する。
【０１４０】
［実施の形態５対応の他のセルアレイとその製造工程］
図３９Ａ及び図３９Ｂでは、第１のゲート１３と第２のゲート２０として同じ電極材料を用いたが、同様のセルアレイ構造で第１のゲート１３と第２のゲート２０に別の電極材料を用いる場合の構造を、図３９Ａ乃至図３９Ｃに対応させて図４５Ａ乃至図４５Ｃに示す。
【０１４１】
柱状シリコン部３０の両側にゲート酸化膜１６，１９を介して第１のゲート（Ｇ１）１３と第２のゲート（Ｇ２）２０が形成される点は、図３９Ａ乃至図３９Ｃと同じである。但し、これらのゲート１３、２０に異なる材料を用いる関係で、ビット線ＢＬ方向に隣接するメモリセルＭＣの間で第１のゲート１３と第２のゲート２０が交互に逆の配置となる点が、相違している。即ち、第１のワード線ＷＬ１と第２のワード線ＷＬ２が異なる工程で形成され、柱状シリコン部３０の間に２本ずつ交互に配置されるようにしている。
【０１４２】
図４６Ａ及び図４６Ｂ〜図５３Ａ及び図５３Ｂは、その製造工程を、図４５Ｂ及び図４５Ｃの断面に対応させて、説明する図である。図４６Ａ及び図４６Ｂに示すように、シリコン基板１０には予めソース１５となるｎ型層が全面に形成されている。このｎ型層の上に、ｐ型シリコン層４００がエピタキシャル成長される。この様なエピタキシャル基板に、シリコン窒化膜４０１のマスクをパターン形成し、シリコン層４００をエッチングしてビット線方向に連続するストライプ状の溝を加工し、その溝に素子分離酸化膜４０２を埋め込む。
【０１４３】
なお、別例として、エピタキシャル成長法を使わずに、通常のｐ型シリコン基板にイオン注入することにより、ソース１５となるｎ型層を形成するようにしてもよい。
【０１４４】
更に、図４７Ａ及び図４７Ｂに示すように、シリコン窒化膜４０１をビット線方向にも分離したパターンに変形する。そして、このシリコン窒化膜４０１をマスクとして用いて、ストライプ状になっているシリコン層４００を再度、エッチングする。これにより、シリコン層４００はビット線方向及びワード線方向に分離され、各メモリセルＭＣ領域毎に分離された柱状シリコン部３０として残す。
【０１４５】
次いで、素子分離酸化膜４０２のうち、ワード線を埋め込む領域の部分を選択的にエッチングした後、シリコン窒化膜４０１を除去し、図４８Ａ及び図４８Ｂに示すように、柱状シリコン部３０の周囲にゲート酸化膜１６を形成し、多結晶シリコン膜４０４を堆積する。この多結晶シリコン膜４０４をＲＩＥによりエッチングして、図４９Ａ及び図４９Ｂに示すように、ワード線ＷＬ１として連続する第１のゲート１３を形成する。すなわち、多結晶シリコン膜４０４を側壁残し技術によりエッチングして、第１のゲート１３を形成する。
【０１４６】
この段階で、連続的に形成された第１のゲート１３からなるワード線ＷＬ１が、柱状シリコン部３０の両側面に形成される。その後、図５０Ａ及び図５０Ｂに示すように、イオン注入を行ってシリコン層３０の上部にｎ型ドレイン１４を形成する。そして、シリコン酸化膜４０５を堆積した後、柱状シリコン部３０が露出しないように、このシリコン酸化膜４０５を平坦化する。
【０１４７】
そして、図５１Ａ及び図５１Ｂに示すように、第２のゲート２０を埋め込むべき領域で、シリコン酸化膜４０５に開口を開け、この開口から露出した第１のゲート１３及びゲート酸化膜１６を除去する。その後、図５２Ａ及び図５２Ｂに示すように、露出した柱状シリコン部３０の側面にゲート酸化膜１９を形成し、第１のゲート１３とは異なる材料で、ゲート電極材料膜４０６を堆積する。
【０１４８】
次に、図５３Ａ及び図５３Ｂに示すように、このゲート電極材料膜４０６をエッチングして、連続的に形成された第２のゲート２０からなる第２のワード線ＷＬ２を形成する。すなわち、ゲート電極材料膜４０６を側壁残し技術でエッチングして、第２のゲート２０を形成する。この後、図４５Ｂ及び図４５Ｃに示すように、層間絶縁膜１７を介してビット線１８を形成する。
【０１４９】
［実施の形態５対応のさらに他のセルアレイ］
図５４Ａは、図３９Ａの実施の形態のセルアレイに、ワード線ＷＬ１，ＷＬ２を低抵抗化するためのシャント配線を付加した実施の形態のレイアウトを示す図である。図５４ＢはそのＣ−Ｃ’線断面を示しており、図５４ＣはそのＤ−Ｄ’線断面を示している。即ち、図３９Ａ乃至図３９Ｃで説明したと同様のセルアレイを形成した後、ビット線１８上に層間絶縁膜４０９を形成し、この層間絶縁膜４０９上にシャント配線５００を形成している。
【０１５０】
シャント配線５００は、適当なビット線１８の間に、層間絶縁膜４０９及び１７を貫通して第１及び第２のゲート１３及び２０に達するコンタクト孔５０１を形成して、このコンタクト孔５０１を介してゲート１３及び２０にコンタクトさせる。このとき、ビット線１８の間にコンタクト孔５０１をセルフアラインさせて形成するために、ビット線１８はシリコン窒化膜４０８で覆われている。
【０１５１】
この様なシャント配線５００を形成することにより、ワード線ＷＬ１，ＷＬ２の信号伝搬遅延を小さくすることができる。
【０１５２】
さらに図５５Ａ及び図５５Ｂは、図５４Ｂ及び図５４Ｃにおいて、ワード線ＷＬ１（第１のゲート１３）とワード線ＷＬ２（第２のゲート２０）に対するシャント配線層あるいは配線材料を異ならせた場合を示している。この場合、ビット線１８を覆う層間絶縁膜５０２ａにまず、第１のゲート１３に対するコンタクト孔５０１を形成して第１のシャント配線５００ａを形成する。
【０１５３】
次いで、層間絶縁膜５０２ｂを堆積し、この層間絶縁膜５０２ｂに第２のゲート２０に対するコンタクト孔を開けて、第２のシャント配線５００ｂを形成する。この場合、第２のシャント配線５００ｂを、第１のシャント配線５００ａの間に短絡を生じることなく形成するために、第１のシャント配線５００ａの周囲はシリコン窒化膜５０４で覆うようにする。
【０１５４】
なお、図４５Ａ乃至図４５Ｃに示したように、ワード線ＷＬ１，ＷＬ２を異なる材料により形成したセルアレイにも、同様のシャント配線を形成するようにしてもよい。その際、ゲート電極材料と同様に、第１のゲート１３に対するシャント配線と第２のゲート２０に対するシャント配線の材料を異ならせるとすれば、図５５Ａ及び図５５Ｂのシャント配線構造を適用すればよい。但し、この場合、第１のワード線ＷＬ１と第２のワード線ＷＬ２は２本ずつ交互に配置されているので、シャント配線についても、２本ずつ交互に異なる材料でシャント配線を形成することになる。
【０１５５】
［実施の形態１対応セルのシミュレーション］
次に、図３で説明した実施の形態１対応のＤＲＡＭセルの二次元デバイスシミュレーション結果を説明する。図６１は、デバイスパラメータを示しており、ｐ型シリコン層（チャネルボディ）は厚みがｔＳｉ＝５０ｎｍ、アクセプタ濃度ＮA＝５×１０18／ｃｍ3であり、ソース及びドレイン拡散層はドナー濃度ＮD＝２×１０19／ｃｍ3である。主ゲートＧ１及び補助ゲートＧ２共に、ｐ+型多結晶シリコンであり、ゲート長Ｌ＝０．０７μｍ、主ゲートＧ１側のゲート酸化膜厚ｔｏｘｆ、補助ゲートＧ２側のゲート酸化膜厚ｔｏｘｂ共に、ｔｏｘｆ＝ｔｏｘｂ＝４ｎｍである。
【０１５６】
図６２は、“０”書き込みとその後の読み出し動作のシミュレーション結果である。書き込み時、主ゲートＧ１には、ＶＷＬ１＝０〜２Ｖの振幅、補助ゲートＧ２には、ＶＷＬ２＝−１．５〜０Ｖの振幅を与え、ドレイン（ビット線）には、ＶＢＬ＝−１．５Ｖを与えている。時刻ｔ０−ｔ５で書き込みが行われ、時刻ｔ５でデータ保持（ポイントのみ）、その後読み出し動作になる。図６２にはこの動作時の、チャネルボディのホールの擬フェルミレベルを示している。
【０１５７】
ホールの擬フェルミレベルをチャネルボディの電位と考えれば、データ保持時（時刻ｔ５）、−１．６Ｖになっている。
【０１５８】
図６３は、“１”書き込みとその後の読み出し動作のシミュレーション結果である。書き込み時、主ゲートＧ１には、ＶＷＬ１＝０〜２Ｖの振幅、補助ゲートＧ２には、ＶＷＬ２＝−１．５〜０Ｖの振幅を与え、ドレイン（ビット線）には、ＶＢＬ＝１．５Ｖを与えている。この場合、データ保持時（時刻ｔ５）のチャネルボディ電位は、−０．６Ｖになっている。
【０１５９】
以上の結果から、データ“０”と“１”のチャネルボディの電位差は、１Ｖであり、この基板バイアス効果によるしきい値の差を利用してデータ読み出しが可能であることがわかる。０”，“１”データの読み出し時のドレイン電流Ｉｄｓとゲート電圧Ｖｇｓの関係は、図６４のようになる。“１”データのしきい値はＶｔｈ１＝１．６Ｖ、“０”データのしきい値はＶｔｈ０＝１．９Ｖであり、しきい値差ΔＶｔｈ＝３００ｍＶが得られる。
【０１６０】
以上のセル動作で重要なことは、“０”書き込み時、選択ビット線（ＶＢＬ＝−１．５Ｖ）につながる非選択セル（主ゲートが０Ｖ，補助ゲートが−１．５Ｖに保持される）の“１”データを破壊することなく、選択セルのデータを“１”から“０”に反転できるかどうかである。その条件は、“１”データセルのチャネルボディ電位が保持状態で“０”書き込みデータのセルのチャネルボディ電位と等しいか、より低いことである。上の例では、“１”データセルのボディ電位は保持状態で−０．６Ｖであるのに対し、“０”データの書き込み時（時刻ｔ４）のボディ電位は−０．７５Ｖであり、僅かに（０．１５Ｖ）逆転しているものの、データ破壊が生じない程度になっている。
【０１６１】
補助ゲートＧ２を主ゲートＧ１に対して、２Ｖオフセットの状態で同期させて振幅させている理由は、各ゲートとチャネルボディ間の容量カップリングを、主ゲートＧ１だけの場合、或いは補助ゲートＧ２を固定電位とした場合に比べて大きくして、チャネルボディのゲートへの追随性を良くし、選択ビット線に沿った非選択の“１”データセルのチャネルボディを破壊させないレベルまで下げるためである。これにより、主ゲートＧ１の保持レベルを０Ｖとし、ワード線振幅を２Ｖに抑えることができる。
【０１６２】
参考までに、補助ゲートＧ２を固定電位（ＶＷＬ２＝−１．５Ｖ）とした場合の“０”書き込み及び“１”書き込みのシミュレーション結果を、それぞれ図６２，図６３及び図６４に対応して、図６５，図６６及び図６７に示す。主ゲートＧ１は、ＶＷＬ１＝−２．５Ｖ〜２Ｖの振幅としている。
【０１６３】
この結果から、補助ゲートＧ２を固定した場合には、データ保持時、主ゲートＧ１を−２．５Ｖまで下げないと、“１”データのチャネルボディ電位を−０．７Ｖまで下げることができない。従って、補助ゲートを主ゲートと同期させて振幅させることが、低電圧化のために有効であることがわかる。
【０１６４】
ここでは、主ゲートＧ１，補助ゲートＧ２共にｐ+型多結晶シリコンの場合を説明したが、ｎ+型多結晶シリコンを用いることもできる。特に、主ゲートＧ１側だけｎ+型多結晶シリコンにすることは、一層の低電圧化に好ましい。即ち、主ゲートＧ１をｎ+型多結晶シリコンにすると、主ゲートＧ１の電位を負側に１Ｖシフトすることができる。ビット線は“０”書き込み時、−１．５Ｖになるから、ゲート・ドレイン間の最大電圧は２．５Ｖになる。“０”書き込み時のビット線電位を−１Ｖに上げることができれば、ゲート絶縁膜にかかる最大電圧は２．０Ｖとなり、低電圧化される。
【０１６５】
［実施の形態６のセルアレイと製造工程］
図３〜図６の実施の形態１では、４Ｆ2のセル面積のセルアレイを簡単に説明したが、これをより具体化した実施の形態６を次に説明する。図６８Ａは、実施の形態６に係るセルアレイのレイアウトであり、図６８ＢはそのＩ−Ｉ’線断面図であり、図６８Ｃは同じくII−II’断面図である。
【０１６６】
この実施の形態では、二枚のシリコン基板６０１，７０１の貼り合わせ基板を用いて、ダブルゲート構造のＭＩＳトランジスタからなるメモリセルアレイを作っている。第１のシリコン基板６０１の表面に、シリコン酸化膜層の絶縁膜６０２を介して、補助ゲート（Ｇ２）２０が一方向に連続するワード線ＷＬ２として形成される。但し、補助ゲート２０のパターン形成は、ゲート電極材料膜が全面に形成された状態でシリコン基板６０１を貼り合わせた後に行われる。この補助ゲート２０を分離しているのが、絶縁膜８０３，８０４である。
【０１６７】
第２のシリコン基板７０１は、補助ゲート２０の表面にゲート絶縁膜１９が形成された状態で貼り合わされる。シリコン基板７０１は、貼り合わせ後、厚みが調整され、またビット線の方向に連続するストライプ状の素子形成領域が区画される。その各素子形成領域にゲート絶縁膜１６を介して主ゲート（Ｇ１）１３が、補助ゲート２０と並行して連続するワード線ＷＬ１としてパターン形成されている。具体的な工程は後に詳細に説明するが、基板貼り合わせ後に補助ゲート２０を分離する溝を形成し、その分離溝に絶縁膜と半導体層の埋め込みを行い、その後、補助ゲート２０とセルフアラインされた主ゲート１３の埋め込みを行うことになる。
【０１６８】
主ゲート１３の上面及び側面は、層間絶縁膜等に対してエッチング選択比の大きい保護膜であるシリコン窒化膜８０９，８０７で覆われる。そして主ゲート１３の間隙部には、ドレイン，ソース拡散層１４，１５が形成される。ソース拡散層１５には、ワード線ＷＬ１，ＷＬ２と並行するソース配線９０２が裏打ちされている。ソース配線９０２が形成された面にシリコン酸化膜等の層間絶縁膜９００が形成され、この上にドレイン拡散層１４にコンタクトするビット線（ＢＬ）１８が形成されている。
【０１６９】
具体的な製造工程を、図６９乃至図９１を参照して説明する。以下の説明では、主として、図６８Ｂの断面に対応する断面図を用いる。まず、図６９に示すように、第１のシリコン基板６０１に、シリコン酸化膜等の絶縁膜６０２を形成し、この上に多結晶シリコン膜等のゲート電極材料膜６０３を堆積する。ゲート電極材料膜６０３は、後にパターニングされて補助ゲート２０となるものである。
【０１７０】
一方、図７０に示すように、第２のシリコン基板７０１に犠牲酸化膜７０２を形成し、この状態で、Ｈ+イオン注入を第２のシリコン基板７０１に行い所定深さ位置にイオン注入層７０３を形成する。そして、第２のシリコン基板７０１の犠牲酸化膜７０２を一旦除去して、図７１に示すように改めてシリコン酸化膜等のゲート絶縁膜１９を形成する。その後、この第２のシリコン基板７０１のゲート絶縁膜１９の面を、第１のシリコン基板６０１のゲート電極材料膜６０３の面に、接着する。基板貼り合わせ後、第２のシリコン基板７０１をイオン注入層７０３の位置で剥離して、図７２に示すように、厚み調整されたシリコン基板７０１を能動素子領域として残す（Ｍ．Ｂｒｕｅｌ：Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ，Ｖｏｌ．３１，ｐ．１２０１，１９９５参照）。
【０１７１】
次に、シリコン基板７０１に、素子分離絶縁膜を形成する。その様子を図７３Ａと図７３Ｂに示す。図７３Ａは、平面図であり、図７３ＢはそのII−II’断面図（図６８Ｃの断面に対応する）である。即ち、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により、ゲート絶縁膜１９に達する深さに素子分離絶縁膜７０４を埋め込むことにより、ビット線方向に連続する複数本のストライプ状の素子形成領域が、ワード線方向に所定ピッチで配列された状態で区画される。
【０１７２】
この様に素子分離されたシリコン基板７０１上に、図７４に示すようにシリコン酸化膜等の絶縁膜８０１を堆積する。そして、図７５に示すように、絶縁膜８０１を、ダミーゲート（ダミーワード線）としてパターン形成し、更にこれをマスクとして、シリコン基板７０１、ゲート絶縁膜１９、ゲート電極材料膜６０３を順次エッチングして、分離溝８０２を形成する。この分離溝エッチングは、絶縁膜６０２の途中で止まるようにする。これにより、ゲート電極材料膜６０３は、ワード線ＷＬ２として連続する補助ゲート２０として、パターニングされる。
【０１７３】
この後、図７６に示すように、全面に薄くシリコン窒化膜８０３を堆積した後、図７７に示すように、分離溝８０２内にシリコン酸化膜８０４を埋め込む。これは、シリコン酸化膜を堆積し、全面エッチングすることにより、得られる。埋め込まれるシリコン酸化膜８０４の表面位置は、シリコン基板７０１の厚みの途中に位置するようにする。
【０１７４】
その後、図７８に示すように、埋め込まれたシリコン酸化膜８０４より上にあるシリコン窒化膜８０３をエッチング除去し、シリコン基板７０１の側面を分離溝８０２に露出させた状態とする。この状態で、図７９に示すように、分離溝８０２内にシリコン層８０５をエピタキシャル成長させる。シリコン層８０５は、シリコン基板７０１の側面から結晶成長して、良質の結晶性を有するものとなる。シリコン層８０５は、ワード線と平行の方向即ち、ストライプ状の素子形成領域の長手方向と直交する方向に連続的に形成され、シリコン窒化膜８０７で覆われた状態とする。
【０１７５】
なお、シリコン層８０５は、ソース及びドレイン拡散層として用いられるものであり、必ずしも良質の結晶である必要はなく、例えば多結晶シリコン層を埋め込んでも良い。
【０１７６】
次に、図８０に示すように、ダミーワード線として用いたシリコン酸化膜８０１をエッチング除去する。そして、図８１に示すように、シリコン層８０５の側壁にもシリコン窒化膜を形成した後、シリコン酸化膜８０１を除去して底部に露出したシリコン基板７０１の表面にシリコン酸化膜等によるゲート絶縁膜１６を形成する。そして、多結晶シリコン膜等のゲート電極材料膜の堆積とエッチングにより、図８２に示すように、シリコン層８０５の間にワード線ＷＬ１として連続する主ゲート（Ｇ１）１３を埋め込み形成する。これにより、シリコン基板７０１の上面の主ゲート１３と下面の補助ゲート２０とがセルフアラインされて、素子形成領域の長手方向と直交する方向にそれぞれワード線ＷＬ１，ＷＬ２として連続するようにパターン形成されたことになる。
【０１７７】
この後、図８３に示すように、シリコン窒化膜８０９を全面に堆積し、平坦化する。そして、このシリコン窒化膜８０９，８０７を、シリコン層８０５が露出するまで全面エッチングする。図８４Ａはこの状態の平面図であり、図８４ＢはそのＩ−Ｉ’断面図である。これにより、主ゲート１３の上面及び側面をシリコン窒化膜８０９，８０７で覆った状態でシリコン層８０５が露出した状態が得られる。
【０１７８】
この段階でシリコン層８０５は、図８４Ａに示すように、ワード線（主ゲート１３及び補助ゲート２０）の間隙にストライプ状に連続している。シリコン層８０５は前述のようにドレイン及びソース拡散層の領域であり、少なくともドレイン拡散層は、ワード線方向に分離されることが必要である。そこで、ＳＴＩ法によって、図８５に示すように、シリコン層８０５のうちドレイン拡散層を形成する領域について、素子分離絶縁膜９０５を埋め込み形成する。素子分離絶縁膜９０５は、先に図７３Ａで説明した素子分離絶縁膜７０４と等ピッチで埋め込まれる。
【０１７９】
この後ｎ型不純物をイオン注入して、図８６に示すようにシリコン層８０５の底部のシリコン酸化膜８０４に達する深さにｎ型のドレイン，ソース拡散層１４，１５を形成する。ドレイン拡散層１４は、ワード線方向には飛び飛びに形成され、ソース拡散層１５はワード線方向に連続して共通ソース線となる。但し、上述の素子分離絶縁膜９０５をソース拡散層１５の領域にも同様に形成して、ソース拡散層１５がドレイン拡散層１４と同様にワード線方向に飛び飛びになるようにしてもよい。
【０１８０】
次に、図８７に示すように、シリコン酸化膜等の層間絶縁膜９００ａを堆積する。そして、リソグラフィとエッチングにより、図８８に示すように、層間絶縁膜９００ａのソース拡散層１５に対応する位置に、ワード線方向に連続するストライプ状の配線溝９０１を開ける。次いで、多結晶シリコン膜の堆積とエッチングにより、図８９に示すように、配線溝９０１にソース配線９０２を埋め込め形成する。このソース配線９０２により、ソース拡散層１５が連続に形成されている場合にはその低抵抗化が図られ、飛び飛びに形成されている場合にはこれらが共通接続されることになる。
【０１８１】
この後再度、図９０に示すように、シリコン酸化膜等の層間絶縁膜９００ｂを堆積する。そして、図９１に示すように、デュアルダマシーン（Ｄｕａｌ Ｄａｍａｓｃｅｎｅ）法により、ビット線の埋め込み用溝とコンタクト孔９０３を形成した後、図６８Ｂに示すようにビット線１８を埋め込む。
【０１８２】
以上のようにこの実施の形態によれば、貼り合わせによるＳＯＩ基板を用いて、しかもＭＩＳトランジスタの上下の主ゲート１３と補助ゲート２０をセルフアラインされた状態でワード線ＷＬ１，ＷＬ２としてパターン形成することができる。ワード線ＷＬ１，ＷＬ２とビット線ＢＬを最小加工寸法Ｆの幅とピッチで形成すれば、図６８Ａに一点鎖線で示したように、４Ｆ2の単位セル面積のセルアレイが得られる。また、主ゲート１３の上面及び側面はシリコン窒化膜８０９，８０７で覆われているから、層間絶縁膜９０２ａに埋め込まれるソース配線９０２は、シリコン窒化膜で覆われた主ゲート１３にセルフアラインされて、ソース拡散層１５にコンタクトさせることができる。ビット線コンタクトも同様に、主ゲート１３にセルフアラインされる。従って、微細トランジスタ構造を持つ信頼性の高いＤＲＡＭセルアレイが得られる。
【０１８３】
図６８Ｂに示すように、この実施の形態では、ソース配線９０２は保護膜で覆われていない。主ゲート１３は、シリコン窒化膜８０９，８０７で覆われているため、層間絶縁膜にビット線コンタクト孔を形成する時、シリコン酸化膜からなる層間絶縁膜とシリコン窒化膜のエッチング選択比により、ビット線コンタクト孔を主ゲート１３にセルフアラインさせることができる。しかし、コンタクト孔を大きくとった場合には、合わせずれによりビット線とソース配線９０２との短絡が生じる可能性がある。これを防止するためには、ソース配線９０２についても、シリコン窒化膜等の保護膜で覆うことが好ましい。
【０１８４】
その様な好ましい構造を、図６８Ｂに対応させて図９２に示す。ソース配線９０２の上面及び側面がシリコン窒化膜９０５により覆われている。具体的にこの構造を得るためには、図８７〜図８９で説明したソース配線９０２の埋め込み法に代わって、次のようにすればよい。即ち、図８６の状態で、多結晶シリコン膜とシリコン窒化膜の積層膜を堆積し、この積層膜をパターン形成してソース配線９０２を形成する。次いでソース配線９０２の側壁にシリコン窒化膜を形成する。これにより、シリコン窒化膜で覆われてソース配線９０２を得ることができる。
【０１８５】
図９２では、ビット線形成工程も上の実施の形態とは異なる例を示している。即ち、層間絶縁膜９００を堆積し、これにビット線コンタクト孔を形成して、多結晶シリコン等によるコンタクトプラグ９０６を埋め込み形成する。その後、ビット線１８を形成する。
【０１８６】
この様に、ソース配線９０２をシリコン窒化膜９０５で覆うことにより、コンタクトプラグ９０６の埋め込み工程で、多少のビット線コンタクト孔の位置ずれがあったとしても、ソース配線９０２との短絡が防止される。従って、ビット線コンタクト孔を大きくして、ビット線１８を確実にドレイン拡散層１４に対して低抵抗コンタクトさせることができる。
【０１８７】
［上述した実施の形態の変形例］
ここまでの実施の形態は、ＤＲＡＭセルをｎチャネル型ＭＩＳトランジスタにより構成したが、ｐチャネル型ＭＩＳトランジスタを用いることもできる。例えば、図３に対応して、ｐチャネル型ＭＩＳトランジスタを用いた場合のセル構造を示すと、図５６のようになる。ｐ型シリコン層１２の部分がｎ型シリコン層１２ａとなり、これにｐ型のドレイン拡散層１４ａおよびソース拡散層１５ａが形成される。同様に、図８、図９、図１０Ｂ及び図１０Ｃ、図１１対応のｐチャネルＤＲＡＭセル構造を示すと、それぞれ、図５７、図５８、図５９Ａ及び図５９Ｂ、図６０Ａとなる。
【０１８８】
ｐチャネル型のＤＲＡＭセルを用いた場合の書き込み、読み出し等の電位関係は、ソースが接続される固定電位線を基準電位として、ｎチャネル型の場合とは逆にすればよい。具体的な電圧波形の一例を、上述した図７Ａ及び図７Ｂに対応して示すと、図６０Ｂ及び図６０Ｃのようになる。
【０１８９】
すなわち、図６０Ｂに示すように、第１のワード線ＷＬ１と第２のワード線ＷＬ２を同じ材料で形成した場合、“１”データ書き込みの際には、選択された第１のワード線に基準電位ＶＳＳより低い電位ＶＷＬ１Ｌを与え、選択された第２のワード線ＷＬ２にはこの電位ＶＷＬ１Ｌより高い電位ＶＷＬ２Ｌ（図の例では、基準電位ＶＳＳより高い正電位）を与える。また、選択されたビット線ＢＬには、基準電位ＶＳＳより低い電位ＶＢＬＬを与える。これにより選択されたメモリセルＭＣにおいて、５極管動作によるインパクトイオン化が生じ、多数キャリアであるエレクトロンがチャネルボディに蓄積される。
【０１９０】
データ保持は、第１のワード線ＷＬ１に基準電位ＶＳＳより高い正の電位ＶＷＬ１Ｈを与え、第２のワード線ＷＬ２にはこの電位ＶＷＬ１Ｈよりも更に高い電位ＶＷＬ２Ｈを与える。これにより、チャネルボディに過剰エレクトロンを蓄積した状態である“１”データを保持する。
【０１９１】
“０”データ書き込み時は、選択された第１及び第２のワード線ＷＬ及びＷＬ２に、それぞれ、“１”データ書き込みの際と同様の電位ＶＷＬ１Ｌ及びＶＷＬ２Ｌを与える。そして、選択されたビット線ＢＬには、基準電位ＶＳＳより高い正の電位ＶＢＬＨを与える。これにより、選択されたメモリセルＭＣにおいて、ドレイン接合が順バイアスになり、チャネルボディのエレクトロンがドレインに排出されて、ボディ電位が高い状態である“０”データが書き込まれる。
【０１９２】
一方、図６０Ｃは、第１のゲート１３と第２のゲート２０に仕事関数の異なる材料を用いて、これら第１のゲート１３と第２のゲート２０に同じ電位を与えて駆動する場合を示している。この図６０Ｃに示すように、“１”データ書き込みの際には、選択された第１及び第２のワード線ＷＬ１及びＷＬ２に、基準電位ＶＳＳより低い負の電位ＶＷＬＬを与え、選択されたビット線ＢＬにも、基準電位ＶＳＳより低い負の電位ＶＢＬＬを与える。これにより、選択されたメモリセルＭＣにおいて、５極管動作によるインパクトイオン化が生じ、エレクトロンがチャネルボディに蓄積される。
【０１９３】
データ保持は、第１及び第２のワード線ＷＬ１及びＷＬ２に、基準電位ＶＳＳより高い正の電位ＶＷＬＨを与える。これにより、チャネルボディに過剰エレクトロンを蓄積した状態である“１”データを保持する。
【０１９４】
“０”データ書き込み時は、選択された第１及び第２のワード線ＷＬ１及びＷＬ２に、“１”書き込み時と同様の電位ＶＷＬＬを与え、選択されたビット線ＢＬには基準電位ＶＳＳより高い正の電位ＶＢＬＨを与える。これにより、選択されたメモリセルＭＣでドレイン接合が順バイアスになり、チャネルボディのエレクトロンがドレインに排出されて、ボディ電位の高い状態である“０”データが書き込まれる。
【０１９５】
【発明の効果】
以上述べたようにこの発明によれば、単純なトランジスタ構造を用いて、チャンネルボディを記憶ノードとして電荷を蓄え、そのチャネルボディの電位の差によりデータを記憶する半導体メモリ装置であって、第１のゲートによるチャネル制御と同時に第２のゲートによりボディ電位制御を行うことにより、読み出しマージンを大きいものとすることができる。
【図面の簡単な説明】
【図１】各実施形態で用いるＤＲＡＭセルの基本構造を示す図である。
【図２】同ＤＲＡＭセルの動作原理を説明するためのボディ電位とゲートバイアスの関係を示す図である。
【図３】この発明の実施の形態１によるＤＲＡＭセルの断面構造を示す図である。
【図４】同ＤＲＡＭセルを用いたセルアレイの等価回路である。
【図５】同セルアレイのレイアウトである。
【図６Ａ】図５のＡ−Ａ’線断面図である。
【図６Ｂ】図５のＢ−Ｂ’線断面図である。
【図７Ａ】第１のゲートと第２のゲートとを同じ材料で形成した場合における、同ＤＲＡＭセルの書き込み動作を示す波形図である。
【図７Ｂ】第１のゲートと第２のゲートとを異なる仕事関数を持つ材料で形成した場合における、同ＤＲＡＭセルの書き込み動作を示す波形図である。
【図７Ｃ】図７Ｂの書き込み動作波形を生成するためのワード線ドライバとロウデコーダの回路構成の一例を示す図である。
【図７Ｄ】図７Ｃに示したワード線ドライバの変形例を示す図である。
【図７Ｅ】図７Ｃ又は図７Ｄに示したロウデコーダとワード線ドライバとを、メモリセルアレイに対して配置した場合のレイアウトの一例を示す図である（片側配置）。
【図７Ｆ】図７Ｃ又は図７Ｄに示したロウデコーダとワード線ドライバとを、メモリセルアレイに対して配置した場合のレイアウトの一例を示す図である（両側配置）。
【図７Ｇ】図７Ａの書き込み動作波形を生成するためのワード線ドライバとロウデコーダの回路構成の一例を示す図である。
【図７Ｈ】図７Ｇに示したワード線ドライバの変形例を示す図である。
【図７Ｉ】図７Ｇ又は図７Ｈに示したロウデコーダとワード線ドライバとを、メモリセルアレイに対して配置した場合のレイアウトの一例を示す図である（第１のワード線と第２のワード線とからなる対のワード線に対して、左右交互にロウデコーダとワード線ドライバとを設けた場合）。
【図７Ｊ】図７Ｇ又は図７Ｈに示したロウデコーダとワード線ドライバとを、メモリセルアレイに対して配置した場合のレイアウトの一例を示す図である（片側に第１のワード線用のロウデコーダとワード線ドライバとを設け、もう片側に第２のワード線のロウデコーダとワード線ドライバとを設けた場合）。
【図７Ｋ】図７Ｊに示したレイアウトを採用する場合における、第１のワード線用のロウデコーダとワード線ドライバの回路構成の一例を示す図である。
【図７Ｌ】図７Ｊに示したレイアウトを採用する場合における、第２のワード線用のロウデコーダとワード線ドライバの回路構成の一例を示す図である。
【図７Ｍ】図７Ｋに示したワード線ドライバの変形例を示す図である。
【図７Ｎ】各実施の形態におけるメモリセルを用いて構成されたメモリセルアレイと、そのロウデコーダとワード線ドライバとを配置した、メモリチップのレイアウトの一例を示す図である。
【図８】実施の形態２によるＤＲＡＭセルの断面構造を示す図である。
【図９】実施の形態３によるＤＲＡＭセルの断面構造を示す図である。
【図１０Ａ】実施の形態４によるＤＲＡＭセルアレイのレイアウトである。
【図１０Ｂ】図１０ＡのＡ−Ａ’線断面図である。
【図１０Ｃ】図１０ＡのＢ−Ｂ’線断面図である。
【図１１】実施の形態５によるＤＲＡＭセルの断面構造を示す図である。
【図１２】図３に示した実施の形態１に係るメモリセルの製造工程におけるマーク形成工程を示す図である。
【図１３】同製造工程のマーク形成工程を示す図である。
【図１４】同製造工程のゲート（Ｇ２）形成工程を示す図である。
【図１５】同製造工程の基板貼り合わせ工程を示す図である。
【図１６】同製造工程の基板研磨工程を示す図である。
【図１７】同製造工程のゲート（Ｇ１）形成工程を示す図である。
【図１８】同製造工程のビット線形成工程を示す図である。
【図１９】図８に示した実施の形態２に係るメモリセルの製造工程におけるマーク形成工程を示す図である。
【図２０】同製造工程のマーク形成工程を示す図である。
【図２１】同製造工程のゲート（Ｇ１）形成工程を示す図である。
【図２２】同製造工程の基板貼り合わせ工程を示す図である。
【図２３】同製造工程の基板研磨工程を示す図である。
【図２４】同製造工程の絶縁膜形成工程を示す図である。
【図２５】同製造工程のゲート（Ｇ２）形成工程を示す図である。
【図２６】同製造工程のビット線形成工程を示す図である。
【図２７】図９に示した実施の形態３に係るメモリセルの製造工程におけるマーク形成工程を示す図である。
【図２８】同製造工程のマーク形成工程を示す図である。
【図２９】同製造工程のゲート（Ｇ２）形成工程を示す図である。
【図３０】同製造工程の基板貼り合わせ工程を示す図である。
【図３１】同製造工程の基板研磨工程を示す図である。
【図３２】同製造工程のゲート（Ｇ１）形成工程を示す図である。
【図３３】同製造工程のビット線形成工程を示す図である。
【図３４Ａ】図１０Ａ乃至図１０Ｃに示した実施の形態４に係るメモリセルの製造工程における素子分離工程を示す図である（図１０ＡにおけるＡ−Ａ’線断面図）。
【図３４Ｂ】図１０Ａ乃至図１０Ｃに示した実施の形態４に係るメモリセルの製造工程における素子分離工程を示す図である（図１０ＡにおけるＢ−Ｂ’線断面図）。
【図３５Ａ】同製造工程のゲート埋め込み部形成工程を示す図である（図１０ＡにおけるＡ−Ａ’線断面図）。
【図３５Ｂ】同製造工程のゲート埋め込み部形成工程を示す図である（図１０ＡにおけるＢ−Ｂ’線断面図）。
【図３６Ａ】同製造工程のゲート（Ｇ１）埋め込み工程を示す図である（図１０ＡにおけるＡ−Ａ’線断面図）。
【図３６Ｂ】同製造工程のゲート（Ｇ１）埋め込み工程を示す図である（図１０ＡにおけるＢ−Ｂ’線断面図）。
【図３７Ａ】同製造工程のゲート（Ｇ２）形成工程を示す図である（図１０ＡにおけるＡ−Ａ’線断面図）。
【図３７Ｂ】同製造工程のゲート（Ｇ２）形成工程を示す図である（図１０ＡにおけるＢ−Ｂ’線断面図）。
【図３８Ａ】同製造工程の固定電位線形成工程を示す図である（図１０ＡにおけるＡ−Ａ’線断面図）。
【図３８Ｂ】同製造工程の固定電位線形成工程を示す図である（図１０ＡにおけるＢ−Ｂ’線断面図）。
【図３９Ａ】図１１の実施の形態対応のセルアレイのレイアウトである。
【図３９Ｂ】図３９ＡのＡ−Ａ’線断面図である。
【図３９Ｃ】図３９ＡのＢ−Ｂ’線断面図である。
【図４０Ａ】図３９のセルアレイの製造工程における柱状シリコン形成工程を示す図である（図３９ＡにおけるＡ−Ａ’線断面図）。
【図４０Ｂ】図３９のセルアレイの製造工程における柱状シリコン形成工程を示す図である（図３９ＡにおけるＢ−Ｂ’線断面図）。
【図４１Ａ】同製造工程の柱状シリコン形成工程を示す図である（図３９ＡにおけるＡ−Ａ’線断面図）。
【図４１Ｂ】同製造工程の柱状シリコン形成工程を示す図である（図３９ＡにおけるＢ−Ｂ’線断面図）。
【図４２Ａ】同製造工程のゲート電極材料堆積工程を示す図である（図３９ＡにおけるＡ−Ａ’線断面図）。
【図４２Ｂ】同製造工程のゲート電極材料堆積工程を示す図である（図３９ＡにおけるＢ−Ｂ’線断面図）。
【図４３Ａ】同製造工程のゲート形成工程を示す図である（図３９ＡにおけるＡ−Ａ’線断面図）。
【図４３Ｂ】同製造工程のゲート形成工程を示す図である（図３９ＡにおけるＢ−Ｂ’線断面図）。
【図４４Ａ】同製造工程の平坦化工程を示す図である（図３９ＡにおけるＡ−Ａ’線断面図）。
【図４４Ｂ】同製造工程の平坦化工程を示す図である（図３９ＡにおけるＢ−Ｂ’線断面図）。
【図４５Ａ】図１１に示した実施の形態５に係るメモリセルにおける他のセルアレイのレイアウトである。
【図４５Ｂ】図４５ＡのＡ−Ａ線断面図である。
【図４５Ｃ】図４５ＡのＢ−Ｂ’線断面図である。
【図４６Ａ】図４５のセルアレイの製造工程における柱状シリコン形成工程を示す図である（図４５ＡにおけるＡ−Ａ’線断面図）。
【図４６Ｂ】図４５のセルアレイの製造工程における柱状シリコン形成工程を示す図である（図４５ＡにおけるＢ−Ｂ’線断面図）。
【図４７Ａ】同製造工程の柱状シリコン形成工程を示す図である（図４５ＡにおけるＡ−Ａ’線断面図）。
【図４７Ｂ】同製造工程の柱状シリコン形成工程を示す図である（図４５ＡにおけるＢ−Ｂ’線断面図）。
【図４８Ａ】同製造工程のゲート電極材料堆積工程を示す図である（図４５ＡにおけるＡ−Ａ’線断面図）。
【図４８Ｂ】同製造工程のゲート電極材料堆積工程を示す図である（図４５ＡにおけるＢ−Ｂ’線断面図）。
【図４９Ａ】同製造工程のゲート（Ｇ１）形成工程を示す図である（図４５ＡにおけるＡ−Ａ’線断面図）。
【図４９Ｂ】同製造工程のゲート（Ｇ１）形成工程を示す図である（図４５ＡにおけるＢ−Ｂ’線断面図）。
【図５０Ａ】同製造工程の平坦化工程を示す図である（図４５ＡにおけるＡ−Ａ’線断面図）。
【図５０Ｂ】同製造工程の平坦化工程を示す図である（図４５ＡにおけるＢ−Ｂ’線断面図）。
【図５１Ａ】同製造工程のゲート（Ｇ２）形成領域の開口工程を示す図である（図４５ＡにおけるＡ−Ａ’線断面図）。
【図５１Ｂ】同製造工程のゲート（Ｇ２）形成領域の開口工程を示す図である（図４５ＡにおけるＢ−Ｂ’線断面図）。
【図５２Ａ】同製造工程のゲート電極材料堆積工程を示す図である（図４５ＡにおけるＡ−Ａ’線断面図）。
【図５２Ｂ】同製造工程のゲート電極材料堆積工程を示す図である（図４５ＡにおけるＢ−Ｂ’線断面図）。
【図５３Ａ】同製造工程のゲート（Ｇ２）形成工程を示す図である（図４５ＡにおけるＡ−Ａ’線断面図）。
【図５３Ｂ】同製造工程のゲート（Ｇ２）形成工程を示す図である（図４５ＡにおけるＢ−Ｂ’線断面図）。
【図５４Ａ】図３９Ａの実施の形態にシャント配線を追加した実施の形態のレイアウトである。
【図５４Ｂ】図５４ＡのＡ−Ａ’線断面図である。
【図５４Ｃ】図５４ＡのＢ−Ｂ’線断面図である。
【図５５Ａ】他のシャント配線構造を用いた場合の図５４ＡのＡ−Ａ’線断面図である。
【図５５Ｂ】他のシャント配線構造を用いた場合の図５４ＡのＢ−Ｂ’線断面図である。
【図５６】実施の形態１に係るｎチャネル型のＭＩＳトランジスタを、ｐチャネル型に変形した場合における、メモリセル構造を図３に対応させて示す図である。
【図５７】実施の形態２に係るｎチャネル型のＭＩＳトランジスタを、ｐチャネル型に変形した場合における、メモリセル構造を図８に対応させて示す図である。
【図５８】実施の形態３に係るｎチャネル型のＭＩＳトランジスタを、ｐチャネル型に変形した場合における、メモリセル構造を図９に対応させて示す図である。
【図５９Ａ】実施の形態４に係るｎチャネル型のＭＩＳトランジスタを、ｐチャネル型に変形した場合における、メモリセル構造を図１０Ｂに対応させて示す図である。
【図５９Ｂ】実施の形態４に係るｎチャネル型のＭＩＳトランジスタを、ｐチャネル型に変形した場合における、メモリセル構造を図１０Ｃに対応させて示す図である。
【図６０Ａ】実施の形態５に係るｎチャネル型のＭＩＳトランジスタを、ｐチャネル型に変形した場合における、メモリセル構造を図１１に対応させて示す図である。
【図６０Ｂ】ｐチャネル型のＭＩＳトランジスタを用いた場合における、駆動電圧波形を図７Ａに対応させて示す図。
【図６０Ｃ】ｐチャネル型のＭＩＳトランジスタを用いた場合における、駆動電圧波形を図７Ｂに対応させて示す図。
【図６１】図３の実施の形態のセルのシミュレーションに用いたデバイスパラメータを示す図である。
【図６２】同シミュレーションによる“０”書き込みとその後の読み出し動作の電圧波形を示す図である。
【図６３】同シミュレーションによる“１”書き込みとその後の読み出し動作の電圧波形を示す図である。
【図６４】同シミュレーションによる“０”，“１”データ書き込み時のセルのドレイン電流−ゲート電圧特性を示す図である。
【図６５】補助ゲートを固定電位としたシミュレーションによる“０”書き込みとその後の読み出し動作の電圧波形を示す図である。
【図６６】同シミュレーションによる“１”書き込みとその後の読み出し動作の電圧波形を示す図である。
【図６７】同シミュレーションによる“０”，“１”データ書き込み時のセルのドレイン電流−ゲート電圧特性を示す図である。
【図６８Ａ】実施の形態６によるセルアレイの平面図である。
【図６８Ｂ】図６８ＡのＩ−Ｉ’断面図である。
【図６８Ｃ】図６８ＡのII−II’断面図である。
【図６９】同実施の形態の製造工程における第１のシリコン基板にゲート電極材料膜を形成する工程を示す断面図である。
【図７０】同製造工程における第２のシリコン基板に水素イオン注入を行う工程を示す断面図である。
【図７１】同製造工程における基板貼り合わせの工程を示す断面図である。
【図７２】同製造工程における貼り合わせ基板の厚み調整工程を示す図である。
【図７３Ａ】同製造工程における素子分離工程を示す平面図である。
【図７３Ｂ】図７３ＡのII−II’断面図である。
【図７４】同製造工程におけるダミーワード線用絶縁膜堆積工程を示す断面図である。
【図７５】同製造工程におけるダミーワード線形成とこれを用いた補助ゲート分離工程を示す断面図である。
【図７６】同製造工程におけるシリコン窒化膜形成工程を示す断面図である。
【図７７】同製造工程における分離溝への絶縁膜埋め込み工程を示す断面図である。
【図７８】同製造工程におけるシリコン窒化膜除去の工程を示す断面図である。
【図７９】同製造工程におけるシリコン層成長の工程を示す断面図である。
【図８０】同製造工程おけるダミーワード線除去の工程を示す断面図である。
【図８１】同製造工程におけるゲート絶縁膜形成工程とシリコン窒化膜形成工程を示す断面図である。
【図８２】同製造工程における主ゲート埋め込み工程を示す断面図である。
【図８３】同製造工程におけるシリコン窒化膜堆積の工程を示す断面図である。
【図８４Ａ】同製造工程におけるシリコン窒化膜エッチングの工程を示す平面図である。
【図８４Ｂ】図８４ＡのＩ−Ｉ’断面図である。
【図８５】同製造工程の素子分離工程を示す平面図である。
【図８６】同製造工程におけるソース、ドレイン拡散層形成工程を示す断面図である。
【図８７】同製造工程における層間絶縁膜形成工程を示す断面図である。
【図８８】同製造工程におけるソース配線埋め込み溝形成工程を示す断面図である。
【図８９】同製造工程におけるソース配線層埋め込み工程を示す断面図である。
【図９０】同製造工程における層間絶縁膜形成工程を示す断面図である。
【図９１】同製造工程におけるビット線コンタクト孔及び配線溝形成工程を示す断面図である。
【図９２】他の実施の形態によるセルアレイの図６８Ｂ対応の断面図である。
【符号の説明】
１０ シリコン基板
１１ シリコン酸化膜
１２ シリコン層
１３ 主ゲート（第１のゲート）
１６ ゲート絶縁膜
１７ 層間絶縁膜
１８ ビット線
１９ ゲート絶縁膜
２０ 補助ゲート（第２のゲート）

Claims (19)

  1. １ビットのメモリセルがフローティングの半導体層に形成された一つのＭＩＳトランジスタにより構成され、
    前記ＭＩＳトランジスタのソース、ドレイン間に配置されたチャネル形成のための主ゲートとは別に、前記半導体層の電位を容量結合により制御するための補助ゲートが設けられ、前記主ゲートの電位の上昇及び下降に同期して前記補助ゲートの電位も上昇及び下降し、
    前記ＭＩＳトランジスタは、前記半導体層を第１の電位に設定した第１データ状態と、前記半導体層を第２の電位に設定した第２データ状態とを選択的に記憶する
    ことを特徴とする半導体メモリ装置。
  2. 前記第１データ状態は、前記ＭＩＳトランジスタを５極管動作させ、ドレイン接合近傍でインパクトイオン化を起こすことにより書き込まれ、
    前記第２データ状態は、前記主ゲートからの容量結合により所定電位が与えられた前記半導体層と前記ドレインとの間に順方向バイアス電流を流すことにより書き込まれる
    ことを特徴とする請求項１記載の半導体メモリ装置。
  3. 前記半導体層は、半導体基板に絶縁膜を介して形成されたものであり、前記主ゲートと補助ゲートは、前記半導体層の上下面に相対向して配置されている
    ことを特徴とする請求項１の半導体メモリ装置。
  4. 前記補助ゲートは、前記半導体層に接続された中継用電極に対向して、この中継用電極との間でキャパシタを構成するように形成されていることを特徴とする請求項３記載の半導体メモリ装置。
  5. 前記半導体層は、半導体基板に絶縁膜を介して形成されて素子形成領域毎に区画され、前記主ゲートは前記半導体層の各素子形成領域の側面に対向して配置され、前記補助ゲートは前記半導体層の上面に対向し且つ前記主ゲートと電気的に接続されて配置されている
    ことを特徴とする請求項１の半導体メモリ装置。
  6. 前記半導体層は、半導体基板上に形成された柱状半導体であり、この柱状半導体の上部にドレインが、下部にソースが形成され、前記主ゲートと補助ゲートは前記柱状半導体の両側面に相対向して配置されている
    ことを特徴とする請求項１記載の半導体メモリ装置。
  7. 前記主ゲートと補助ゲートとは同じ材料により形成されて、異なる電位をもって駆動される
    ことを特徴とする請求項１記載の半導体メモリ装置。
  8. 入力されたロウアドレス信号をデコードするロウデコーダであって、そのデコード結果に応じて、第１の制御電位、又は、この第１の制御電位より高い第２の制御電位を出力する、ロウデコーダと、
    前記ロウデコーダの出力に応じて、前記第１の制御電位より低い第３の制御電位、又は、前記第２の制御電位よりも高い第４の制御電位を、前記主ゲートに出力する、第１の出力回路と、
    前記ロウデコーダの出力に応じて、前記第３の制御電位より低い第５の制御電位、又は、前記第４の制御電位よりも低い第６の制御電位を、前記補助ゲートに出力する、第２の出力回路と、
    を備えることを特徴とする請求項７に記載の半導体メモリ装置。
  9. 前記ロウデコーダは、前記第１の出力回路と前記第２の出力回路とに対して、個別に設けられている、ことを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記主ゲートと補助ゲートとは仕事関数の異なる材料により形成されて、同電位で駆動される
    ことを特徴とする請求項１記載の半導体メモリ装置。
  11. 入力されたロウアドレス信号をデコードするロウデコーダであって、そのデコード結果に応じて、第１の制御電位、又は、この第１の制御電位より高い第２の制御電位を出力する、ロウデコーダと、
    前記ロウデコーダの出力に応じて、前記第１の制御電位より低い第３の制御電位、又は、前記第２の制御電位よりも高い第４の制御電位を、前記主ゲート及び前記補助ゲートに出力する、出力回路と、
    を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
  12. 前記ＭＩＳトランジスタがｎチャネル型であって複数個マトリクス配列され、第１の方向に並ぶＭＩＳトランジスタのドレインがビット線に、第２の方向に並ぶＭＩＳトランジスタの主ゲート及び補助ゲートがそれぞれ第１のワード線及び第２のワード線に、前記ＭＩＳトランジスタのソースが固定電位線に接続されてメモリセルアレイが構成され、
    データ書き込み時、前記固定電位線を基準電位として、選択された第１のワード線に前記基準電位より高い第１の制御電位を与え、非選択の第１のワード線に前記基準電位より低い第２の制御電位を与え、ビット線には第１及び第２データ状態に応じてそれぞれ前記基準電位より高い第３の制御電位及び前記基準電位より低い第４の制御電位を与え、前記第１のワード線と同時に選択される第２のワード線に前記第１の制御電位以下の第５の制御電位を与え、非選択の第２のワード線に前記第２の制御電位以下の第６の制御電位を与えるようにした
    ことを特徴とする請求項１乃至１１のいずれかに記載の半導体メモリ装置。
  13. 前記ＭＩＳトランジスタがｐチャネル型であって複数個マトリクス配列され、第１の方向に並ぶＭＩＳトランジスタのドレインがビット線に、第２の方向に並ぶＭＩＳトランジスタの主ゲート及び補助ゲートがそれぞれ第１のワード線及び第２のワード線に、前記ＭＩＳトランジスタのソースが固定電位線に接続されてメモリセルアレイが構成され、
    データ書き込み時、前記固定電位線を基準電位として、選択された第１のワード線に前記基準電位より低い第１の制御電位を与え、非選択の第１のワード線に前記基準電位より高い第２の制御電位を与え、ビット線には第１及び第２データ状態に応じてそれぞれ前記基準電位より低い第３の制御電位及び前記基準電位より高い第４の制御電位を与え、前記第１のワード線と同時に選択される第２のワード線に前記第１の制御電位以上の第５の制御電位を与え、非選択の第２のワード線に前記第２の制御電位以上の第６の制御電位を与えるようにした
    ことを特徴とする請求項１乃至１１のいずれかに記載の半導体メモリ装置。
  14. １ビットのメモリセルがフローティングの半導体層に形成された一つのＭＩＳトランジスタにより構成され、前記ＭＩＳトランジスタは、前記半導体層を第１の電位に設定した第１データ状態と、前記半導体層を第２の電位に設定した第２データ状態とを選択的に記憶する半導体メモリ装置であって、
    第１の半導体基板と、
    この第１の半導体基板の表面部に、底面及び側面が絶縁膜で覆われた状態で一方向に連続するように形成された、前記ＭＩＳトランジスタの補助ゲートと、
    この補助ゲートの表面に第１のゲート絶縁膜を介して接着された第２の半導体基板と、
    この第２の半導体基板の表面に第２のゲート絶縁膜を介して前記補助ゲートと並行して連続するように形成された、前記ＭＩＳトランジスタの主ゲートであって、当該主ゲートの電位の上昇及び下降に同期して前記補助ゲートの電位も上昇及び下降する、主ゲートと、
    前記第１の半導体基板の前記主ゲート及び補助ゲートの間隙部に形成されたソース及びドレイン拡散層と、
    前記ソース拡散層にコンタクトして前記主ゲート及び補助ゲートと並行して連続するように配設されたソース配線と、
    このソース配線を覆う層間絶縁膜上に前記主ゲート及び補助ゲートと交差して配設されて前記ドレイン拡散層にコンタクトするビット線とを備えた
    ことを特徴とする半導体メモリ装置。
  15. 請求項１に記載の半導体メモリ装置の製造方法であって、
    第１の半導体基板にゲート絶縁膜を介して対向する補助ゲートを形成する工程と、
    前記補助ゲートを覆って平坦化された絶縁膜を形成する工程と、
    前記絶縁膜上に第２の半導体基板を貼り合わせる工程と、
    前記第１の半導体基板を研磨して所定厚みの半導体層として調整した後、素子分離絶縁膜を形成する工程と、
    前記半導体層にゲート絶縁膜を介して対向する主ゲートを形成する工程と、
    前記主ゲートをマスクとして前記半導体層に不純物をイオン注入してソース及びドレインを形成する工程と、
    を有することを特徴とする半導体メモリ装置の製造方法。
  16. 請求項１に記載の半導体メモリ装置の製造方法であって、
    第１の半導体基板にゲート絶縁膜を介して対向する主ゲートを形成する工程と、
    前記主ゲートを覆って平坦化された第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜上に第２の半導体基板を貼り合わせる工程と、
    前記第１の半導体基板を研磨して所定厚みの半導体層として調整した後、素子分離絶縁膜を形成する工程と、
    前記半導体層上に第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜に前記半導体層に達する開口を開けて、この開口を介して前記半導体層と接続される中継電極を形成する工程と、
    前記中継電極にゲート絶縁膜を介して対向する補助ゲートを形成する工程と、 前記補助ゲートをマスクとして前記半導体層に不純物をイオン注入してソース及びドレインを形成する工程と、
    を有することを特徴とする半導体メモリ装置の製造方法。
  17. 請求項１に記載の半導体メモリ装置の製造方法であって、
    第１の半導体基板に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜に前記第１の半導体基板に達する開口を開けて、この開口を介して前記第１の半導体基板に接続される中継電極を形成する工程と、
    前記中継電極にゲート絶縁膜を介して対向する補助ゲートを形成する工程と、 前記補助ゲートを覆って平坦化された第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜上に第２の半導体基板を貼り合わせる工程と、
    前記第１の半導体基板を研磨して所定厚みの半導体層として調整した後、素子分離絶縁膜を形成する工程と、
    前記半導体層にゲート絶縁膜を介して対向する主ゲートを形成する工程と、
    前記主ゲートをマスクとして前記半導体層に不純物をイオン注入してソース及びドレインを形成する工程と、
    を有することを特徴とする半導体メモリ装置の製造方法。
  18. 請求項１に記載の半導体メモリ装置の製造方法であって、
    半導体基板上に絶縁膜により分離された状態で形成された半導体層を横方向に素子分離された素子形成領域として区画する工程と、
    前記素子形成領域の側面にゲート絶縁膜を介して対向する主ゲートを埋め込む工程と、
    前記半導体層の上面にゲート絶縁膜を介して対向する補助ゲートを、前記主ゲートと電気的に接続された状態で且つ前記主ゲートとは仕事関数が異なる材料によって形成する工程と、
    前記補助ゲートをマスクとして前記半導体層に不純物をイオン注入してソース、ドレインを形成する工程と、
    を有することを特徴とする半導体メモリ装置の製造方法。
  19. 請求項１に記載の半導体メモリ装置の製造方法であって、
    第１の半導体基板の表面に第１の絶縁膜を介してゲート電極材料膜を形成する工程と、
    前記ゲート電極材料膜上に第１のゲート絶縁膜を介して第２の半導体基板を接着する工程と、
    前記第２の半導体基板に素子分離絶縁膜を形成してストライプ状に連続する素子形成領域を区画する工程と、
    前記素子形成領域が区画された第２の半導体基板上に第２の絶縁膜を堆積し、これを前記素子形成領域の長手方向と直交する方向に連続するダミーゲートとしてパターン形成する工程と、
    前記ダミーゲートをマスクとして前記第２の半導体基板、第１のゲート絶縁膜、及びゲート電極材料膜を順次エッチングして、前記ゲート電極材料膜による補助ゲートを前記素子形成領域の長手方向と直交する方向に連続するように形成する工程と、
    前記ダミーゲートの間隙に前記第２の半導体基板の厚み方向の途中まで第３の絶縁膜を埋め込む工程と、
    前記ダミーゲートの間隙の前記第３の絶縁膜上に側面が前記第２の半導体基板に接するように半導体層を形成する工程と、
    前記ダミーゲートを除去して、露出した前記第２の半導体基板の表面に第２のゲート絶縁膜を形成する工程と、
    前記半導体層の間隙部に前記補助ゲートと並行して連続する主ゲートを埋め込む工程と、
    前記半導体層に不純物をイオン注入して、ソース及びドレイン拡散層を形成する工程と、
    前記ソース拡散層にコンタクトして前記主ゲート及び補助ゲートと並行して連続するソース配線を形成する工程と、
    前記ソース配線を覆う層間絶縁膜を形成し、この層間絶縁膜上に前記ドレイン拡散層にコンタクトして前記主ゲート及び補助ゲートと交差する方向に連続するビット線を形成する工程と、
    を有することを特徴とする半導体メモリ装置の製造方法。
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