JP2007194267A - 半導体記憶装置 - Google Patents
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Abstract
【課題】セル面積を縮小してもデータ保持特性の優れた半導体記憶装置を提供することである。
【解決手段】本発明の１態様による半導体装置は、半導体基板中に設けられたソース、ドレイン及びチャネル領域と、該チャネル領域の半導体基板表面にゲート絶縁膜を介して設けられたゲート電極とを含むトランジスタと、前記チャネル領域に接続されたキャパシタと、前記ゲート電極に電気的に接続された第１の配線と、前記ドレインに電気的に接続された第２の配線とを具備する。
【選択図】図２
【解決手段】本発明の１態様による半導体装置は、半導体基板中に設けられたソース、ドレイン及びチャネル領域と、該チャネル領域の半導体基板表面にゲート絶縁膜を介して設けられたゲート電極とを含むトランジスタと、前記チャネル領域に接続されたキャパシタと、前記ゲート電極に電気的に接続された第１の配線と、前記ドレインに電気的に接続された第２の配線とを具備する。
【選択図】図２
Description
本発明は、半導体記憶装置に係り、特に、トレンチキャパシタを有する半導体記憶装置に関する。
半導体記憶装置では、メモリセルのアレイトランジスタのゲート電極及びアクティブエリア、例えば、ソース、ドレイン、チャネル領域、を半導体基板の表面に平面的に形成してきている。ＤＲＡＭ（dynamic random access memory）では、１つのメモリセルのサイズは、例えば、８Ｆ２又は６Ｆ２が主流である。ここで、Ｆは、リソグラフィ技術の最小加工寸法である。したがって、半導体記憶装置は、最小加工寸法をシュリンクさせることにより、セルサイズの微細化、チップサイズの微細化を進めてきている。
しかし、加工寸法のシュリンクに伴いトランジスタのゲート長も短くなるために、アレイトランジスタのカットオフ特性の劣化が生じる。
半導体記憶装置を高密度化するために、垂直トランジスタを用いたメモリセル構造が、特許文献１に開示されている。この構造では、半導体基板に形成した深いトレンチの底部にｎ型ポリシリコンを有する記憶キャパシタを形成し、その上部のトレンチ内に垂直トランジスタのゲート電極を設ける。垂直トランジスタのソース、ドレイン及びチャネル領域は、ゲート電極に面するトレンチの１側面の半導体基板中に垂直方向に並べて設けられる。これにより、メモリセルのサイズを６Ｆ２に縮小している。しかしながら、このようなメモリセルは、深いトレンチを形成することが必要であるというプロセス上の問題がある。これに加えて、さらに微細化を進めると、チャネル領域内にホールが蓄積されトランジスタの動作が不安定になるという問題もある。
チャネル領域に蓄積されたホールを積極的に利用する別の構造のメモリセルに、フローティングボディセル（ＦＢＣ：Floating Body Cell）がある。（例えば、特許文献２参照）ＦＢＣメモリは、チャネル領域にホールが蓄積されるとｎチャネルトランジスタの閾値電圧が低下することを利用した、キャパシタを用いないメモリセルである。このメモリセルは、ＳＯＩ（Silicon on Insulator）基板を使用した半導体記憶装置で主に使用されている。ＳＯＩ半導体記憶装置では、チャネル領域（ボディ部）が絶縁膜上に形成されるため、必然的にフローティングなる。ＦＢＣでは、ホールを蓄積するチャネル領域の面積は制限があるため、蓄積容量を大ききすることができない。
特開２００２−２６１４７公報
特開２００４−３３５０３１公報
本発明は、セル面積を縮小してもデータ保持特性の優れた半導体記憶装置を提供する。
本発明の１態様による半導体装置は、半導体基板中に設けられたソース、ドレイン及びチャネル領域と、該チャネル領域の半導体基板表面にゲート絶縁膜を介して設けられたゲート電極とを含むトランジスタと、前記チャネル領域に接続されたキャパシタと、前記ゲート電極に電気的に接続された第１の配線と、前記ドレインに電気的に接続された第２の配線とを具備する。
本発明の他の１態様による半導体装置は、半導体基板に設けられた複数のトレンチと、前記トレンチに挟まれた柱状半導体基板領域に深さ方向に設けられたドレイン、チャネル領域及びソースと、該柱状半導体基板領域の該チャネル領域の一方の側面にゲート絶縁膜を介して設けられたゲート電極とを含むトランジスタと、前記チャネル領域に接続され、前記柱状半導体基板領域の他方の側面に設けられたキャパシタと、前記ゲート電極に電気的に接続された第１の配線と、前記ドレインに電気的に接続された第２の配線とを具備する。
本発明により、セル面積を縮小してもデータ保持特性の優れた半導体記憶装置が提供される。
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、一貫して対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
本発明の１実施形態による半導体記憶装置は、トレンチの１側面を利用した垂直トランジスタと、垂直トランジスタのチャネル領域に接続されたキャパシタと、を具備するフローティングボディセル（ＦＢＣ：Floating Body Cell）型のＤＲＡＭである。従来技術のＤＲＡＭキャパシタは、ソースに接続されており、本実施形態は、新規なＤＲＡＭメモリセル構造を提供する。さらに、本実施形態では、キャパシタは、正電荷すなわちホールを蓄積するため、ｐ型半導体を使用する。この点でも、ｎ型半導体を使用し、負電荷すなわちエレクトロンを蓄積する従来技術のＤＲＡＭキャパシタとは異なる。以下に、本実施形態の半導体記憶装置を、図１及び図２を参照して説明する。
図１は、本実施形態の半導体記憶装置１００の平面レイアウトの一例を説明するために示す図である。図１には、４個のメモリセルが示されており、１つのユニットセルの大きさは、縦、横がそれぞれ２Ｆであり、面積は、４Ｆ２である。ここで、Ｆは、リソグラフィ技術の最小加工寸法である。このメモリセルでは、図１の縦方向に延びるワード線（ＷＬ）と横方向に延びるビット線（ＢＬ）との交点にトレンチキャパシタ（ＤＴ）を配置している。トレンチキャパシタ（ＤＴ）は、トレンチの底部に形成され、その上方に垂直トランジスタのゲート電極（ＧＣ）が形成される。このゲート電極（ＧＣ）は、トレンチ内部のワード線（ＷＬ）の下方の位置に配置される。したがって、ワード線（ＷＬ）の幅のほぼ半分がトレンチキャパシタ（ＤＴ）と重なる。ビット線（ＢＬ）に接続するビット線コンタクト（ＣＢ）は、２つのユニットセル領域にまたがって形成され、その面積のほぼ半分がトレンチキャパシタ（ＤＴ）と重なるように形成される。このように、各構成要素の平面的な重なりを大きくすることによって、セルの平面上の面積を縮小して、４Ｆ２のユニットセル面積を実現している。
図２は、図１に切断線Ａ−Ａで示した、ビット線（ＢＬ）に沿って切断した本実施形態の半導体記憶装置１００の断面の一例を説明するために示す図である。
半導体基板１０に２つのトレンチ２０ａ，２０ｂが形成される。トレンチの底部に、ｐ型ポリシリコン３２、３６を埋め込んでトレンチキャパシタ（ＤＴ）が形成される。トレンチキャパシタ（ＤＴ）は、従来技術のキャパシタほど蓄積容量を大きくする必要がないため、浅いトレンチで充分に機能する。トレンチキャパシタ（ＤＴ）の上方に絶縁膜４４を介して隣接するアレイトランジスタのゲート電極（ＧＣ）５２，５８が形成される。ゲート電極（ＧＣ）の上部に金属、例えば、タングステン（Ｗ）６０をポリシリコン５８上に重ねた構造の、ワード線（ＷＬ）が形成される。
２つのトレンチ２０ａ，２０ｂに挟まれた柱状のｐ型半導体基板１０のほぼ上半分にアレイトランジスタのソース（ＷＢ）５６、チャネル領域（ＣＲ）及びドレイン（ＤＲ）６８が形成される。ソース（ＷＢ）は、半導体基板の表面から少し深い位置にｎ型拡散層を埋め込んで埋め込みソース（ＷＢ）として形成される。埋め込みソース（ＷＢ）の上方がｐ型のチャネル領域（ＣＲ）であり、半導体基板の表面の一部にｎ型拡散層によりドレイン（ＤＲ）が形成される。チャネル領域（ＣＲ）は、トレンチの底部に形成されたトレンチキャパシタ（ＤＴ）に接続されるが、電位を制御するための配線には接続されず、フローティングである。このようにアレイトランジスタを、トレンチ２０の側壁を利用した垂直トランジスタとして形成することにより、セル面積を縮小している。同時に、表面の加工寸法とは独立にゲート長を設計できるようにしている。ワード線（ＷＬ）方向の隣接するメモリセル間の領域、すなわち、図１にＳＴＩで示した領域には、図２に示した破線Ｔ−Ｔより上の部分に素子分離（ＳＴＩ）が形成される。したがって、ソース（ＷＢ）は、上半分が素子分離により分離されるが、下半分はワード線（ＷＬ）方向に接続され、セル内で共通ソース線（ＷＢ）として機能する。
上記に説明したように、メモリセルの各構成要素の重なりを大きくすることによって、セルの平面上の面積を縮小して、４Ｆ２を実現している。
本実施形態の半導体記憶装置の動作原理の一例を図３を参照して説明する。本実施形態のメモリセルは、ＳＯＩ基板を使用したＦＢＣのように、ソース−ドレイン間を流れる電流によるインパクトイオン化により生じたホールをトレンチキャパシタ（ＤＴ）に蓄積する。蓄積されたホールの量が大きくなると、図３（ａ）に実線で示したようにｎチャネルトランジスタの閾値電圧が低下することを利用して、メモリセルの情報を検出する。
本実施形態のキャパシタを有するＦＢＣ型ＤＲＡＭセルは、ＳＯＩ基板を使用したものよりもホールの蓄積容量を大きくできるため、メモリセルトランジスタの閾値電圧の変化量を大きくでき、メモリセルの動作を安定化させることができる。さらに、キャパシタにエレクトロンを蓄積してその電荷量によりメモリセルの情報を判断している従来型のキャパシタより蓄積容量が少なくても、安定したメモリ動作が可能である。その結果、従来型のような深いトレンチを形成する必要がなく、トレンチの加工が容易になる。
本実施形態の半導体記憶装置１００の動作の一例を、下記に説明する。このメモリセルでは、トレンチキャパシタにホールが蓄積された状態が“１”であり、ホールが消去された状態が“０”である。ここで、ビット線電圧（＝ドレイン電圧）をＶｂｌ、ソース電圧をＶｓ、ゲート電圧をＶｇ、基板電圧をＶｓｕｂで表す。
データ“１”の書き込みは、例えば、Ｖｂｌ＝２．３Ｖ、Ｖｓ＝０Ｖ、Ｖｇ＝１．５Ｖ、Ｖｓｕｂ＝０Ｖに設定して行う。この条件下では、ソース−ドレイン間を流れる電流Ｉｄが大きくなり、図３（ｂ）に示したように、ドレイン端近傍でインパクトイオン化が生じる。この結果生じたホールが、トレンチキャパシタに蓄積され、データ“１”が書き込まれる。なお、Ｖｓｕｂは、ソースに対して順バイアスにならないように設定すれば、０Ｖでなくてもよい。
データ“０”の書き込みは、例えば、Ｖｂｌ＝−１．５Ｖ、Ｖｓ＝０Ｖ、Ｖｇ＝１．５Ｖ、Ｖｓｕｂ＝０Ｖに設定して行う。この条件下では、チャネル領域とドレインとのｐｎ接合が順バイアスになり、図３（ｃ）に示したように、トレンチキャパシタに蓄積されているホールがドレインを通ってビット線に流れ出す。その結果、トレンチキャパシタのホールが消去されたデータ“０”が書き込まれる。
前記の書き込み後、例えば、Ｖｇ＝−１．５Ｖにし、Ｖｂｌ＝０Ｖ、Ｖｓ＝０Ｖ、Ｖｓｕｂ＝０Ｖに設定することにより、データを保持できる。
データの読み出しは、インパクトイオン化が生じないような小さなＩｄが流れる条件に設定し、Ｉｄの大きさを検出することによりデータが“１”であるか“０”であるかを判断する。読み出しの条件は、例えば、Ｖｂｌ＝０．２Ｖ、Ｖｓ＝０Ｖ、Ｖｇ＝１．５Ｖ、Ｖｓｕｂ＝０Ｖである。図３（ａ）に示したように、検出されたＩｄが大きければ、データは“１”であり、Ｉｄが小さければ“０”である。
次に、本実施形態による半導体記憶装置１００の製造工程の一例を図４から図５に示した工程断面図を参照して説明する。図面には、代表的な工程断面図のみを示してあり、本明細書の記載では、図に示される部分のみに参照符号を付けて説明している。
図４（ａ）は、半導体基板１０に形成したトレンチ２０の底部にトレンチキャパシタ（ＤＴ）になるｐ型の第１のポリシリコン３２を埋め込んだ図である。ここまでの工程は、従来技術による工程とほぼ同じであるため、簡単に説明する。
まず、半導体基板１０、例えば、シリコン基板１０の表面全面に第１のシリコン窒化膜（Ｓｉ３Ｎ４膜）１２を、例えば、ＣＶＤ（chemical vapor deposition）により堆積する。この第１のＳｉ３Ｎ４膜１２にキャパシタ用のトレンチのパターンをリソグラフィ及びエッチングにより形成する。第１のＳｉ３Ｎ４膜１２をマスクとして異方性ドライエッチング（ＲＩＥ：reactive ion etching）によりシリコン基板１０に所望の深さのトレンチ２０を形成する。
さらに、トレンチ２０の内側を含む全面に薄い第１の非晶質シリコン膜（ａ−Ｓｉ膜）、第１の酸化膜（ＳｉＯ２膜）及び第２のＳｉ３Ｎ４膜を例えば、ＣＶＤにより堆積する。トレンチ２０の下部にだけレジストを形成してトレンチ２０の上部の第２のＳｉ３Ｎ４膜を露出させる。基板１０の表面及び露出したトレンチ２０の上部の第２のＳｉ３Ｎ４膜をエッチングして選択的に除去する。そして、トレンチ２０内部のレジストを除去する。トレンチ２０下部の第２のＳｉ３Ｎ４膜をマスクとしてＬＯＣＯＳ（local oxidation of silicon）酸化を行い、第１のａ−Ｓｉ膜及びシリコン基板１０をＬＯＣＯＳ酸化して、トレンチ２０上部及び第１のＳｉ３Ｎ４膜１２上にカラー酸化膜２８を形成する。その後ＬＯＣＯＳ酸化のマスクとして使用した第２のＳｉ３Ｎ４膜を除去して、シリコン基板１０を露出させる。ここで、必要であればトレンチ２０の下部のシリコン基板１０を等方性エッチングによりエッチングして、トレンチの下部を上部よりも太くすることができる。
トレンチ２０下部のシリコン基板１０に拡散層（図示せず）を、例えば、ガスドーピングにより形成する。拡散層は、トレンチ２０の内部に形成するトレンチキャパシタ（ＤＴ）の電極として作用する。ドープする不純物は、ｐ型又はｎ型不純物のいずれでもよい。
その後、表面のカラー酸化膜２８をＲＩＥにより除去し、トレンチ２０内壁を含む全面にキャパシタ誘電体膜３０、例えば、Ｓｉ３Ｎ４膜を、例えば、ＣＶＤにより堆積する。そして、トレンチ２０内部をｐ型の第１のポリシリコン３２で埋め、カラー酸化膜２８のほぼ中央の位置の高さまで第１のポリシリコン３２をエッチバックする。このようにして、図４（ａ）に示した構造を形成できる。
次に、第１のポリシリコン３２より上方のトレンチ２０内壁のキャパシタ誘電体膜３０及びカラー酸化膜２８を除去して、トレンチ２０の側壁上部のシリコン基板１０を露出させる。全面に界面膜（図示せず）、例えば、ごく薄いＳｉＯ２膜又はＳｉ３Ｎ４膜を形成し、ｐ型の第２のポリシリコン３６を、例えば、ＣＶＤにより堆積する。なお、この界面膜を形成しないで、第２のポリシリコン３６を堆積することもできる。第２のポリシリコン３６をエッチバックしてトレンチ２０内の第１のポリシリコン３２上にトレンチ２０の側壁に接するように第２のポリシリコン３６を残す。
全面に第３のＳｉ３Ｎ４膜３８及び第２のａ−Ｓｉ膜を、例えば、ＣＶＤにより堆積する。ＢＦ２イオンを一方向から角度を付けて斜めにイオン注入を行い、トレンチ２０の片側の側面及び底面のほぼ半分の面積にＢＦ２イオンをドープする。ＢＦ２が注入されていない第２のａ−Ｓｉ膜だけを、アルカリ系のウェットエッチング、例えば、コリンにより除去し、ＢＦ２を注入した片側の側面及び底面の一部にだけ第２のａ−Ｓｉ膜を残す。
残された第２のａ−Ｓｉ膜を熱酸化して、第２のＳｉＯ２膜４２を形成する。第２のＳｉＯ２膜４２をマスクとしてトレンチ２０底面に露出した第３のＳｉ３Ｎ４膜３８及び第２のポリシリコン３６をＲＩＥにより除去する。このようにして図４（ｂ）に示した構造を形成できる。
次に、マスクに使用した第２のＳｉＯ２膜４２及び第３のＳｉ３Ｎ４膜３８を除去し、全面に第３のＳｉＯ２膜４４、第４のＳｉ３Ｎ４膜、及び第３のａ−Ｓｉ膜を、例えば、ＣＶＤにより堆積する。前記のイオン注入と同様に、第３のａ−Ｓｉ膜の前記と同じ方向のトレンチの片側の側面及び底面全体にＢＦ２を注入するために、斜めの一方向及び上方向からイオン注入を行う。ＢＦ２が注入されなかった一方のトレンチ側面の第３のａ−Ｓｉ膜をウェットエッチングより除去する。
残された第３のａ−Ｓｉ膜をマスクとして前記の側面に露出した第４のＳｉ３Ｎ４膜を除去して第３のＳｉＯ２膜４４を露出させる。次に、残りの第３のａ−Ｓｉ膜を除去してその下の第４のＳｉ３Ｎ４膜を露出させる。この第４のＳｉ３Ｎ４膜をマスクとして前記の一方のトレンチ側面の第３のＳｉＯ２膜４４を除去して側面のシリコン基板１０を露出させる。
露出されたトレンチ２０の側面のシリコン基板１０に、ゲート酸化膜５０を、例えば、熱酸化により形成する。そして、トレンチ２０内を埋めるようにゲート電極（ＧＣ）になるｎ型又はドープしない第３のポリシリコン５２を堆積し、シリコン基板１０表面の第１のＳｉ３Ｎ４膜１２の厚さの中央付近まで第３のポリシリコン５２をエッチバックする。このようにして、図５（ａ）に示した構造を形成できる。
次に、紙面に垂直な方向の隣接するメモリセルを分離するために素子分離用の溝をリソグラフィ及びエッチングにより形成する。素子分離（ＳＴＩ）は、図１にＳＴＩで示したように、ビット線と平行な方向に形成する。素子分離溝の深さは、トレンチキャパシタ（ＤＴ）の第１のポリシリコン３２の上面がわずかにエッチングされる程度の深さ、すなわち、図５（ｂ）に破線Ｔ−Ｔで示した深さとすることができる。素子分離溝を埋めるように、全面に素子分離絶縁膜、例えば、ＣＶＤ−ＳｉＯ２膜を堆積し、表面を、例えば、ＣＭＰにより第１のＳｉ３Ｎ４膜１２をストッパとして平坦化する。この素子分離により、紙面に垂直な方向の隣接するメモリセルが分離される。
素子分離ＳｉＯ２膜をエッチバックして第３のポリシリコン５２表面を露出させる。全面を平坦になるように表面に突き出している第１のＳｉ３Ｎ４膜１２をその厚さの半分程度エッチングする。
その後、ｎ型不純物、例えば、リン（Ｐ）を高エネルギーでイオン注入して、素子分離の底面よりも一部が深くなるようにシリコン基板１０にソース５６を形成する。ソース拡散層５６は、素子分離の下にも形成されてセル内の共通ソース線（ＷＢ）になる。
全面にゲート電極（ＧＣ）の一部になる第４のポリシリコン５８を、例えば、ＣＶＤで堆積し、その上にタングステン（Ｗ）６０を、例えば、スパッタリングにより堆積する。さらに、第５のＳｉ３Ｎ４膜６２を全面に堆積する。第５のＳｉ３Ｎ４膜６２にゲート電極（ＧＣ）のパターンをリソグラフィ及びエッチングにより形成する。第５のＳｉ３Ｎ４膜６２をマスとして、タングステン６０及び第４のポリシリコン５８をエッチングしてゲート電極（ＧＣ）を形成する。ゲート電極（ＧＣ）は、ゲート酸化膜５０を形成したトレンチの側面を覆って形成される。トレンチ２０間のシリコン基板１０上では、第１のＳｉ３Ｎ４膜１２のほぼ半分の領域が露出し、トレンチ内では、第２のポリシリコン３６上の第３のＳｉＯ２膜４４が露出する。
ゲート電極（ＧＣ）の側面を覆うように全面に側壁ＳｉＯ２膜６４及び第６のＳｉ３Ｎ４膜６６を、例えば、ＣＶＤにより堆積する。平面部分に形成された第６のＳｉ３Ｎ４膜６６をＲＩＥによりエッチングして、ゲート電極（ＧＣ）の側壁にスペーサ６６を形成する。
ゲート電極（ＧＣ）をマスクとしてシリコン基板１０の表面にｎ型不純物、例えば、ヒ素（Ａｓ）をイオン注入して、ドレイン６８を形成する。このようにして、図５（ｂ）に示した構造を形成できる。
次に、ゲート電極（ＧＣ）とトレンチの側壁との間の隙間を埋めるように、第５のＳｉＯ２膜７０を、例えば、ＣＶＤにより堆積して、表面を、例えば、ＣＭＰにより平坦化する。ビット線コンタクトを形成する領域の第５のＳｉＯ２膜７０をリソグラフィ及びエッチングにより除去して、ドレイン６８上の第１のＳｉ３Ｎ４膜１２を露出させる。露出した第１のＳｉ３Ｎ４膜１２を除去してドレイン６８を露出させた後、全面に第５のポリシリコン７２を、例えば、ＣＶＤにより堆積して、ゲート電極（ＧＣ）間の溝を埋める。第５のポリシリコン７２の表面を、例えば、ＣＭＰにより平坦化して、さらに、第５のＳｉ３Ｎ４膜６２がわずかに突き出すように第５のポリシリコン７２を後退させる、すなわち、リセスする。
全面に厚い第６のＳｉＯ２膜７４を、例えば、ＣＶＤにより堆積して、表面を、例えば、ＣＭＰにより平坦化する。第６のＳｉＯ２膜７４中に第５のポリシリコン７２に達するビット線コンタクトホールをリソグラフィ及びエッチングにより形成する。コンタクトホールを電極用金属、例えば、タングステン（Ｗ）で埋めてコンタクト電極７６（ＣＢ）を形成する。さらに、全面に配線用金属、例えば、タングステン（Ｗ）を堆積し、リソグラフィ及びエッチングによりビット線７８（ＢＬ）を形成する。このようにして、図２に示した、構造を形成できる。
その後、多層配線の形成等の半導体装置に必要な工程を行って、本実施形態の半導体記憶装置１００を完成する。
前述のように、本発明により、セル面積を４Ｆ２に縮小することが可能であり、データ保持特性に優れた半導体記憶装置を提供することができる。
本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
１０…半導体（シリコン）基板，１２…第１のＳｉ３Ｎ４膜，２０…トレンチ，２８…カラーＳｉＯ２膜，３０…キャパシタ誘電体膜，３２…第１のポリシリコン，３６…第２のポリシリコン，３８…第３のＳｉ３Ｎ４膜，４２…第２のＳｉＯ２膜，４４…第３のＳｉＯ２膜，４６…第４のＳｉ３Ｎ４膜，５０…ゲート酸化膜，５２…第３のポリシリコン，５６…ソース，５８…第４のポリシリコン，６０…タングステン，６２…第５のＳｉ３Ｎ４膜，６４…側壁ＳｉＯ２膜，６６…第６のＳｉ３Ｎ４膜，６８…ドレイン，７０…第５のＳｉＯ２膜，７２…第５のポリシリコン，７４…第６のＳｉＯ２膜，７６…コンタクト電極，７８…ビット線。
Claims (5)
- 半導体基板中に設けられたソース、ドレイン及びチャネル領域と、該チャネル領域の半導体基板表面にゲート絶縁膜を介して設けられたゲート電極とを含むトランジスタと、
前記チャネル領域に接続されたキャパシタと、
前記ゲート電極に電気的に接続された第１の配線と、
前記ドレインに電気的に接続された第２の配線と
を具備することを特徴とする、半導体記憶装置。 - 半導体基板に設けられた複数のトレンチと、
前記トレンチに挟まれた柱状半導体基板領域に深さ方向に設けられたドレイン、チャネル領域及びソースと、該柱状半導体基板領域の該チャネル領域の一方の側面にゲート絶縁膜を介して設けられたゲート電極とを含むトランジスタと、
前記チャネル領域に接続され、前記柱状半導体基板領域の他方の側面に設けられたキャパシタと、
前記ゲート電極に電気的に接続された第１の配線と、
前記ドレインに電気的に接続された第２の配線と
を具備することを特徴とする、半導体記憶装置。 - 前記キャパシタは、ｐ型半導体により構成され、前記ソース及びドレインは、ｎ型半導体により構成されることを特徴とする、請求項１又は２に記載の半導体記憶装置。
- 前記チャネル領域及びキャパシタは、フローティングであることを特徴とする、請求項１又は２に記載の半導体記憶装置。
- 前記半導体基板内で複数のソースに共通に接続された共通ソース線をさらに具備することを特徴とする、請求項１又は２に記載の半導体記憶装置。
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