KR20210125601A - 디지트 라인들 사이에 차폐 라인들을 갖는 집적 어셈블리, 및 집적 어셈블리 형성 방법 - Google Patents

디지트 라인들 사이에 차폐 라인들을 갖는 집적 어셈블리, 및 집적 어셈블리 형성 방법 Download PDF

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산 디. 탱
스리니바스 풀루구르타
리차드 제이. 힐
윤페이 가오
니콜라스 알. 타피아스
리타오 양
하이타오 리우
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마이크론 테크놀로지, 인크
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Abstract

일부 실시예들은 제1 방향을 따라 연장되고, 개재 영역들에 의해 서로 이격되는 디지트 라인들을 갖는 집적 어셈블리를 포함한다. 개재 영역들 각각은 단면에 따른 제1 폭을 갖는다. 필라들은 디지트 라인들로부터 위로 연장되며; 필라들은 상부 및 하부 소스/드레인 영역들 사이에 수직으로 연장되는 트랜지스터 채널 영역들을 포함한다. 저장 요소들은 상부 소스/드레인 영역들과 결합된다. 워드라인들은 제1 방향과 교차하는 제2 방향을 따라 연장된다. 워드라인들은 채널 영역들에 인접한 게이트 영역들을 포함한다. 차폐 라인들은 개재 영역들 내에 있으며 제1 방향을 따라 연장된다. 차폐 라인들은 적어도 하나의 기준 전압 노드와 결합될 수 있다. 일부 실시예들은 집적 어셈블리들을 형성하는 방법들을 포함한다.

Description

디지트 라인들 사이에 차폐 라인들을 갖는 집적 어셈블리, 및 집적 어셈블리 형성 방법
관련 출원에 대한 상호 참조
이 출원은 2019년 3월 6일자로 출원된, 미국 임시 특허 출원 번호 제62/814,664호에 대한 우선권 및 혜택을 주장하며, 그 전체가 본원에 참조로서 통합된다.
기술분야
디지트 라인들 사이에 차폐 라인들을 갖는 집적 어셈블리, 및 집적 어셈블리 형성 방법.
메모리는 집적 회로부의 한 유형이며, 컴퓨터 시스템에서 데이터를 저장하는 데 사용된다. 예시적인 메모리는 DRAM(동적 랜덤 액세스 메모리)이다. DRAM 셀들은 각각 커패시터와 결합된 트랜지스터를 포함할 수 있다. DRAM 셀들은 어레이로 배열될 수 있으며; 어레이의 행을 따라 연장되는 워드라인들과, 어레이의 열을 따라 연장되는 디지트 라인들이 있다. 워드라인들은 메모리 셀들의 트랜지스터들과 결합될 수 있다. 각 메모리 셀은 워드라인들 중 하나와 디지트 라인 중 하나의 조합을 통해 고유하게 어드레싱될 수 있다.
기존 메모리 아키텍처에서 직면할 수 있는 문제는 인접한 디지트 라인들 간에 용량성 결합(즉, 기생 커패시턴스)이 발생하여, 이웃들이 활성화될 때 비활성 디지트 라인들을 따라 교란을 일으킬 수 있다는 것이다. 용량성 결합은 메모리 아키텍처들이 통합 레벨을 높이도록 확장됨에 따라 문제가 증가한다. 이러한 용량성 결합을 완화하거나 방지하는 것이 바람직할 것이다.
또한 고집적 메모리(예를 들어, DRAM)를 제조하기 위한 새로운 방법들을 개발하고, 이러한 방법들로 제조되는 새로운 아키텍처들을 개발하는 것이 바람직하다.
도 1 내지 도 1c는 예시적인 집적 어셈블리를 형성하는 예시적인 방법의 예시적인 초기 공정 단계에서 예시적인 구조물의 영역의 개략도들이다. 도 1a, 1b 및 1c는 각각, 도 1의 라인 A-A, B-B 및 C-C에 따른 개략적인 단면도들이다.
도 2 내지 2c는 도 1 내지 도 1c의 단계에 후속하는 예시적인 공정 단계에서 도 1 내지 도 1c의 예시적인 구조물의 영역의 개략도들이다. 도 2a는 도 2의 라인 A-A에 따른 개략적인 단면도이다. 도 2b 및 2c는 각각 도 2 및 2a의 라인 B-B 및 C-C에 따른 개략적인 단면도들이다.
도 3 내지 3c는 도 2 내지 2c의 단계에 후속하는 예시적인 공정단계에서 도 1 내지 1c의 예시적인 구조물의 영역의 개략도들이다. 도 3a는 도 3의 라인 A-A에 따른 개략적인 단면도이다. 도 3b 및 3c는 각각 도 3 및 3a의 라인 B-B 및 C-C에 따른 개략적인 단면도들이다.
도 4 내지 4c는 도 3 내지 도 3c의 단계에 후속하는 예시적인 공정 단계에서 도 1 내지 도 1c의 예시적인 구조물의 영역의 개략도들이다. 도 4a는 도 4의 라인 A-A에 따른 개략적인 단면도이다. 도 4b 및 4c는 각각 도 4 및 4a의 라인 B-B 및 C-C에 따른 개략적인 단면도들이다.
도 5 내지 5c는 도 4 내지 4c의 단계에 후속하는 예시적인 공정 단계에서 도 1 내지 1c의 예시적인 구조물의 영역의 개략도들이다. 도 5a는 도 5의 라인 A-A에 따른 개략적인 단면도이다. 도 5b 및 5c는 각각 도 5 및 5a의 라인 B-B 및 C-C에 따른 개략적인 단면도들이다.
도 6 내지 6c는 도 5 내지 도 5c의 단계에 후속하는 예시적인 공정 단계에서 도 1 내지 도 1c의 예시적인 구조물의 영역의 개략도들이다. 도 6a는 도 6의 라인 A-A에 따른 개략적인 단면도이다. 도 6b 및 6c는 각각 도 6 및 6a의 라인 B-B 및 C-C에 따른 개략적인 단면도들이다.
도 7 내지 7c는 도 6 내지 6c의 단계에 후속하는 예시적인 공정 단계에서 도 1 내지 1c의 예시적인 구조물의 영역의 개략도들이다. 도 7a는 도 7의 라인 A-A에 따른 개략적인 단면도이다. 도 7b 및 7c는 각각 도 7 및 7a의 라인 B-B 및 C-C에 따른 개략적인 단면도들이다.
도 8 내지 8c는 도 7 내지 도 7c의 단계에 후속하는 예시적인 공정 단계에서 도 1 내지 도 1c의 예시적인 구조물의 영역의 개략도들이다. 도 8a는 도 8의 라인 A-A에 따른 개략적인 단면도이다. 도 8b 및 8c는 각각 도 8 및 8a의 라인 B-B 및 C-C에 따른 개략적인 단면도들이다.
도 9 내지 9c는 도 8 내지 도 8c의 단계에 후속하는 예시적인 공정 단계에서 도 1 내지 도 1c의 예시적인 구조물의 영역의 개략도들이다. 도 9a는 도 9의 라인 A-A에 따른 개략적인 단면도이다. 도 9b 및 9c는 각각 도 9 및 9a의 라인 B-B 및 C-C에 따른 개략적인 단면도들이다.
도 10은 도 9a의 단계에 후속하는 예시적인 공정 단계에서 도 9a의 예시적인 구조물의 영역의 개략도이다. 도 10은 도 9a와 동일한 단면에 따른 도면이다.
도 11은 예시적인 메모리 어레이의 영역의 개략도이다.
도 12-12b는 예시적인 집적 어셈블리들의 영역들의 개략적인 평면도들이다.
도 12c 및 도 12d는 도 12b의 라인 C-C에 따른 개략적인 측단면도들이며, 한 쌍의 예시적인 집적 어셈블리들을 예시한다.
도 12e는 다른 예시적인 집적 어셈블리를 예시하는 개략적인 측단면도이다.
도 13은 도 6a의 단계에 후속하는 예시적인 공정 단계에서 도 6a의 예시적인 구조물의 영역의 개략도이며, 도 7a에 도시된 구조물에 대한 대안이다. 도 13은 도 6a 및 7a와 동일한 단면에 따른 도면이다.
도 14 내지 도 14c는 예시적인 집적 어셈블리를 형성하는 예시적인 방법의 예시적인 초기 공정 단계에서 예시적인 구조물의 영역의 개략도들이다. 도 14a, 14b 및 14c는 각각, 도 14의 라인 A-A, B-B 및 C-C에 따른 개략적인 단면도들이다.
도 15 내지 15c는 도 14 내지 도 14c의 단계에 후속하는 예시적인 공정 단계에서 도 14 내지 도 14c의 예시적인 구조물의 영역의 개략도들이다. 도 15a는 도 15의 라인 A-A에 따른 개략적인 단면도이다. 도 15b 및 15c는 각각 도 15 및 15a의 라인 B-B 및 C-C에 따른 개략적인 단면도들이다.
도 16 내지 16c는 도 15 내지 도 15c의 단계에 후속하는 예시적인 공정 단계에서 도 14 내지 도 14c의 예시적인 구조물의 영역의 개략도들이다. 도 16a는 도 16의 라인 A-A에 따른 개략적인 단면도이다. 도 16b 및 16c는 각각 도 16 및 16a의 라인 B-B 및 C-C에 따른 개략적인 단면도들이다.
도 17 내지 17c는 도 16 내지 도 16c의 단계에 후속하는 예시적인 공정 단계에서 도 14 내지 도 14c의 예시적인 구조물의 영역의 개략도들이다. 도 17a는 도 17의 라인 A-A에 따른 개략적인 단면도이다. 도 17b 및 17c는 각각 도 17 및 17a의 라인 B-B 및 C-C에 따른 개략적인 단면도들이다.
도 18 내지 18c는 도 17 내지 도 17c의 단계에 후속하는 예시적인 공정 단계에서 도 14 내지 도 14c의 예시적인 구조물의 영역의 개략도들이다. 도 18a는 도 18의 라인 A-A에 따른 개략적인 단면도이다. 도 18b 및 18c는 각각 도 18 및 18a의 라인 B-B 및 C-C에 따른 개략적인 단면도들이다.
도 19 내지 19c는 도 18내지 도 18c의 단계에 후속하는 예시적인 공정 단계에서 도 14 내지 도 14c의 예시적인 구조물의 영역의 개략도들이다. 도 19a는 도 19의 라인 A-A에 따른 개략적인 단면도이다. 도 19b 및 19c는 각각 도 19 및 19a의 라인 B-B 및 C-C에 따른 개략적인 단면도들이다.
도 20 내지 20c는 도 19 내지 도 19c의 단계에 후속하는 예시적인 공정 단계에서 도 14 내지 도 14c의 예시적인 구조물의 영역의 개략도들이다. 도 20a는 도 20의 라인 A-A에 따른 개략적인 단면도이다. 도 20b 및 20c는 각각 도 20 및 20a의 라인 B-B 및 C-C에 따른 개략적인 단면도들이다.
도 21 내지 21c는 도 20 내지 도 20c의 단계에 후속하는 예시적인 공정 단계에서 도 14 내지 도 14c의 예시적인 구조물의 영역의 개략도들이다. 도 21는 도 21의 라인 A-A에 따른 개략적인 단면도이다. 도 21b 및 21c는 각각 도 21 및 21a의 라인 B-B 및 C-C에 따른 개략적인 단면도들이다.
도 22 내지 22c는 도 21 내지 도 21c의 단계에 후속하는 예시적인 공정단계에서 도 14 내지 도 14c의 예시적인 구조물의 영역의 개략도들이다. 도 22a는 도 22의 라인 A-A에 따른 개략적인 단면도이다. 도 22b 및 22c는 각각 도 22 및 22a의 라인 B-B 및 C-C에 따른 개략적인 단면도들이다.
도 23은 도 22b의 단계에 후속하는 예시적인 공정 단계에서 도 22b의 예시적인 구조물의 영역의 개략도이다. 도 23은 도 22b와 동일한 단면에 따른 도면이다.
도 24는 적층된 티어들을 포함하는 예시적인 어셈블리의 영역의 개략적인 측단면도이다.
일부 실시예들은 디지트 라인들 사이에 차폐 라인들이 제공되는 메모리 아키텍처들(예를 들어, DRAM)를 포함한다. 차폐 라인들은 전기적으로 플로팅되지 않도록 기준 전압(예를 들어, 접지, Vcc/2, 등)과 결합될 수 있다. 차폐 라인들은 인접한 디지트 라인들 사이의 용량성 결합을 완화시킬 수 있다. 일부 실시예들은 메모리 아키텍처들을 제조하는 방법들을 포함한다. 예시적인 실시예들이 도 1 내지 24를 참조하여 설명된다.
도 1 내지 도 1c를 참조하면, 집적 어셈블리(구조물)(10)는 베이스(12)를 포함한다. 베이스(12)는 반도체 재료(18)를 포함하며; 이러한 반도체 재료는, 예를 들어, 단결정질 실리콘을 포함하거나, 본질적으로 단결정질 실리콘으로 구성되거나, 단결정질 실리콘으로 구성될 수 있다. 베이스(12)는 반도체 기판으로 지칭될 수 있다. "반도체 기판"이라는 용어는, 이에 제한되는 것은 아니나, 반도체 웨이퍼와 같은 벌크 반도체 재료(단독으로 또는 다른 재료들을 포함하는 어셈블리들로) 및 반도체 재료 층들(단독으로 또는 다른 재료들을 포함하는 어셈블리들로)을 포함하는, 반도체 재료를 포함하는 모든 구조물을 의미한다. "기판"이라는 용어는, 이에 제한되는 것은 아니나, 상기에 설명된 반도체 기판들을 포함하는, 모든 지지 구조체를 말한다. 일부 애플리케이션들에서, 베이스(12)는 집적 회로 제조와 관련된 하나 이상의 재료들을 포함하는 반도체 기판에 대응할 수 있다. 이러한 재료들은, 예를 들어, 내화성 금속 재료, 배리어 재료, 확산 재료, 절연체 재료 등 중 하나 이상을 포함할 수 있다.
지지 구조체(14)는 베이스(12) 위에 있다. 지지 구조체는 반도체 재료(18) 위에 절연 재료(16)를 포함한다. 지지 구조체(14)와 베이스(12) 사이에 갭이 제공되어 지지 구조체(14)와 베이스(12) 사이에 개재 재료, 컴포넌트 등이 있을 수 있음을 나타낸다. 일부 실시예들에서, 갭은 생략될 수 있다.
절연 재료(16)는 임의의 적절한 조성물(들)을 포함할 수 있고; 일부 실시예들에서는 실리콘 이산화물을 포함하거나, 본질적으로 실리콘 이산화물로 구성되거나, 또는 실리콘 이산화물로 구성될 수 있다.
지지 구조체(14) 위에 스택(20)이 형성된다. 스택(20)은 디지트 라인 재료(24) 위에 반도체 재료(22)를 포함한다.
디지트 라인 재료(24)는 예를 들어, 다양한 금속들(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료들(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같은, 임의의 적합한 전기 전도성 조성물(들)을 포함할 수 있다. 일부 실시예들에서, 디지트 라인 재료는 텅스텐, 티타늄, 티타늄 질화물, 텅스텐 질화물 등 중 하나 이상을 포함하는 금속 함유 재료일 수 있다.
디지트 라인 재료(24)는 절연 재료(16)에 직접 맞닿는 하단 표면(23)을 가지며, 하단 표면(23)과 대향 관계에 있는 상단 표면(25)을 갖는다.
반도체 재료(22)는 임의의 적합한 반도체 조성물(들)을 포함할 수 있고; 일부 실시에들에서는 실리콘, 게르마늄, III/V 반도체 재료(예를 들어, 갈륨 인화물), 반도체 산화물 등 중 하나 이상을 포함하거나 본질적으로 구성되거나 구성될 수 있으며; III/V족 반도체 재료라는 용어는 주기율표의 III족과 V족(III족과 V족은 오래된 명명법이며, 지금은 13족과 15족이라고 함)에서 선택된 원소들을 포함하는 반도체 재료들을 말한다. 일부 실시예들에서, 반도체 재료(22)는 규소(예를 들어, 단결정 규소, 다결정 규소 등)를 포함하거나, 본질적으로 규소로 구성되거나, 규소로 구성될 수 있다.
반도체 재료(22)의 바닥 섹션(26)은 전도성으로 도핑되고 궁극적으로 트랜지스터들의 소스/드레인 영역들로 통합된다(예시적인 트랜지스터들은 아래에서 설명됨). 바닥 섹션(26)은 트랜지스터들이 n-채널 장치들이어야 하는지 p-채널 장치들이어야 하는지 여부에 따라 n형 도핑 또는 p형 도핑될 수 있다. 도시된 실시예에서, 하단 섹션(26)은 디지트 라인 재료(24)의 상부 표면(25)에 직접 맞닿아 있으며, 이에 따라 디지트 라인 재료(24)와 전기적으로 결합된다. 하부 섹션(26)의 대략적인 상부 경계가 점선(27)으로 개략적으로 예시되어 있다.
반도체 재료(22)는 디지트 라인 재료(24)의 상단 표면(25)에 직접 맞닿는 하단 표면(19)을 가지며, 하단 표면(19)과 대향 관계 있는 상단 표면(21)을 갖는다.
보호 캡핑 재료(28)는 스택(20) 위에 형성되며, 반도체 재료(22)의 상단 표면(21)에 직접 맞닿는다. 캡핑 재료(28)는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시예들에서는 실리콘 질화물을 포함하거나, 본질적으로 실리콘 질화물로 구성되거나, 또는 실리콘 질화물로 구성될 수 있다.
도 2 내지 2c를 참조하면, 스택(20)은 제1 방향(즉, y-축이 도 2, 2b 및 2c에 도시된, y-축 방향)을 따라 측방향으로 연장되는 레일들(30)로 패턴화된다. 레일들은 트렌치들(32)에 의해 서로 이격되어 있다. 트렌치들(32)은 후속 프로세스 단계에서 형성되는 다른 트렌치들과 이들을 구별하기 위해 제1 트렌치들로 지칭될 수 있다.
레일들(30)은 z축 방향을 따라 수직으로 연장되며, z축은 도 2a 내지 2c에 도시되어 있다. 레일들 각각은 반도체 재료(22)의 상단 표면(21)에 대응하는 상단 표면을 가지며, 디지트 라인 재료(24)의 하단 표면(23)에 대응하는 하단 표면을 갖는다. 레일들 각각은 상단 표면들(21)로부터 하단 표면들(23)로 연장되는 측벽 표면들(33)을 갖는다. 개별 레일들은 보호 캡핑 재료(28)의 캡들으로 캡핑된다.
레일들(30) 내의 패터닝된 디지트 라인 재료(24)는 디지트 라인들(34)로서 구성되며; 이러한 디지트 라인들은 제1 방향(즉, y축 방향)을 따라 측방향으로 연장된다.
레일들(30)은 임의의 적절한 고정으로 형성될 수 있다. 예를 들어, 일부 실시예들에서, 레일들(30) 및 트렌치들(32)의 위치들을 정의하기 위해 패터닝된 마스크(예를 들어, 포토리소그래피적으로 패터닝된 포토레지스트 마스크)가 제공될 수 있고; 패턴을 패터닝된 마스크로부터 마스크 아래의 재료들로 전달하여 레일들(30) 및 트렌치들(32)을 형성하기 위해 하나 이상의 에칭들이 이용될 수 있으며; 그런 다음 마스크가 도 2 내지 2c의 구조물을 남기도록 제거될 수 있다.
디지트 라인들(34) 각각은 도 2a의 단면을 따라 폭(W)을 갖는다. 이러한 폭을 제1 폭이라고 할 수 있다. 도 2a의 단면은 y축의 제1 방향과 직교하며, x축을 따라 연장된다. x축과 y축의 직교 관계를 도 2에 도시된다.
디지트 라인들(34) 각각은 절연 재료(16)의 상부로부터 상부 표면(25)까지의 높이(H)를 갖는다. 일부 실시예들에서, 이러한 높이를 제1 높이라고 할 수 있다.
트렌치들(32)은 디지트 라인들(34) 사이에 개재 영역들(36)을 포함하는 것으로 간주될 수 있다. 도시된 실시예에서, 이러한 개재 영역들은 또한 도 2a의 단면을 따라 제1 폭(W)을 갖는다. 도시된 실시예에서, 트렌치들 각각은 디지트 라인들(34)의 하단 표면들(23)로부터 레일들(30)의 상단 표면들(21)까지, 그리고 심지어 캡핑 재료(28)의 상단 표면들까지 균일한 폭(W)을 갖는다. 다른 실시예들에서, 개재 영역들(36)의 폭들은 디지트 라인들의 폭들과 상이할 수 있지만, 트렌치들은 여전히 디지트 라인들의 하단 표면들로부터 레일들의 상단 표면들까지 균일한 폭을 가질 수 있다.
도 2 및 2a는 패터닝된 레일들(30)의 일 측면을 따르는 에지 영역(38)을 도시한다. 일부 실시예들에서, 레일들(30)은 메모리 어레이의 컴포넌트들로 패터닝되며, 따라서 메모리 어레이 영역(40) 내에 있다. 이러한 실시예들에서, 에지 영역(38)은 메모리 어레이 영역(40)의 주변 에지를 따르는 공정을 예시하는 데 이용될 수 있다.
도 3 내지 3c를 참조하면, 절연 재료(42)는 레일들(30)의 상부 표면들(21) 및 측벽 표면들(33) 위를 덮도록 형성된다. 절연 재료(42)는 트렌치들(32)을 좁힌다.
절연 재료(42)는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시예들에서는 실리콘 이산화물(예를 들어, 테트라에틸오르소실리케이트(TEOS)를 사용하여 증착된 실리콘 이산화물); 다공성 실리콘 산화물, 탄소 도핑된 실리콘 이산화물 등을 포함할 수 있다. 절연 재료(42)는 예를 들어 원자층 증착, 화학 기상 증착 등을 포함하는 임의의 적절한 공정으로 형성될 수 있다.
좁아진 트렌치들(32)은 반도체 재료(22)의 상단 표면들(21)로부터 트렌치들(32)의 하단 표면들(31)까지 균일한 폭(W1)을 갖는다. 일부 실시예들에서, 폭(W1)은 이를 디지트 라인들(34) 및 개재 영역들(36)의 제1 폭(W)과 구별하기 위해 제2 폭으로 지칭될 수 있다. 일부 실시예들에서, 제2 폭(W1)은 제1 폭(W)의 약 1/2 이하, 제1 폭(W)의 약 1/3 이하 등일 수 있다.
도 4 내지 4c를 참조하면, 전도성 차폐 재료(44)이 좁은 트렌치들(32) 내에 형성된다. 전도성 차폐 재료(44)는, 예를 들어, 다양한 금속들(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물들(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘(예를 들어, 다결정 실리콘), 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같은, 임의의 적합한 전기 전도성 조성물(들)을 포함할 수 있다. 일부 실시예들에서, 전도성 차폐 재료(44)는 이를 디지트 라인 재료로서 이용되는 제1 전도성 재료(24)와 구별하기 위해 제2 전도성 재료로 지칭될 수 있다. 차폐 재료(44)는 일부 실시예들에서 디지트 라인 재료(24)와 동일한 조성물을 포함할 수 있거나, 디지트 라인 재료(24)와 상이한 조성물을 포함할 수 있다. 일부 실시예들에서, 차폐 재료(44)는 하나 이상의 금속들 및/또는 금속 함유 재료들; 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐, 탄탈륨, 루테늄 등 중에서 하나 이상을 포함할 수 있다.
예시된 실시예에서, 전도성 차폐 재료(44)는 좁은 트렌치들(32)을 채운다. 일부 실시예들에서, 차폐 재료(44)는 좁아진 트렌치들(32)을 실질적으로 채우는 것으로 간주될 수 있으며; "실질적으로 채우는"이라는 용어는 차폐 재료(44)가 레일들(30) 내의 반도체 재료(22)의 최소 상단 표면들(21)의 레벨까지 트렌치들을 채우는 것을 의미한다.
도 5 내지 5c를 참조하면, 에지 영역(38)을 따라 차폐 재료(44)를 관통하여 리세스된 영역(46)을 형성하는 데 선택적 촙 컷(chop-cut)이 사용된다. 리세스된 영역(46)에 인접한 차폐 재료(48)는 수평으로 연장되는 릿지 영역(48)을 포함하는 것으로 간주될 수 있다.
도 6 내지 6c를 참조하면, 추가 절연 재료(42)는 차폐 재료(44) 위에 그리고 리세스 영역(46) 내에 형성된다. 추가 절연 재료(42)는 임의의 적합한 조성물(들)을 포함할 수 있으며; 일부 실시예들에서는 실리콘 이산화물을 포함할 수 있다. 실리콘 이산화물은 SOD(spin-on-dielectric) 공정으로 형성될 수 있다. 도시된 실시예에서, 평탄화된 상부 표면(51)은 재료들(44, 42)을 건너서 연장된다. 이러한 평탄화된 상부 표면은, 예를 들어 화학적 기계적 공정(chemical-mechanical processing; CMP)와 같은, 적절한 공정으로 형성될 수 있다.
도 7 내지 7c를 참조하면, 제2 트렌치들(52)은 제2 방향(즉, x축 방향)을 따라 연장되도록 형성된다. 제2 트렌치들(52)의 제2 방향은 제1 방향(즉, y축 방향)과 교차하고; 따라서 제1 트렌치들(32)(도 2 내지 2c에 도시됨)의 방향과 교차한다. 도시된 실시예에서, 제2 트렌치들(52)의 제2 방향은 제1 트렌치들(32)의 제1 방향과 실질적으로 직교한다.
제2 트렌치들(52)은 레일들(30)의 상부 영역들(54)을 패턴화하고, 레일들의 하부 영역들(56)을 패턴화하지 않으며(도 7b에 도시됨); 디지트 라인들(34)은 레일들의 패턴화되지 않은 하부 영역들(56) 내에 유지된다. 제2 트렌치들(52)은 또한 전도성 차폐 재료(44) 내로 연장된다(도 7c에 도시됨).
패터닝된 상부 영역들(54)은 반도체 재료(22)의 수직으로 연장된 필라들(pillars)(58)을 포함하며, 이러한 필라들은 디지트 라인들(34) 위에 있다.
필라들(58)은 제1 트렌치들(30)로 패터닝된 측벽 표면들(33)을 갖는다(이러한 측벽 표면들(33)은 도 2 내지 2c를 참조하여 위에서 설명됨). 측벽 표면(33)은 도 7의 평면도에서 점선으로 개략적으로 표시되어 있다.
도 8 내지 8c를 참조하면, 워드라인들(60)이 제2 트렌치들(52) 내에 형성된다. 워드라인들은 전도성 워드라인 재료(62)를 포함한다. 전도성 워드라인 재료(62)는, 예를 들어, 다양한 금속들(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물들(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료들(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같은, 임의의 적합한 전기 전도성 조성물(들)을 포함할 수 있다. 일부 실시예들에서, 도전성 워드라인 재료(62)는 이를 차폐 라인들의 제2 도전성 재료(44) 및 디지트 라인들의 제1 도전성 재료(24)와 구별될 수 있도록 하는 제3 도전성 재료로 간주될 수 있다. 제1, 제2 및 제3 전도성 재료들은 서로 동일한 조성물일 수 있으며; 일부 실시예들에서는 동일한 금속 함유 조성물(예를 들어, 텅스텐, 티타늄, 탄탈륨, 루테늄, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 질화물 등 중에서 하나 이상을 포함하는 조성물)을 포함할 것이다. 대안으로, 제1, 제2 및 제3 전도성 재료들 중 적어도 하나는 제1, 제2 및 제3 전도성 재료들 중 적어도 하나에 대해 상이한 조성물일 수 있다.
도시된 실시예에서, 절연 재료(64)가 제2 트렌치들(52) 내에 제공되며, 워드라인들(60)은 이러한 절연 재료 내에 임베디드된다. 절연 재료(64)는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시예들에서는 실리콘 이산화물 및 실리콘 질화물 중 하나 또는 둘 모두를 포함할 수 있다.
워드라인들(60)과 반도체 재료(22) 사이의 절연 재료(64)의 영역들은 게이트 유전 재료(또는 게이트 절연 재료)(63)에 대응한다. 게이트 절연 재료는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시예들에서는 실리콘 이산화물을 포함하거나, 본질적으로 실리콘 이산화물로 구성되거나, 또는 실리콘 이산화물로 구성될 수 있다.
워드라인들(60)은 독자가 어셈블리(10) 내의 다른 구조들에 대한 워드라인들의 방향을 이해하는 데 도움을 주기 위해 도 8의 평면도에 개략적으로 예시되어 있다.
예시된 실시예에서, 워드라인들(60)은 워드라인들(WL1, WL2 및 WL3)에 대응하는 것으로 도시되어 있다. 이러한 워드라인들은 메모리 어레이의 행들을 따라 연장될 수 있는 워드라인들의 예들이다. 또한, 디지트 라인들(34)은 디지트 라인들(DL1, DL2, DL3 및 DL4)에 대응하도록 표시된다. 이러한 디지트 라인들은 메모리 어레이의 열들을 따라 연장될 수 있는 디지트 라인들의 예들이다.
도 9 내지 9c를 참조하면, 전도성 차폐 라인들이 y축의 제1 방향을 따라 연장되는 전도성 차폐 라인들(66)을 형성하도록 차폐 재료(44)가 리세스된다(즉, 높이가 감소된다). 도시된 실시예에서, 전도성 차폐 라인들은 디지트 라인들(예를 들어, DL1)의 상부 세그먼트(영역들)(68) 및 반도체 재료(22)의 하부 세그먼트들(영역들)(70)과 수직으로 오버랩된다. 일부 실시예들에서, 하부 세그먼트(70)는 레일들(30)의 패턴화되지 않은 부분들(56)(도 7b에 도시됨)에 따른 세그먼트들에 대응할 수 있다. 일부 실시예들에서, 하부 영역들(70)은 반도체 재료(22)의 도핑된 하부 세그먼트(26) 전체를 포함할 수 있다. 일부 실시예들에서, 디지트 라인들(예를 들어, DL4)은 절연 재료(16)의 상부 표면 위의 제1 높이(H)까지 연장되는 것으로 간주될 수 있으며, 차폐 라인들(66)은 절연 재료(16)의 상부 표면(67) 위의 제2 높이(H1)에 있는 상단 표면(67)을 포함하는 것으로 간주될 수 있다. 제2 높이(H1)는 제1 높이(H) 이상일 수 있다. 도핑 영역들(26)은 제3 높이(H2)까지 연장되는 것으로 간주될 수 있으며, 제2 높이(H1)는 또한 제3 높이(H2) 이상일 수 있다. 추가로, 워드라인들(예를 들어, WL3) 각각은 제4 높이(H3)(도 9c에 도시됨)에서 하단 표면을 갖는 것으로 간주될 수 있으며, 제2 높이(H1)(도 9a)는 제4 높이(H3) 미만일 수 있다.
특히, 에지 영역(38) 내의 차폐 라인(66)은 개재 영역들(36) 내의 차폐 라인들(66)과 상이한 구성을 갖는다. 구체적으로, 개재 영역들(36) 내의 차폐 라인들(66)은 수직으로 연장되는 플레이트들로 구성되는 반면, 에지 영역(38) 내의 차폐 라인(66)은 앵글 플레이트로 구성된다. 구체적으로, 에지 영역(38) 내의 차폐 라인(66)은 수직 연장 영역(72), 수평 연장 영역(74), 및 수직 연장 영역을 수평 연장 영역과 연결하는 엘보우 영역(73)을 갖는다. 일부 실시예들에서, 디지트 라인(DL1)은 메모리 어레이의 에지에 따른 에지 디지트 라인이고, 에지 컬럼(edge column)(76)을 정의하는 것으로 간주될 수 있다. 에지 컬럼(76)은 일측에 개재 영역(36)을 갖고, 상기 일 측과 대향 관계인 다른 측에 에지 영역(38)을 갖는다. 앵글 플레이트 구성을 갖는 차폐 라인(66)은 에지 컬럼(76)을 따라 연장된다.
개재 영역(36) 내의 차폐 라인들(66)은 도 3a를 참조하여 상기에 설명된 폭(W1)에 대응하는 수평 폭들을 갖는다.
절연 재료(42)가 리세스된 차폐 라인들(66) 위에 형성된다.
구조물(10)은 절연 재료들(42, 64)을 건너, 그리고 반도체 재료(22)를 건너 연장되는 평탄화된 상부 표면(65)을 형성하기 위해 평탄화(예를 들어, CMP)를 거친다.
반도체 재료 필라들(58)의 상부 섹션(78)이 도핑된다. 상부 섹션들(78)은 하부 섹션(26)에서 이용되는 것과 동일한 유형의 도펀트로 도핑될 수 있다. 도핑된 섹션들(78)의 대략적인 하부 경계들은 점선(79)으로 개략적으로 예시되어 있다. 도핑된 상부 섹션들(78)은 트랜지스터들(86)의 상부 소스/드레인 영역들(80)을 형성하고, 도핑된 하부 섹션들(26)은 트랜지스터들의 하부 소스/드레인 영역들(82)을 형성한다. 트랜지스터 채널 영역들(84)은 반도체 필라들(58) 내에 있으며, 하부 소스/드레인 영역들(82)과 상부 소스/드레인 영역들(80) 사이에서 수직으로 연장된다. 채널 영역들은 원하는 임계 전압을 달성하기 위해, 본질적으로 도핑되거나 약하게 도핑될 수 있다. 워드라인들(예를 들어, WL3)은 채널 영역들(84)에 인접하며, 게이트 유전 재료(63)에 의해 채널 영역들로부터 이격된다. 워드라인들은 트랜지스터들(86)의 게이트들을 포함하며, 채널 영역들(84)을 통해 개별 트랜지스터들의 소스/드레인 영역들(80, 82)을 서로 게이트로 연결하는데 이용될 수 있다. 도 9b는 워드라인들(60)에 따른 게이트(88)를 도시하며, 이러한 게이트들은 채널 영역들(84)에 인접한 워드라인들의 영역들에 대응한다. 일부 실시예들에서, 게이트들(88)은 워드라인들(60)의 게이트 영역들에 대응하는 것으로 간주될 수 있다.
도 1 내지 9의 실시예에서, 반도체 재료(22)의 하부 섹션들(26)은 워드라인들(60)을 형성하기 전에 도핑되며(구체적으로는, 도 1의 공정 단계에서 도핑되는 것으로 도시됨), 반도체 재료(22)의 상부 섹션들(78)은 워드라인들(60)을 형성한 후에 도핑된다(구체적으로는, 도 9의 공정 단계에서 도핑됨). 다른 실시예들에서, 상부 및 하부 섹션들(26, 78)은 다른 공정 단계들에서 도핑될 수 있다. 예를 들어, 상부 및 하부 섹션들(26, 78) 둘 다 도 1의 공정 단계에서 도핑될 수 있다.
차폐 라인들(66)은 인접한 디지트 라인들 사이의 원하지 않는 기생 커패시턴스(예를 들어, 디지트 라인들(DL1 및 DL2) 사이의 기생 커패시턴스)를 완화하고 심지어 방지하는 데 이용될 수 있다. 차폐 라인들(66)은 기준 구조체(90)(즉, 기준 전압원, 기준 전압 노드 등)와 결합되는 것으로 도시되어 있으며, 이는 차례로 기준 구조체에 기준 전압을 제공하도록 구성된 회로부(92)와 결합되며; 일부 실시예들에서는 기준 구조체(90)를 기준 전압으로 유지하도록 구성된다. 따라서, 기준 전압은 차폐 라인들(66)에 제공된다. 기준 전압 임의의 적절한 기준 전압일 수 있으며; 일부 실시예들에서는 접지, Vcc/2 등일 수 있다. 차폐 라인들이 전기적으로 플로팅되도록 하기 보다는 차폐 라인들을 기준 전압으로 유지하는 것이 유리할 수 있으며, 그렇게 하면 차폐 라인들이 인접한 디지트 라인들 사이의 원하지 않는 기생 커패시턴스를 더 잘 완화시킬 수 있다. 기준 구조체(90)는 전도성 플레이트(예를 들어, 금속 함유 플레이트), 또는 임의의 기타 적절한 전도성 구조체일 수 있다. 일부 실시예들에서, 기준 구조체(90)는 생략될 수 있으며, 차폐 라인들(66)은 차폐 라인들을 따라 원하는 기준 전압을 유도하도록 구성된 회로부에 간단히 결합될 수 있다.
개재 영역들(36)은 디지트 라인들(34)의 하단 표면들(23)에서 상부 소스/드레인 영역들(80)의 상단 표면들(81)까지의 제1 폭(W)을 포함한다.
도 10을 참조하면, 저장 요소들(94)은 상부 소스/드레인 영역들(80)과 전도성 결합되도록 형성된다. 저장 요소들은 적어도 두 개의 검출 가능한 상태들을 갖는 임의의 적절한 장치들일 수 있으며; 일부 실시예들에서는, 예를 들어, 커패시터들, 저항성 메모리 장치들, 전도성 브리징 장치들, 상변화 메모리(PCM) 장치들, 프로그램 가능 금속화 셀들(PMC들) 등일 수 있다. 도시된 실시예에서, 저장 요소들(94)은 커패시터들이다. 각 커패시터는 기준 전압(96)과 결합된 노드를 갖는다. 이러한 기준 전압은 임의의 적절한 기준 전압일 수 있으며, 차폐 라인들(66)에서 이용되는 기준 전압과 동일할 수 있거나, 이러한 기준 전압과 다를 수 있다. 일부 실시예들에서, 기준 전압(96)은 접지 또는 Vcc/2일 수 있다.
저장 요소들(94) 및 트랜지스터들(86)은 메모리 어레이(98)의 메모리 셀들(100)에 통합될 수 있다. 일부 실시예들에서, 트랜지스터들(86)은 메모리 셀들의 액세스 트랜지스터들로 지칭될 수 있다. 도 11은 메모리 어레이(98)의 일부를 개략적으로 예시하며, 워드라인들(WL1, WL2, WL3)과 함께 디지트 라인들(DL1, DL2, DL3)을 포함하는 메모리 어레이를 도시한다. 메모리 어레이 내의 메모리 셀들(100) 각각은 워드라인들 중 하나와 디지트 라인들 중 하나의 조합을 통해 고유하게 어드레싱된다. 메모리 어레이는 임의의 적절한 개수의 메모리 셀들(100)을 포함할 수 있으며; 일부 실시예들에서는, 수백, 수백만, 수천만 등의 메모리 셀들을 포함할 수 있다.
도 10의 기준 구조체(90)는 메모리 어레이(98)에 대한 임의의 적절한 위치에 배치될 수 있다. 도 12 내지 12e는 메모리 어레이(98) 및 기준 구조체(90)의 예시적인 배열을 도시한다. 도 12 내지 12e 각각은 정사각형 또는 기타 적절한 다각형으로 개략적으로 예시된 메모리 어레이(98)(메모리 어레이로 표시됨)를 도시한다. 도 12 내지 12b는 메모리 어레이를 가로지르는 점선들을 갖는 전도성 차폐 라인들(66)을 개략적으로 예시한다.
도 12 내지 12b의 메모리 어레이(98)는 주변 경계(102)를 가지며, 주변 경계에 따른 주변 에지들(101, 103, 105 및 107)을 갖는 것으로 간주될 수 있다. 일부 실시예들에서, 에지들(101 및 103)은 메모리 어레이의 제1 및 제2 주변 에지들로 지칭될 수 있으며, 서로에 대해 대향 관계에 있는 것으로 간주될 수 있다. 차폐 라인들(66) 각각은 제1 주변 에지(101)에 따른 제1 단부(109)를 가지며, 제2 주변 에지(103)에 따른 제2 단부(111)를 갖는다. 제1 및 제2 단부들(109, 111)은 서로 대향 관계에 있는 것으로 간주될 수 있다.
도 12는 차폐 라인들(66)의 제1 단부들(109)이 상호접속부들(104)을 통해 기준 구조체(90)(도 12에서 기준으로 표기됨)와 전기적으로 결합되는 실시예를 도시한다.
도 12a는 제1 기준 구조체(90a)(기준 1)가 메모리 어레이(98)의 제1 주변 에지(101)에 인접하게 제공되고, 제2 기준 구조체(90b)(기준 2)가 메모리 어레이의 제2 주변 에지(103)에 인접하여 제공되는 실시예를 도시한다. 예시된 실시예에서, 제1 기준 구조체(90a)는 제1 주변 에지(101)로부터 측방향으로 오프셋되고, 제2 기준 구조체(90b)는 제2 주변 에지(103)로부터 측방향으로 오프셋된다. 기준 구조체들(90a 및 90b)은 둘 다 구조체들(90a 및 90b)(즉, 기준 전압 노드들(90a 및 90b), 기준 전압원들(90a 및 90b) 등)에 원하는 기준 전압들을 제공하도록 구성된 공통 회로부(92)에 결합된다. 차폐 라인들(66)은 제1 세트(66a)와 제2 세트(66b) 사이에서 분할된다. 제1 세트는 제1 상호접속부들(104a)을 통해 제1 기준 구조체(90a)와 결합된 제1 단부들(109)을 갖고, 제2 세트는 제2 상호접속부들(104b)을 통해 제2 기준 구조체(90b)와 결합된 제2 단부들(111)을 갖는다.
도 12a의 실시예에서 두 개의 기준 구조체들(90a, 90b)의 사용은 기준 구조체들과 차폐 라인들(66) 사이의 연결들이 도 12의 단일 기준 구조체로 달성될 수 있는 것보다 더 잘 퍼지도록 할 수 있다. 이는 차폐 라인들과 기준 구조체들 사이의 연결부들의 형성을 단순화할 수 있으며, 인접 상호접속부들 사이를 원하는 간격으로 이격시켜 인접 상호접속부들 사이의 기생 커패시턴스를 방지하도록 할 수 있다.
도 12b는 기준 구조체(90)(기준)가 메모리 어레이(98) 주변을 둘러싸는 실시예를 도시한다. 이는 차폐 라인들에 대한 연결부들이 메모리 어레이 주위에 균일하게 확산되도록 할 수 있으며, 이웃하는 상호접속부들(104) 사이의 기생 커패시턴스를 더 완화시킬 수 있다.
기준 구조체들은 메모리 어레이와 동일한 평면을 따르도록 제공되거나, 메모리 어레이에 대해 수직으로 오프셋될 수 있다. 예를 들어, 도 12c 및 도 12d는 기준 구조체(90)가 메모리 어레이(98)와 동일한 수평면을 따르거나(도 12c), 메모리(98)에 대해 수직으로 오프셋된(도 12d), 예시적인 실시예들을 예시하는 도 12b의 라인 C-C에 따른 단면도를 도시한다.
도 12e는 기준 구조(90)가 메모리 어레이(98)로부터 수직으로 오프셋되는 또 다른 실시예를 도시하고 있지만; 도 12e의 실시예에서, 기준 구조체는 메모리 어레이에 대해 측방향으로 오프셋되지 않고, 대신 메모리 어레이 바로 아래에 있다.
도 1 내지 10의 실시예는 워드라인들(60)을 형성한 후 전도성 차폐 재료(44)의 높이를 감소시킨다. 구체적으로, 워드라인들(64)은 도 8의 공정 단계에서 형성되며, 전도성 차폐 라인들(66)을 형성하기 위해 차폐 재료의 높이는 도 9의 공정 단계에서 감소된다. 다른 실시예들에서, 전도성 차폐 재료의 높이는 워드라인들을 형성하기 전에 감소될 수 있다. 예를 들어, 도 13은 도 7a의 공정 단계에 대한 대안적인 공정 단계에서의 구조물(10)을 도시하며, 전도성 차폐 라인들(66)을 형성하기 위해 높이가 감소된 차폐 라인 재료(44)를 도시한다. 도 13의 구조물은 이후 도 10을 참조하여 설명된 메모리 어레이(98)를 형성하기 위해 도 8 내지 10의 방법론과 유사한 방법으로 처리될 수 있다.
도 1 내지 도 10의 공정은 차폐 라인들(66)의 단부들로부터 연장되는 상호접속부들을 이용하여 차폐 라인들을 하나 이상의 기준 구조체들과 결합시킨다. 다른 실시예들에서, 기준 구조체는 차폐 라인들 아래에 그리고 차폐 라인들의 하단 표면들에 직접 제공될 수 있다. 도 14 내지 도 23은 기준 구조체에 직접적으로 맞닿아 있는 하단 표면들을 가지도록 차폐 라인들이 형성되는 예시적인 실시예를 예시한다.
도 14 내지 14c를 참조하면, 집적 어셈블리(구조물)(10a)는 베이스(12) 위에 지지 구조체(14a)를 포함한다. 지지 구조체는 절연 재료(16)와 반도체 재료(18)를 포함하며, 재료들(16, 18) 사이에 기준 구조체(90)를 더 포함한다. 기준 구조체(90)는 전도성 재료(120)를 포함한다. 전도성 재료(120)는, 예를 들어, 다양한 금속들(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물들(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료들(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같은, 임의의 적합한 전기 전도성 조성물(들)을 포함할 수 있다. 일부 실시예들에서, 기준 구조체(90)는 금속 함유 재료; 예를 들어, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 루테늄, 텅스텐 등 중에서 하나 이상을 포함한다. 도시된 실시예에서, 기준 구조체는 수평으로 연장되는 확장 구역으로 구성된 것으로 간주될 수 있다.
스택(20)은 지지 구조물(14a) 위에 형성된다. 스택(20)은 디지트 라인 재료(24) 위에 반도체 재료(22)를 포함한다. 반도체 재료(22)의 하부 섹션(26)은 전도성으로 도핑된다. 보호 캡핑 재료(28)는 스택(20) 위에 있다.
기준 구조체(90)는 기준 구조체를 원하는 전압(예를 들어, 접지, Vcc/2 등)으로 유지하도록 구성된 회로부(92)와 결합되는 것으로 도시되어 있다. 회로부(92)에 대한 기준 구조체(90)의 이러한 결합이 도 14 내지 14c의 공정 단계에서 도시되어 있지만, 다른 실시예들에서는 추후 공정 단계에서 결합이 제공될 수 있다.
도 15 내지 15c를 참조하면, 스택(20)은 제1 방향(y축 방향)을 따라 측방향으로 연장되는 레일들(30)로 패턴화된다. 레일들은 제1 트렌치들(32)에 의해 서로 이격되어 있다. 레일들(30)은 z축 방향을 따라 수직으로 연장된다. 레일들 각각은 반도체 재료(22)의 상단 표면(21)에 대응하는 상단 표면을 가지며, 측벽 표면들(33)을 갖는다.
레일들(30)의 패터닝은 절연 재료(16)를 관통하여 트렌치들(32)의 바닥들을 따라 기준 구조체(90)의 상부 표면(121)을 노출시킨다.
레일들(30) 내의 패터닝된 디지트 라인 재료(24)는 디지트 라인들(34)로서 구성되며; 이는 디지트 라인들(DL1-DL4)로 표기된다.
레일들(30)은 예를 들어, 도 2 내지 2c를 참조하여 위에서 설명된 공정과 유사한 공정을 포함하는 임의의 적절한 공정으로 형성될 수 있다.
디지트 라인들(34)은 도 15a의 단면을 따라 제1 폭(W)을 가지며, 제1 높이(H)까지 연장된다.
트렌치들(32)은 디지트 라인들(34) 사이의 개재 영역들(36)을 포함하며, 이러한 개재 영역들도 제1 폭(W)을 갖는다. 도시된 실시예에서, 트렌치들 각각은 기준 구조체(90)의 상단 표면(121)에서 캡핑 재료(28)의 상단 표면까지 균일한 폭(W)을 갖는다.
에지 영역(38)은 패터닝된 레일들(30)의 일 측면을 따라 도시된다. 도 15 내지 15c의 실시예의 에지 영역은 도 2 내지 2c의 실시예에 대해 상기에 설명된 에지 영역과 유사하다.
도 16 내지 16c를 참조하면, 절연 재료(42)는 레일들(30) 위에 형성되며, 절연 쉘들(122)로 패터닝된다. 절연 쉘들은 레일들의 상단 표면(21) 및 레일들의 측벽 표면들(33)을 덮는다. 절연 쉘들(122)은 트렌치들(32)을 좁히며, 기준 구조체(90)의 상부 표면(121)은 좁아진 트렌치들의 바닥들을 따라 노출된다.
좁아진 트렌치들(32)은 기준 구조체(90)의 상부 표면(121)에서 반도체 재료(22)의 상단 표면(21)까지 균일한 제2 폭(W1)을 갖는다. 일부 실시예들에서, 제2 폭(W1)은 제1 폭(W)의 약 1/2 이하, 제1 폭(W)의 약 1/3 이하 등일 수 있다.
도 17 내지 17c를 참조하면, 전도성 차폐 재료(44)는 좁아진 트렌치들(32) 내에 그리고 좁아진 트렌치들의 바닥들에서 기준 구조체(90)의 노출된 상부 표면(121)에 직접 맞닿아 형성된다.
예시된 실시예에서, 전도성 차폐 재료는 좁아진 트렌치들(32)을 채운다. 일부 실시예들에서, 차폐 재료(44)는 좁아진 트렌치들(32)을 실질적으로 채우는 것으로 간주될 수 있으며; "실질적으로 채우는"이라는 용어는 차폐 재료(44)가 레일들(30) 내의 반도체 재료(22)의 최소 상단 표면들(21)의 레벨까지 트렌치들을 채우는 것을 의미한다.
도 18 내지 18c를 참조하면, 전도성 차폐 라인들이 y축의 제1 방향을 따라 연장되는 전도성 차폐 라인들(66)을 형성하도록 차폐 재료(44)가 리세스된다(즉, 높이가 감소된다). 도시된 실시예에서, 전도성 차폐 라인들은 디지트 라인들(예를 들어, DL1)의 전체 높이 와 수직으로 오버랩되고, 반도체 재료(22)의 하부 세그먼트들(70)과 수직으로 오버랩된다. 일부 실시예들에서, 디지트 라인들(예를 들어, DL4)은 기준 구조체(90) 위의 제1 높이(H)까지 연장되는 것으로 간주될 수 있으며, 차폐 라인들(66)은 기준 구조체 위의 제2 높이(H1)에 있는 상단 표면들(67)을 포함하는 것으로 간주될 수 있다. 제2 높이(H1)는 제1 높이(H) 이상일 수 있다. 도핑 영역들(26)은 제3 높이(H2)까지 연장되는 것으로 간주될 수 있으며, 제2 높이(H1)는 또한 제3 높이(H2) 이상일 수 있다.
개재 영역들(36) 내의 차폐 라인들(66)은 도 16a를 참조하여 상기에 설명된 폭(W1)에 대응하는 수평 폭들을 갖는다.
도 19 내지 19c를 참조하면, 추가 절연 재료(50)는 전도성 차폐 라인들(66) 위에 형성된다. 추가 절연 재료(50)는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시예들에서는 실리콘 이산화물을 포함할 수 있다. 실리콘 이산화물은 SOD(spin-on-dielectric) 공정으로 형성될 수 있다. 추가 절연 재료(50)는 절연 재료(42)와 동일한 조성물을 포함할 수 있거나, 절연 재료(42)와 다른 조성물일 수 있다.
도 20 내지 20c를 참조하면, 제2 트렌치들(52)은 제2 방향(즉, x축 방향)을 따라 연장되도록 형성된다. 제2 트렌치들(52)은 레일들(30)의 상부 영역들(54)을 패턴화하고, 레일들의 하부 영역들(56)을 패턴화하지 않으며(도 20b에 도시됨); 디지트 라인들(즉, DL2)은 레일들의 패턴화되지 않은 하부 영역들(56) 내에 남아 있다.
패터닝된 상부 영역들(54)은 반도체 재료(22)의 수직으로 연장된 필라들(pillars)(58)을 포함하며, 이러한 필라들은 디지트 라인들(34) 위에 있다.
도 21 내지 21c를 참조하면, 워드라인들(60)이 제2 트렌치들(52) 내에 형성된다. 워드라인들은 전도성 워드라인 재료(62)를 포함한다.
절연 재료(64)가 또한 제2 트렌치들(52) 내에 제공되며, 워드라인들(60)은 이러한 절연 재료 내에 임베디드된다. 절연 재료(64)는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시예들에서는 실리콘 이산화물 및 실리콘 질화물 중 하나 또는 둘 모두를 포함할 수 있다.
게이트 유전 재료(또는 게이트 절연 재료)(63)는 워드라인들과 반도체 필라들(58) 사이에 제공된다.
워드라인들(60)은 워드라인들(WL1, WL2 및 WL3)에 대응하는 것으로 도시되어 있다.
구조물(10)은 절연 재료들(42, 50 및 64)을 건너, 그리고 반도체 재료(22)를 건너 연장되는 평탄화된 상부 표면(65)을 형성하기 위해 평탄화(예를 들어, CMP)를 거친다.
도 22 내지 22c를 참조하면, 반도체 재료 필라들(58)의 상부 섹션들(78)이 도핑된다. 상부 섹션들(78)은 하부 섹션(26)에서 이용되는 것과 동일한 유형의 도펀트로 도핑될 수 있다. 도핑된 상부 섹션들(78)은 트랜지스터들(86)의 상부 소스/드레인 영역들(80)을 형성하고, 도핑된 하부 섹션들(26)은 트랜지스터들의 하부 소스/드레인 영역들(82)을 형성한다. 트랜지스터 채널 영역들(84)은 반도체 필라들(58) 내에 있으며, 하부 소스/드레인 영역들(82)과 상부 소스/드레인 영역들(80) 사이에서 수직으로 연장된다. 워드라인들(예를 들어, WL3)은 채널 영역들에 인접하며, 게이트 유전 재료(63)에 의해 채널 영역들로부터 이격된다. 워드라인들은 트랜지스터들(86)의 게이트들을 포함하며, 채널 영역들(84)을 통해 개별 트랜지스터들의 소스/드레인 영역들(80, 82)을 서로 게이트로 연결하는데 이용될 수 있다. 도 22b는 워드라인들(60)에 따른 게이트들(88)을 도시하며, 이러한 게이트들은 채널 영역들(84)에 인접한 워드라인들의 영역들에 대응한다. 일부 실시예들에서, 게이트들(88)은 워드라인들(60)의 게이트 영역들에 대응하는 것으로 간주될 수 있다.
차폐 라인들(66)은, 도 9를 참조하여 상기에 설명된 방식과 유사한 방식으로, 인접한 디지트 라인들 사이의 원하지 않는 기생 커패시턴스(예를 들어, 디지트 라인들(DL1 및 DL2) 사이의 기생 커패시턴스)를 완화하고 심지어 방지하는 데 이용될 수 있다.
도 14 내지 22의 실시예에서, 반도체 재료(22)의 하부 섹션들(26)은 워드라인들(60)을 형성하기 전에 도핑되며(구체적으로는, 도 14의 공정 단계에서 도핑되는 것으로 도시됨), 반도체 재료(22)의 상부 섹션들(78)은 워드라인들(60)을 형성한 후에 도핑된다(구체적으로는, 도 22의 공정 단계에서 도핑됨). 다른 실시예들에서, 상부 및 하부 섹션들(26, 78)은 다른 공정 단계들에서 도핑될 수 있다. 예를 들어, 상부 및 하부 섹션들(26, 78) 둘 다 도 14의 공정 단계에서 반도체 재료(22)에 도핑될 수 있다.
도 14 내지 22의 실시예에서, 전도성 차폐 재료(44)의 높이는 워드라인들(60)을 형성하기 전에 감소된다. 다른 실시예들에서, 도전성 차폐 재료의 높이는 도 1 내지 10을 참조하여 위에서 설명된 실시예와 유사하게 워드라인들(60)을 형성한 후에 감소될 수 있다.
도 23을 참조하면, 구조물(10a)은 도 22b의 공정 단계 다음의 공정 단계에서 도시된다. 저장 요소들(94)은 상부 소스/드레인 영역들(80)과 전도성 결합되도록 형성된다. 도시된 실시예에서, 저장 요소들(94)은 커패시터들이다. 각 커패시터는 기준 전압(96)과 결합된 노드를 갖는다.
저장 요소들(94) 및 트랜지스터들(86)은 메모리 어레이(98)의 메모리 셀들(100)에 통합될 수 있다. 일부 실시예들에서, 트랜지스터들(86)은 메모리 셀들의 액세스 트랜지스터들로 지칭될 수 있다. 메모리 어레이(98)는 도 11을 참조하여 위에서 설명된 것과 유사할 수 있다.
기준 전압 소스(92)(즉, 기준 전압 회로부)는 기준 구조체(90)에 대해 임의의 적절한 위치에 제공될 수 있으며; 일부 실시예들에서는 기준 구조체 아래에, 기준 구조체 위에, 기준 구조체의 측면 바깥쪽 등에 있을 수 있다. 일부 실시예들에서, 하나 이상의 더미 워드라인들은 기준 구조체(90)에 기준 전압을 공급하는 데 이용될 수 있다.
일부 실시예들에서, 메모리 어레이(98)(예를 들어, 도 10의 메모리 어레이(98) 또는 도 23의 메모리 어레이)는 티어들(또는 데크들)의 수직 적층 배열 내에 있는 메모리 티어(즉, 메모리 데크) 내에 있을 수 있다. 예를 들어, 도 24는 티어들(168, 170, 172 및 174)(또한 티어 1 내지 4로 표기됨)의 수직 적층 배열을 포함하는 집적 어셈블리(10b)의 일부를 도시한다. 수직 적층 배열은 추가 티어들을 포함하도록 위쪽으로 연장될 수 있다. 티어 1 내지 4는 하나가 다른 티어 위에 적층되는 레벨들의 예들로 간주될 수 있다. 레벨들은 상이한 반도체 다이들(웨이퍼들) 내에 있을 수 있거나, 레벨들 중 적어도 두 개는 동일한 반도체 다이 내에 있을 수 있다. 하위 티어(티어 1)은 제어 회로부 및/또는 감지 회로부를 포함할 수 있으며(예를 들어, 워드라인 드라이버들, 감지 증폭기들, 기준 전압 제어 회로부(92) 등을 포함할 수 있음); 일부 실시예들에서는 CMOS 회로부를 포함할 수 있다). 상위 티어들(티어 2 내지 4)은 예를 들어, 메모리 어레이(98)와 같은 메모리 어레이들을 포함할 수 있다. 다양한 티어들 내의 메모리 어레이들은 서로 동일할 수 있거나(예를 들어, 모두 DRAM 어레이들일 수 있음), 서로에 대해 상이할 수 있다(예를 들어, 일부는 DRAM 어레이들일 수 있는 반면, 나머지는 NAND 어레이들일 수 있음). 또한, 상위 티어들 중 하나 이상은 제어 회로부 또는 기타 논리 회로부를 포함할 수 있다. 도 24는 메모리 어레이를 포함하는 상부 데크(티어 2), 및 제어 회로부를 포함하는 하부 데크(티어 1)를 개략적으로 도시하며, 전도성 상호접속부(175)를 통해 상부 데크의 회로부와 결합된 하부 데크의 제어 회로부를 도시한다.
위에서 논의된 어셈블리들 및 구조체들은 집적 회로들 내에서(반도체 기판에 의해 지지되는 전자 회로를 의미하는 "집적 회로"라는 용어로) 활용될 수 있으며; 전자 시스템들에 통합될 수 있다. 이러한 전자 시스템들은 예를 들어, 메모리 모듈, 장치 드라이버, 전원 모듈, 통신 모뎀, 프로세서 모듈, 및 애플리케이션별 모듈에 사용될 수 있으며, 다층, 멀티칩 모듈을 포함할 수 있다. 전자 시스템들은 예를 들어, 카메라, 무선 장치, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대 전화, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기 등과 같은 광범위한 시스템들 중 하나일 수 있다.
달리 명시되지 않는 한, 본원에 설명된 다양한 재료, 물질, 조성물 등은 예를 들어, 원자층 증착(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 등을 포함하여, 현재 알려져 있거나 아직 개발되지 않은 임의의 적절한 방법론들로 형성될 수 있다.
"유전체" 및 "절연성"이라는 용어는 절연성 전기적 특성들을 갖는 재료들을 설명하는 데 이용될 수 있다. 상기 용어들은 본 개시에서 동의어로 간주된다. 일부 경우에는 "유전체"라는 용어를 사용하고 다른 경우에는 "절연성"(또는 "전기적으로 절연성")이라는 용어를 사용하는 것은 다음의 청구 범위 내에서 선행 근거를 단순화하기 위해 본 개시 내에서 언어 변형을 제공하도록 할 수 있으며, 중요한 화학적 또는 전기적 차이를 나타내는 데 사용되지는 않는다.
"전기적으로 연결된" 및 "전기적으로 결합된"이라는 용어들은 본 개시에서 모두 사용될 수 있다. 상기 용어들은 동의어로 간주된다. 일부 경우에는 한 용어를 사용하고 다른 경우에는 다른 용어를 사용하는 것은 다음 청구범위 내에서 선행 근거를 단순화하기 위해 본 개시 내에서 언어 변형을 제공하도록 할 수 있다.
도면들에서 다양한 실시예들의 특정 방향은 단지 예시를 위한 것일 뿐이며, 실시예들은 일부 애플리케이션들에서 도시된 방향들에 대해 회전될 수 있다. 본원에 제공된 설명들 및 다음의 청구범위는, 구조들이 도면들의 특정 방향에 있는지 또는 이러한 방향에 대해 회전되는지 여부에 관계없이, 다양한 특징들 사이에 설명된 관계를 갖는 임의의 구조들에 관한 것이다.
첨부된 도면들의 단면도들은 도면들을 단순화하기 위해, 달리 표시되지 않는 한, 단면들의 평면들 내의 특징들만을 도시하고, 단면들의 평면들 뒤의 재료들은 도시하지 않는다.
구조체가 다른 구조체에 "위"에 있거나, "인접"하거나 또는 "맞닿아" 있는 것으로 상기에 언급된 경우, 다른 구조체 바로 위에 있을 수 있거나, 개재 구조체들이 존재할 수도 있다. 그에 반해, 구조체가 다른 구조체 "위에 바로" 있거나, "바로 인접"해 있거나 또는 "바로 맞닿아" 있는 경우, 중간 구조체들이 존재하지 않는다. "바로 아래", "바로 위에" 등과 같은 용어들은 (달리 명시되지 않는 한) 물리적 접촉을 나타내지는 않지만, 대신에 수직 정렬을 나타낸다.
구조체들(예를 들어, 층, 재료 등)은 구조체들이 일반적으로 하부 베이스(예를 들어, 기판)로부터 위쪽으로 연장된다는 것을 나타내기 위해 "수직으로 연장되는"으로 지칭될 수 있다. 수직으로 연장되는 구조체들은 베이스의 상부 표면에 대해 실질적으로 직각으로 연장되거나 연장되지 않을 수 있다.
일부 실시예들은 제1 방향을 따라 연장되는 디지트 라인들을 갖는 집적 어셈블리를 포함한다. 디지트 라인들은 개재 영역들에 의해 서로 이격된다. 디지트 라인들 각각은 제1 방향에 직교하는 단면에 따른 제1 폭을 갖는다. 개재 영역들 각각은 또한 단면에 따른 제1 폭을 갖는다. 디지트 라인들 각각은 제1 높이의 상단 표면을 갖는다. 수직으로 연장되는 필라들이 디지트 라인들 위에 있다. 필라들 각각은 상부 소스/드레인 영역과 하부 소스/드레인 영역 사이에 수직으로 연장되는 트랜지스터 채널 영역을 포함한다. 하부 소스/드레인 영역들은 디지트 라인들과 결합된다. 필라들 각각은 단면에 따른 제1 폭을 갖는다. 개재 영역들은 필라들 사이까지 위쪽으로 연장되며, 상부 소스/드레인 영역들의 상단 표면들에서 디지트 라인들의 하단 표면들까지의 제1 폭을 갖는다. 저장 요소들은 상부 소스/드레인 영역들과 결합된다. 워드라인들은 제1 방향과 교차하는 제2 방향을 따라 연장된다. 워드라인들은 채널 영역들에 인접한 게이트 영역들을 포함한다. 차폐 라인들은 개재 영역들 내에 있으며 제1 방향을 따라 연장된다. 차폐 라인들 각각은 제1 높이 이상인 제2 높이의 상단 표면을 갖는다.
일부 실시예들은 집적 어셈블리를 형성하는 방법을 포함한다. 지지 구조체는 기준 구조체 위에 절연 재료를 포함하도록 형성된다. 기준 구조체는 금속을 포함하며, 수평으로 연장되는 확장 구역으로 구성된다. 지지 구조체 위에 스택이 형성된다. 스택은 디지트 라인 재료 위에 반도체 재료를 포함한다. 스택은 제1 방향을 따라 연장되는 레일들로 패터닝된다. 레일들은 제1 트렌치들에 의해 서로 이격되어 있다. 패터닝은 절연 재료를 관통하여 제1 트렌치들의 바닥들을 따라 기준 구조체의 상부 표면을 노출된 상태로 만든다. 레일들 각각은 상단 표면을 가지며, 상단 표면으로부터 아래쪽으로 연장되는 측벽 표면들을 갖는다. 스택을 레일들로 패터닝하는 것은 디지트 라인 재료를 제1 방향을 따라 연장되는 디지트 라인으로 형성한다. 레일들의 상단 표면들과 측벽 표면들을 덮는 절연 쉘들이 형성된다. 절연 쉘들은 제1 트렌치들을 좁힌다. 기준 구조체의 상부 표면은 좁아진 제1 트렌들치의 바닥들을 따라 노출된다. 전도성 차폐 라인들은 좁아진 제1 트렌치들 내에서 그리고 좁아진 제1 트렌치들의 바닥에서 기준 구조체의 노출된 상부 표면에 직접 맞닿아 형성된다. 제2 방향을 따라 연장되는 제2 트렌치들이 형성된다. 제2 방향은 제1 방향과 교차한다. 제2 트렌치들은 레일들의 상부 영역들을 필라들로 패터닝하며, 레일들의 하부 영역들을 패터닝하지는 않는다. 레일들의 하부 영역들은 디지트 라인들을 포함한다. 워드라인들은 제2 트렌치들 내에 형성된다. 반도체 재료의 하부 섹션들은 하부 소스/드레인 영역들을 형성하도록 도핑된다. 하부 소스/드레인 영역들은 디지트 라인들과 결합된다. 반도체 재료의 상부 섹션들은 상부 소스/드레인 영역들을 형성하도록 도핑된다. 하부 소스/드레인 영역들과 상부 소스/드레인 영역들 사이에 채널 영역들이 수직으로 있다. 워드라인들은 채널 영역들에 인접해 있다. 저장 요소들은 상부 소스/드레인 영역들과 결합되도록 형성된다.
일부 실시예들은 집적 어셈블리를 형성하는 방법을 포함한다. 디지트 라인 재료 위에 반도체 재료를 포함하도록 스택이 형성된다. 스택은 제1 방향을 따라 연장되는 레일들로 패터닝된다. 레일들은 제1 트렌치들에 의해 서로 이격되어 있다. 레일들은 상단 표면들을 가지며, 상단 표면들로부터 아래쪽으로 연장되는 측벽 표면들을 갖는다. 스택을 레일들로 패터닝하는 것은 디지트 라인 재료를 제1 방향을 따라 연장되는 디지트 라인으로 형성한다. 절연 재료는 레일들의 상단 표면들 및 측벽 표면들을 덮도록 형성된다. 절연 재료(42)는 제1 트렌치들을 좁힌다. 전도성 차폐 라인들은 좁아진 제1 트렌치들 내에 형성된다. 제2 트렌치들이 제2 방향을 따라 연장되도록 형성된다. 제2 방향은 제1 방향과 교차한다. 제2 트렌치들은 레일들의 상부 영역들을 필라들로 패터닝하며, 레일들의 하부 영역들을 패터닝하지는 않는다. 레일들의 하부 영역들은 디지트 라인들을 포함한다. 워드라인들은 제2 트렌치들 내에 형성된다. 반도체 재료의 하부 섹션들은 하부 소스/드레인 영역들을 형성하도록 도핑된다. 하부 소스/드레인 영역들은 디지트 라인들과 결합된다. 반도체 재료의 상부 섹션들은 상부 소스/드레인 영역들을 형성하도록 도핑된다. 하부 소스/드레인 영역들과 상부 소스/드레인 영역들 사이에 채널 영역들이 수직으로 있다. 워드라인들은 채널 영역들에 인접해 있다. 저장 요소들은 상부 소스/드레인 영역들과 결합되도록 형성된다. 저장 요소들은 메모리 어레이의 메모리 셀들로 구성된다. 디지트 라인들은 메모리 어레이의 열들을 따라 연장되고 워드라인들은 메모리 어레이의 행들을 따라 연장된다. 차폐 라인들 각각은 메모리 어레이의 제1 주변 에지에 따른 제1 단부를 가지며, 메모리 어레이의 제1 주변 에지와 대향 관계에 있는 메모리 어레이의 제2 주변 에지에 따른 제2 단부를 갖는다. 전도성 차폐 라인들 각각의 제1 및 제2 단부들 중 적어도 하나는 기준 전압원에 전기적으로 연결된다.
법령에 따라, 본원에 개시된 주제는 구조적 및 조직적 특징들과 관련하여 다소 구체적인 언어로 설명되었다. 그러나, 본원에 개시된 수단들은 예시적인 실시예들을 포함하기 때문에, 청구범위는 도시되고 설명된 특정 특징들로 제한되지 않는다는 것을 이해해야 한다. 따라서, 청구범위는 문자 그대로 전체 범위를 제공해야 하며, 등가 원칙에 따라 적절하게 해석되어야 한다.

Claims (47)

  1. 집적 어셈블리에 있어서,
    제1 방향을 따라 연장되는 디지트 라인들로서, 상기 디지트 라인들은 개재 영역들에 의해 서로 이격되어 있고; 상기 디지트 라인들 각각은 상기 제1 방향에 직교하는 단면에 따른 제1 폭을 가지며; 상기 개재 영역들 각각도 상기 단면에 따른 상기 제1 폭을 가지며; 상기 디지트 라인 각각은 제1 높이의 상단 표면을 갖는, 상기 디지트 라인들;
    상기 디지트 라인들 위의 수직 연장 필라들로서, 상기 수직 연장 필라들 각각은 트랜지스터 채널 영역 및 상부 소스/드레인 영역을 포함하고; 하부 소스/드레인 영역들은 상기 채널 영역들 아래에 있으며 상기 디지트 라인들과 결합되고; 상기 트랜지스터 채널 영역들은 상기 하부 소스/드레인 영역들과 상기 상부 소스/드레인 영역들 사이에 수직으로 연장되며; 상기 수직 연장 필라들 각각은 상기 단면에 따른 상기 제1 폭을 갖고; 상기 개재 영역들은 상기 수직 연장 필라들 사이까지 위쪽으로 연장되며, 상기 상부 소스/드레인 영역들의 상단 표면들에서 상기 디지트 라인들의 하단 표면들까지 상기 제1 폭을 포함하는, 상기 수직 연장 필라들;
    상기 상부 소스/드레인 영역들과 결합된 저장 요소들;
    상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 워드라인들로서, 상기 워드라인들은 상기 채널 영역들에 인접한 게이트 영역들을 포함하는, 상기 워드라인들; 및
    상기 개재 영역들 내에 있으며 상기 제1 방향을 따라 연장되는 차폐 라인들로서, 상기 차폐 라인들 각각은 상기 제1 높이 이상인 제2 높이의 상단 표면을 갖는, 상기 차폐 라인들을 포함하는, 집적 어셈블리.
  2. 청구항 1에 있어서, 상기 저장 요소들은 커패시터들인, 집적 어셈블리.
  3. 청구항 1에 있어서, 상기 수직 연장 필라들은 하나 이상의 반도체 재료들을 포함하는, 집적 어셈블리.
  4. 청구항 1에 있어서, 상기 저장 요소들은 메모리 어레이의 메모리 셀들로 구성되고; 상기 디지트 라인들은 상기 메모리 어레이의 열들을 따라 연장되고 상기 워드라인들은 상기 메모리 어레이의 행들을 따라 연장되며; 상기 열들 중 하나는 에지 열이고; 상기 에지 열은 일 측면을 따라 연장되는 상기 개재 영역들 중 하나를 갖고, 상기 일 측면과 대향 관계 있는 제2 측면을 따라 연장되는 에지 영역을 가지며; 상기 개재 영역들 내의 상기 차폐 라인들은 제1 차폐 라인들이고 수직 연장 플레이트들로 구성되며; 상기 차폐 라인들 중 하나는 상기 에지 영역 내에 있으며 제2 차폐 라인이고; 상기 제2 차폐 라인은 상기 제1 차폐 라인들과 다르게 구성되며 수직 연장 영역을 수평 연장 영역과 연결하는 엘보우 영역을 포함하는, 집적 어셈블리.
  5. 청구항 1에 있어서, 상기 차폐 라인들 각각은 상기 단면에 따른 제2 폭을 가지며; 상기 제2 폭은 상기 제1 폭의 대략 절반 이하인, 집적 어셈블리.
  6. 청구항 5에 있어서, 상기 제2 폭은 상기 제1 폭의 대략 1/3 이하인, 집적 어셈블리.
  7. 청구항 1에 있어서, 상기 하부 소스/드레인 영역들 각각은 제3 높이의 상단 표면을 가지며, 상기 제2 높이는 상기 제3 높이 이상인, 집적 어셈블리.
  8. 청구항 7에 있어서, 상기 워드라인들 각각은 제4 높이의 하단 표면을 가지며, 상기 제2 높이는 상기 제4 높이 미만인, 집적 어셈블리.
  9. 청구항 1에 있어서, 상기 디지트 라인들은 제1 전도성 재료를 포함하고, 상기 차폐 라인들은 제2 전도성 재료를 포함하고, 상기 워드라인들은 제3 전도성 재료를 포함하며; 상기 제1, 제2 및 제3 전도성 재료들 중 적어도 하나는 상기 제1, 제2 및 제3 전도성 재료들 중 적어도 다른 하나와 다른, 집적 어셈블리.
  10. 청구항 1에 있어서, 상기 디지트 라인들은 제1 전도성 재료를 포함하고, 상기 차폐 라인들은 제2 전도성 재료를 포함하고, 상기 워드라인들은 제3 전도성 재료를 포함하며; 상기 제1, 제2 및 제3 전도성 재료들은 동일한 조성물이고; 상기 동일한 조성물은 금속을 포함하는, 집적 어셈블리.
  11. 청구항 1에 있어서, 상기 저장 요소들은 메모리 어레이의 메모리 셀들로 구성되고; 상기 디지트 라인들은 상기 메모리 어레이의 열들을 따라 연장되며 상기 워드라인들은 상기 메모리 어레이의 행들을 따라 연장되고; 상기 메모리 어레이 아래에 금속 함유 기준 구조체를 더 포함하며; 상기 차폐 라인들 각각은 상기 금속 함유 기준 구조체의 상부 표면에 바로 인접한 하단 표면을 갖는, 집적 어셈블리.
  12. 청구항 1에 있어서, 상기 저장 요소들은 메모리 어레이의 메모리 셀들로 구성되고; 상기 디지트 라인들은 상기 메모리 어레이의 열들을 따라 연장되며 상기 워드라인들은 상기 메모리 어레이의 행들을 따라 연장되고; 상기 차폐 라인들 각각은 상기 메모리 어레이의 주변 에지에 따른 단부를 가지며;
    상기 메모리 어레이로부터 오프셋된 기준 구조체; 및
    상기 차폐 라인들의 상기 단부들에서 상기 기준 구조체까지 연장되는 상호접속부들을 더 포함하는, 집적 어셈블리.
  13. 청구항 12에 있어서, 상기 기준 구조체는 금속 함유 플레이트인, 집적 어셈블리.
  14. 청구항 12에 있어서, 상기 기준 구조체는 상기 메모리 어레이로부터 수직으로 오프셋되는, 집적 어셈블리.
  15. 청구항 12에 있어서, 상기 기준 구조체는 상기 메모리 어레이로부터 측방향으로 오프셋되는, 집적 어셈블리.
  16. 청구항 12에 있어서, 상기 기준 구조체의 적어도 일부는 상기 메모리 어레이로부터 측방향으로 오프셋되고, 상기 메모리 어레이로부터 수직으로도 오프셋되는, 집적 어셈블리.
  17. 청구항 12에 있어서, 상기 메모리 어레이는 데크들의 수직 적층 배열의 메모리 데크 내에 있는, 집적 어셈블리.
  18. 청구항 17에 있어서, 상기 데크들의 수직 적층 배열은 상기 메모리 데크 아래의 하부 데크를 포함하며; 상기 하부 데크는 상기 메모리 데크의 회로부와 결합되는 제어 회로부를 포함하는, 집적 어셈블리.
  19. 청구항 18에 있어서, 상기 하부 데크를 따라 상기 기준 구조체가 있는, 집적 어셈블리.
  20. 청구항 1에 있어서, 상기 저장 요소들은 메모리 어레이의 메모리 셀들로 구성되고; 상기 디지트 라인들은 상기 메모리 어레이의 열들을 따라 연장되며 상기 워드라인들은 상기 메모리 어레이의 행들을 따라 연장되고; 상기 차폐 라인들 각각은 제1 단부를 갖고, 상기 제1 단부와 대향 관계에 있는 제2 단부를 가지며;
    상기 메모리 어레이의 제1 측면으로부터 측방향으로 오프셋되는 제1 기준 구조체;
    상기 메모리 어레이의 제2 측면으로부터 측방향으로 오프셋되는 제2 기준 구조체;
    상기 차폐 라인들의 상기 제1 단부들에서 상기 제1 기준 구조체까지 연장되는 제1 상호접속부들; 및
    상기 차폐 라인들의 상기 제2 단부들에서 상기 제2 기준 구조체까지 연장되는 제2 상호접속부들을 더 포함하는, 집적 어셈블리.
  21. 청구항 1에 있어서, 상기 저장 요소들은 메모리 어레이의 메모리 셀들로 구성되고; 상기 디지트 라인들은 상기 메모리 어레이의 열들을 따라 연장되며 상기 워드라인들은 상기 메모리 어레이의 행들을 따라 연장되고; 상기 차폐 라인들 각각은 제1 단부를 갖고, 상기 제1 단부와 대향 관계에 있는 제2 단부를 가지며;
    상기 메모리 어레이의 제1 측면으로부터 측방향으로 오프셋되는 제1 기준 구조체;
    상기 메모리 어레이의 제2 측면으로부터 측방향으로 오프셋되는 제2 기준 구조체;
    상기 차폐 라인들의 제1 세트의 상기 제1 단부들에서 상기 제1 기준 구조체까지 연장되는 제1 상호접속부들; 및
    상기 차폐 라인들의 제2 세트의 상기 제2 단부들에서 상기 제2 기준 구조체까지 연장되는 제2 상호접속부들로서, 상기 제2 세트는 상기 제1 세트와 다른 차폐 라인들을 포함하는, 상기 제2 상호접속부들을 더 포함하는, 집적 어셈블리.
  22. 청구항 1에 있어서, 상기 저장 요소들은 메모리 어레이의 메모리 셀들로 구성되고; 상기 디지트 라인들은 상기 메모리 어레이의 열들을 따라 연장되며 상기 워드라인들은 상기 메모리 어레이의 행들을 따라 연장되고;
    상기 메모리 어레이 주변을 둘러싸는 기준 구조체; 및
    상기 차폐 라인들에서 상기 기준 구조체까지 연장되는 상호접속부들을 더 포함하는, 집적 어셈블리.
  23. 청구항 22에 있어서, 상기 기준 구조체는 상기 메모리 어레이로부터 수직으로 오프셋되는, 집적 어셈블리,
  24. 집적 어셈블리를 형성하는 방법에 있어서,
    기준 구조체 위에 절연 재료를 포함하는 지지 구조체를 형성하는 단계로서, 상기 기준 구조체는 금속을 포함하며 수평 연장 확장 구역으로서 구성되는, 상기 지지 구조체를 형성하는 단계;
    상기 지지 구조체 위에 스택을 형성하는 단계로서, 상기 스택은 디지트 라인 재료 위에 반도체 재료를 포함하는, 상기 스택을 형성하는 단계;
    상기 스택을 제1 방향을 따라 연장되는 레일들로 패터닝하는 단계로서, 상기 레일들은 제1 트렌치들에 의해 서로 이격되고; 상기 패터닝은 상기 절연 재료를 관통하여 상기 제1 트렌치들의 바닥들을 따라 상기 기준 구조체의 상부 표면을 노출된 상태로 만들며; 상기 레일들 각각은 상단 표면을 갖고, 상기 상단 표면으로부터 아래쪽으로 연장되는 측벽 표면들을 가지며; 상기 스택을 상기 레일들로 패터닝하는 것은 상기 디지트 라인 재료를 상기 제1 방향을 따라 연장되는 디지트 라인들로 형성하는, 상기 패터닝하는 단계;
    상기 레일들의 상기 상단 표면들 및 상기 측벽 표면들을 덮는 절연 쉘들을 형성하는 단계로서, 상기 절연 쉘들은 상기 제1 트렌치들을 좁히고; 상기 기준 구조체의 상기 상부 표면은 상기 좁아진 제1 트렌치들의 바닥들을 따라 노출되는, 상기 절연 쉘들을 형성하는 단계;
    상기 좁아진 제1 트렌치들 내에서 그리고 상기 좁아진 제1 트렌치들의 상기 바닥들에서 상기 기준 구조체의 상기 노출된 상부 표면에 직접 맞닿는 전도성 차폐 라인들을 형성하는 단계;
    제2 방향을 따라 연장되는 제2 트렌치들을 형성하는 단계로서, 상기 제2 방향은 상기 제1 방향과 교차하고; 상기 제2 트렌치들은 상기 레일들의 상부 영역들을 필라들로 패터닝하고 상기 레일들의 하부 영역들을 패터닝하지 않으며; 상기 레일들의 상기 하부 영역들은 상기 디지트 라인들을 포함하는, 상기 제2 트렌치들을 형성하는 단계;
    상기 제2 트렌치들 내에 워드라인들을 형성하는 단계;
    하부 소스/드레인 영역들을 형성하도록 상기 반도체 재료의 하부 섹션들을 도핑하는 단계로서, 상기 하부 소스/드레인 영역들은 상기 디지트 라인들과 결합되는, 상기 반도체 재료의 하부 섹션들을 도핑하는 단계;
    상부 소스/드레인 영역들을 형성하도록 상기 반도체 재료의 상부 섹션들을 도핑하는 단계로서, 상기 하부 소스/드레인 영역들과 상기 상부 소스/드레인 영역들 사이에 채널 영역들이 수직으로 있고; 상기 워드라인들은 상기 채널 영역들에 인접해 있는, 상기 반도체 재료의 상부 섹션들을 도핑하는 단계; 및
    상기 상부 소스/드레인 영역들과 결합된 저장 요소들을 형성하는 단계를 포함하는, 방법.
  25. 청구항 24에 있어서, 상기 반도체 재료의 상기 하부 섹션들은 상기 워드라인들을 형성하기 전에 도핑되고; 상기 반도체 재료의 상기 상부 섹션들은 상기 워드라인들을 형성한 후에 도핑되는, 방법.
  26. 청구항 24에 있어서,
    상기 좁아진 제1 트렌치들 내에 전도성 차폐 재료를 형성하는 단계로서, 상기 전도성 차폐 재료는 상기 좁아진 제1 트렌치들을 실질적으로 채우는, 상기 전도성 차폐 재료를 형성하는 단계; 및
    상기 전도성 차폐 재료가 상기 디지트 라인들과 상기 반도체 재료의 하부 세그먼트들만 수직으로 오버랩되도록 상기 전도성 차폐 재료의 높이를 감소시키는 단계로서, 상기 감소된 높이를 갖는 상기 전도성 차폐 재료는 상기 전도성 차폐 라인들인, 상기 감소시키는 단계를 더 포함하는, 방법.
  27. 청구항 26에 있어서, 상기 차폐 재료에 의해 수직으로 오버랩되는 상기 반도체 재료의 상기 하부 세그먼트들은 상기 하부 소스/드레인 영역들 전체를 포함하는, 방법.
  28. 청구항 26에 있어서, 상기 전도성 차폐 재료의 상기 높이는 상기 워드라인들을 형성하기 전에 감소되는, 방법.
  29. 청구항 26에 있어서, 상기 전도성 차폐 재료의 상기 높이는 상기 워드라인들을 형성한 후에 감소되는, 방법.
  30. 청구항 24에 있어서, 상기 좁아진 트렌치들은 상기 반도체 재료의 상단에서 상기 디지트 라인 재료의 하단까지 균일한 폭을 갖는, 방법.
  31. 청구항 24에 있어서, 상기 기준 구조체로부터 상기 구조체를 기준 전압으로 유지하도록 구성된 회로부까지 전기 연결부들을 형성하는 단계를 더 포함하는, 방법.
  32. 집적 어셈블리를 형성하는 방법에 있어서,
    디지트 라인 재료 위에 반도체 재료를 포함하는 스택을 형성하는 단계;
    상기 스택을 제1 방향을 따라 연장되는 레일들로 패터닝하는 단계로서, 상기 레일들은 제1 트레치들에 의해 서로 이격되고; 상기 레일들은 상단 표면들을 갖고, 상기 상단 표면들로부터 아래쪽으로 연장되는 측벽 표면들을 가지며; 상기 스택을 상기 레일들로 패터닝하는 것은 상기 디지트 라인 재료를 상기 제1 방향을 따라 연장되는 디지트 라인들로 형성하는, 상기 패터닝하는 단계;
    상기 레일들의 상기 상단 표면들 및 상기 측벽 표면들을 덮는 절연 재료를 형성하는 단계로서, 상기 절연 재료를 상기 제1 트렌치들을 좁히는, 상기 절연 재료를 형성하는 단계;
    상기 좁아진 제1 트레치들 내에 전도성 차폐 라인들을 형성하는 단계;
    제2 방향을 따라 연장되는 제2 트렌치들을 형성하는 단계로서, 상기 제2 방향은 상기 제1 방향과 교차하고; 상기 제2 트렌치들은 상기 레일들의 상부 영역들을 필라들로 패터닝하고 상기 레일들의 하부 영역들을 패터닝하지 않으며; 상기 레일들의 상기 하부 영역들은 상기 디지트 라인들을 포함하는, 상기 제2 트렌치들을 형성하는 단계;
    상기 제2 트렌치들 내에 워드라인들을 형성하는 단계;
    하부 소스/드레인 영역들을 형성하도록 상기 반도체 재료의 하부 섹션들을 도핑하는 단계로서, 상기 하부 소스/드레인 영역들은 상기 디지트 라인들과 결합되는, 상기 반도체 재료의 하부 섹션들을 도핑하는 단계;
    상부 소스/드레인 영역들을 형성하도록 상기 반도체 재료의 상부 섹션들을 도핑하는 단계로서, 상기 하부 소스/드레인 영역들과 상기 상부 소스/드레인 영역들 사이에 채널 영역들이 수직으로 있고; 상기 워드라인들은 상기 채널 영역들에 인접해 있는, 상기 반도체 재료의 상부 섹션들을 도핑하는 단계;
    상기 상부 소스/드레인 영역들과 결합된 저장 요소들을 형성하는 단계로서, 상기 저장 요소들은 메모리 어레이의 메모리 셀들로 구성되고; 상기 디지트 라인들은 상기 메모리 어레이의 열들을 따라 연장되며 상기 워드라인들은 상기 메모리 어레이의 행들을 따라 연장되고; 상기 전도성 차폐 라인들 각각은 상기 메모리 어레이의 제1 주변 에지에 따른 제1 단부를 가지며, 상기 메모리 어레이의 상기 제1 주변 에지와 대향 관계에 있는 상기 메모리 어레이의 제2 주변 에지에 따른 제2 단부를 갖는, 상기 저장 요소들을 형성하는 단계; 및
    상기 전도성 차폐 라인들 각각의 상기 제1 및 제2 단부들 중 적어도 하나를 기준 전압원과 전기적으로 연결하는 단계를 포함하는, 방법.
  33. 청구항 32에 있어서, 상기 전도성 차폐 라인들은 전도성으로 도핑된 실리콘을 포함하는, 방법.
  34. 청구항 32에 있어서, 상기 반도체 재료의 상기 하부 섹션들은 상기 워드라인들을 형성하기 전에 도핑되고; 상기 반도체 재료의 상기 상부 섹션들은 상기 워드라인들을 형성한 후에 도핑되는, 방법.
  35. 청구항 32에 있어서,
    상기 좁아진 제1 트렌치들 내에 전도성 차폐 재료를 형성하는 단계로서, 상기 전도성 차폐 재료는 상기 좁아진 제1 트렌치들을 실질적으로 채우는, 상기 전도성 차폐 재료를 형성하는 단계; 및
    상기 전도성 차폐 재료가 상기 디지트 라인들과 상기 반도체 재료의 하부 세그먼트들만 수직으로 오버랩되도록 상기 전도성 차폐 재료의 높이를 감소시키는 단계로서, 상기 감소된 높이를 갖는 상기 전도성 차폐 재료는 상기 전도성 차폐 라인들인, 상기 감소시키는 단계를 더 포함하는, 방법.
  36. 청구항 35에 있어서, 상기 차폐 재료에 의해 수직으로 오버랩되는 상기 반도체 재료의 상기 하부 세그먼트들은 상기 하부 소스/드레인 영역들 전체를 포함하는, 방법.
  37. 청구항 35에 있어서, 상기 전도성 차폐 재료의 상기 높이는 상기 워드라인들을 형성하기 전에 감소되는, 방법.
  38. 청구항 35에 있어서, 상기 전도성 차폐 재료의 상기 높이는 상기 워드라인들을 형성한 후에 감소되는, 방법.
  39. 청구항 32에 있어서, 상기 좁아진 트렌치들은 상기 반도체 재료의 상단에서 상기 좁아진 트렌치들의 하단들까지 균일한 폭을 갖는, 방법.
  40. 청구항 32에 있어서, 상기 도전성 차폐 라인들 각각의 상기 제1 및 제2 단부들 중 상기 적어도 하나를 상기 기준 전압원과 상기 전기적으로 연결하는 단계는 상기 도전성 차폐 라인들 각각의 상기 제1 및 제2 단부들 중 상기 적어도 하나를 금속 함유 기준 구조체와 전기적으로 연결하는 단계를 포함하는, 방법.
  41. 청구항 40에 있어서, 상기 기준 구조체는 플레이트인, 방법.
  42. 청구항 40에 있어서, 상기 기준 구조체는 상기 메모리 어레이로부터 수직으로 오프셋되는, 방법.
  43. 청구항 40에 있어서, 상기 기준 구조체는 상기 메모리 어레이의 상기 제1 및 제2 주변 에지들 중 하나에 인접하며, 상기 메모리 어레이의 상기 제1 및 제2 주변 에지들 중 상기 하나로부터 측방향으로 오프셋되는, 방법.
  44. 청구항 40에 있어서, 상기 기준 구조체는 상기 메모리 어레이 주변을 둘러싸는, 방법.
  45. 청구항 44에 있어서, 상기 기준 구조체는 상기 메모리 어레이로부터 수직으로 오프셋되는, 방법.
  46. 청구항 32항에 있어서, 상기 기준 전압원은 상기 메모리 어레이의 상기 제1 주변 에지에 인접한 제1 기준 전압원이며:
    상기 전도성 차폐 라인들의 상기 제1 단부들 중 적어도 일부에서 상기 제1 기준 전압원까지 전기 연결부들을 형성하는 단계; 및
    상기 전도성 차폐 라인들의 상기 제2 단부들 중 적어도 일부에서 상기 메모리 어레이의 상기 제2 주변 에지에 인접한 제2 기준 전압원까지 전기 연결부들을 형성하는 단계를 포함하는, 방법.
  47. 청구항 32에 있어서, 상기 기준 전압원은 제1 기준 전압원이며;
    제1 상호접속부들을 사용하여 상기 전도성 차폐 라인들의 제1 세트의 상기 제1 단부들에서 상기 제1 기준 전압원까지 전기 연결부들을 형성하는 단계; 및
    제2 상호접속부들을 사용하여 상기 전도성 차폐 라인들의 제2 세트의 상기 제2 단부들에서 제2 기준 전압원까지 전기 연결부들을 형성하는 단계로서, 상기 제2 세트는 상기 제2 세트와 다른 전도성 차폐 라인들을 포함하는, 상기 형성하는 단계를 포함하는, 방법.
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