CN111009526A - 集成组合件及形成集成组合件的方法 - Google Patents

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Abstract

本申请案涉及集成组合件及形成集成组合件的方法。一些实施例包含一种集成组合件，所述集成组合件具有沿着第一方向延伸的数字线及位于所述数字线上方的轨道。所述轨道包含与中介绝缘区相交替的半导体材料柱。所述轨道具有上部区段、中间区段及下部区段。第一绝缘材料沿着所述轨道的所述上部区段及所述下部区段。第二绝缘材料沿着所述轨道的所述中间区段。所述第二绝缘材料与所述第一绝缘材料在厚度及组成中的一者或两者上有所不同。导电栅极材料沿着所述轨道的所述中间区段，且通过所述第二绝缘材料与所述中间区段间隔开。沟道区位于所述柱的中间区段内，上部源极/漏极区位于所述柱的上部区段内，且下部源极/漏极区位于所述柱的下部区段内。一些实施例包含形成集成组合件的方法。

Description

集成组合件及形成集成组合件的方法
技术领域
本发明涉及集成组合件，例如动态随机存取存储器组合件；及形成集成组合件的方法。
背景技术
集成电路系统可包含半导体材料的垂直延伸柱。这些柱可布置成阵列。可认为所述阵列包括行及列；其中列与行交叉。
柱可并入到晶体管中。所述晶体管可沿着柱包括导电栅极。导电字线可沿着阵列的行延伸，且可与晶体管的导电栅极电耦合。
晶体管可并入到存储器/存储装置、逻辑装置、传感器及/或任何其它适合的应用中。举例来说，晶体管可与电荷存储装置(例如，电容器)耦合，且借此并入到动态随机存取存储器(DRAM)的存储器单元中。
集成电路制作一直以来的目标是增大集成密度，且相关联的目标是将装置按比例缩减到越来越小的尺寸。期望开发改进的方法来制作上述晶体管，且开发包括这些晶体管的新架构。
发明内容
根据本申请案的一个方面，提供一种形成集成组合件的方法，所述方法包括：提供结构，所述结构具有半导体材料的第一面板及绝缘的第二面板；所述第一面板及所述第二面板沿着第一方向延伸，且沿着与所述第一方向交叉的第二方向彼此相交替；形成延伸到所述结构中的沟槽；所述沟槽沿着所述第二方向延伸；所述沟槽使所述结构的上部部分形成为轨道；所述轨道包括所述半导体材料的柱；所述第一面板的所述半导体材料的下部部分位于所述轨道及所述沟槽下方且被配置为在所述沟槽及所述柱下方穿行的半导体材料线路；在所述沟槽内形成第一材料，所述第一材料具有处于第一水平高度处的上表面；所述轨道的第一区段高于所述第一水平高度；沿着所述轨道的所述第一区段形成间隔件；使所述沟槽内的所述第一材料凹陷直到所述上表面处于第二水平高度处为止；所述轨道的第二区段位于所述第一区段与所述第二水平高度之间；及沿着所述轨道的所述第二区段形成导电材料。
根据本申请案的另一方面，提供一种形成集成组合件的方法，所述方法包括：提供结构，所述结构具有半导体材料的第一面板及绝缘材料的第二面板；所述第一面板及所述第二面板沿着第一方向延伸，且沿着与所述第一方向交叉的第二方向彼此相交替；形成跨越所述结构的上表面延伸的保护材料；形成延伸穿过所述保护材料并进入到所述结构中的沟槽；所述沟槽沿着所述第二方向延伸；所述沟槽使所述保护材料且使所述结构的上部部分形成为轨道；所述轨道包括所述半导体材料的柱；形成在所述轨道上方且沿着所述沟槽的内表面延伸的涂布材料；在所述涂布材料上方且在所述沟槽内形成第一材料；相对于所述涂布材料选择性地蚀刻所述第一材料以使所述第一材料的上表面凹陷到第一水平高度；所述轨道的第一区段高于所述第一水平高度；沿着所述轨道的所述第一区段形成间隔件，所述涂布材料的第一部分位于所述间隔件与所述轨道的所述第一区段之间；相对于所述涂布材料及所述间隔件选择性地蚀刻所述第一材料以使所述沟槽内的所述第一材料凹陷，直到所述上表面处于第二水平高度处为止；所述轨道的第二区段位于所述第一区段与所述第二水平高度之间；所述涂布材料的第二部分覆盖所述轨道的所述第二区段；及在所述沟槽内形成导电材料；所述导电材料给所述轨道的所述第二区段加衬。
根据本申请案的又一方面，提供一种集成组合件，所述集成组合件包括：数字线，其沿着第一方向延伸；轨道，其位于所述数字线上方且沿着与所述第一方向交叉的第二方向延伸；所述轨道包括与中介绝缘区相交替的半导体材料柱；所述轨道及相关联的半导体材料柱具有上部区段、中间区段及下部区段；第一绝缘材料，其沿着所述轨道的所述上部区段及所述下部区段；第二绝缘材料，其沿着所述轨道的所述中间区段；所述第二绝缘材料与所述第一绝缘材料在厚度及组成中的一者或两者上有所不同；导电栅极材料，其沿着所述轨道的所述中间区段，且通过所述第二绝缘材料与所述中间区段间隔开；及沟道区，其位于所述半导体材料柱的所述中间区段内；上部源极/漏极区，其位于所述半导体材料柱的所述上部区段内；及下部源极/漏极区，其位于所述半导体材料柱的所述下部区段内；所述上部源极/漏极区与所述下部源极/漏极区通过所述沟道区而彼此门控地耦合。
附图说明
图1是实例性组合件在实例性工艺阶段处的三维图解视图。
图2到4是图1的组合件的二维视图。图2是图解俯视图。图3是沿着图2及4的线3-3的图解横截面侧视图。图4是沿着图2及3的线4-4的图解横截面侧视图。
图5到7是图2到4的组合件在图2到4的处理阶段之后的实例性处理阶段处的视图。图5是图解俯视图。图6是沿着图5及7的线6-6的图解横截面侧视图。图7是沿着图5及6的线7-7的图解横截面侧视图。
图8到17是在图6的处理阶段之后的实例性处理阶段处的沿着与图6相同的横截面的图解横截面侧视图。
图18是实例存储器阵列的区的示意图。
图19及20是可在图16的工艺阶段之后的实例性工艺阶段的图解横截面侧视图。
图21到24是可在图14的工艺阶段之后的实例性工艺阶段的图解横截面侧视图。
图25及26是实例性组合件的区的图解横截面侧视图，其展示替代图23的配置的实例性配置。
具体实施方式
一些实施例包含以下方法：使沟槽内的材料凹陷直到材料的上表面处于与导电结构的顶部的所期望水平高度对应的第一水平高度处为止。然后，在所凹陷材料上方形成绝缘间隔件，其中通过所凹陷材料将间隔件的底部校准到第一水平高度。随后，将材料凹陷到与导电结构的底部的所期望水平高度对应的第二水平高度。导电结构形成为从间隔件的底部延伸到处于第二水平高度的材料的顶部，且因此导电结构的顶部被校准到第一水平高度且导电结构的底部被校准到第二水平高度。在一些实施例中，导电结构是垂直晶体管的栅极；其中垂直晶体管的栅极与沟道区由栅极介电材料间隔开。在一些实施例中，栅极介电材料沿着垂直晶体管的中间区段。第二材料可位于沿着垂直晶体管的栅极介电材料上方及下方。栅极介电材料可在组成及厚度中的一者或两者上不同于第二材料。参考图1到26描述实例性实施例。
参考图1，组合件(即，构造)10包括由基座12支撑的结构14。基座12可包括半导体材料；且可例如包括单晶硅、本质上由单晶硅组成或有单晶硅组成。基座12可被称为半导体衬底。术语“半导体衬底”意指包括半导电材料的任何构造，所述半导电材料包含(但不限于)块体半导电材料，例如半导电晶片(单独的或呈包括其它材料的组合件)以及半导电材料层(单独的或呈包括其它材料的组合件)。术语“衬底”是指任何支撑结构，包含(但不限于)上文描述的半导体衬底。在一些应用中，基座12可对应于含有与集成电路制作相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、障壁材料、扩散材料、绝缘材料等中的一或多种。衬底12与结构14之间设置有间隙以指示基座12与结构14之间可存在其它材料、电路系统等。举例来说，可在结构14与基座12之间设置绝缘材料。
结构14包括沿着第一方向延伸的多个导电线16，其中以轴线5概略地指示第一方向。在一些实施例中，导电线16可并入到数字线中。
导电线16包括导电材料17。此导电材料可包括任何适合的导电组成；且在一些实施例中可例如包含各种金属(例如，钛、钨、钴、镍、钌、铂等)、含金属组成(例如，金属硅化物、金属氮化物、金属碳化物等)及/或经导电掺杂的半导体材料(例如，经导电掺杂的硅、经导电掺杂的锗等)中的一或多者。
第一面板18直接位于导电线16上方且沿着轴线5的第一方向延伸。第二面板20邻近于第一面板18。第一面板18及第二面板20沿着第二方向彼此相交替，其中以轴线7概略地图解说明第二方向。由轴线7表示的第二方向与由轴线5表示的第一方向交叉。在一些实施例中，由轴线7表示的第二方向可与由轴线5表示的第一方向基本上正交，其中术语“基本上正交”在制作及测量的合理容差内正交。
第一面板18包括半导体材料22，且第二面板20包括绝缘材料24。
半导体材料22可包括任何适合的组成；且在一些实施例中可包括以下材料中的一或多者、本质上由以下材料中的一或多者组成、或由以下材料中的一或多者组成：硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等；其中术语“III/V半导体材料”是指包括从周期表的族III及族V选择的元素的半导体材料(其中族III及族V是旧式命名法，且现在被称为族13及族15)。在一些实施例中，导电材料22可包括硅、本质上由硅组成、或由硅组成。硅可包括任何适合的结晶构型；且在一些实施例中可以是单晶硅、多晶硅等。
绝缘材料24可包括任何适合的组成，且在一些实施例中可包括二氧化硅、本质上由二氧化硅组成、或由二氧化硅组成。
面板18及20可表示在集成电路系统制作期间跨越结构14形成的大数目个面板。举例来说，面板可表示在集成存储器(例如，DRAM)制作期间利用的大数目个面板。
保护材料26形成在结构14上方，且具体来说是形成在第一面板18及第二面板20上方。保护材料26可包括任何适合的组成；且在一些实施例中可包括氮化硅、本质上由氮化硅组成、或由氮化硅组成。保护材料26可包括任何适合的厚度，且在一些实施例中可包括在从约200埃
Figure BDA0002215199300000041
到约
Figure BDA0002215199300000042
的范围内的厚度。
第一面板18的半导体材料22被细分成三个部分28、30及32。提供虚线以概略地指示三个部分之间的适当边界。可对顶部部分28及底部部分32进行适当掺杂以将其并入到垂直晶体管的源极/漏极区中(例如，可利用导电增强掺杂剂掺杂到至少约1021个原子/cm3的浓度)，且可对中间部分30进行掺杂以将其并入到垂直晶体管的沟道区中(且在一些实施例中可不进行掺杂，或在内部进行掺杂)。可在图1所展示的组合件10内将部分28、30及32掺杂到所期望水平；或可在后续工艺阶段处对部分28、30及32中的至少一者进行掺杂。
绝缘材料34位于面板18及20下方。绝缘材料34可包括任何适合的组成，且在一些实施例中可包括二氧化硅、本质上由二氧化硅组成、或由二氧化硅组成。绝缘材料34在一些实施例中可包括与绝缘面板20相同的组成，且在其它实施例中可包括与绝缘面板20不同的组成。
可利用任何适合的处理来制作图1的组合件10。所属领域的技术人员将认识到制作这些组合件的适合的方法。
图1的三维视图有助于阐释面板18与20之间的关系以及结构14与下伏基座12之间的关系。然而，使用二维视图可比使用三维视图更容易描述本发明的方法。因此，提供图2到4来以二维视图图解说明构造10。图2展示构造10的俯视图，且图3及4分别沿着图2的线3-3及线4-4展示横截面侧视图。图2到4(或以下其它二维视图中的任一者)中未展示下伏基座12以将图式简化，但应理解可提供适当基座来支撑所图解说明的结构。
参考图5到7，沟槽36、38及40形成为延伸穿过保护材料26并进入结构14中。可利用任何适合的处理来形成沟槽。举例来说，可利用图案化掩模(未展示)来界定沟槽的位置，且然后可利用一或多种适合的蚀刻形成所述沟槽。随后，可移除掩模以留下图5到7的构造。在所展示的实施例中，沟槽40具有比沟槽36及38大的宽度(如所展示，例如沿着图6的横截面)。此情形在一些实施例中可能是有目的的，或可能在图案化及/或蚀刻期间由非所要的误差造成。利用常规的处理可难以在不同宽度的沟槽内形成所期望的栅极结构。相比之下，无论所有的沟槽36、38及40之间存在怎样的宽度变化，本发明的方法皆可在这些沟槽内形成所期望的栅极结构；如下文在后续图中所展示。
沟槽36、38及40可表示在集成电路系统制作期间跨越结构形成的大数目个沟槽。举例来说，沟槽可表示在集成存储器制作期间利用的大数目个沟槽。
沟槽36、38及40沿着轴线7的第二方向延伸。结构14的上部部分以及位于这些上部部分上方的保护材料26被图案化成轨道42；其中这些轨道沿着轴线7的第二方向延伸。图7的横截面沿着轨道42中的一者。轨道内的半导体材料22被配置为垂直延伸柱46。轨道42中的每一者内的柱46彼此被包括绝缘材料24的绝缘区48(如图7中所展示)间隔开。
沟槽36、38及40具有包含侧壁表面51及底部表面53的内表面。
半导体材料22的下部部分位于轨道42及沟槽36、38及40下方，其中这些下部部分被配置为在沟槽及垂直延伸柱46下方穿行的线路44。线路44具有在沟槽36、38及40中的上表面43；且图7中概略地图解说明这些上表面的适当位置以帮助读者观察相对于图7的横截面在页面内外延伸的线路44。线路44最后被导电掺杂，且在一些实施例中可被视为数字线16的额外部分。
沟槽36、38及40的底部表面53与含半导体的线路44的顶部表面43共同延伸。
在一些实施例中，轨道42内的保护材料26可被视为被配置为保护顶盖50，保护顶盖50在柱46上方且在位于柱之间的绝缘区48上方延伸。
通过多个视图来展示了上文所描述的处理步骤(具体来说，图1到4的视图展示第一步骤，且图5到7的视图展示第二步骤)。提供多个视图来帮助读者理解组合件内的三维关系。将仅利用单个视图描述其余工艺阶段(具体来说，沿着与图3及6相同的横截面的视图)，如此单个视图将足以描绘本文中所描述的本发明的相关组件。
参考图8，展示处于在图6的处理阶段之后的处理阶段处构造10。图8的处理阶段展示涂布材料52，涂布材料52形成在轨道42上方且沿着沟槽36、38及40的内表面51及53形成。在一些实施例中，涂布材料52可被视为给沟槽的内表面51及53加衬。
涂布材料52可包括任何适合的组成。在一些实施例中，涂布材料52可包括高k介电材料(其中术语高k意指介电常数大于二氧化硅的介电常数)、低k材料(其中术语低k意指介电常数小于氧化硅的介电常数)、及/或可包括二氧化硅。在一些实施例中，涂布材料52可包括以下各项中的一或多者、本质上由以下各项中的一或多者组成、或由以下各项中的一或多者组成：氧化铝、氧化铪、氧化锆、掺碳氮化硅、掺硼氮化硅、掺碳二氧化硅等。
涂布材料52可形成达任何适合的厚度；且在一些实例实施例中可形成达处于从约
Figure BDA0002215199300000061
Figure BDA0002215199300000062
到约
Figure BDA0002215199300000063
的范围内的厚度。
参考图9，在涂布材料52上方形成第一材料54。第一材料54在轨道42上方且在沟槽36、38及40内延伸。第一材料54可被选择为可相对于涂布材料52被选择性地蚀刻。术语“可选择性地蚀刻”意指在适合的蚀刻条件下比涂布材料更快地移除第一材料，所述适合的蚀刻条件包含但不限于在适合的蚀刻条件下仅移除第一材料的情况(即，可相对于涂布材料100％地选择第一材料的情况)。在一些实施例中，第一材料54可包括二氧化硅、本质上由二氧化硅组成、或由二氧化硅组成；而涂布材料52可包括以下各项中的一或多者、本质上由以下各项中的一或多者组成、或由以下各项中的一或多者组成：氧化铝、氧化铪、氧化锆、掺碳氮化硅、掺硼氮化硅、掺碳二氧化硅等。
可利用任何适合的工艺沉积第一材料54，且在一些实施例中第一材料54可以是旋涂电介质(SOD)或可流动氧化物。
参考图10，利用平面化工艺(例如，化学机械抛光、CMP)来从涂布材料52上方移除第一材料54，且形成跨越材料52及54延伸的经平坦化上表面55。
参考图11，相对于涂布材料52选择性地蚀刻第一材料54。这会将第一材料54的上表面57凹陷到第一水平高度59(在一些实施例中可被称为第一竖向水平高度)。
轨道42具有高于第一水平高度59的第一区段56。
第一水平高度59最终设定晶体管栅极的顶部的位置，如下文所论述。这些位置可相对于沟道区30与上部源极/漏极区32之间的界面而处于任何适合的水平高度处。在所展示的实施例中，水平高度59略高于这些界面。在其它实施例中，水平高度59可与此界面齐平，或者低于此界面。
参考图12，间隔件材料58形成为在轨道42上方且在沟槽36、38及40内延伸。间隔件材料可包括绝缘材料，可相对于所述绝缘材料选择性地蚀刻材料54。在一些实施例中，间隔件材料58可包括氮化硅、本质上由氮化硅组成、或由氮化硅组成。
参考图13，各向异性地蚀刻间隔件材料58以沿着轨道42的第一区段56形成间隔件60。在所展示的实施例中，各向异性蚀刻已沿着轨道42从保护材料26上方移除材料52及58以暴露出保护材料26的上表面。涂布材料52的位于间隔件60与轨道42的第一区段56之间的部分可被称为涂布材料的第一部分62。在一些实施例中，用于将间隔件60图案化的蚀刻可移除第一材料54的一些。这是没有问题的，这是因为材料54在后续工艺步骤(图14)处无论如何将均会凹陷。
间隔件60具有在第一材料54的上表面57上的底部表面61，且因此具有处于上表面57的水平高度59处的底部表面61。在一些实施例中，底部表面61可被称为“大约”处于水平高度59处以指示底部表面61在制作及测量的合理容差内与水平高度59对准。在一些实施例中，第一材料54的上表面57可被视为校准底部表面61的位置，以使得底部表面与水平高度59大致对准。
参考图14，相对于涂布材料52、保护材料26及间隔件材料58选择性地蚀刻第一材料54以将第一材料54的上表面57凹陷到第二水平高度63(其在一些实施例中可被称为第二竖向水平高度)。
轨道42具有第二区段64，第二区段64位于第一水平高度59与第二水平高度63之间(即，其位于第一区段56与第二水平高度63之间)。涂布材料52的沿着轨道42的第二区段64的部分可被称为涂布材料的第二部分66。涂布材料52的第二部分在图14的工艺阶段处暴露；且可保持原样以用于并入到晶体管中作为栅极电介质，可被适合于并入到栅极电介质中的额外绝缘材料覆盖，可被移除并用栅极介电材料替换，可被部分地移除，可被部分地移除且然后被栅极介电材料的额外绝缘材料覆盖等。
第二水平高度63最终设定晶体管栅极的底部的位置，如下文所论述。这些位置可相对于沟道区38与下部源极/漏极区28之间的界面而处于任何适合的水平高度处。在所展示的实施例中，水平高度63略低于此界面。在其它实施例中，水平高度63可与此界面齐平，或高于此界面。
参考图15，在轨道42上且在沟槽36、38及40内形成导电材料68。导电材料68可最终形成字线，其中字线的若干区邻近作为晶体管栅极的柱46。因此，在一些实施例中，导电材料68可被称为导电栅极材料或导电字线材料。导电材料68可包括任何适合的导电组成，例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组成(例如，金属硅化物、金属氮化物、金属碳化物等)、及/或经导电掺杂的半导体材料(例如，经导电掺杂的硅、经导电掺杂的锗等)中的一或多者。在一些实施例中，导电材料68将是含金属材料，例如包括钛、钨、氮化钛、氮化钨等中的一或多者的材料。
在一些实施例中，导电材料68可被视为给轨道42的第二区段64加衬。
参考图16，蚀刻导电材料68以将此材料图案化成沿着轨道42的第二区段64延伸的组件70。组件70具有抵靠间隔件60的下表面61的上表面71，且具有抵靠凹陷的第一材料54的上表面57的底部表面73。因此，上表面71处于第一水平高度59处(或“大约”处于第一水平高度处)，且下表面73处于第二水平高度63处(或“大约”处于第二水平高度处)。在一些实施例中，间隔件60的下表面61可被视为校准组件70的上表面71的位置，以使得上表面与水平高度59大致对准；且第一材料54的上表面57可被视为校准组件70的底部表面73的位置，以使得底部表面与水平高度63大致对准。
可期望间隔件60具有大于或等于组件70的所期望横向厚度的横向厚度，如此可使得间隔件60能够在将导电材料68图案化成导电组件70期间用作硬掩模。
组件70可包括沿着柱46的晶体管栅极。此晶体管栅极与柱被涂布材料52间隔开。此涂布材料可被视为材料与图16的实施例中的栅极介电材料对应。栅极70操作地邻近沟道区30，且栅极的电性质可用于通过沟道区30控制源极/漏极区28与32的耦合(即，可通过沟道区30将源极/漏极区28与32彼此门控地耦合)。因此，垂直延伸柱46中的每一者可并入道垂直晶体管中(其中术语“垂直晶体管”意指晶体管具有在上部源极/漏极区与下部源极/漏极区之间垂直延伸的沟道区)。此类垂直晶体管的底部源极/漏极区28与数字线16耦合。
在一些实施例中，组件70可并入到相对于图16的横截面在页面内外延伸的字线中。柱42的任一侧上的组件70可全部由单个字线构成，其中这些组件在图16所图解说明的横截面之外的位置处彼此接合。举例来说，所图解说明的组件70被展示为并入到字线WL1、WL2、WL3及WL4中。
参考图17，从上部源极/漏极区32上方移除保护材料26(图16)以暴露出这些区。随后，将上部源极/漏极区32与电荷存储装置72耦合。电荷存储装置被图解说明为电容器，但应理解装置72可以是任何适合的电荷存储装置。在装置72是电容器的所展示实施例中，这些电容器具有与上部源极/漏极区32耦合的第一节点，且具有与参考电压74耦合的第二节点。此参考电压可以是接地电压或任何其它适合的参考电压。
图7(上文所论述)展示保护材料26跨越上部源极/漏极区32且也跨越上部源极/漏极区之间的中介区48延伸。可以或可不跨越中介区48移除保护材料26，这是因为在图17的处理阶段处从上部源极/漏极区32上方移除保护材料26。
图17展示形成在沟槽36、38及40内的第一材料54上方的绝缘材料82。绝缘材料82可包括任何适合的组成，且在一些实施例中可包括二氧化硅、本质上由二氧化硅组成、由二氧化硅组成。
图17的数字线16可被视为可与存储器阵列相关联的许多数字线的实例，且在图17的实施例中被图解说明为数字线DL1。数字线DL1沿着第一方向延伸，所述第一方向与图1的轴线5的方向对应。字线WL1到WL4可被视为可与存储器阵列相关联的许多字线的实例。字线沿着与图1的轴线7的方向对应的第二方向延伸。柱46内的区28、30及32可被视为由垂直晶体管76构成，所述垂直晶体管76由沿着字线WL1到WL4的栅极门控。垂直晶体管76与电荷存储装置72一起可被视为形成存储器阵列80(例如，DRAM阵列)的存储器单元78。
图18示意性地图解说明实例DRAM阵列80的一个区。此区包括多个存储器单元78，其中存储器单元中的每一者包含电容器72及晶体管76。存储器阵列的所图解说明的区包括两个数字线(DL1及DL2)及两个字线(WL1及WL2)以及四个存储器单元。应理解，存储器阵列可具有字线、数字线及存储器单元的任何适合数目。
在一些实施例中，第一材料54可保留在最后构造中，如图17中所展示。在其它实施例中，第一材料54可以是被移除的牺牲材料。举例来说，图19展示处于可在图16的工艺阶段之后的工艺阶段处的构造10，且展示材料54(图16)被移除。随后，沟槽36、38及40可填充有绝缘材料82，如图20中所展示。如果第一材料54保留在最后构造中，那么第一材料可以是绝缘材料(例如，二氧化硅)。如果第一材料54是牺牲材料，那么第一材料可具有任何电性质(例如，可绝缘、导电等)，且可仅因其蚀刻性质被选择。
图14的处理阶段暴露出涂布材料52的第二部分66。在图15到17所图解说明的实施例中，此第二部分66作为垂直晶体管的栅极介电材料。在其它实施例中，可将涂布材料52的暴露的第二部分移除并替换成其它材料，所述其它材料随后在垂直晶体管内用作栅极介电材料。参考图21到25描述此类其它实施例的实例。
参考图21，展示处于可在图14的处理阶段之后的处理阶段处的构造10。轨道42中的每一者可被视为包括第一区段56、第二区段64及位于第二区段64下方的第三区段90。区段56、64及90可被称为轨道的上部区段、中间区段及下部区段；其中上部区段56从轨道的顶部延伸到约水平高度59，中间区段64从约水平高度63延伸到约水平高度59，且下部区段64从轨道的底部延伸到约水平高度63。
涂布材料52沿着轨道42的中间区段64被移除，且沿着上部区段56及下部区段90保留下来。在一些实施例中，图21的涂布材料52可被称为第一绝缘材料。
参考图22，沿着轨道42的中间区64形成第二绝缘材料92。第二绝缘材料92可具有与第一绝缘材料52不同的组成及/或可具有与第一绝缘材料52不同的厚度。下文参考图25及26更详细地描述材料92与52之间的实例性厚度差异。实例性组成差异可由于第一绝缘材料52是因具有适合的抗蚀刻性质(具体来说，抵抗用于调整材料54的上部水平高度的蚀刻，其中上文参考图11及14描述了此类蚀刻的实例)而被选择，而绝缘材料92因具有适合于在垂直晶体管内用作栅极介电材料的性质而被选择，所述垂直晶体管与上文参考图17所描述的晶体管类似。在一些实施例中，第一绝缘材料52可包括以下各项中的一或多者、本质上由以下各项中的一或多者组成、或由以下各项中的一或多者组成：氧化铝、氧化铪、氧化锆、掺碳氮化硅、掺硼氮化硅、掺碳二氧化硅等；且第二绝缘材料92可包括二氧化硅、本质上由二氧化硅组成、或由二氧化硅组成。
在一些实施例中，图22的间隔件60可被视为包括第三绝缘材料58，第三绝缘材料58不同于绝缘材料52及92中的一者或与这两者皆不同。举例来说，绝缘材料58可包括氮化硅、本质上由氮化硅组成、或由氮化硅组成，而绝缘材料52及92包括绝缘氧化物。
在一些实施例中，图22的材料54(即，在轨道42之间的中介间隙内的材料)可被视为第三绝缘材料，所述第三绝缘材料不同于绝缘材料52及92中的一者或与这两者皆不同。在一些实施例中，材料52可包括高k介电材料，且材料54及92两者皆可包括二氧化硅、本质上由二氧化硅组成、由二氧化硅组成。
参考图23，导电材料68沿着轨道42的中间区段64形成，且被图案化成组件70。这些组件70可包括上文参考图17所描述的类型的字线。可利用与上文参考图15及16所描述的处理类似的处理来形成材料68并将材料68图案化。
源极/漏极区28及32与沟道区30一起形成与上文参考图17所论述的垂直晶体管类似的垂直晶体管76。可将此类垂直晶体管并入到存储器阵列80中，存储器阵列80与上文参考图17及18所描述的存储器阵列相似；其中实例存储器阵列80的实例性区在图24中予以展示。
如上文参考图22所论述，第二绝缘材料92可包括与第一绝缘材料52不同的厚度。参考图25及26描述材料52与92相对于彼此包括不同的厚度的实施例的实例。
参考图25，第一绝缘材料52被展示为包括第一厚度T1，且第二绝缘材料92被展示为包括第二厚度T2，第二厚度T2大于第一厚度。第二厚度可比第一厚度大任何适合的量，且在一些实施例中可比第一厚度大至少约
Figure BDA0002215199300000111
至少约
Figure BDA0002215199300000112
至少约
Figure BDA0002215199300000113
等。
参考图26，其展示第一厚度T1大于第二厚度T2的实施例。第一厚度可比第二厚度大任何适合的量，且在一些实施例中可比第二厚度大至少约
Figure BDA0002215199300000114
至少约
Figure BDA0002215199300000115
至少约
Figure BDA0002215199300000116
等。
图25及26的实施例可包括彼此组成相同的第一绝缘材料52及第二绝缘材料92，或可包括相对于彼此组成不同的第一绝缘材料52及第二绝缘材料92。
上文所论述的组合件及结构可用于集成电路内(术语“集成电路”意指由半导体衬底支撑的电子电路)；且可并入到电子系统中。此类电子系统可用于(举例来说)存储器模块、装置驱动器、电力模块、通信调制解调器、处理器模块以及专用模块中，且可包含多层、多芯片模块。所述电子系统可以是各种各样的系统中的任一者，例如相机、无线装置、显示器、芯片组、机顶盒、游戏机、照明装置、运载工具、时钟、电视、蜂窝式电话、个人计算机、汽车、工业控制系统、飞行器等。
除非另有规定，否则本文中所描述的各种材料、物质、组成等可利用现在已知或尚待开发的任何适合方法来形成，所述方法例如包含原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“介电”和“绝缘”可用于描述具有绝缘电性质的材料。两个术语在本发明中这被视为同义的。在一些例子中利用术语“介电”且在其它例子中利用术语“绝缘”(或“电绝缘”)可为了本发明内提供语言变化性，以在以下权利要求书内简化前置基础，并非是为了指示任何显著的化学差异或电差异。
图式中的各个实施例的特定定向仅出于说明目的，且可在一些应用中相对于所展示的定向旋转所述实施例。本文中所提供的说明及所附权利要求书涉及在各种特征之间具有所描述关系的任何结构，而不管结构是处于图式的特定定向中还是相对于此定向旋转。
所附图解说明的横截面图仅展示横截面的平面内的特征，且并未展示在所述横截面的平面背后的材料(除非另有指示)以便将图式简化。
当在在上文中结构被称为“在另一结构上”、“邻近另另一结构”或“抵靠另一结构”时，其可直接位于所述另一结构上或者也可存在介入结构。相比之下，当结构被称为“直接位于另一结构上”、“直接邻近另一结构”或“直接抵靠另一结构”时，则不存在介入结构。
结构(例如层、材料等)可被称为“垂直延伸”以指示结构通常从下伏基座(例如，衬底)向上延伸。垂直延伸结构可相对于基座的上表面基本上正交地延伸，或并非如此。
一些实施例包含一种形成集成组合件的方法。提供一种结构，所述结构具有半导体材料的第一面板及绝缘的第二面板。第一面板及第二面板沿着第一方向延伸，且沿着与第一方向交叉的第二方向彼此相交替。形成延伸到结构中的沟槽。所述沟槽沿着第二方向延伸。所述沟槽使结构的上部部分形成到轨道中。所述轨道包括半导体材料的柱。第一面板的半导体材料的下部部分位于所述轨道及所述沟槽下方，且配置为在沟槽及柱下方穿行的半导体材料线路。第一材料形成在沟槽内。第一材料具有处于第一水平高度处的上表面。轨道的第一区段高于第一水平高度。沿着轨道的第一区段形成间隔件。使沟槽内的第一材料凹陷直到上表面处于第二水平高度处为止。轨道的第二区段位于第一区段与第二水平高度之间。沿着轨道的第二区段形成导电材料。
一些实施例包含一种形成集成组合件的方法。提供一种结构，所述结构具有半导体材料的第一面板及绝缘材料的第二面板。第一面板及第二面板沿着第一方向延伸，且沿着与第一方向交叉的第二方向彼此相交替。保护材料形成为跨越结构的上表面延伸。形成穿过保护材料且延伸到结构中的沟槽。所述沟槽沿着第二方向延伸。沟槽从保护材料及结构的上部部分形成轨道。所述轨道包括半导体材料的柱。形成涂布材料以在轨道上方且沿着沟槽的内表面延伸。在涂布材料上方且在沟槽内形成第一材料。相对于涂布材料选择性地蚀刻第一材料以将第一材料的上表面凹陷到第一水平高度。轨道的第一区段位于所述第一水平高度上方。沿着轨道的第一区段形成间隔件。涂布材料的第一部分为位于间隔件与轨道的第一区段之间。相对于涂布材料及间隔件选择性地蚀刻第一材料以使沟槽内的第一材料凹陷直到上表面处于第二水平高度处为止。轨道的第二区段位于第一区段与第二水平高度之间。涂布材料的第二部分覆盖轨道的第二区段。在沟槽内形成导电材料。导电材料给轨道的第二区段加衬。
一些实施例包含集成组合件，所述集成组合件具有沿着第一方向延伸的数字线及位于所述数字线上方的轨道。轨道沿着与第一方向交叉的第二方向延伸。轨道包含与介绝缘区相交替的半导体材料柱。轨道及相关联的半导体材料柱具有从轨道的顶部降序排列的上部区段、中间区段及下部区段以及相关联的半导体材料柱。第一绝缘材料沿着轨道的上部区段及下部区段。第二绝缘材料沿着轨道的中间区段。第二绝缘材料与第一绝缘材料在厚度及组成中的一者或两者上不同。导电栅极材料沿着轨道的中间区段且与中间区段被第二绝缘材料间隔开。沟道区位于半导体材料柱的中间区段内，上部源极/漏极区位于半导体材料柱的上部区段内，且下部源极/漏极区位于半导体材料柱的下部区段内。通过沟道区将上部源极/漏极区与下部源极/漏极区彼此门控地耦合。
按照条例，已以专门或并非专门针对结构特征及方法特征的语言描述了本文中所揭示的标的物。然而，应理解，由于本文中所揭示的方法包括实例性实施例，因此所述权利要求书不限于所展示及所描述的具体特征。因此，所述权利要求书是由字面措辞来提供完整范围，且根据等效内容的教义适当地予以解释。

Claims (33)

1.一种形成集成组合件的方法，其包括：
提供结构，所述结构具有半导体材料的第一面板及绝缘的第二面板；所述第一面板及所述第二面板沿着第一方向延伸，且沿着与所述第一方向交叉的第二方向彼此相交替；
形成延伸到所述结构中的沟槽；所述沟槽沿着所述第二方向延伸；所述沟槽使所述结构的上部部分形成为轨道；所述轨道包括所述半导体材料的柱；所述第一面板的所述半导体材料的下部部分位于所述轨道及所述沟槽下方且被配置为在所述沟槽及所述柱下方穿行的半导体材料线路；
在所述沟槽内形成第一材料，所述第一材料具有处于第一水平高度处的上表面；所述轨道的第一区段高于所述第一水平高度；
沿着所述轨道的所述第一区段形成间隔件；
使所述沟槽内的所述第一材料凹陷直到所述上表面处于第二水平高度处为止；所述轨道的第二区段位于所述第一区段与所述第二水平高度之间；及
沿着所述轨道的所述第二区段形成导电材料。
2.根据权利要求1所述的方法，其进一步包括在沿着所述轨道的所述第二区段形成所述导电材料之前，先沿着所述轨道的所述第二区段形成绝缘材料。
3.根据权利要求2所述的方法，其中在所述使所述沟槽内的所述第一材料凹陷之前，先沿着所述轨道的所述第二区段形成所述绝缘材料。
4.根据权利要求2所述的方法，其中在所述使所述沟槽内的所述第一材料凹陷之后再沿着所述轨道的所述第二区段形成所述绝缘材料。
5.根据权利要求1所述的方法，其进一步包括移除所述第一材料。
6.根据权利要求1所述的方法，其中所述第一材料包括二氧化硅，且所述间隔件包括氮化硅。
7.根据权利要求1所述的方法，其包括：
在形成所述沟槽之前，先在所述第一面板及所述第二面板上方形成保护材料；所述轨道的上部部分包括作为保护顶盖的所述保护材料；
移除所述保护顶盖的至少一些部分以暴露出所述半导体材料的所述柱的上部区；及
将电荷存储装置与所述暴露的上部区耦合。
8.根据权利要求1所述的方法，其包括：
在于所述沟槽内形成所述第一材料之前，先在所述第一面板及所述第二面板上方且沿着所述沟槽的内表面形成涂布材料；
形成所述第一材料以填充所述沟槽且覆盖所述涂布材料；
用平面化工艺从所述涂布材料上方移除所述第一材料；及
相对于所述涂布材料选择性地移除所述第一材料以使所述第一材料的所述上表面凹陷到所述第一水平高度。
9.根据权利要求8所述的方法，其中：
所述涂布材料包括氧化铝、氧化铪、氧化锆、掺碳氮化硅、掺硼氮化硅及掺碳二氧化硅中的一或多者；且
所述第一材料包括二氧化硅。
10.一种形成集成组合件的方法，其包括：
提供结构，所述结构具有半导体材料的第一面板及绝缘材料的第二面板；所述第一面板及所述第二面板沿着第一方向延伸，且沿着与所述第一方向交叉的第二方向彼此相交替；
形成跨越所述结构的上表面延伸的保护材料；
形成延伸穿过所述保护材料并进入到所述结构中的沟槽；所述沟槽沿着所述第二方向延伸；所述沟槽使所述保护材料且使所述结构的上部部分形成为轨道；所述轨道包括所述半导体材料的柱；
形成在所述轨道上方且沿着所述沟槽的内表面延伸的涂布材料；
在所述涂布材料上方且在所述沟槽内形成第一材料；
相对于所述涂布材料选择性地蚀刻所述第一材料以使所述第一材料的上表面凹陷到第一水平高度；所述轨道的第一区段高于所述第一水平高度；
沿着所述轨道的所述第一区段形成间隔件，所述涂布材料的第一部分位于所述间隔件与所述轨道的所述第一区段之间；
相对于所述涂布材料及所述间隔件选择性地蚀刻所述第一材料以使所述沟槽内的所述第一材料凹陷，直到所述上表面处于第二水平高度处为止；所述轨道的第二区段位于所述第一区段与所述第二水平高度之间；所述涂布材料的第二部分覆盖所述轨道的所述第二区段；及
在所述沟槽内形成导电材料；所述导电材料给所述轨道的所述第二区段加衬。
11.根据权利要求10所述的方法，其包括在所述使所述第一材料的所述上表面凹陷到所述第一水平高度之前，先利用平面化工艺从所述涂布材料上方移除所述第一材料。
12.根据权利要求10所述的方法，其中：
所述涂布材料包括氧化铝、氧化铪、氧化锆、掺碳氮化硅、掺硼氮化硅及掺碳二氧化硅中的一或多者；
所述间隔件包括氮化硅；且
所述第一材料包括二氧化硅。
13.根据权利要求12所述的方法，其中所述保护材料包括氮化硅。
14.根据权利要求12所述的方法，其中所述涂布材料包括在从约
Figure FDA0002215199290000031
到约
Figure FDA0002215199290000032
范围内的厚度。
15.根据权利要求10所述的方法，其中当形成所述导电材料以给所述第二区段加衬时，所述涂布材料的所述第二部分沿着所述轨道的所述第二区段保留下来。
16.根据权利要求15所述的方法，其中所述涂布材料包括高k介电材料。
17.根据权利要求16所述的方法，其中所述涂布材料包括氧化铝、氧化锆及氧化铪中的一或多者。
18.根据权利要求10所述的方法，其中在于所述沟槽内形成所述导电材料之前，先将所述涂布材料的所述第二部分从所述第二区段移除并替换成介电材料。
19.根据权利要求18所述的方法，其中：
所述涂布材料包括氧化铝、氧化铪、氧化锆、掺碳氮化硅、掺硼氮化硅及掺碳二氧化硅中的一或多者；且
所述介电材料包括二氧化硅。
20.根据权利要求10所述的方法，其中所述面板的所述半导体材料中的一些作为在所述沟槽及所述柱下方穿行的线路，其中所述线路沿着所述第一方向延伸。
21.根据权利要求20所述的方法，其中所述半导体材料的所述线路并入到数字线中；且所述方法进一步包括：
移除所述保护材料的至少一些部分以暴露出所述半导体材料的所述柱的上部区；及
将电荷存储装置与所述暴露的上部区耦合。
22.一种集成组合件，其包括：
数字线，其沿着第一方向延伸；
轨道，其位于所述数字线上方且沿着与所述第一方向交叉的第二方向延伸；所述轨道包括与中介绝缘区相交替的半导体材料柱；所述轨道及相关联的半导体材料柱具有上部区段、中间区段及下部区段；
第一绝缘材料，其沿着所述轨道的所述上部区段及所述下部区段；
第二绝缘材料，其沿着所述轨道的所述中间区段；所述第二绝缘材料与所述第一绝缘材料在厚度及组成中的一者或两者上有所不同；
导电栅极材料，其沿着所述轨道的所述中间区段，且通过所述第二绝缘材料与所述中间区段间隔开；及
沟道区，其位于所述半导体材料柱的所述中间区段内；上部源极/漏极区，其位于所述半导体材料柱的所述上部区段内；及下部源极/漏极区，其位于所述半导体材料柱的所述下部区段内；所述上部源极/漏极区与所述下部源极/漏极区通过所述沟道区而彼此门控地耦合。
23.根据权利要求22所述的集成组合件，其中所述第一绝缘材料与所述第二绝缘材料彼此在厚度上有所不同。
24.根据权利要求22所述的集成组合件，其中所述第一绝缘材料比所述第二绝缘材料厚至少约
Figure FDA0002215199290000051
25.根据权利要求22所述的集成组合件，其中所述第一绝缘材料比所述第二绝缘材料薄至少约
Figure FDA0002215199290000052
26.根据权利要求22所述的集成组合件，其中所述第一绝缘材料与所述第二绝缘材料彼此在组成上有所不同。
27.根据权利要求26所述的集成组合件，其中所述第一绝缘材料包括氧化铝、氧化铪、氧化锆、掺碳氮化硅、掺硼氮化硅及掺碳二氧化硅中的一或多者；且其中所述第二绝缘材料由二氧化硅组成。
28.根据权利要求22所述的集成组合件，其中所述第一绝缘材料与所述第二绝缘材料彼此在厚度及组成两者上皆不同。
29.根据权利要求22所述的集成组合件，其进一步包括间隔件，所述间隔件沿着所述轨道的所述上部区段且通过所述第一绝缘材料与所述上部区段间隔开；其中所述第一绝缘材料包括一或多种氧化物，且所述间隔件包括氮化硅；且其中所述导电栅极材料被配置为顶部表面直接抵靠所述间隔件的字线结构。
30.根据权利要求22所述的集成组合件，其中所述轨道彼此被中介间隙间隔开；且所述集成组合件进一步包括位于所述中介间隙的下部部分内且沿着所述轨道的所述下部区段的第三绝缘材料；所述导电栅极材料被配置为底部表面直接抵靠所述第三绝缘材料的字线结构；所述第三绝缘材料包括与所述第一绝缘材料不同的组成。
31.根据权利要求30所述的集成组合件，其中所述第三绝缘材料包括与所述第二绝缘材料不同的组成。
32.根据权利要求31所述的集成组合件，其中所述第三绝缘材料包括二氧化硅。
33.根据权利要求22所述的集成组合件，其包括与所述上部源极/漏极区耦合的电荷存储装置；其中所述导电栅极材料被配置为沿着所述第二方向延伸的字线；且其中所述下部源极/漏极区与所述数字线耦合。
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