KR20220112836A - 메모리 디바이스 및 메모리 디바이스 형성 방법 - Google Patents

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KR20220112836A
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조르지오 세르발리
마르셀로 마리아니
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마이크론 테크놀로지, 인크
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Abstract

일부 실시예는 제1 및 제2 필라를 갖는 조립체를 포함한다. 각각의 필라는 내부 에지와 외부 에지를 갖는다. 제1 게이트는 제1 필라의 채널 구역에 인접한다. 제2 게이트는 제2 필라의 채널 구역에 인접한다. 차폐 라인은 제1 및 제2 필라 사이에 있다. 제1 및 제2 하단 전극은 각각 제1 및 제2 필라 위에 있으며; 제1 및 제2 앵글 플레이트로서 구성된다. 절연 재료는 제1 및 제2 하단 전극 위에 있다. 절연 재료는 강유전성 또는 비강유전성일 수 있다. 상단 전극은 절연 재료 위에 있다. 일부 실시예는 조립체를 형성하는 방법을 포함한다.

Description

메모리 디바이스 및 메모리 디바이스 형성 방법
관련 특허 데이터
본 출원은 2020년 1월 8일자로 출원된 "Memory Devices and Methods of Forming Memory Devices"이라는 명칭의 미국 특허 출원 번호 제16/737,171호에 관련하며, 그 전체 내용은 본 출원에 참조로 포함된다.
기술 분야
메모리 디바이스(예를 들어, 랜덤 액세스 메모리를 포함하는 메모리 어레이), 및 메모리 디바이스를 형성하는 방법.
메모리는 커패시터와 함께 액세스 트랜지스터를 개별적으로 포함하는 메모리 셀을 이용할 수 있다. 커패시터는 메모리가 강유전성 랜덤 액세스 메모리(FeRAM)인 경우 강유전성 커패시터일 수 있거나, 또는 메모리가 전통적인 DRAM(dynamic random-access memory)인 경우 비강유전성 커패시터일 수 있다.
개선된 메모리 아키텍처 및 개선된 메모리 아키텍처 형성 방법을 개발하는 것이 바람직할 것이다. 또한, 이러한 방법이 FeRAM 및 DRAM 제조에 적용되는 것이 바람직할 것이다.
도 1 내지 도 1b는 예시적인 집적 조립체를 형성하기 위한 예시적인 방법의 예시적인 프로세스 스테이지에서 예시적인 구성의 구역의 개략도이다. 도 1은 평면도이다. 도 1a 및 도 1b는 각각 도 1의 라인 A-A 및 B-B를 따른 측단면도이다.
도 1aa 및 도 1bb는 각각 도 1의 라인 A-A 및 B-B를 따른 개략적인 측단면도이며, 도 1a 및 도 1b에 도시된 간극과 연관될 수 있는 재료를 도시한다.
도 2 내지 도 2b는 도 1 내지 도 1b에 이어지는 예시적인 프로세스 스테이지에서 도 1 내지 도 1b의 구역의 개략도이다. 도 2는 평면도이다. 도 2a 및 도 2b는 각각 도 2의 라인 A-A 및 B-B를 따른 측단면도이다.
도 3 내지 도 3b는 도 2 내지 도 2b의 프로세스 스테이지에 이어지는 예시적인 프로세스 스테이지에서 도 1 내지 도 1b 구역의 개략도이다. 도 3은 평면도이다. 도 3a 및 도 3b는 각각 도 3의 라인 A-A 및 B-B를 따른 측단면도이다.
도 4 내지 도 4b는 도 3 내지 도 3b에 이어지는 예시적인 프로세스 스테이지에서 도 1 내지 도 1b의 구역의 개략도이다. 도 4는 평면도이다. 도 4a 및 도 4b는 각각 도 4의 라인 A-A 및 B-B를 따른 측단면도이다.
도 5 내지 도 5b는 도 4 내지 도 4b에 이어지는 예시적인 프로세스 스테이지에서 도 1 내지 도 1b의 구역의 개략도이다. 도 5는 평면도이다. 도 5a 및 도 5b는 각각 도 5의 라인 A-A 및 B-B를 따른 측단면도이다.
도 6 내지 도 6b는 도 5 내지 도 5b의 프로세스 스테이지에 이어지는 예시적인 프로세스 스테이지에서 도 1 내지 도 1b의 구역의 개략도이다. 도 6은 평면도이다. 도 6a 및 도 6b는 각각 도 6의 라인 A-A 및 B-B를 따른 측단면도이다.
도 7 내지 도 7b는 도 6 내지 도 6b에 이어지는 예시적인 프로세스 스테이지에서 도 1 내지 도 1b의 구역의 개략도이다. 도 7은 평면도이다. 도 7a 및 도 7b는 각각 도 7의 라인 A-A 및 B-B를 따른 측단면도이다.
도 8 내지 도 8b는 도 7 내지 도 7b에 이어지는 예시적인 프로세스 스테이지에서 도 1 내지 도 1b 구역의 개략도이다. 도 8은 평면도이다. 도 8a 및 도 8b는 각각 도 8의 라인 A-A 및 B-B를 따른 측단면도이다.
도 9 내지 도 9b는 도 8 내지 도 8b에 이어지는 예시적인 프로세스 스테이지에서 도 1 내지 도 1b의 구역의 개략도이다. 도 9는 평면도이다. 도 9a 및 도 9b는 각각 도 9의 라인 A-A 및 B-B를 따른 측단면도이다.
도 10 내지 도 10c는 도 9 내지 도 9b에 이어지는 예시적인 프로세스 스테이지에서 도 1 내지 도 1b의 구역의 개략도이다. 도 10은 평면도이다. 도 10a 및 도 10b는 각각 도 10의 라인 A-A 및 B-B를 따른 측단면도이다. 도 10c는 3차원 모습이다.
도 11 내지 도 11b는 도 10 내지 도 10c에 이어지는 예시적인 프로세스 스테이지에서 도 1 내지 도 1b의 구역의 개략도이다. 도 11은 평면도이다. 도 11a 및 도 11b는 각각 도 11의 라인 A-A 및 B-B를 따른 측단면도이다. 도 11 내지 도 11b의 구성은 예시적인 집적 조립체의 구역 또는 예시적인 메모리 디바이스의 구역인 것으로 고려될 수 있다.
도 12 내지 도 12c는 도 6 내지 도 6b에 이어지는 다른 예시적인 프로세스 스테이지에서 도 1 내지 도 1b의 구역의 개략도이다. 도 12는 평면도이다. 도 12a 및 도 12b는 각각 도 12의 라인 A-A 및 B-B를 따른 측단면도이다. 도 12c는 3차원 모습이다.
도 13 내지 도 13b는 도 12 내지 도 12c의 스테이지에 이어지는 예시적인 프로세스 스테이지에서 도 1 내지 도 1b의 구역의 개략도이다. 도 13은 평면도이다. 도 13a 및 도 13b는 각각 도 13의 라인 A-A 및 B-B를 따른 측단면도이다. 도 13 내지 도 13b의 구성은 예시적인 집적 조립체의 구역 또는 예시적인 메모리 디바이스의 구역인 것으로 고려될 수 있다.
도 14 내지 도 14b는 도 2 내지 도 2b의 프로세스 스테이지에 이어지는 다른 예시적인 프로세스 스테이지에서 도 1 내지 도 1b 구역의 개략도이다. 도 14는 평면도이다. 도 14a 및 도 14b는 각각 도 14의 라인 A-A 및 B-B를 따른 측단면도이다.
도 15 내지 도 15b는 도 14 내지 도 14b에 이어지는 예시적인 프로세스 스테이지에서 도 1 내지 도 1b 구역의 개략도이다. 도 15는 평면도이다. 도 15a 및 도 15b는 각각 도 15의 라인 A-A 및 B-B를 따른 측단면도이다.
도 16 내지 도 16b는 도 15 내지 도 15b에 이어지는 예시적인 프로세스 스테이지에서 도 1 내지 도 1b 구역의 개략도이다. 도 16은 평면도이다. 도 16a 및 도 16b는 각각 도 16의 라인 A-A 및 B-B를 따른 측단면도이다.
도 17 내지 도 17b는 도 16 내지 도 16b에 이어지는 예시적인 프로세스 스테이지에서 도 1 내지 도 1b의 구역의 개략도이다. 도 17은 평면도이다. 도 17a 및 도 17b는 각각 도 17의 라인 A-A 및 B-B를 따른 측단면도이다.
도 18 내지 도 18b는 도 17 내지 도 17b에 이어지는 예시적인 프로세스 스테이지에서 도 1 내지 도 1b 구역의 개략도이다. 도 18은 평면도이다. 도 18a 및 도 18b는 각각 도 18의 라인 A-A 및 B-B를 따른 측단면도이다.
도 19 내지 도 19b는 도 18 내지 도 18b에 이어지는 예시적인 프로세스 스테이지에서 도 1 내지 도 1b의 구역의 개략도이다. 도 19는 평면도이다. 도 19a 및 도 19b는 각각 도 19의 라인 A-A 및 B-B를 따른 측단면도이다.
도 20 내지 도 20b는 도 19 내지 도 19b에 이어지는 예시적인 프로세스 스테이지에서 도 1 내지 도 1b 구역의 개략도이다. 도 20은 평면도이다. 도 20a 및 도 20b는 각각 도 20의 라인 A-A 및 B-B를 따른 측단면도이다.
도 21 내지 도 21b는 도 20 내지 도 20b에 이어지는 예시적인 프로세스 스테이지에서 도 1 내지 도 1b의 구역의 개략도이다. 도 21은 평면도이다. 도 21a 및 도 21b는 각각 도 21의 라인 A-A 및 라인 B-B를 따른 측단면도이다.
도 22 내지 도 22b는 도 21 내지 도 21b에 이어지는 예시적인 프로세스 스테이지에서 도 1 내지 도 1b 구역의 개략도이다. 도 22는 평면도이다. 도 22a 및 도 22b는 각각 도 22의 라인 A-A 및 B-B를 따른 측단면도이다.
도 23은 강유전성 커패시터를 포함하는 예시적인 메모리 어레이의 개략도이다.
도 24는 다른 예시적인 메모리 어레이의 개략도이다.
일부 실시예는 하단 전극이 수평 연장 다리에 연결되는 수직 연장 다리를 갖는 앵글 플레이트(예를 들어, "L-형" 플레이트)로 구성되는 메모리 아키텍처(예를 들어, DRAM, FeRAM 등)를 형성하는 새로운 방법을 포함한다. 앵글 플레이트는 수직 연장 다리의 전체 범위를 따라 제공된 절연성 매스(mass)에 의해 또는 앵글 플레이트를 따라 연장되고 수직 연장 다리의 상부 구역에 인접한 절연 구조(레일)에 의해 지지될 수 있다. 일부 실시예는 앵글 플레이트로서 구성된 하단 전극을 포함하는 메모리 아키텍처(예를 들어, DRAM, FeRAM 등)를 포함한다. 예시적인 실시예가 도 1 및 도 24를 참조하여 설명된다.
도 1 내지 도 1b를 참조하면, 구성(10)은 수직 연장 필라(12)를 포함한다. 필라(12)는 반도체 재료(14)를 포함한다. 필라(12)는 모두 서로 실질적으로 동일하며, 용어 "실질적으로 동일한"은 제조 및 측정의 합리적인 공차 내에서 동일한 것을 의미한다.
반도체 재료(14)는 임의의 적절한 조성(들)을 포함할 수 있고; 일부 실시예에서 실리콘, 게르마늄, III/V 반도체 재료(예를 들어, 갈륨 인화물), 반도체 산화물 등 중 하나 이상을 포함하거나, 그로 본질적으로 구성되거나, 또는 그로 구성될 수 있으며; III/V 반도체 재료라는 용어는 주기율표의 III족 및 V족에서 선택된 원소를 포함하는 반도체 재료를 의미한다(III 및 V족은 이전 명명법이며 현재는 13족 및 15족이라 지칭됨). 일부 실시예에서, 반도체 재료(14)는 적절하게 도핑된 실리콘을 포함하거나, 그로 본질적으로 구성되거나, 또는 그로 구성될 수 있다. 실리콘은 임의의 적절한 형태일 수 있으며, 일부 실시예에서 단결정, 다결정 및/또는 비정질일 수 있다.
각각의 필라(12)는 상부 소스/드레인 구역(16)과 하부 소스/드레인 구역(18) 사이에 채널 구역(20)을 포함한다. 도면에서 점묘법을 이용하여 소스/드레인 구역(16, 18)이 고농도로 도핑되었음을 나타낸다. 일부 실시예에서, 소스/드레인 구역(16, 18)은 인 및 비소 중 하나 또는 양자 모두를 필라(12)의 반도체 재료(예를 들어, 실리콘)(14)에 통합함으로써 n-형 도핑될 수 있다. 일부 실시예에서, 소스/드레인 구역(16, 18) 중 하나 또는 양자 모두는 전도성으로 도핑된 반도체 재료(14)에 더하여 추가적인 전도성 재료를 포함할 수 있다. 예를 들어, 소스/드레인 구역(16, 18) 중 하나 또는 양자 모두는 금속 실리사이드(예를 들어, 티타늄 실리사이드, 텅스텐 실리사이드 등) 및/또는 다른 적절한 전도성 재료(예를 들어, 티타늄, 텅스텐 등)를 포함할 수 있다. 일부 실시예에서, 필라(12)는 상부 소스/드레인 구역(16)에 의해 캡핑된 것으로 고려될 수 있으며, 용어 "캡핑된"은 상부 소스/드레인 구역이 필라(12)의 반도체 재료(14)를 포함하거나 포함하지 않을 수 있음을 나타낸다.
도시된 실시예에서, 4개의 필라는 서로 및 다른 필라와 구별될 수 있게 12a, 12b, 12c 및 12d로 표시되어 있다. 필라(12a, 12b, 12c, 12d)는 각각 제1, 제2, 제3 및 제4 필라로 지칭될 수 있고; 도 1a의 단면을 따라 측방향으로 순서대로 연장한다. 또한, 필라(12a-d)와 연관된 상부 소스/드레인 구역(16)은 16a-d로 표시되며; 각각 제1, 제2, 제3 및 제4 소스/드레인 구역으로 지칭될 수 있다.
절연 재료(22)가 상부 소스/드레인 구역(16) 사이에서 연장된다. 절연 재료(22)는 임의의 적절한 조성(들)을 포함할 수 있고; 일부 실시예에서 질화규소를 포함하거나, 그로 본질적으로 구성되거나, 또는 그로 구성될 수 있다.
평탄화된 상부 표면(23)은 절연 재료(22) 및 소스/드레인 구역(16)에 걸쳐 연장된다. 평탄화된 표면(23)은 화학 기계적 연마(CMP) 및/또는 임의의 다른 적절한 프로세스(들)를 이용하여 형성될 수 있다. 일부 실시예에서, 표면(23)은 구성(10)의 상부 표면으로 지칭될 수 있다.
구성은 필라(12) 아래에 디지트 라인(24)을 포함한다. 디지트 라인은 필라의 하부 소스/드레인 구역(18)과 전기적으로 결합된다. 디지트 라인 중 하나는 다른 디지트 라인과 구별할 수 있게 24a로 표시된다. 디지트 라인은 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등) 중 하나 이상, 금속 함유 조성(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 같은 임의의 적절한 전기 전도성 조성(들)을 포함할 수 있다.
예시된 실시예에서, 디지트 라인은 물리적으로 하부 소스/드레인 구역(18)에 맞닿는다. 일부 실시예에서, 디지트 라인은 금속(예를 들어, 티타늄, 텅스텐 등)을 포함할 수 있고, 소스/드레인 구역(18)은 전도성으로 도핑된 실리콘을 포함할 수 있으며, 금속 실리사이드는 소스/드레인 구역(18)의 실리콘이 디지트 라인(24)과 계면을 이루는 곳에 존재할 수 있다. .
워드라인은 필라(12) 옆에 있으며 게이트(26)를 포함한다. 게이트(26)는 유전체 재료(게이트 유전체 재료라고도 지칭됨)(28)에 의해 필라로부터 이격된다.
게이트는 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등) 중 하나 이상, 금속 함유 조성(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 같은 임의의 적절한 전기 전도성 조성(들)을 포함할 수 있다.
유전체 재료(28)는 임의의 적절한 조성(들)을 포함할 수 있고; 일부 실시예에서 질화규소, 이산화규소, 산화알루미늄, 산화하프늄 등 중 하나 이상을 포함하거나, 그로 본질적으로 구성되거나, 또는 그로 구성될 수 있다.
유전체 재료(28)는 게이트(26)와 채널 구역(20) 사이에 제공되고, 임의의 적절한 수직 치수로 연장될 수 있다. 도시된 실시예에서 유전체 재료(28)는 게이트(26)의 최상부 표면을 넘어 상향 연장된다. 다른 실시예에서 유전체 재료(28)는 게이트(26)의 수직 에지를 넘어 수직으로 연장되거나 그렇지 않을 수 있다.
게이트 중 4개는 각각 26a, 26b, 26c 및 26d로 표시되어 있어 서로에 대해 그리고 다른 게이트에 대해 구별될 수 있다. 게이트(26a, 26b, 26c, 26d)는 도 1a의 단면을 따라 측방향으로 순서대로 존재하고, 각각 제1, 제2, 제3 및 제4 게이트로 지칭될 수 있다.
제1 및 제2 게이트(26a, 26b)는 제1 및 제2 필라(12a, 12b) 사이에 있다. 제3 및 제4 게이트(26c, 26d)는 제3 및 제4 필라(12c, 12d) 사이에 있다.
게이트(트랜지스터 게이트)는 개별 게이트(예를 들어, 게이트(26a))에 인가된 충분한 전압이 연관된 채널 구역(예를 들어, 필라(12a) 내의 채널 구역(20))을 통한 전류 유동을 가능하게 하는 전기장을 유도하여 채널 구역의 양 측면 상의 소스/드레인 구역을 서로 전기적으로 결합하도록 채널 구역(20)에 동작 가능하게 인접한(동작 가능하게 근접한) 것으로 고려될 수 있다. 게이트에 대한 전압이 임계 레벨 미만이면 전류가 채널 구역을 통해 흐르지 않고 채널 구역의 양 측면의 소스/드레인 구역이 서로 전기적으로 결합되지 않는다. 게이트에 인가되는 전압 레벨을 통해 소스/드레인 구역의 결합/결합해제를 선택적으로 제어하는 것을 소스/드레인 구역의 게이트 결합이라고 지칭될 수 있다.
차폐 라인(30)은 필라(12) 옆에 있고, 유전체 재료(32)에 의해 필라와 이격되어 있다. 차폐 라인은 접지 또는 임의의 다른 적절한 기준 전압과 전기적으로 결합될 수 있다.
유전체 재료(32)는 임의의 적절한 조성(들)을 포함할 수 있고; 일부 실시예에서 이산화규소, 질화규소, 산화알루미늄, 산화하프늄 등 중 하나 이상을 포함하거나, 그로 본질적으로 구성되거나, 또는 그로 구성될 수 있다. 도시된 실시예에서 유전체 재료(32)는 차폐 라인(30)의 수직 에지를 넘어 수직으로 연장된다. 다른 실시예에서, 유전체 재료(32)는 차폐 라인(30)의 수직 에지를 넘어 수직으로 연장되거나 그렇지 않을 수 있다.
차폐 라인(30)은 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등) 중 하나 이상, 금속 함유 조성(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 같은 임의의 적절한 전기 전도성 조성(들)을 포함할 수 있다.
차폐 라인(30) 중 하나는 다른 차폐 라인과 구별될 수 있게 30a로 표시된다. 차폐 라인(30a)은 제2 필라(12b)과 제3 필라(12c) 사이에 위치한다.
도시된 실시예에서, 도 1a의 단면을 따라 도시된 각각의 필라(12)는 게이트(26)에 인접한 일 측면(예를 들어, 필라(12b)의 제1 측면(27))을 갖고, 차폐 라인(30)에 인접한 대향 측면(예를 들어, 필라(12b)의 제2 측면(29))을 갖는다.
도시된 실시예에서, 절연 재료(34)가 게이트(26) 및 차폐 라인(30) 위에 있다. 절연 재료(34)는 임의의 적절한 조성(들)을 포함할 수 있고; 예를 들어, 이산화규소를 포함할 수 있다. 일부 실시예에서 재료(34)는 유전체 재료(28, 32) 중 하나 또는 양자 모두와 동일한 조성을 포함할 수 있고, 다른 실시예에서 재료(34)는 유전체 재료(28, 32) 중 적어도 하나와 상이한 조성을 포함할 수 있다.
필라(12) 각각은 게이트(26) 중 하나 및 디지트 라인(24) 중 하나에 고유하게 결합되고; 따라서, 필라(12) 각각은 게이트 중 하나 및 디지트 라인 중 하나에 의해 고유하게 어드레싱되는 것으로 고려될 수 있다. 예를 들어, 필라(12a)는 디지트 라인(24a)과 게이트(26a)에 의해 고유하게 어드레싱되는 것으로 고려될 수 있으며, 필라(12b)는 게이트(26b) 및 디지트 라인(24a)에 의해 고유하게 어드레싱되는 것으로 고려될 수 있는 등이다.
디지트 라인(24)은 예시된 y-축 방향을 따라 연장되고, 차폐 라인(30) 및 게이트(26)는 예시된 x-축 방향을 따라 연장된다. 일부 실시예에서, x-축 및 y-축 방향 중 하나는 제1 방향으로 지칭될 수 있고, 다른 하나는 제2 방향으로 지칭될 수 있다.
일부 실시예에서, 각각의 필라(12)는 도 1a의 단면을 따라 도시된 바와 같이 내부 에지(15) 및 내부 에지에 대향 관계인 외부 에지(17)를 갖는 것으로 고려될 수 있다. 게이트(26)는 외부 에지(17)에 인접하고, 반면에, 차폐 라인(30)은 내부 에지(15)에 인접해 있다. 일부 실시예에서, 차폐 라인은 인접한 필라의 내부 에지(15) 사이의 구역 내에 있는 것으로 고려될 수 있다. 예를 들어, 차폐 라인(30a)은 인접한 필라(12b, 12c)의 내부 에지(15) 사이의 구역 내에 있다. 일부 실시예에서, 필라(12b, 12c)는 각각 제1 및 제2 필라로 지칭될 수 있고; 차폐 라인(30a)은 이러한 제1 및 제2 필라 사이의 구역에 있는 것으로 고려될 수 있다.
구성(10)은 반도체 베이스(도시되지 않음)에 의해 지지될 수 있다. 베이스는 반도체 재료를 포함할 수 있고; 예를 들어, 단결정 실리콘을 포함하거나, 그로 본질적으로 구성되거나, 또는 그로 구성될 수 있다. 베이스는 반도체 기판으로 지칭될 수 있다. "반도체 기판"이라는 용어는 반도체 웨이퍼(단독으로 또는 다른 재료를 포함하는 조립체로) 및 반도체 재료 층(단독으로 또는 다른 재료를 포함하는 조립체로)와 같은 벌크 반도체 재료를 포함하지만 이에 제한되지 않는 반도체 재료를 포함하는 임의의 구성을 의미한다. "기판"이라는 용어는 앞서 설명된 반도체 기판을 포함하지만 이에 제한되지 않는 임의의 지지 구조를 의미한다. 일부 응용에서, 베이스는 집적 회로 제조와 연관된 하나 이상의 재료를 함유하는 반도체 기판에 대응할 수 있다. 이러한 재료는 예를 들어 내화성 금속 재료, 장벽 재료, 확산 재료, 절연체 재료 등 중 하나 이상을 포함할 수 있다.
일부 실시예에서, 도 1a 및 도 1b의 구성(10)은 통합된 조립체(36)의 일부를 나타내는 것으로 고려될 수 있다.
도 1a 및 도 1b의 실시예에서, 하부 소스/드레인 구역(18) 위의 필라(12)의 구역을 분리하기 위해 구성(10) 내에 간극이 제공된다. 간극은 구성(10)의 모습이 더 작은 영역으로 축소되는 것을 가능하게 하고, 이는 후속 프로세스 스테이지에서 구성(10) 위에 형성되는 추가 재료를 위한 더 많은 공간을 남긴다. 필라(12)는 예시된 간극에 걸쳐 연장된다는 것을 이해하여야 한다. 도 1aa 및 도 1bb는 도 1a 및 도 1b와 동일한 단면을 따른 모습을 도시하고, 도 1a 및 도 1b의 간극이 없는 구성(10)을 도시한다. 도 1aa 및 도 1bb는 독자가 구성(10)의 배열을 이해하는 데 도움이 되도록 제공된다. 도 1a 및 도 1b의 모습(즉, 구성(10)에 간극을 갖는 모습)이 본 개시의 나머지 도면에 대해 사용될 것이다.
도 2 내지 도 2b를 참조하면, 조립체(36)는 도 1 내지 도 1b의 프로세스 스테이지에 이어지는 프로세스 스테이지에서 도시되어 있다. 마스크 구조(빔)(38)가 구성(10)의 상부 표면(23) 위에 형성된다. 마스크 구조(38)는 임의의 적절한 조성(들)을 포함할 수 있고; 일부 실시예에서 이산화규소 및 질화규소 중 하나 또는 양자 모두를 포함하거나, 그로 본질적으로 구성되거나, 또는 그로 구성될 수 있다.
예시된 마스크 구조(38)는 서로에 대해 구별될 수 있게 38a, 38b 및 38c로 표시되어 있다. 마스크 구조(38a, 38b, 38c)는 각각 제1, 제2 및 제3 마스크 구조로 지칭될 수 있다. 제1 마스크 구조(38a)는 제1 및 제2 게이트(26a, 26b) 바로 위에 있고, 제2 마스크 구조(38b)는 제3 및 제4 게이트(26c, 26d) 바로 위에 있다.
마스크 구조(38)는 임의의 적절한 처리로 형성될 수 있다. 예를 들어, 마스크 구조(38)의 재료의 확장부가 상부 표면(23)에 걸쳐 형성될 수 있고, 이러한 확장부는 패터닝된 마스크(도시되지 않음) 및 하나 이상의 적절한 에칭을 이용하여 패터닝될 수 있다.
일부 실시예에서, 마스크 구조(38)는 궁극적으로 제거되고, 따라서, 희생 재료를 포함할 수 있다. 이러한 실시예에서, 마스크 구조는 한번 이상의 에칭으로 후속적으로 제거될 수 있는 임의의 적절한 조성(들)을 포함할 수 있고; 절연 재료, 전도성 재료, 반도체 재료 등을 포함할 수 있다. 다른 실시예에서, 마스크 구조(38)는 절연 구조로서 유지될 수 있다. 이러한 실시예에서, 마스크 구조는 하나 이상의 전기 절연 재료(예를 들어, 이산화규소, 질화규소 등)를 포함할 수 있다.
마스크 구조(38)는 x-축 방향을 따라 연장된다. 마스크 구조(38)는 절연 재료(22) 위에 있고 소스/드레인 구역(16)을 덮지 않는다.
각각의 마스크 구조(38)는 한 쌍의 대향 측벽 표면(또는 단순히 한 쌍의 대향 측벽)(39, 41)을 갖고, 상단 표면(또는 단순히 상단)(43)을 갖는다. 예시된 실시예에서, 측벽 표면(39, 41)은 실질적으로 수직이고 실질적으로 수평인 상부 표면(23)에 대해 실질적으로 직각으로 연장된다. "실질적으로 수직"이라는 용어는 제조 및 측정의 합리적인 공차 내에서 수직을 의미하고, "실질적으로 직교하는"이라는 용어는 제조 및 측정의 합리적인 공차 내에서 직교를 의미하고, "실질적으로 수평"이라는 용어는 제조 및 측정의 합리적인 공차 내에서 수평을 의미한다.
도 3 내지 도 3b를 참조하면, 하단 전극 재료(40)는 마스크 구조(38)의 표면(39, 41, 43)을 따라 그리고 상부 표면(23)을 따라 등각으로 연장하도록 형성된다. 하단 전극 재료(40)는 상부 소스/드레인 구역(16)에 걸쳐 연장되고, 이러한 소스/드레인 구역과 전기적으로 결합된다. 예시된 실시예에서, 하단 전극 재료(40)는 소스/드레인 구역(16)의 상부 표면에 직접 맞닿는다. 하단 전극 재료(40)는 임의의 적절한 두께를 가질 수 있으며; 일부 실시예에서 약 1 나노미터(nm) 내지 약 5 nm 범위 내의 두께를 가질 수 있다.
하단 전극 재료(40)는 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등) 중 하나 이상, 금속 함유 조성(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 같은 임의의 적절한 전기 전도성 조성(들)을 포함할 수 있다. 일부 실시예에서, 하단 전극 재료(40)는 질화티타늄을 포함하거나, 그로 본질적으로 구성되거나, 또는 그로 구성될 수 있다.
하단 전극 재료(40) 위에 패터닝 재료(42)가 형성된다. 패터닝 재료(42)는 마스크 구조(38) 위의 피크(44) 및 피크 사이의 골(46)을 포함하는 파형 토포그래피를 갖는다. 재료(42)는 임의의 적절한 두께(예를 들어, 약 10 nm 내지 약 30 nm 사이의 두께)로 형성될 수 있고; 임의의 적절한 조성(들)을 포함할 수 있다. 일부 실시예에서, 재료(42)는 이산화규소, 질화규소 및 산질화규소 중 하나 이상을 포함하거나, 그로 본질적으로 구성되거나, 또는 그로 구성될 수 있다. 도 3 내지 도 3b의 실시예에서, 재료(42)는 이산화규소를 포함할 수 있다.
필라(12)는 이들이 다른 재료 아래에 있음을 나타내기 위해 도 3에서 점선(가상) 모습으로 도시되어 있다.
도 4 내지 도 4b를 참조하면, 조립체(36)에는 마스크 구조(38) 위로부터 재료(40, 42)를 제거하고 재료(40, 42)를 통해 그리고 절연 재료(22)까지 골(46)을 연장하기 위해 한번 이상의 에칭 및 가능하게는 또한 평탄화가 적용된다. 따라서, 골(46)은 재료(42, 40)를 통해 재료(22)로 연장되는 개구(46)가 된다. 예시된 실시예에서, 개구(46)는 재료(22)의 상부 표면에서 멈춘다. 다른 실시예에서, 개구(46)는 재료(22) 내로 침투할 수 있다(또는 심지어 재료(22)를 관통하여 하위 재료(34)에서 멈출 수 있음).
예시된 실시예는 마스크 구조(38)의 상부 표면, 재료(40) 및 재료(42)가 실질적으로 동일 평면에 있는 것을 도시한다. 다른 실시예에서, 이러한 상부 표면 중 적어도 하나는 이러한 상부 표면의 다른 것 중 하나 이상에 대해 상이한 고도 레벨에 있을 수 있다.
예시된 개구(46)는 예를 들어 약 10 nm 내지 약 30 nm 범위 내에서 도 4a의 단면을 따라 폭(W)을 가질 수 있다.
도 5 내지 도 5b를 참조하면, 충전 재료(48)가 개구(46) 내에 형성된다. 후속적으로, CMP 및/또는 다른 적절한 평탄화가 이용되어 마스크 구조(38) 및 재료(40, 42, 48)에 걸쳐 연장되는 평면 표면(47)을 형성한다.
충전 재료(48)는 임의의 적절한 조성(들)을 포함할 수 있고; 일부 실시예에서, 이산화규소, 질화규소 및 산질화규소 중 하나 이상을 포함하거나, 이들로 본질적으로 구성되거나, 또는 이들로 구성될 수 있다. 따라서, 충전 재료(48)는 패터닝 재료(42)와 동일한 조성이거나 그렇지 않을 수 있다.
도 6 내지 도 6b를 참조하면, 추가적인 마스크 구조(추가 빔)(50)가 평면 표면(47) 상에 형성되고, y-축 방향을 따라 연장된다. 일부 실시예에서, 마스크 구조(50)는 제1 마스크 구조(38)와 구별하기 위해 제2 마스크 구조로 지칭될 수 있다. 마스크 구조(50)는 임의의 적절한 조성(들)을 포함할 수 있고; 일부 실시예에서 탄소 함유 재료(예를 들어, 비정질 탄소, 레지스트 등)를 포함하거나, 그로 본질적으로 구성되거나, 그로 구성될 수 있다.
마스크 구조(50)는 임의의 적절한 처리로 형성될 수 있다. 예를 들어, 마스크 구조(50)의 재료의 확장부가 상부 표면(47)에 걸쳐 형성될 수 있고, 이러한 확장부는 패터닝된 마스크(도시되지 않음) 및 하나 이상의 적절한 에칭을 이용하여 패터닝될 수 있다.
마스크 구조(50)는 개재 간극(52)에 의해 서로 이격된다.
도 7 내지 도 7b를 참조하면, 간극(52)은 재료(40, 42 및 48)를 통해 절연 재료(22)의 상부 표면으로 연장된다. 다른 실시예(도시되지 않음)에서, 간극(52)은 재료(22) 내로, 또는 심지어 재료(22)를 통해 그리고 하위 절연 재료(34) 내로 펀칭될 수 있다.
간극(52)은 마스크 구조(38)를 통해 연장되고 마스크 구조의 나머지 부분을 블록(또는 매스)(53)으로 패터닝한다. 도 7a는 각각 마스크 구조(38a, 38b, 38c)의 나머지 부분으로부터 패터닝된 블록(매스)(53a, 53b, 53c)을 도시한다.
간극(52)은, 예를 들어, 약 10 nm 내지 약 30 nm 범위 내의 폭(W1)을 가질 수 있다. 간극(52)의 폭(W1)은 도 4a의 개구(46)의 폭(W)과 동일하거나 그렇지 않을 수 있다.
간극(52)은, 예를 들어 재료(42, 40)를 통해 이방성으로 에칭하기 위한 건식 에칭을 포함하는 임의의 적절한 처리로 재료(42 및 40)를 통해 연장될 수 있다. 대안적으로, 건식 에칭을 이용하여 재료(42)를 통해 이방성으로 에칭할 수 있고, 그 다음 습식 에칭을 이용하여 하단 전극 재료(40)에 대응하는 박층을 통해 개구(52)를 연장할 수 있다.
도 4의 프로세스 스테이지에서 하단 전극 재료(40)의 패터닝(도 4의 평면도에 도시된 바와 같이 x-축을 따라 연장되는 스트립으로 하단 전극 재료(40)를 형성함) 및 도 7의 후속 프로세스 스테이지(y-축 방향을 따라 연장하는 트렌치(52)를 이용하여 스트립을 세분화함)는 하단 전극 재료(40)를 하단 전극 구조(하단 전극)(54)로 패터닝하는 것으로 고려될 수 있다. 각각의 하단 전극 구조는 소스/드레인 구역(16) 중 하나 위에 있다. 도 7a의 단면을 따른 하단 전극 구조 중 4개는 다른 하단 전극 구조와 구별될 수 있게 54a-d로 표시되어 있다. 하단 전극 구조(54a-d) 각각은 상부 소스/드레인 구역(16a-d) 중 대응하는 하나와 연관되고, 수직 연장 필라(12a-d) 중 대응하는 필라와 연관된 것으로 고려될 수 있다. 하단 전극 구조(54a-d)는 각각 제1, 제2, 제3 및 제4 하단 전극 구조로 지칭될 수 있다.
각각의 하단 전극 구조(54)는 마스크 구조(38)의 측벽(39, 41) 중 하나를 따라 수직 세그먼트(56)를 갖고, 소스/드레인 구역(16)을 따라 수평 세그먼트(58)를 갖는다. 수평 세그먼트(58)는 코너(60)에서 수직 세그먼트(56)에 결합된다. 코너(60)는 약 90°일 수 있고(즉, 대략 직각일 수 있음), 용어 "약 90°"는 제조 및 측정의 합리적인 공차 내에서 90°를 의미한다.
예시된 실시예에서, 수직 세그먼트(56)는 수평 세그먼트(58)보다 더 길다. 다른 실시예에서, 세그먼트(56, 58)는 서로 대략 동일한 길이일 수 있거나, 또는 수평 세그먼트(58)는 수직 세그먼트(56)보다 길 수 있다.
도 7a의 수직 세그먼트 중 일부는 세그먼트(56a-d)로 표시되어 서로간에 그리고 다른 수직 세그먼트와 구별될 수 있다. 수직 세그먼트(56a-d)는 각각 제1, 제2, 제3 및 제4 수직 세그먼트로 지칭될 수 있다.
도 7a의 수평 세그먼트 중 일부는 세그먼트(58a-d)로 표시되어 서로간에 그리고 다른 수평 세그먼트와 구별될 수 있다. 수평 세그먼트(58a-d)는 각각 제1, 제2, 제3 및 제4 수평 세그먼트로 지칭될 수 있다.
도 7a의 코너 중 일부는 코너(60a-d)로 표시되어 서로 간에, 그리고, 다른 코너와 구별될 수 있다. 코너(60a-d)는 각각 제1, 제2, 제3 및 제4 코너로 지칭될 수 있다.
하단 전극 구조는 앵글 플레이트로 구성되는 것으로 고려될 수 있다. 일부 실시예에서, 하단 전극 구조(54a-d)는 각각 제1, 제2, 제3 및 제4 앵글 플레이트로 지칭될 수 있다. 일부 실시예에서, 필라(12b, 12c)는 각각 제1 및 제2 필라로 지칭될 수 있고; 구조(54b 및 54c)는 각각 제1 및 제2 하단 전극으로 지칭될 수 있다.
도 8 내지 도 8b를 참조하면, 마스크 구조(50)(도 7 내지 도 7b)가 제거되고, 재료(62)가 이러한 개구를 부분적으로 충전하기 위해 개구(52) 내에 제공된다. 재료(62)는 임의의 적절한 조성(들)을 포함할 수 있고; 일부 실시예에서 탄소(예를 들어, 스핀-온 카본, 비정질 탄소 등)를 포함할 수 있다. 재료(62)는 희생 재료일 수 있다. 일부 실시예에서, 재료(62)는 계단 재료로 지칭될 수 있다.
도 9 내지 도 9b를 참조하면, 재료(64)(레일 재료 또는 절연 재료로 지칭될 수 있음)가 개구(52)(도 8 내지 도 8b) 내에 형성된다. 재료(64)는 초기에 개구(52) 내에 그리고 개구(52)에 인접한 재료의 상부 표면 위에 형성될 수 있고, 그 다음 개구(52) 내의 재료(64)의 나머지 부분은 남겨두면서 과잉 재료(64)를 제거하기 위해 평탄화(예를 들어, CMP)가 이용될 수 있다. 도 9 내지 도 9b의 프로세스 스테이지에 도시된 재료(64)는 절연 구조(절연 레일)(66)로 패터닝되는 것으로 고려될 수 있다. 구조(66)의 하단 표면의 고도 위치는 계단 재료(62)의 상부 표면의 높이에 의해 결정된다.
재료(64)는 임의의 적절한 조성(들)을 포함할 수 있고; 일부 실시예에서 질화규소를 포함하거나, 그로 본질적으로 구성되거나, 또는 그로 구성될 수 있다.
일부 실시예에서, 하단 전극 구조(54)는 (도 23 및 도 24를 참조하여 아래에서 설명되는 메모리 어레이 중 하나와 같은) 메모리 어레이의 메모리 셀에 통합된다. 어레이의 에지가 어레이 주위에 트렌치를 형성하도록 개방될 수 있고, 이러한 트렌치는 질화규소로 충전될 수 있다. 재료(64)는 어레이 주위에 형성된 질화규소와 연속적일 수 있다.
구조(66)는 도 10c(아래에서 설명됨)에 더 잘 예시되어 있는 바와 같이 앵글 플레이트(54)의 수직 연장 세그먼트(56)에 직접 맞닿는다.
도 10 내지 도 10c를 참조하면, 블록(53) 및 재료(42, 48 및 62)가 제거된다. 간극(68)은 구조(66) 아래에 유지된다. 구조(66)는 도 10c의 3차원 모습에 도시된 바와 같이 하단 전극 구조(54)의 수직 연장 세그먼트(56)에 대한 지지를 제공한다. 구조(66)는 메모리 어레이를 둘러싸는 트렌치에 형성된 질화규소와 연속적인 재료(64)로 인해 적어도 부분적으로 지지될 수 있다. 구조(66)는 y-축 방향을 따라 연장된다.
도 10c의 수직 세그먼트(56) 중 2개는 제1 및 제2 수직 세그먼트(56a, 56b)로 표시되어 있다. 세그먼트는 서로 대면하는 내부 표면(55) 및 내부 표면과 대향 관계인 외부 표면(57)을 갖는다. 측벽 표면(59)은 수직 세그먼트의 내부 표면으로부터 수직 세그먼트의 외부 표면으로 연장된다. 구조(66)는 측벽 표면(59)의 상부 구역에 바로 인접한다.
도 11 내지 도 11b를 참조하면, 절연 재료(70)가 하단 전극 구조(54) 위에 형성되고, 하단 전극 구조(54)와 직접 맞닿는다. 도시된 실시예에서, 절연 재료(70)는 구조(66) 아래의 간극(68)으로 연장된다.
절연 재료(70)는 비강유전성일 수 있거나(예를 들어, 이산화규소, 질화규소, 산화알루미늄 등을 포함할 수 있거나, 그로 본질적으로 구성되거나, 그로 구성될 수 있음), 강유전성일 수 있다. 재료(70)가 강유전성인 경우, 강유전성 절연 재료(70)는 임의의 적절한 조성 또는 조성들의 조합을 포함할 수 있고; 일부 예시적인 실시예에서 전이 금속 산화물, 지르코늄, 산화지르코늄, 니오븀, 산화니오븀, 하프늄, 산화하프늄, 납 지르코늄 티타네이트, 및 바륨 스트론튬 티타네이트 중 하나 이상을 포함할 수 있다. 또한, 일부 예시적인 실시예에서 강유전성 절연 재료는 실리콘, 알루미늄, 란탄, 이트륨, 에르븀, 칼슘, 마그네슘, 스트론튬 및 희토류 원소 중 하나 이상을 포함하는 도펀트를 가질 수 있다.
절연 재료(70)는 임의의 적절한 두께로 형성될 수 있으며; 일부 실시예에서 약 30Å 내지 약 250Å 범위 내의 두께로 형성될 수 있다.
상단 전극 재료(72)는 절연 재료(70) 위에 형성된다. 상단 전극 재료(72)는 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등) 중 하나 이상, 금속 함유 조성(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 같은 임의의 적절한 전기 전도성 조성(들)을 포함할 수 있다. 일부 실시예에서, 상단 전극 재료(72)는 몰리브덴 실리사이드, 질화티타늄, 티타늄 실리콘 질화물, 루테늄 실리사이드, 루테늄, 몰리브덴, 탄탈륨 질화물, 탄탈륨 실리콘 질화물 및 텅스텐 중 하나 이상을 포함하거나, 그로 본질적으로 구성되거나, 또는 그로 구성될 수 있다.
상단 전극 재료(72)는 임의의 적절한 두께를 가질 수 있고, 일부 실시예에서 적어도 약 10Å의 두께를 가질 수 있다.
전극 재료(40, 72)는 일부 실시예에서 서로 동일한 조성을 포함할 수 있거나, 서로에 대해 상이한 조성을 포함할 수 있다. 일부 실시예에서, 전극 재료(40, 72)는 양자 모두 질화티타늄을 포함하거나, 그로 본질적으로 구성되거나, 또는 그로 구성될 수 있다.
도 11a의 단면을 따른 한 쌍의 수직 세그먼트(56)는 제1 및 제2 수직 세그먼트(56a, 56b)인 것으로 표시되어 있다. 각각의 세그먼트는 제1 및 제2 수직 세그먼트(56a, 56b) 사이의 구역에 내부 표면(55)을 가지며; 내부 표면과 대향 관계인 외부 표면(57)을 갖는다. 도시된 실시예에서, 절연 재료(70)는 수직 세그먼트(56a, 56b)의 내부 및 외부 표면(55, 57)을 따라 그리고 이에 직접 맞닿아 있다.
도 11 내지 도 11b의 집적 조립체(36)는 메모리 어레이(메모리 디바이스)(78)의 일부에 대응하는 것으로 고려될 수 있다. 이러한 메모리 어레이는 각각 커패시터(82)(상부 소스/드레인 구역(16a)과 결합된 커패시터에 대해 도식적으로 예시됨)를 포함하는 메모리 셀(80)을 포함한다. 커패시터는 하단 전극(54)을 포함하고; 절연 재료(70) 및 상단 전극 재료(72)의 구역을 포함한다.
개별 메모리 셀(80) 각각은 커패시터(82)와 결합된 액세스 트랜지스터(84)를 포함한다. 각각의 액세스 트랜지스터(84)는 필라(12) 및 이러한 필라에 인접한 게이트(26)의 구역을 포함한다. 게이트의 구역은 채널 구역(20)을 통해 소스/드레인 구역(16, 18)을 다른 구역에 게이트 방식으로 결합할 수 있는 트랜지스터 게이트를 포함한다.
각각의 메모리 셀(80)은 게이트(26) 중 하나와 디지트 라인(24) 중 하나로 고유하게 어드레싱된다. 일부 실시예에서, 메모리 셀(80)은 서로 실질적으로 동일하고 메모리 어레이(78)에 걸쳐 형성될 수 있는 많은 수의 실질적으로 동일한 메모리 셀을 나타내는 것으로 고려될 수 있다. 예를 들어, 메모리 어레이는 수백, 수천, 수십만, 수백만, 수억 등의 메모리 셀을 포함할 수 있다. 예시된 게이트(26)는 메모리 어레이의 행을 따라 연장될 수 있는 많은 수의 실질적으로 동일한 게이트를 나타낼 수 있으며, 예시된 디지트 라인(24)은 메모리 어레이의 열을 따라 연장될 수 있는 많은 수의 실질적으로 동일한 디지트 라인을 나타낼 수 있다. "실질적으로 동일한"이라는 용어는 제조 및 측정의 합리적인 공차 내에서 동일한 것을 의미한다.
일부 실시예에서, 재료(70)는 강유전성 절연 재료일 수 있고, 커패시터(82)는 강유전성 커패시터일 수 있다. 다른 실시예에서, 절연 재료(70)는 비강유전성일 수 있고(예를 들어, 이산화규소, 질화규소, 산질화규소, 산화지르코늄, 산화하프늄 등 중 하나 이상을 포함하거나, 이들로 본질적으로 구성되거나, 이들로 구성될 수 있음) 커패시터는 DRAM(dynamic random-access memory)의 비강유전성 커패시터일 수 있다. 일부 실시예에서, 절연 재료(70)는 제1 절연 재료(22)와 구별하기 위해 제2 절연 재료로 지칭될 수 있다.
도 7 내지 도 11의 실시예는 절연 재료(70)를 형성하기 전에 제거된 매스(블록)(53)를 도시한다. 다른 실시예에서, 매스(53)는 도 12 및 도 13의 예시적인 실시예를 참조하여 설명된 바와 같이 수직 연장 세그먼트(56)에 대한 지지를 제공하기 위해 유지될 수 있다.
도 12 내지 도 12c를 참조하면, 조립체(36)는 도 6 내지 도 6b의 프로세스 스테이지에 이어지는 프로세스 스테이지에서 도시되어 있다. 도 12 내지 도 12c의 조립체를 생성하기 위해 이용되는 재료(42, 48)는 질화규소 및 산질화규소 중 하나 또는 양자 모두를 포함할 수 있다. 개구(52)는 재료(40)를 통해 연장되어 하위 재료(22)를 노출시키고 마스크 구조(38)를 블록(매스)(53)으로 패터닝한다. 후속하여, 마스크 구조(50) 및 재료(42, 48)가 제거된다. 이는 또한 재료(48)가 있었던 구역 아래의 재료(22)를 노출시킨다. 재료(22)는 (도시된 바와 같이) 제거되어 하단 전극 구조(54)의 구역 아래로 연장되는 간극(74)을 남길 수 있다. 대안적으로, 재료(22)가 제거되지 않을 수 있고, 간극(74)이 형성되지 않을 수 있다. 재료(22)가 제거되는지 여부는 재료(48)(도 6 내지 도 6b)가 재료(22)와 동일한 조성을 포함하는지 여부에 따라 달라질 수 있다. 재료(48, 22)가 서로 동일한 조성인 경우, 재료(22)는 재료(48)를 제거하기 위해 이용된 에칭에 의해 제거될 수 있다. 그렇지 않으면, 재료(48)는 재료(22)에 대해 선택적으로 제거될 수 있고, 따라서, 재료(22)는 재료(48)가 제거된 후에도 유지될 수 있다.
하단 전극 구조(54)의 수직 연장 세그먼트(56)는 앞서 설명한 내부 및 외부 표면(55, 57)을 갖는다. 매스(53)는 수직 연장 세그먼트(56)의 외부 표면(57)을 따라 그리고 그에 직접 맞닿아 유지된다. 일부 실시예에서, 매스(53)는 절연성 재료(예를 들어, 이산화규소 및 질화규소 중 하나 또는 양자 모두)를 포함할 수 있고, 절연성 매스로 지칭될 수 있다.
도 13 내지 도 13c를 참조하면, 절연 재료(70)가 하단 전극 구조(54) 위에 형성되고, 상단 전극 재료(72)는 절연 재료(70) 위에 형성된다. 예시된 실시예에서, 절연 재료(70)는 하단 전극(54) 중 하나로부터 다른 것으로 수평으로 연장되고, 따라서 하단 전극(54) 아래의 간극(74)에 공극(76)을 남긴다. 다른 실시예에서, 절연 재료(70)는 간극(74)을 충전하기 위해 하단 전극(54) 사이 및 아래로 연장될 수 있다.
도 13 내지 도 13b의 실시예는 하단 전극(54)의 이웃하는 수직 연장 세그먼트(56) 사이에 남아 있는 절연성 매스(53)를 도시한다. 따라서, 절연 재료(70)는 수직 연장 세그먼트(56)의 표면(55)을 따라 존재하며, 절연성 매스(53)는 수직 연장 세그먼트(56)의 대향 표면(57)을 따라 존재한다. 일부 실시예에서, 표면(55, 57)은 각각 제1 및 제2 표면으로 지칭될 수 있다. 절연 재료(70) 및 상단 전극 재료(72)는 예시된 실시예에서 절연성 매스(53) 위에 있다.
도 13 내지 도 13b의 실시예는 도 11 내지 도 11b를 참조하여 앞서 설명된 것과 유사한 메모리 어레이(78)를 포함할 수 있다.
일부 실시예는 FeRAM과 연관된 공통 메모리 셀 교란 메커니즘이 하단 전극에서의 전위 축적으로 인한 것일 수 있다는 인식을 포함한다. 이러한 실시예는 하단 전극을 따라 축적되는 전하를 감소시키기 위해 강유전성 커패시터에 누설기 디바이스(leaker device)를 통합할 수 있다. 누설기 디바이스는 하단 전극을 전도성 플레이트에 결합할 수 있다. 누설기 디바이스는 하단 전극과 전도성 플레이트 사이의 문제가 되는 단락을 가능하게 하지 않으면서 과잉 전하가 하단 전극으로부터 전도성 플레이트로 드레인될 수 있게 하도록 맞춤화된 전도성(또는 대안적으로 저항)을 가질 수 있다. 예시적인 실시예가 도 14 내지 도 22를 참조하여 설명된다.
도 14 내지 도 14b를 참조하면, 집적 조립체(36)는 도 2 내지 도 2b의 프로세스 스테이지 다음일 수 있는 프로세스 스테이지에서 도시되어 있다. 하단 전극 재료(40)는 상부 표면(23)에 걸쳐 그리고 마스크 구조(38) 위로 연장하도록 형성된다. 전극 재료(40)는 마스크 구조(38) 위의 피크(86) 및 피크 사이의 골(88)을 포함하는 파형 토포그래피를 갖는다.
도 15 내지 도 15b를 참조하면, 충전 재료(90)는 이러한 골을 부분적으로 충전하기 위해 골(88) 내에 형성된다. 재료(90)는 임의의 적절한 조성(들)을 포함할 수 있고; 일부 실시예에서 포토레지스트를 포함하거나, 그로 본질적으로 구성되거나, 또는 그로 구성될 수 있다.
도 16 내지 도 16b를 참조하면, 하단 전극 재료(40)의 노출된 구역이 마스크 구조(38) 위에서 제거되어 마스크 구조의 상부 구역(94)을 노출시킨다. 이는 앵글 플레이트(54)가 하단 전극 재료(40)로부터 아직 완전히 패터닝되지 않았음에도 불구하고 마스크 구조(38)의 상부 구역에 대해 앵글 플레이트(54)의 수직 세그먼트를 오목하게 하는 것으로 고려될 수 있다.
도 17 내지 도 17b를 참조하면, 충전 재료(90)가 제거되고, 누설기 디바이스 재료(92)는 마스크 구조(38) 및 하단 전극 재료(40) 위에 형성된다. 특히, 누설기 디바이스 재료(92)는 마스크 구조(38)의 상부 구역(94)을 따라 그리고 이에 직접 맞닿아 형성된다.
누설기 디바이스 재료(92)는 임의의 적절한 조성 또는 조성들의 조합을 포함할 수 있다. 일부 실시예에서, 누설기 디바이스 재료(92)는 게르마늄, 실리콘, 산소, 질소 및 탄소 중 하나 이상과 조합하여 티타늄, 니켈 및 니오븀 중 하나 이상을 포함하거나, 그로 본질적으로 구성되거나, 또는 그로 구성될 수 있다. 일부 실시예에서, 누설기 디바이스 재료는 Si, Ge, SiN, TiSiN, TiO, TiN, NiO, NiON 및 TiON 중 하나 이상을 포함하거나, 그로 본질적으로 구성되거나, 또는 그로 구성될 수 있으며; 여기서, 화학식은 특정 화학량론이 아닌 주 성분을 나타낸다. 일부 실시예에서, 누설기 디바이스 재료는 티타늄, 산소 및 질소를 포함하거나, 그로 본질적으로 구성되거나, 또는 그로 구성될 수 있다. 일부 실시예에서, 누설기 디바이스 재료는 비정질 실리콘, 일산화니오븀, 규소-농후 질화규소 등을 단독으로 또는 임의의 적절한 조합으로 포함할 수 있다.
누설기 디바이스 재료(92)는 임의의 적절한 두께로 형성된다. 일부 실시예에서, 누설기 디바이스 재료는 약 2Å 내지 약 20Å 범위 내의 두께를 갖는 연속 층일 수 있다.
도 18 내지 도 18b를 참조하면, 조립체(36)에는, 하단 전극 재료(40)를 하단 전극 구조(하단 전극)(54)로 세분화하고 이러한 하단 전극 구조의 구역 아래로 연장되는 간극(74)을 형성하는 개구(52)를 형성하도록, 도 12 내지 도 12b를 참조로 앞서 설명된 것과 유사한 처리가 적용된다. 마스크 구조(38)(도 17 내지 도 17b)는 절연성 매스(53)로 패터닝된다.
도 19 내지 도 19b를 참조하면, 강유전성 절연 재료(70)는 집적 조립체(36)의 상부 표면 위에 형성된다. 예시된 실시예에서, 재료(70)는 공극(76)을 남기고 하단 전극(54)의 부분 아래로 연장되는 간극(74)을 남기기 위해 이웃하는 하단 전극(54) 사이의 구역에 걸쳐 연장된다. 다른 실시예에서, 강유전성 절연 재료(70)는 간극(74) 내로 연장될 수 있다.
도 20 내지 도 20b를 참조하면, 마스크 구조(38) 사이의 구역은 충전 재료(96)로 충전되고, 후속하여, 집적 조립체(36)에는 절연성 매스(53)를 따라서 뿐만 아니라 재료(96, 70, 92)에 걸쳐 연장되는 평탄화된 상부 표면(97)을 형성하기 위해 평탄화(CMP)가 적용된다. 누설기 디바이스 재료(92)의 나머지 부분은 절연성 매스(53)의 측벽을 따라 연장되는 수직 연장 세그먼트(98)로서 구성된다.
도 20 내지 도 20b의 평탄화는 강유전성 절연 재료(70)의 일부 부분을 제거하는 반면, 앵글 플레이트(54)의 수평 세그먼트(58) 위에 남아 있는 다른 부분을 남기는 것으로 고려될 수 있다.
충전 재료(96)는 임의의 적절한 조성(들)을 포함할 수 있고; 일부 실시예에서 포토레지스트를 포함하거나, 그로 본질적으로 구성되거나, 또는 그로 구성될 수 있다.
도 21 내지 도 21b를 참조하면, 충전 재료(96)(도 20 내지 도 20b)가 제거된다.
도 22 내지 도 22b를 참조하면, 상단 전극 재료(72)는 강유전성 절연 재료(70) 위에, 그리고 누설기 디바이스 재료(92)의 구역(100)에 직접 맞닿아 형성된다. 누설기 디바이스 재료(92)의 수직 연장 세그먼트(98)는 하단 전극(54)을 상단 전극 재료(72)를 포함하는 상단 전극(플레이트 전극)(104)과 결합하는 누설기 디바이스(102)로 고려될 수 있다. 예시된 실시예에서, 누설기 디바이스(102) 중 2개는 제1 누설기 디바이스(102a) 및 제2 누설기 디바이스(102b)로 표시되어 있다. 누설기 디바이스는 개재된 절연성 매스(53)에 의해 서로 이격되어 있다. 일부 실시예에서, 제1 누설기 디바이스(102a)는 제1 하단 전극(54a)을 상단 전극(104)과 결합하는 것으로 고려될 수 있고, 제2 누설기 디바이스(102b)는 제2 하단 전극(54b)을 상단 전극(104)과 결합하는 것으로 고려될 수 있다.
도 22 내지 도 22b의 집적 조립체(36)는 도 11 내지 도 11b를 참조하여 앞서 설명된 것과 유사한 메모리 어레이(78)를 포함하는 것으로 고려될 수 있다.
앞서 설명된 메모리 어레이(예를 들어, 도 11, 도 13 및 도 22의 메모리 어레이(78))는 임의의 적절한 구성을 가질 수 있고, FeRAM 어레이 또는 DRAM 어레이일 수 있다.
예시적인 FeRAM 어레이(78)가 도 23을 참조하여 개략적으로 설명된다. 메모리 어레이는 실질적으로 동일한 복수의 강유전성 커패시터(82)를 포함한다. 워드라인은 메모리 어레이의 행을 따라 연장되고 게이트(26)를 포함하며(워드라인은 26으로 표시되고, 일부 실시예에서 게이트의 연장으로 고려될 수 있음); 디지트 라인(24)은 메모리 어레이의 열을 따라 연장된다. 각각의 커패시터(82)는 게이트와 디지트 라인의 조합을 이용하여 고유하게 어드레싱되는 메모리 셀(80) 내에 있다. 워드라인은 드라이버 회로부(110)로 연장되고 디지트 라인(24)은 검출(감지) 회로부(112)로 연장된다. 예시된 실시예에서, 커패시터(38)의 상단 전극은 적절한 기준 소스(116)로 연장되는 플레이트 라인(114)과 결합된 것으로 도시되어 있다.
일부 실시예에서 회로부(110, 112, 116)의 적어도 일부는 메모리 어레이(78) 바로 아래에 있을 수 있다. 하나 이상의 회로부(110, 112, 116)는 CMOS를 포함할 수 있고, 따라서, 일부 실시예는 CMOS-언더-어레이 아키텍처를 포함할 수 있다.
예시적인 DRAM 어레이(78)가 도 24에 개략적으로 도시되어 있다. 도 24의 DRAM 어레이는 도 23의 FeRAM 어레이와 유사하지만, 비강유전성 커패시터(82)를 갖는 메모리 셀(80)을 포함한다.
앞서 설명된 조립체 및 구조는 집적 회로("집적 회로"라는 용어는 반도체 기판에 의해 지지되는 전자 회로를 의미함) 내에서 이용될 수 있으며; 전자 시스템에 통합될 수 있다. 이러한 전자 시스템은 예를 들어, 메모리 모듈, 디바이스 드라이버, 전원 모듈, 통신 모뎀, 프로세서 모듈, 및 주문형 모듈에 사용될 수 있으며, 다층, 멀티칩 모듈을 포함할 수 있다. 전자 시스템은 예를 들어 카메라, 무선 디바이스, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 이동 전화, 개인용 컴퓨터, 자동차와 같은 광범위한 시스템, 산업 제어 시스템, 항공기 등 중 임의의 것일 수 있다.
달리 명시되지 않는 한, 본 출원에 설명된 다양한 재료, 물질, 조성 등은 예를 들어 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD) 등을 포함하여 현재 알려져 있거나 아직 개발되지 않은 임의의 적절한 방법으로 형성될 수 있다.
"유전체" 및 "절연성"이라는 용어는 절연성 전기적 특성을 갖는 재료를 설명하는 데 이용될 수 있다. 이들 용어는 본 개시에서 동의어로 고려된다. 일부 경우에는 "유전체"라는 용어를 활용하고 다른 경우에는 "절연성"(또는 "전기 절연성")이라는 용어를 활용하는 것은 다음 청구범위에서 선행 근거를 단순화하기 위해 본 개시 내에서 언어 변형을 제공하는 것일 수 있으며, 임의의 중요한 화학적 또는 전기적 차이를 나타내는 데 이용되지 않는다.
"전기적으로 연결된" 및 "전기적으로 결합된"이라는 용어 양자 모두가 본 개시에서 이용될 수 있다. 이들 용어는 동의어로 고려된다. 일부 경우에는 한 용어를 활용하고 다른 경우에는 다른 용어를 활용하는 것은 다음 청구범위에서 선행 근거를 단순화하기 위해 본 개시 내에서 언어 변형을 제공하는 것일 수 있다.
도면에서 다양한 실시예의 특정 배향은 단지 예시를 위한 것이며, 실시예는 일부 응용에서 도시된 배향에 대해 회전될 수 있다. 본 출원에 제공된 설명과 다음의 청구범위는 구조가 도면의 특정 배향에 있는지 또는 이러한 배향에 대해 회전되었는지 여부에 무관하게 다양한 특징 사이에 설명된 관계를 갖는 임의의 구조에 관한 것이다.
첨부된 도면의 단면도는 도면을 단순화하기 위해, 달리 표시되지 않는 한, 단면의 평면 내의 특징만을 도시하고 단면의 평면 후방에 있는 재료는 도시하지 않는다.
구조가 다른 구조 "상에", "인접하게" 또는 "맞닿아" 있는 것으로 앞서 설명된 경우, 이는 다른 구조에 대해 직접적인 것일 수 있거나 개재 구조가 또한 존재할 수 있다. 대조적으로, 구조가 다른 구조 "상에 직접", "바로 인접" 또는 "직접 맞닿아" 있는 것으로 언급되는 경우에는 개재 구조가 존재하지 않는다. "바로 아래에", "바로 위에" 등의 용어는 (달리 명시적으로 언급되지 않는 한) 직접적인 물리적 접촉을 나타내지는 않으며, 대신 수직 정렬을 나타낸다.
구조(예를 들어, 층, 재료 등)는 구조가 일반적으로 하위 베이스(예를 들어, 기판)로부터 상향 연장됨을 나타내기 위해 "수직으로 연장되는" 것으로 언급될 수 있다. 수직 연장 구조는 베이스의 상부 표면에 대해 실질적으로 직교하여 연장될 수 있거나 그렇지 않을 수 있다.
일부 실시예는 제1 및 제2 필라를 갖는 집적 조립체를 포함한다. 각각의 필라는 단면을 따라 필라 사이의 구역에 대면하는 내부 에지와 내부 에지에 대향 관계인 외부 에지를 갖는다. 제1 필라는 제1 상부 소스/드레인 구역, 제1 하부 소스/드레인 구역, 및 제1 상부 소스/드레인 구역과 제1 하부 소스/드레인 구역 사이의 제1 채널 구역을 갖는다. 제2 필라는 제2 상부 소스/드레인 구역, 제2 하부 소스/드레인 구역, 및 제2 상부 소스/드레인 구역과 제2 하부 소스/드레인 구역 사이의 제2 채널 구역을 갖는다. 차폐 라인은 제1 및 제2 필라 사이의 구역에 있다. 제1 게이트는 제1 채널 구역에 인접한다. 제2 게이트는 제2 채널 구역에 인접한다. 디지트 라인은 제1 및 제2 필라 아래에 있으며 제1 및 제2 하부 소스/드레인 구역과 전기적으로 결합된다. 제1 하단 전극은 제1 상부 소스/드레인 구역과 전기적으로 결합된다. 제1 하단 전극은 제1 앵글 플레이트로 구성된다. 제1 앵글 플레이트는 제1 상부 소스/드레인 구역에 인접한 제1 수평 세그먼트를 갖고, 제1 수평 세그먼트로부터 상향 연장되는 제1 수직 세그먼트를 갖는다. 제2 하단 전극은 제2 상부 소스/드레인 구역과 전기적으로 결합된다. 제2 하단 전극은 제2 앵글 플레이트로 구성된다. 제2 앵글 플레이트는 제2 상부 소스/드레인 구역에 인접한 제2 수평 세그먼트를 갖고, 제2 수평 세그먼트로부터 상향 연장되는 제2 수직 세그먼트를 갖는다. 절연 재료는 제1 및 제2 하단 전극 위에 있다. 상단 전극은 절연 재료 위에 있다.
일부 실시예는 집적 조립체를 형성하는 방법을 포함한다. 반도체 재료의 제1 및 제2 필라를 갖고 단면을 따라 제1 및 제2 필라 사이에 제1 및 제2 게이트를 갖도록 구성이 제공된다. 제1 게이트는 제1 필라에 인접하고, 제2 게이트는 제2 필라에 인접한다. 제1 및 제2 필라는 각각 제1 및 제2 소스/드레인 구역으로 캡핑된다. 구성은 게이트 위, 그리고 제1 및 제2 소스/드레인 구역 사이에 제1 절연 재료를 포함한다. 구성의 상부 표면은 제1 절연 재료와 제1 및 제2 소스/드레인 구역에 걸쳐 연장된다. 상부 표면 위에 마스크 구조가 형성된다. 마스크 구조는 단면을 따라 한 쌍의 측벽을 갖는다. 마스크 구조는 제1 절연 재료 바로 위에 있으며 제1 및 제2 소스/드레인 구역을 덮지 않는다. 하단 전극 재료는 마스크 구조를 따라 그리고 제1 및 제2 소스/드레인 구역을 따라 등각으로 형성된다. 하단 전극 재료는 제1 소스/드레인 구역 위의 제1 하단 전극 구조 및 제2 소스/드레인 구역 위의 제2 하단 전극 구조로 패터닝된다. 제1 하단 전극 구조는 마스크 구조의 측벽 중 하나를 따른 제1 수직 세그먼트, 제1 소스/드레인 구역을 따른 제1 수평 세그먼트, 및 제1 수직 세그먼트를 제1 수평 세그먼트에 연결하는 제1 코너를 갖는다. 제2 하단 전극 구조는 마스크 구조의 다른 측벽을 따른 제2 수직 세그먼트, 제2 소스/드레인 구역을 따른 제2 수평 세그먼트, 및 제2 수직 세그먼트를 제2 수평 세그먼트에 연결하는 제2 코너를 갖는다. 제2 절연 재료는 제1 및 제2 하단 전극 구조 위에 형성된다. 상단 전극 재료는 제2 절연 재료 위에 형성된다.
일부 실시예는 집적 조립체를 형성하는 방법을 포함한다. 반도체 재료의 필라를 갖도록 구성이 제공된다. 각각의 필라는 수직으로 연장되어 상부 소스/드레인 구역, 하부 소스/드레인 구역, 및 상부 소스/드레인 구역과 하부 소스/드레인 구역 사이의 채널 구역을 갖는다. 구성은 상부 소스/드레인 구역 사이에 절연 재료를 포함한다. 구성의 상부 표면은 절연 재료와 상부 소스/드레인 구역에 걸쳐 연장된다. 구성은 필라 아래에 디지트 라인을 포함하고 하단 소스/드레인 구역과 결합된다. 디지트 라인은 제1 방향으로 연장된다. 구성은 필라 옆에 제2 방향으로 연장하는 게이트를 포함한다. 각각의 필라는 게이트 중 하나와 디지트 라인 중 하나에 의해 고유하게 어드레싱된다. 구성은 필라 옆에 게이트와 동일한 방향을 따라 연장되는 차폐 라인을 포함한다. 각각의 필라는 차폐 라인 중 하나에 인접한 일 측면과 게이트 중 하나에 인접한 상기 일 측면과 대향 관계인 다른 측면을 갖는다. 구성은 단면을 따라 4개의 필라, 4개의 게이트 및 1개의 차폐 라인 배열을 포함한다. 4개의 필라는 측방향 순서로 제1, 제2, 제3 및 제4 필라이다. 4개의 게이트는 측방향 순서로 제1, 제2, 제3 및 제4 게이트이다. 제1 및 제2 게이트는 제1 및 제2 필라 사이에 있다. 제3 및 제4 게이트는 제3 및 제4 필라 사이에 있다. 상기 1개의 차폐 라인은 제2 및 제3 필라 사이에 있다. 마스크 구조는 구성의 상부 표면 위에 형성되고 제2 방향을 따라 연장된다. 제1 마스크 구조는 제1 및 제2 게이트 위에 있으며, 제2 마스크 구조는 제3 및 제4 게이트 위에 있다. 하단 전극 재료는 마스크 구조를 따라 그리고 마스크 구조에 의해 덮이지 않는 구성의 상부 표면의 구역을 따라 등각으로 형성된다. 하단 전극 재료는 마스크 구조를 따라 수직 세그먼트가 있고 상부 표면을 따라 수평 세그먼트가 있는 앵글 플레이트로 패터닝된다. 단면을 따른 4개의 앵글 플레이트는 제1, 제2, 제3 및 제4 앵글 플레이트이다. 제1, 제2, 제3 및 제4 앵글 플레이트는 각각 제1, 제2, 제3 및 제4 필라의 상부 소스/드레인 구역에 직접 맞닿는 그 수평 세그먼트를 갖는다. 강유전성 절연 재료가 앵글 플레이트 위에 직접 맞닿아 형성된다. 상단 전극 재료는 강유전성 절연 재료 위에 형성되고 앵글 플레이트에 걸쳐 연장된다.
법령에 따라, 본 출원에 개시된 주제는 구조적 및 방법론적 특징에 대해 다소 구체적인 언어로 설명되었다. 그러나, 본 출원에 개시된 수단은 예시적인 실시예를 포함하기 때문에 청구범위는 도시되고 설명된 특정 특징으로 제한되지 않는다는 것을 이해하여야 한다. 따라서, 청구범위는 문자 그대로의 전체 범위를 제공해야 하며 균등론에 따라 적절하게 해석되어야 한다.

Claims (43)

  1. 집적 조립체에 있어서,
    제1 및 제2 필라- 각각의 필라는 단면을 따라 상기 필라 사이의 구역에 대면하는 내부 에지와 상기 내부 에지에 대향 관계인 외부 에지를 갖고; 상기 제1 필라는 제1 상부 소스/드레인 구역, 제1 하부 소스/드레인 구역, 및 상기 제1 상부 소스/드레인 구역과 상기 제1 하부 소스/드레인 구역 사이의 제1 채널 구역을 갖고; 상기 제2 필라는 제2 상부 소스/드레인 구역, 제2 하부 소스/드레인 구역, 및 상기 제2 상부 소스/드레인 구역과 상기 제2 하부 소스/드레인 구역 사이의 제2 채널 구역을 가짐 -;
    상기 제1 및 제2 필라 사이의 상기 구역의 차폐 라인;
    상기 제1 채널 구역에 인접한 제1 게이트;
    상기 제2 채널 구역에 인접한 제2 게이트;
    상기 제1 및 제2 필라 아래에 있고 상기 제1 및 제2 하부 소스/드레인 구역과 전기적으로 결합된 디지트 라인;
    상기 제1 상부 소스/드레인 구역과 전기적으로 결합된 제1 하단 전극- 상기 제1 하단 전극은 제1 앵글 플레이트로 구성되고; 상기 제1 앵글 플레이트는 상기 제1 상부 소스/드레인 구역에 인접한 제1 수평 세그먼트를 갖고, 상기 제1 수평 세그먼트로부터 상향 연장되는 제1 수직 세그먼트를 가짐 -;
    상기 제2 상부 소스/드레인 구역과 전기적으로 결합된 제2 하단 전극- 상기 제2 하단 전극은 제2 앵글 플레이트로 구성되고; 상기 제2 앵글 플레이트는 상기 제2 상부 소스/드레인 구역에 인접한 제2 수평 세그먼트를 갖고, 상기 제2 수평 세그먼트로부터 상향 연장되는 제2 수직 세그먼트를 가짐 -;
    상기 제1 및 제2 하단 전극 위의 절연 재료; 및
    상기 절연 재료 위의 상단 전극을 포함하는, 집적 조립체.
  2. 청구항 0에 있어서, 상기 제1 수직 세그먼트는 상기 제1 수평 세그먼트보다 더 길고, 및 상기 제2 수직 세그먼트는 상기 제2 수평 세그먼트보다 더 긴, 집적 조립체.
  3. 청구항 0에 있어서, 상기 절연 재료는 비강유전성인, 집적 조립체.
  4. 청구항 0에 있어서, 상기 절연 재료는 강유전성 절연 재료인, 집적 조립체.
  5. 청구항 4에 있어서,
    상기 제1 하단 전극, 상기 상단 전극의 제1 구역 및 상기 강유전성 절연 재료의 제1 구역은 제1 강유전성 커패시터로서 구성되고;
    상기 제2 하단 전극, 상기 상단 전극의 제2 구역 및 상기 강유전성 절연 재료의 제2 구역은 제2 강유전성 커패시터로서 구성되고;
    제1 액세스 트랜지스터는 상기 제1 필라 및 상기 제1 필라에 인접한 상기 제1 게이트의 구역을 포함하고, 상기 제1 강유전성 커패시터를 상기 디지트 라인과 게이트식으로 결합하고;
    제2 액세스 트랜지스터는 상기 제2 필라 및 상기 제2 필라에 인접한 제2 게이트의 구역을 포함하고, 상기 제2 강유전성 커패시터를 상기 디지트 라인과 게이트식으로 결합하고;
    상기 제1 액세스 트랜지스터 및 상기 제1 강유전성 커패시터는 제1 메모리 셀로서 구성되고;
    상기 제2 액세스 트랜지스터 및 상기 제2 강유전성 커패시터는 제2 메모리 셀로서 구성되고;
    상기 제1 및 제2 메모리 셀은 메모리 어레이의 많은 실질적으로 동일한 메모리 셀 중 2개이고;
    상기 제1 및 제2 게이트는 상기 메모리 어레이에 걸쳐 연장되는 많은 실질적으로 동일한 게이트 중 2개이고;
    상기 디지트 라인은 상기 메모리 어레이에 걸쳐 연장되는 많은 실질적으로 동일한 디지트 라인 중 하나이고;
    각각의 메모리 셀은 상기 디지트 라인 중 하나와 함께 상기 게이트 중 하나에 의해 고유하게 어드레싱되는, 집적 조립체.
  6. 청구항 4에 있어서, 상기 강유전성 절연 재료는 제1 및 제2 하단 전극에 직접 맞닿는, 집적 조립체.
  7. 청구항 4에 있어서,
    각각의 상기 제1 및 제2 수직 세그먼트는 단면을 따라 상기 제1 및 제2 수직 세그먼트 사이의 구역에 대면하는 내부 표면, 및 상기 내부 표면과 대향 관계인 외부 표면을 가지며;
    상기 강유전성 절연 재료는 상기 제1 및 제2 수직 세그먼트의 상기 내부 및 외부 표면 양자 모두를 따라 존재하는, 집적 조립체.
  8. 청구항 7에 있어서, 상기 제1 수직 세그먼트는 상기 제1 수직 세그먼트의 내부 표면으로부터 상기 제1 수직 세그먼트의 외부 표면으로 연장되는 제1 측벽 표면을 가지며; 상기 제2 수직 세그먼트는 상기 제2 수직 세그먼트의 상기 내부 표면으로부터 상기 제2 수직 세그먼트의 상기 외부 표면까지 연장하는 제2 측벽 표면을 갖고; 상기 디지트 라인은 제1 방향을 따라 연장되고; 상기 제1 방향을 따라 연장되면서 상기 제1 및 제2 측벽 표면의 상부 구역에 바로 인접하는 절연 구조를 더 포함하는, 집적 조립체.
  9. 청구항 8에 있어서, 상기 절연 구조 아래에 간극이 있고, 상기 강유전성 절연 재료는 상기 간극 내로 연장되는, 집적 조립체.
  10. 청구항 8에 있어서, 상기 절연 구조는 질화규소를 포함하는, 집적 조립체.
  11. 청구항 4에 있어서,
    각각의 상기 제1 및 제2 수직 세그먼트는 단면을 따라 상기 제1 및 제2 수직 세그먼트 사이의 구역에 대면하는 내부 표면, 및 상기 내부 표면과 대향 관계인 외부 표면을 가지며;
    상기 강유전성 절연 재료는 상기 제1 및 제2 수직 세그먼트의 상기 내부 표면을 따라 존재하고, 상기 제1 및 제2 수직 세그먼트의 외부 표면을 따라서는 존재하지 않는, 집적 조립체.
  12. 청구항 11에 있어서, 상기 제1 및 제2 수직 세그먼트 사이에 그리고 상기 제1 및 제2 수직 세그먼트의 상기 내부 표면에 직접 맞닿은 절연성 매스(mass)를 더 포함하는, 집적 조립체.
  13. 청구항 12에 있어서, 상기 절연성 매스는 이산화규소 및 질화규소 중 하나 또는 양자 모두를 포함하는, 집적 조립체.
  14. 청구항 12에 있어서,
    상기 제1 하단 전극을 상기 상단 전극과 결합하는 제1 누설기 디바이스; 및
    상기 제2 하단 전극을 상기 상단 전극과 결합하는 제2 누설기 디바이스를 더 포함하는, 집적 조립체.
  15. 청구항 14에 있어서, 상기 누설기 디바이스는 Ge, Si, O, N 및 C 중 하나 이상과 함께 Ti, Ni 및 Nb 중 하나 이상을 포함하는, 집적 조립체.
  16. 청구항 14에 있어서, 상기 누설기 디바이스는 Si, Ge, SiN, TiSiN, TiO, TiN, NiO, NiON 및 TiON 중 하나 이상을 포함하고; 상기 화학식은 특정 화학량론이 아닌 주 성분을 나타내는, 집적 조립체.
  17. 청구항 14에 있어서, 상기 누설기 디바이스는 티타늄, 산소 및 질소를 포함하는, 집적 조립체.
  18. 청구항 14에 있어서, 상기 누설기 디바이스는 상기 절연성 매스를 따른 수직 연장 세그먼트를 포함하는, 집적 조립체.
  19. 청구항 18에 있어서, 상기 수직 연장 세그먼트는 약 2Å 내지 약 20Å 범위 내의 수평 두께를 갖는, 집적 조립체.
  20. 집적 조립체를 형성하는 방법에 있어서,
    반도체 재료의 제1 및 제2 필라를 갖고 단면을 따라 상기 제1 및 제2 필라 사이에 제1 및 제2 게이트를 갖는 구성을 형성하는 단계- 상기 제1 게이트는 상기 제1 필라에 인접하고, 상기 제2 게이트는 상기 제2 필라에 인접하고; 상기 제1 및 제2 필라는 제1 및 제2 소스/드레인 구역을 각각 갖고; 상기 구성은 상기 게이트 위, 그리고 상기 제1 및 제2 소스/드레인 구역 사이에 제1 절연 재료를 포함하고; 상기 구성의 상부 표면은 상기 제1 절연 재료와 상기 제1 및 제2 소스/드레인 구역에 걸쳐 연장됨 -;
    상기 상부 표면 위에 마스크 구조를 형성하는 단계- 상기 마스크 구조는 상기 단면을 따라 한 쌍의 측벽을 갖고; 상기 마스크 구조는 상기 절연 재료 바로 위에 있으며 상기 제1 및 제2 소스/드레인 구역을 덮지 않음 -;
    상기 마스크 구조를 따라, 그리고 상기 제1 및 제2 소스/드레인 구역을 따라 등각으로 하단 전극 재료를 형성하는 단계;
    상기 하단 전극 재료를 상기 제1 소스/드레인 구역 위의 제1 하단 전극 구조 및 상기 제2 소스/드레인 구역 위의 제2 하단 전극 구조로 패터닝하는 단계- 상기 제1 하단 전극 구조는 상기 마스크 구조의 상기 측벽 중 하나를 따른 제1 수직 세그먼트, 상기 제1 소스/드레인 구역을 따른 제1 수평 세그먼트, 및 상기 제1 수직 세그먼트를 상기 제1 수평 세그먼트에 연결하는 제1 코너를 갖고; 상기 제2 하단 전극 구조는 상기 마스크 구조의 상기 측벽 중 다른 측벽을 따른 제2 수직 세그먼트, 상기 제2 소스/드레인 구역을 따른 제2 수평 세그먼트, 및 상기 제2 수직 세그먼트를 상기 제2 수평 세그먼트에 연결하는 제2 코너를 가짐 -;
    상기 제1 및 제2 하단 전극 구조 위에 제2 절연 재료를 형성하는 단계; 및
    상기 제2 절연 재료 위에 상단 전극 재료를 형성하는 단계를 포함하는, 방법.
  21. 청구항 20에 있어서, 상기 제1 및 제2 코너는 각각 약 90°인, 방법.
  22. 청구항 20에 있어서, 상기 제2 절연 재료는 비강유전성인, 방법.
  23. 청구항 20에 있어서, 상기 제2 절연 재료는 강유전성 절연 재료인, 방법.
  24. 청구항 23에 있어서, 상기 강유전성 절연 재료를 형성하기 전에 상기 마스크 구조를 제거하는 단계를 더 포함하는, 방법.
  25. 청구항 24에 있어서, 상기 절연성 마스크 구조를 제거하기 전에 상기 제1 및 제2 수직 세그먼트의 상부 구역을 따라 그리고 이에 직접 맞닿는 절연 구조를 형성하는 단계를 포함하는, 방법.
  26. 청구항 25에 있어서, 상기 절연 구조는 질화규소를 포함하는, 방법.
  27. 청구항 25에 있어서, 상기 절연 구조 아래에 간극이 있고, 상기 강유전성 절연 재료는 상기 간극 내로 연장되는, 방법.
  28. 청구항 23에 있어서, 상기 마스크 구조는 절연성 블록으로 패터닝되고, 상기 절연성 블록 위에 상기 강유전성 절연 재료를 형성하는 단계를 더 포함하는, 방법.
  29. 청구항 28에 있어서, 상기 마스크 구조는 이산화규소 및 질화규소 중 하나 또는 양자 모두를 포함하는, 방법.
  30. 청구항 23에 있어서, 상기 강유전성 절연 재료는 지르코늄, 산화지르코늄, 니오븀, 산화니오븀, 하프늄, 산화하프늄, 납 지르코늄 티타네이트 및 바륨 스트론튬 티타네이트 중 하나 이상을 포함하는, 방법.
  31. 청구항 30에 있어서, 상기 강유전성 절연 재료는 실리콘, 알루미늄, 란탄, 이트륨, 에르븀, 칼슘, 마그네슘 및 스트론튬 중 하나 이상을 포함하는 도펀트를 더 포함하는, 방법.
  32. 청구항 20에 있어서, 상기 하단 전극 재료를 패터닝하기 전에 상기 하단 전극 재료 위에 질화규소를 형성하는 단계를 더 포함하는, 방법.
  33. 청구항 20에 있어서, 상기 하단 전극 재료를 패터닝하기 전에 상기 하단 전극 재료 위에 산화물을 형성하는 단계를 더 포함하는, 방법.
  34. 청구항 20에 있어서, 상기 하단 전극 재료를 패터닝하기 전에 상기 하단 전극 재료 위에 레지스트를 형성하는 단계를 더 포함하는, 방법.
  35. 청구항 34에 있어서, 상기 하단 전극 재료와 결합된 누설기 디바이스 재료를 형성하는 단계를 더 포함하는, 방법.
  36. 청구항 35에 있어서, 상기 누설기 디바이스 재료는 Si, Ge, SiN, TiSiN, TiO, TiN, NiO, NiON 및 TiON 중 하나 이상을 포함하고; 상기 화학식은 특정 화학량론이 아닌 주 성분을 나타내는, 방법.
  37. 집적 조립체를 형성하는 방법에 있어서,
    반도체 재료의 필라를 갖는 구성을 형성하는 단계- 각각의 필라는 수직으로 연장되어 상부 소스/드레인 구역, 하부 소스/드레인 구역, 및 상기 상부 소스/드레인 구역과 상기 하부 소스/드레인 구역 사이의 채널 구역을 갖고; 상기 구성은 상기 상부 소스/드레인 구역 사이에 절연 재료를 포함하고; 상기 구성의 상부 표면은 상기 절연 재료와 상기 상부 소스/드레인 구역에 걸쳐 연장되고; 상기 구성은 상기 필라 아래에 있고 상기 하부 소스/드레인 구역과 결합되는 디지트 라인을 포함하고, 상기 디지트 라인은 제1 방향으로 연장되고; 상기 구성은 상기 필라 옆에 제2 방향으로 연장하는 게이트를 포함하고; 각각의 필라는 상기 게이트 중 하나와 상기 디지트 라인 중 하나에 의해 고유하게 어드레싱되고; 상기 구성은 상기 필라 옆에 상기 게이트와 동일한 방향을 따라 연장되는 차폐 라인을 포함하고; 각각의 필라는 상기 차폐 라인 중 하나에 인접한 일 측면과 상기 게이트 중 하나에 인접한 상기 일 측면과 대향 관계인 다른 측면을 갖고; 상기 구성은 단면을 따라 4개의 상기 필라, 4개의 상기 게이트 및 1개의 상기 차폐 라인의 배열을 포함하고; 상기 4개의 필라는 측방향 순서로 제1, 제2, 제3 및 제4 필라이고; 상기 4개의 게이트는 측방향 순서로 제1, 제2, 제3 및 제4 게이트이고; 상기 제1 및 제2 게이트는 상기 제1 및 제2 필라 사이에 있고; 상기 제3 및 제4 게이트는 상기 제3 및 제4 필라 사이에 있고; 상기 1개의 차폐 라인은 제2 및 제3 필라 사이에 있음 -;
    상기 구성의 상기 상부 표면 위에서 상기 제2 방향을 따라 연장하는 마스크 구조를 형성하는 단계- 제1 마스크 구조는 상기 제1 및 제2 게이트 위에 있고, 제2 마스크 구조는 상기 제3 및 제4 게이트 위에 있음 -;
    상기 마스크 구조를 따라 그리고 상기 마스크 구조에 의해 덮이지 않은 상기 구성의 상기 상부 표면의 구역을 따라 등각으로 하단 전극 재료를 형성하는 단계;
    상기 하단 전극 재료를 상기 마스크 구조를 따른 수직 세그먼트 및 상기 상부 표면을 따른 수평 세그먼트를 갖는 앵글 플레이트로 패터닝하는 단계- 상기 단면을 따른 4개의 앵글 플레이트는 제1, 제2, 제3 및 제4 앵글 플레이트이고; 상기 제1, 제2, 제3 및 제4 앵글 플레이트는 각각 상기 제1, 제2, 제3 및 제4 필라의 상기 상부 소스/드레인 구역에 직접 맞닿는 그 수평 세그먼트를 가짐 -;
    상기 앵글 플레이트 위에 직접 맞닿는 절연 재료를 형성하는 단계; 및
    상기 절연 재료 위에서 상기 앵글 플레이트에 걸쳐 연장하는 상단 전극 재료를 형성하는 단계를 포함하는, 방법.
  38. 청구항 37에 있어서, 상기 절연 재료는 강유전성 절연 재료인, 방법.
  39. 청구항 38에 있어서, 상기 강유전성 절연 재료를 형성하기 전에 상기 마스크 구조를 제거하는 단계를 더 포함하는, 방법.
  40. 청구항 39에 있어서, 상기 마스크 구조를 제거하기 전에 상기 앵글 플레이트의 상기 수직 세그먼트의 상부 구역을 따라 그리고 이에 직접 맞닿는 절연 구조를 형성하는 단계를 포함하는, 방법.
  41. 청구항 40에 있어서, 상기 절연 구조는 상기 제2 방향을 따라 연장되는, 방법.
  42. 청구항 38에 있어서, 상기 마스크 구조는 절연성 매스로 패터닝되고, 및 상기 강유전성 절연 재료는 상기 절연성 매스 위에 형성되는, 방법.
  43. 청구항 38에 있어서,
    상기 앵글 플레이트의 상기 수직 세그먼트는 상기 마스크 구조의 상부 구역에 대해 오목하고;
    상기 마스크 구조의 상기 상부 구역을 따라 누설기 디바이스 재료가 형성되고;
    상기 강유전성 절연 재료는 상기 누설기 디바이스 재료 위에 그리고 상기 마스크 구조 위에 그리고 상기 앵글 플레이트의 상기 수평 세그먼트 위에 형성되며;
    상기 앵글 플레이트의 상기 수평 세그먼트 위에 강유전성 절연 재료의 다른 구역을 남겨두면서 상기 강유전성 절연 재료의 일부를 제거하고 상기 마스크 구조에 인접한 상기 누설기 디바이스 재료의 구역을 노출시키도록 평탄화하고;
    상기 상단 전극 재료는 상기 누설기 디바이스 재료의 상기 노출된 구역 및 상기 강유전성 절연 재료의 상기 다른 구역에 대해 직접 맞닿아 형성되는, 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11672128B2 (en) 2020-07-20 2023-06-06 Micron Technology, Inc. Methods of incorporating leaker devices into capacitor configurations to reduce cell disturb, and capacitor configurations incorporating leaker devices
US11476262B2 (en) * 2020-07-28 2022-10-18 Micron Technology, Inc. Methods of forming an array of capacitors
US11545205B2 (en) 2020-08-20 2023-01-03 Micron Technology, Inc. Apparatuses, systems, and methods for ferroelectric memory cell operations
US11335626B2 (en) * 2020-09-15 2022-05-17 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US11706927B2 (en) 2021-03-02 2023-07-18 Micron Technology, Inc. Memory devices and methods of forming memory devices
US11695072B2 (en) * 2021-07-09 2023-07-04 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US12035536B2 (en) * 2021-07-19 2024-07-09 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US11917834B2 (en) * 2021-07-20 2024-02-27 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US12112785B2 (en) 2022-04-29 2024-10-08 Micron Technology, Inc. Apparatuses, systems, and methods for configurable memory

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406447A (en) * 1992-01-06 1995-04-11 Nec Corporation Capacitor used in an integrated circuit and comprising opposing electrodes having barrier metal films in contact with a dielectric film
US7372091B2 (en) * 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
US7355230B2 (en) 2004-11-30 2008-04-08 Infineon Technologies Ag Transistor array for semiconductor memory devices and method for fabricating a vertical channel transistor array
US7326611B2 (en) 2005-02-03 2008-02-05 Micron Technology, Inc. DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays
JP2007266494A (ja) 2006-03-29 2007-10-11 Toshiba Corp 半導体記憶装置
TWI368315B (en) 2008-08-27 2012-07-11 Nanya Technology Corp Transistor structure, dynamic random access memory containing the transistor structure, and method of making the same
TWI415247B (zh) 2010-12-15 2013-11-11 Powerchip Technology Corp 具有垂直通道電晶體的動態隨機存取記憶胞及陣列
US20120161215A1 (en) * 2010-12-22 2012-06-28 Nick Lindert Rectangular capacitors for dynamic random access memory (dram) and dual-pass lithography methods to form the same
US10062745B2 (en) 2017-01-09 2018-08-28 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
CN110192280A (zh) * 2017-01-12 2019-08-30 美光科技公司 存储器单元、双晶体管单电容器存储器单元阵列、形成双晶体管单电容器存储器单元阵列的方法及用于制造集成电路的方法
US10546811B2 (en) * 2017-05-10 2020-01-28 Micron Technology, Inc. Assemblies which include wordlines over gate electrodes
US10650978B2 (en) 2017-12-15 2020-05-12 Micron Technology, Inc. Methods of incorporating leaker devices into capacitor configurations to reduce cell disturb

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