JP2007266494A - 半導体記憶装置 - Google Patents

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Abstract

【課題】リソグラフィの最小加工寸法よりも小さな実効寸法を有する要素素子を備えた半導体記憶装置を提供する。
【解決手段】本発明の１態様による半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と前記半導体基板中に前記ゲート電極を挟んで対向して設けられたソース／ドレインとを含むトランジスタと、前記トランジスタの上方に形成され、下部電極、強誘電体膜、上部電極を含む強誘電体キャパシタと、前記下部電極に電気的に接続された第１の配線と、前記上部電極に電気的に接続された第２の配線とを具備し、前記強誘電体キャパシタは、前記上部電極が複数の前記下部電極の一部とそれぞれ同等に重なるように配置された位置ずらしキャパシタであることを特徴とする。
【選択図】 図１

Description

本発明は、半導体記憶装置に係り、特に、キャパシタを有する半導体記憶装置に関する。
半導体装置の高集積化に伴い、半導体装置に用いられる要素素子の微細化が進められている。要素素子の微細化は、リソグラフィの最小加工寸法を縮小することによって実現されてきている。
しかしながら、現状の半導体装置は、この微細化に対する要求を充分に満たしているとは言えない。例えば、特許文献１に開示されているように、強誘電体半導体記憶装置のような半導体記憶装置では、要素素子であるキャパシタの側面を傾斜させて形成している。この構造は、キャパシタの占有面積に比較して有効面積が小さくなり微細化に適した構造であるとは言い難い。上記のような構造にする理由は、キャパシタの側面を垂直に加工しようとすると、エッチング副生成物がキャパシタの側面に形成されるというエッチング加工上の問題を回避するためである。例えば、エッチング副生成物が導電性である場合に、キャパシタの上部電極と下部電極とがショートすることを回避するためである。その上、例え、キャパシタの側面を垂直に加工できたとしても、その寸法は、リソグラフィの最小加工寸法により規定される。具体的に、リソグラフィの最小加工寸法をＬとした場合、キャパシタの面積をＬ２より小さくすることができない。
特開２００１−２５７３２０号公報
本発明は、リソグラフィの最小加工寸法よりも小さな実効寸法を有する要素素子を備えた半導体記憶装置を提供する。
本発明の１態様による半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と前記半導体基板中に前記ゲート電極を挟んで対向して設けられたソース／ドレインとを含むトランジスタと、前記トランジスタの上方に形成され、下部電極、強誘電体膜、上部電極を含む強誘電体キャパシタと、前記下部電極に電気的に接続された第１の配線と、前記上部電極に電気的に接続された第２の配線とを具備し、前記強誘電体キャパシタは、前記上部電極が複数の前記下部電極の一部とそれぞれ同等に重なるように配置された位置ずらしキャパシタであることを特徴とする。
本発明の他の１態様による半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と前記半導体基板中に前記ゲート電極を挟んで対向して設けられたソース／ドレインとを含み、電気的に直列接続された複数のトランジスタと、各々の前記トランジスタと電気的に並列に接続され、下部電極、強誘電体膜、上部電極を含む複数の強誘電体キャパシタと、前記直列接続された複数のトラジスタの一方の端に接続された第１の配線と、前記直列接続された複数のトラジスタの他方の端に接続された第２の配線と
を具備し、前記強誘電体キャパシタは、各々の前記下部電極及び上部電極が正方形であり、互いに位置をずらして配置され、それぞれ複数の強誘電体キャパシタによって同等に共有される位置ずらしキャパシタであり、前記トランジスタの直列接続方向は、前記正方形の下部電極及び上部電極の１つの対角線方向であることを特徴とする。
本発明により、リソグラフィの最小加工寸法よりも小さな実効寸法を有する要素素子を備えた半導体記憶装置が提供される。
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
（第１の実施形態）
本発明の第１の実施形態による強誘電体記憶装置１００の平面図の一例を図１に示す。図１は、強誘電体キャパシタ４０の電極部分ＬＥ（４２），ＵＥ（４６）の配置を示している。本実施形態の強誘電体記憶装置１００は、強誘電体キャパシタ４０の上部電極ＵＥを下部電極ＬＥに対して位置をずらせた構造の位置ずらしキャパシタＳＣを有する。この場合、下部電極ＬＥ及び上部電極ＵＥの寸法をそれぞれリソグラフィの最小加工寸法Ｌにより規定されるＬ×Ｌとすると、ずれ量は、平面上で横方向及び縦方向にそれぞれＬ／２である。このように上部電極ＵＥを配置することにより、１個の下部電極ＬＥ上に４個の上部電極ＵＥのそれぞれ約１／４が重なる。それぞれ１個の電極ＬＥ，ＵＥに対してこれらのそれぞれの重なり部分に４個のキャパシタ４０が形成される。すなわち、従来のメモリセルの４倍の高密度化が可能になる。その結果、１個のキャパシタ４０の面積は、最大に見積もっても（Ｌ／２）×（Ｌ／２）＝Ｌ／４になる。実際には、各電極間の分離、各電極に接続するコンタクトプラグの形成等を考慮すると、１個のキャパシタ面積はさらに小さくなる。
上記のように強誘電体キャパシタ４０の上部電極ＵＥ（４６）と下部電極ＬＥ（４２）とをずらせて配置した位置ずらしキャパシタＳＣとすることにより、リソグラフィの最小加工寸法よりも小さな実効寸法を有するキャパシタを備えた強誘電体記憶装置１００を提供できる。なお、図１の例では丸印で示したように、コンタクトプラグ３６，５０をそれぞれの電極ＬＥ，ＵＥの中央に配置することができる。この例では、下部電極ＬＥのコンタクトプラグ３６は、下部電極ＬＥの下面に接続され、上部電極ＵＥのコンタクトプラグ５０は、上部電極ＵＥの上面に接続される。
本実施形態の半導体記憶装置１００で所望の１個のキャパシタだけをアクセスするためには、上部電極ＵＥ及び下部電極ＬＥのそれぞれ１個を選択しなければならない。しかし、従来型の平面型トランジスタを用いて選択しようとすると、１本のワード線に接続されている全てのキャパシタが同時に選択される。すなわち、電極を共有し、同じワード線に接続されている複数のキャパシタが、実質的に１個のキャパシタになり上記の高密度化を実現できない。
１個の電極だけを選択する方法の１つに、クロスポイント型トランジスタを使用する方法がある。具体的には、下部電極ＬＥ（４２）に接続する第１のクロスポイント型トランジスタＸＴＬ及び上部電極ＵＥ（４６）に接続する第２のクロスポイント型トランジスタＸＴＵを用いる。このクロスポイント型トランジスタＸＴは、２個の垂直型トランジスタＶＴ１，ＶＴ２を直列に接続し、それぞれのワード線（ゲート電極）ＷＬ１，ＷＬ２が互いに直交するように配置される。このクロスポイント型トランジスタＸＴでは、両方のトランジスタがＯＮになった時にだけ接続されているキャパシタの電極を選択する。クロスポイント型トランジスタを構成する垂直トランジスタの詳細は、J. M. Hergenrother et al., The vertical replacement-gate (VRG) MOSFET, Solid-State Electronics 46, pp.937-950, 2002を参照されたい。
位置ずらしキャパシタＳＣにおけるクロスポイント型トランジスタＸＴの接続方法を図２に示す。図２では簡単のためにクロスポイント型トランジスタＸＴを２重丸で示している。図２（ａ）は、それぞれの電極４２，４６の下及び上にクロスポイント型トランジスタＸＴを別々に配置する方法である。位置ずらしキャパシタＳＣの下側に下部電極４２に接続する第１のクロスポイント型トランジスタＸＴＬが配置され、上側に上部電極４６に接続する第２のクロスポイント型トランジスタＸＴＵが配置される。図２（ｂ）及び図２（ｃ）は、位置ずらしキャパシタＳＣの上側又は下側のいずれか一方に第１及び第２のクロスポイント型トランジスタＸＴＬ，ＸＴＵの両者を配置する方法である。図２（ａ）の場合は、コンタクトプラグを形成するために電極の面積を大きくする必要がなくキャパシタを最小限の寸法に抑えられる。しかし、垂直トランジスタＶＴが４層必要になるため、工程数が多くなる。一方の側にだけクロスポイント型トランジスタＸＴを配置する図２（ｂ）、（ｃ）の場合は、垂直トランジスタＶＴは２層で良い反面、コンタクトプラグの面積だけ電極が大きくなり、キャパシタアレイ全体として大きくなる。
図３は、図１に示した位置ずらしキャパシタＳＣを含む半導体記憶装置１００において、図２（ａ）のようクロスポイント型トランジスタＸＴと接続した場合の位置ずらしキャパシタＳＣとクロスポイント型トランジスタＸＴの断面構造の一例を説明するために示す図である。図３に示したように、半導体基板５上に形成したトランジスタ１０を覆って形成された第１の層間絶縁膜１８の上方に形成された位置ずらしキャパシタＳＣ及び第１及び第２のクロスポイント型トランジスタＸＴＬ及びＸＴＵを示している。第１及び第２のクロスポイント型トランジスタＸＴＬ及びＸＴＵは、それぞれ直列に接続された２個の垂直トランジスタＶＴ１，ＶＴ２及びＶＴ３，ＶＴ４を含む。なお、第１のクロスポイント型トランジスタＸＴＬと第２のクロスポイント型トランジスタＸＴＵとは、紙面の前後方向にもずれているため、実際には図３に示した断面は存在しないことに注意する。
半導体基板５上に形成されたトランジスタ１０を覆う第１の層間絶縁膜１８上に第１の配線Ｍ１が設けられる。第１の配線Ｍ１は、共通プレート線として機能する。
第１の配線Ｍ１上に第１のクロスポイント型トランジスタＸＴＬが設けられる。第１のクロスポイント型トランジスタＸＴＬは、直列に接続された第１の垂直トランジスタＶＴ１及び第２の垂直トランジスタＶＴ２を含む。第１の垂直トランジスタＶＴ１は、第１の配線Ｍ１上に設けられ、垂直に配置された第１のソース／ドレイン２０、第１のチャネル領域２６、及び第２のソース／ドレイン２８を含む。第１のチャネル領域２６の周囲に設けられた第１のゲート絶縁膜２４−１を介して第１のゲート電極ＷＬ１が設けられる。第１のゲート電極ＷＬ１は、図の横方向に配置された複数の第１のゲート電極を接続して第１のワード線として機能する。
第１の垂直トランジスタＶＴ１上に第２の垂直トランジスタＶＴ２が設けられる。第２の垂直トランジスタＶＴ２は、同様に、第２ソース／ドレイン２８、第２のチャネル領域３４、第３のソース／ドレイン３６、第２のゲート絶縁膜３２−１、及び第２のゲート電極ＷＬ２を含む。第２のゲート電極ＷＬ２は、第１のゲート電極ＷＬ１と直交する方向に設けられ、図では紙面に垂直な方向に延伸して配置される。第２のゲート電極ＷＬ２は、第２のワード線として機能する。第２のソース／ドレイン２８は、第１及び第２の垂直トランジスタＶＴ１及びＶＴ２で共有される。また、第３のソース／ドレイン３６は、この上に形成される位置ずらしキャパシタＳＣの下部電極４２に接続するコンタクトプラグとして共用される。
第１のクロスポイント型トランジスタＸＴＬ上に位置ずらしキャパシタＳＣが設けられる。位置ずらしキャパシタＳＣは、下部電極４２、強誘電体膜４４、及び上部電極４６を含む。下部電極４２は、第１のクロスポイント型トランジスタＸＴＬの第３のソース／ドレイン３６に接続される。なお、ここでは、下部電極４２及び上部電極４６は、一辺の長さがリソグラフィの最小加工寸法Ｌである正方形とする。上部電極４６は、下部電極４２に対して、紙面の横方向だけでなく紙面に垂直な方向にもほぼＬ／２だけずらして形成される。下部電極４２と上部電極４６とが重なる部分にそれぞれ１個の強誘電体キャパシタ４０が形成される。
位置ずらしキャパシタＳＣ上に第２のクロスポイント型トランジスタＸＴＵが設けられる。第２のクロスポイント型トランジスタＸＴＵは、直列に接続された２個の垂直トランジスタＶＴ３及びＶＴ４を含む。垂直トランジスタＶＴ３及びＶＴ４は、上記の垂直トランジスタＶＴ１及びＶＴ２と同様であるため、説明を省略する。第２のクロスポイント型トランジスタＸＴＵの第４のソース／ドレイン５０は、位置ずらしキャパシタＳＣの上部電極４６に接続される。したがって、第１のクロスポイント型トランジスタＸＴＬと第２のクロスポイント型トランジスタＸＴＵとは、互いに紙面の横方向及び前後方向にそれぞれほぼＬ／２だけずれた位置に設けられる。
第２のクロスポイント型トランジスタＸＴＵの上に第２の配線Ｍ２が設けられる。第２の配線Ｍ２は、第６のソース／ドレイン６６に接続され、ビット線として機能する。ここで、第１の配線Ｍ１及び第２の配線Ｍ２は、線である必要はなく、平面とすることもできる。各配線Ｍ１，Ｍ２及びゲート電極（ワード線）ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，は、それぞれコンタクトプラグＶＰｘを介して第３の配線Ｍ３に接続される。
図４は、図２（ａ）の配置の位置ずらしキャパシタＳＣと第１及び第２のクロスポイント型トランジスタＸＴＬ，ＸＴＵの接続の一例を説明するために示す３次元の回路図である。位置ずらしキャパシタＳＣの下側に下部電極ＬＥ（４２）に接続する２個の垂直トランジスタＶＴ１，ＶＴ２が直列に接続された第１のクロスポイント型トランジスタＸＴＬが配置される。キャパシタＳＣの上側には、上部電極ＵＥ（４６）に接続する第２のクロスポイント型トランジスタＸＴＵが配置される。４個の下部電極ＬＥ１からＬＥ４が図示され、それぞれの下部電極に第１のクロスポイント型トランジスタＸＴＬ１からＸＴＬ４が接続される。下部電極、例えば、ＬＥ３には４個のキャパシタＣ１からＣ４が設けられている。それぞれのキャパシタＣ１からＣ４は、上部電極ＵＥ１からＵＥ４に接続される。各上部電極にも４個のキャパシタが接続されているが、各キャパシタは、それぞれ異なる下部電極に接続される。各上部電極ＵＥ１からＵＥ４は、さらに、第２のクロスポイント型トランジスタＸＴＵ１からＸＴＵ４にそれぞれ接続されている。
下部電極ＬＥ３上の４個のキャパシタＣ１からＣ４のうち、例えば、キャパシタＣ１は、下部電極ＬＥ３を介して第１のクロスポイント型トランジスタＸＴＬ３に接続され、上部電極ＵＥ１を介して第２のクロスポイント型トランジスタＸＴＵ１に接続される。同様に、Ｃ２はＵ２を介してＸＴＵ２に接続され、Ｃ３はＵＥ３を介してＸＴＵ３に接続され、Ｃ４はＵＥ４を介してＸＴＵ４に接続される。したがって、例えば、第１のクロスポイント型トランジスタＸＴＬ３と第２のクロスポイント型トランジスタＸＴＵ２とを選択すると、キャパシタＣ２だけを選択することができ、これ以外のキャパシタは選択されない。
次に、図３に示された半導体記憶装置１００の製造方法の一例を図５から図６の工程断面図を参照して説明する。ここでは、位置ずらしキャパシタＳＣに直接関係する、第１のクロスポイント型トランジスタＸＴＬ、位置ずらしキャパシタＳＣ、及び第２のクロスポイント型トランジスタＸＴＵの製造方法を説明する。
（１）図５（ａ）を参照して、トランジスタ１０は、半導体基板５、例えば、シリコン基板上にゲート絶縁膜１２を介して形成されたゲート電極１４、半導体基板５中にゲート電極１４を挟んで対向して設けられたソース／ドレイン１６を含む。このトランジスタ１０を覆って形成された第１の層間絶縁膜１８上に、第１の配線Ｍ１を形成する。第１の層間絶縁膜１８として、例えば、ＣＶＤ（chemical vapor deposition）により形成したシリコン酸化膜（ＳｉＯ２膜）を使用できる。第１の配線Ｍ１として、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）を使用できる。第１の配線Ｍ１は、位置ずらしキャパシタＳＣの共通プレート線として機能する。
（２）次に、第１の配線Ｍ１上に第１のクロスポイント型トランジスタＸＴＬを形成する。まず、第１の配線Ｍ１上の全面に第１の半導体層２０を堆積する。第１の半導体層２０は、例えば、リン（Ｐ）又はヒ素（Ａｓ）を高濃度にドープしたｎ型シリコンを使用でき、ＣＶＤにより形成できる。第１の半導体層２０をリソグラフィ及びエッチングによりパターニングして、第１のソース／ドレイン２０を形成する。
（３）第１のソース／ドレイン２０を覆うように全面に第２の層間絶縁膜２２を堆積し、例えば、ＣＭＰ（chemical mechanical polishing）により表面を平坦化する。この平坦化時に第１のソース／ドレイン２０が露出しないように、第１のソース／ドレイン２０上に第２の層間絶縁膜２２が薄く残るようにする。第２の層間絶縁膜２２は、例えば、プラズマＣＶＤにより形成するＳｉＯ２膜を使用することができる。
（４）第２の層間絶縁膜２２上の全面にゲート電極になる導電性材料を堆積し、パターニングして第１のゲート電極ＷＬ１を形成する。導電性材料として、例えば、アルミニウム、タングステン若しくはリン又はヒ素を高濃度にドープしたシリコンを使用できる。さらに、上記のパターニング時に、第１のソース／ドレイン２０上のほぼ中央の位置に第１のゲート電極ＷＬ１を貫通する開口部を形成する。この開口部は、第１のゲート電極ＷＬ１を切断しないように、その幅の内側に形成される。
（５）第１のゲート電極ＷＬ１を覆い、上記の開口部を埋めるように第３の層間絶縁膜２４を堆積し、例えば、ＣＭＰにより表面を平坦化する。この平坦化時に第１のゲート電極ＷＬ１が露出しないように、第１のゲート電極ＷＬ１上に第３の層間絶縁膜２４が薄く残るようにする。そして、上記の開口部の内側に第１のソース／ドレイン２０に達する第２の開口部を、例えば、ＲＩＥ（reactive ion etching）により形成する。このエッチング時に、第１のゲート電極ＷＬ１の側面に第３の層間絶縁膜２４−１が薄く残るようにする。この第３の層間絶縁膜２４−１は、第１の垂直トランジスタＶＴ１のゲート絶縁膜になる。
（６）第２の開口部を埋めるように第２の半導体層２６を、例えば、ＣＶＤにより形成し、第３の層間絶縁膜２４上に形成された第２の半導体層２６を、例えば、ＣＭＰにより除去する。第２の半導体層２６は、第１の半導体層２０と異なる導電型を有し、例えば、ホウ素（Ｂ）をドープしたｐ型シリコンである。このようにして、第１のチャネル領域２６が形成される。
（７）第３の層間絶縁膜２４及び第１のチャネル領域２６上の全面に第３の半導体層２８を形成する。第３の半導体層２８は、第１の半導体層２０と同様の、例えば、リン（Ｐ）又はヒ素（Ａｓ）を高濃度にドープしたｎ型シリコンを使用できる。第３の半導体層２８をパターニングして、第１のチャネル領域２６上に第２のソース／ドレイン２８を形成する。このようにして、図５（ａ）に示した構造の第１の垂直トランジスタＶＴ１が形成される。
（８）図５（ｂ）を参照して、第１の垂直トランジスタＶＴ１上に第２の垂直トランジスタＶＴ２を形成する。第１の垂直トランジスタＶＴ１の第２のソース／ドレイン２８は、第２の垂直トランジスタＶＴ２の下側のソース／ドレインと共有される。したがって、第２の垂直トランジスタＶＴ２を形成する工程は、上記の工程（３）の層間絶縁膜の形成から工程（７）のソース／ドレインの形成を繰り返す。このようにして、図５（ｂ）に示されているように、第２のソース／ドレイン２８、第２のチャネル領域３４、第３のソース／ドレイン３６、及び第２のゲート電極ＷＬ２を含む第２の垂直トランジスタＶＴ２が形成される。ここで、第２のゲート電極ＷＬ２は、第１のゲート電極ＷＬ１と直交する方向（図では、紙面に垂直な方向）に延伸するように設けられる。
その後、第３のソース／ドレイン３６を覆うように第６の層間絶縁膜３８を堆積し、例えば、ＣＭＰにより第３のソース／ドレイン３６をストッパとして平坦化する。
このようにして、第１及び第２の垂直トランジスタＶＴ１，ＶＴ２を含む第１のクロスポイント型トランジスタＸＴＬが形成される。
（９）次に、第１のクロスポイント型トランジスタＸＴＬ上に位置ずらしキャパシタＳＣを形成する。第６の層間絶縁膜３８及び第３のソース／ドレイン３６上の全面に強誘電体キャパシタの下部電極材料４２を堆積する。下部電極材料として、例えば、窒化チタン・アルミニウム（ＴｉＡｌＮ）、酸化ストロンチウム・ルテニウム（ＳｒＲｕＯ３）、白金（Ｐｔ）を使用できる。下部電極材料４２をパターニングして、第３のソース／ドレイン３６に接続する下部電極４２（ＬＥ）を形成する。必要に応じて、下部電極４２間を層間絶縁膜４３、例えば、ＳｉＯ２膜で平坦化することができる。
（１０）下部電極４２上に強誘電体膜４４及び上部電極材料４６を順に堆積する。強誘電体膜として、ペロブスカイト構造の金属酸化物、例えば、チタン酸ジルコニウム鉛（ＰＺＴ）、タンタル酸ストロンチウム・ビスマス（ＳＢＴ）、を使用できる。上部電極材料４６ｍとして、下部電極４２と同様の材料を使用できる。
上部電極材料４６をパターニングして上部電極４６を形成する。このパターニングは、図１に示したように、下部電極４２のピッチＬの半分（Ｌ／２）だけ左右方向及び前後方向にずらせて行い、上部電極４６の四隅が４個の下部電極４２にそれぞれ同等に重なるようにする。この上部電極４６と下部電極４２とが重なった部分が、それぞれ１個の強誘電体キャパシタ４０になる。
そして、全面に第７の層間絶縁膜４８を堆積し、例えば、ＣＭＰにより平坦化して、図５（ｂ）に示した位置ずらしキャパシタＳＣが形成される。
（１１）図６を参照して、位置ずらしキャパシタＳＣ上に第３の垂直トランジスタＶＴ３及び第４の垂直トランジスタＶＴ４からなる第２のクロスポイント型トランジスタＸＴＵを形成する。第２のクロスポイント型トランジスタＸＴＵの形成方法は、第１のクロスポイント型トランジスタＸＴＬと同様であるため、説明を省略する。
第３の垂直トランジスタＶＴ３は、位置ずらしキャパシタＳＣの上部電極４６に接続する第４のソース／ドレイン５０、第３のチャネル領域５６、第５のソース／ドレイン５８、及び第３のゲート電極ＷＬ３を含む。第４の垂直トランジスタＶＴ４は、第５のソース／ドレイン５８、第４のチャネル領域６４、第６のソース／ドレイン６６、及び第４のゲート電極ＷＬ４を含む。第５のソース／ドレイン５８は、第３及び第４の垂直トランジスタＶＴ３、ＶＴ４で共有される。第６のソース／ドレイン６６は、この上に形成される第２の配線Ｍ２に接続するコンタクトプラグを兼ねる。第３のゲート電極ＷＬ３と第４のゲート電極ＷＬ４とは、互いに直交する方向に設けられる。
（１２）第２のクロスポイント型トランジスタＸＴＵ上に第６のソース／ドレイン６６に接続する第２の配線Ｍ２を形成する。第２の配線Ｍ２は、共通ビット線であるため、線状にパターニングすることは、必ずしも必要でなく平面状とすることができる。第２の配線Ｍ２上に層間絶縁膜７０を堆積し、例えば、ＣＭＰにより平坦化する。複数の層間絶縁膜に各配線Ｍ１，Ｍ２及び各ゲート電極ＷＬ１からＷＬ４に達するコンタクトプラグＶＰｘを形成する。さらに、層間絶縁膜７０上に各コンタクトプラグＶＰｘに接続する第３の配線を形成する。
このようにして、図６に示した本実施形態によるクロスポイント型トランジスタを含む位置ずらしキャパシタを形成できる。
なお、本実施形態の位置ずらしキャパシタは、４個のキャパシタが１個の電極を共有する。このため、選択したキャパシタと同じ電極に接続されているキャパシタにも電圧が印加されるため、強誘電体記憶装置に本発明を使用する場合には強誘電体膜が反転しないように注意する必要がある。
上記のように本実施形態により、強誘電体キャパシタの上部電極を下部電極に対してずらせて形成する位置ずらしキャパシタが形成される。位置ずらしキャパシタとすることで、リソグラフィの最小加工寸法よりも小さな実効寸法を有するキャパシタアレイを形成することが可能になり、キャパシタの高密度化が可能な半導体記憶装置を提供することができる。
（変形例１）
上記の第１の実施形態は、図２に示したように位置ずらしキャパシタＳＣとクロスポイント型トランジスタＸＴとの３種類の配置のうち、図２（ａ）に示した位置ずらしキャパシタの上下にそれぞれクロスポイント型トランジスタＸＴを配置する場合であった。変形例１は、図２（ｂ）に示したように、位置ずらしキャパシタＳＣの上側にそれぞれ下部電極４２に接続する第１のクロスポイント型トランジスタＸＴＬ及び上部電極４６に接続する第２のクロスポイント型トランジスタＸＴＵを同じトランジスタ層で形成した半導体記憶装置１１０である。この半導体記憶装置１１０は、２層のトランジスタ層で第１及び第２のクロスポイント型トランジスタＸＴＬ，ＸＴＵの両者を形成できる。そのため、製造工程を簡略化できる。
図７は、本変形例の半導体記憶装置１１０において、位置ずらしキャパシタＳＣとクロスポイント型トランジスタＸＴとの配置を説明するために示す図である。図７（ａ）は、平面図であり、図７（ｂ）は、（ａ）に切断線７Ｂ−７Ｂで示した第１及び第２のクロスポイント型トランジスタＸＴＬ、ＸＴＵを含む斜め方向の断面図である。図では、トランジスタ層に形成する層間絶縁膜を省略して示している。
図７（ａ）では、簡略化のために第１及び第２のクロスポイント型トランジスタＸＴＬ，ＸＴＵの位置を各電極とのコンタクト位置で代表して丸印で示してあり、ソース／ドレインを省略して表示している。図では下部電極ＬＥ（４２）を破線で示し、上部電極ＵＥ（４６）を実線で示している。下部電極４２と上部電極４６とが重なる部分（斜線部）にそれぞれ１個の強誘電体キャパシタ４０が形成される。
本変形例では、第１の層間絶縁膜１８上に下部電極４２、強誘電体膜４４、上部電極４６を含む位置ずらしキャパシタＳＣを形成する。位置ずらしキャパシタＳＣを層間絶縁膜４８で平坦化した後で、下部電極４２の中央に接続するコンタクトプラグ８０を層間絶縁膜４８及び強誘電体膜４４中に設ける。このコンタクトプラグ８０上に、第１及び第２の垂直トランジスタＶＴ１及びＶＴ２を含み下部電極４２に接続する第１のクロスポイント型トランジスタＸＴＬを形成する。第２の垂直トランジスタＶＴ２の第３のソース／ドレイン６６ａに接続する第１の配線Ｍ１（プレート線）を第１のクロスポイント型トランジスタＸＴＬ上に設ける。上部電極４６上に第１の実施形態と同様に第３及び第４の垂直トランジスタＶＴ３及びＶＴ４を含む第２のクロスポイント型トランジスタＸＴＵを形成する。第４の垂直トランジスタＶＴ４の第６のソース／ドレイン６６ｂに接続する第２の配線Ｍ２（ビット線）を第２のクロスポイント型トランジスタＸＴＵ上に設ける。
上記の第１及び第３の垂直トランジスタＶＴ１とＶＴ３は、同じ第１のトランジスタ層５０，５６，５８で形成され、同様に第２及び第４の垂直トランジスタＶＴ２とＶＴ４は、第２のトランジスタ層５８，６４，６６で形成される。図７（ａ）に示されているように、第１の垂直トランジスタＶＴ１の第１のゲート電極ＷＬ１と第３の垂直トランジスタＶＴ３の第３のゲート電極ＷＬ３とは、同じ配線層で形成されるが、１／２ピッチずれた平行な配線であるため互いに交差しない。同様に、第２の垂直トランジスタＶＴ２の第２のゲート電極ＷＬ２と第４の垂直トランジスタＶＴ４の第４のゲート電極ＷＬ４も、交差しない。
図では、上部電極４６に接続するためのコンタクトプラグを形成しない場合を示したが、コンタクトプラグを形成することも可能である。
（変形例２）
第１の実施形態の変形例２の半導体記憶装置１２０は、図２（ｃ）に示したように、第１及び第２のクロスポイント型トランジスタＸＴＬ，ＸＴＵの上に位置ずらしキャパシタＳＣを形成する構造である。本変形例の半導体記憶装置１２０は、図８に示したように、図７に示した半導体記憶装置の上下を反転させた構造であるため、詳細な説明を省略する。
本変形例の半導体記憶装置１２０では、第１及び第２のクロスポイント型トランジスタＸＴＬ，ＸＴＵの上に位置ずらしキャパシタＳＣを形成する工程は、第１の実施形態とほぼ同様である。しかし、主な相違点は、第１の層間絶縁膜１８上に第１及び第２の配線Ｍ１，Ｍ２を設けること、下部電極４２上に強誘電体膜４４を形成した後で強誘電体膜４４を貫通して第２のクロスポイント型トランジスタＸＴＵと上部電極４６とを接続するためのコンタクトプラグ８２を形成することである。
（第２の実施形態）
本発明の第２の実施形態の半導体記憶装置２００は、位置ずらしキャパシタＳＣをチェーン型メモリセルに適用したものである。本実施形態の半導体記憶装置２００の一例を図９を参照して説明する。図９（ａ）は、平面図であり、（ｂ）は、（ａ）に切断線９Ｂ−９Ｂで示した直列接続したチェーン方向の断面構造を示す断面図である。
チェーン型メモリセルでは、キャパシタ４０とＭＯＳトランジスタ１０が並列に電気的に接続される。キャパシタ４０として、例えば、強誘電体キャパシタを使用することができる。本実施形態では、図９（ｂ）に示したように、２個のキャパシタ４０ａ，４０ｂが１個の下部電極４２ａ上に形成される。例えば、下部電極４２ａは、第１のコンタクトプラグ８４によりＭＯＳトランジスタ１０ａの一方のソース／ドレイン１６ａに接続される。上部電極４６は、下部電極４２と１／２ピッチずらして形成され、上部電極４６ａも２個のキャパシタ４０ｂ，４０ｃに接続される。上部電極４６ａは、第２のコンタクトプラグ８６を介してＭＯＳトランジスタ１０ａの他方のソース／ドレイン１６ｂに接続される。さらに、図９（ａ）に示したように、正方形のキャパシタ電極４２，４６の一辺の方向とチェーンの接続方向とを４５°傾ける、すなわち、キャパシタ電極４２，４６の１つの対角線方向に直列接続する。これによりコンタクトプラグ８４，８６を形成するための間隔を実効的に２１／２倍にすることができ、第２のコンタクトプラグ８６を形成するためのプロセスマージンを大きくできる。したがって、プロセスマージンを同じにすれば、その分だけ微細化が可能になる。ＭＯＳトランジスタ１０のゲート電極１４は、チェーン接続方向と直交する方向に設けられた複数のＭＯＳトランジスタ１０のゲート電極１４を接続してワード線ＷＬとして機能する。
本実施形態の位置ずらしキャパシタＳＣを含む半導体記憶装置２００は、従来の製造方法により形成できる。ここでは、図９（ｂ）を参照して製造方法の一例を簡単に説明する。
半導体基板５、例えば、シリコン基板５上にゲート絶縁膜１２及びゲート電極材料１４を形成し、リソグラフィ及びエッチングによりゲート電極１４に加工する。ゲート電極１４をマスクとして、例えば、ヒ素（Ａｓ）を半導体基板５にイオン注入してソース／ドレイン１６を形成する。このようにしてＭＯＳトランジスタ１０が形成される。ＭＯＳトランジスタ１０を第１の層間絶縁膜１８で覆って平坦化する。ＭＯＳトランジスタ１０の一方のソース／ドレイン１６ａに達する第１のコンタクトプラグ８４を第１の層間絶縁膜１８中に形成する。
第１のコンタクトプラグ８４上に位置ずらしキャパシタＳＣの下部電極４２を形成する。図９（ａ）に示したように、メモリセルのチェーン方向、すなわち、直列接続方向に対して、下部電極４２の一辺は、４５°傾けた方向に形成される。誘電体膜４４、例えば、強誘電体膜を全面に堆積し、キャパシタの形状にパターニングして、層間絶縁膜８８で平坦化する。この平坦化は、誘電体膜４４を堆積する前に行うことが可能であり、誘電体膜４４をパターニングしないことも可能である。ＭＯＳトランジスタ１０ａの他方のソース／ドレイン１６ｂに達する第２のコンタクトプラグ８６を層間絶縁膜８８及び第１の層間絶縁膜１８中に形成する。そして、第２のコンタクトプラグ８６に接続する上部電極４６を形成する。上部電極４６は、下部電極４２と縦方向、横方向ともに１／２ピッチずらして形成し、４個の下部電極４２と同等に重なるようにする。このようにして、図９（ｂ）に示した、位置ずらしキャパシタＳＣを含む半導体記憶装置２００を形成できる。
上記のように、メモリセルのチェーン方向とキャパシタ電極４２，４６とを４５°傾けて形成することにより、第１及び第２のコンタクトプラグ８４，８６をキャパシタ電極４２，４６の対角線方向に配置できる。したがって、第２のコンタクトプラグ８６を形成する領域を実効的に２１／２倍に拡大することができ、第２のコンタクトプラグ８６を形成するためのマージンを大きくできる。
さらに本実施形態により、強誘電体キャパシタの上部電極を下部電極に対してずらせて形成する位置ずらしキャパシタとすることで、リソグラフィの最小加工寸法よりも小さな実効寸法を有するキャパシタアレイを形成することが可能であり、キャパシタの高密度化が可能な半導体記憶装置を提供することができる。
（第３の実施形態）
本発明の第３の実施形態の半導体記憶装置は、六角形をした下部電極を有する強誘電体キャパシタを含むＣＯＢ（Capacitor on Bit Line）型の半導体記憶装置である。この構造により、半導体記憶装置の高密度化が可能になる。六角形を密充填すると、それぞれの中心が１／２ピッチ交互にずれる。そのため、本実施形態は、２トランジスタ−２キャパシタ（２Ｔ−２Ｃ）モードで動作させるのに適した構造である。しかし、１トランジスタ−１キャパシタ（１Ｔ−１Ｃ）モードで動作させることも可能である。
図１０は、本実施形態の半導体記憶装置３００を説明するために示す、半導体記憶装置の構造の一例である。図１０（ａ）は、平面図であり、図１０（ｂ）は、図１０（ａ）に１０Ｂ−１０Ｂで示した切断線に沿ったトランジスタを含む断面図であり、図１０（ｃ）は、図１０（ａ）に１０Ｃ−１０Ｃで示した切断線に沿ったビット線ＢＬを含む断面図である。
本実施形態の半導体記憶装置３００は、ＭＯＳトランジスタＴｒ（１０）、強誘電体キャパシタＣ（４０）、ワード線ＷＬ、ビット線ＢＬ及びプレート線ＰＬを具備する。本実施形態の強誘電体キャパシタ４０は、下部電極４２が六角形の平面形状を有し、密充填するように配置される。ＭＯＳトランジスタ１０は、半導体基板５上に形成される。ＭＯＳトランジスタ１０のゲート電極１４は、図１０（ａ）の縦方向に配列された複数のＭＯＳトランジスタ１０のゲート電極を接続してワード線ＷＬとして機能する。コンタクトプラグ９０と９２を結ぶアクティブ領域ＡＡが、半導体基板５中にＬ字型に形成され、図１０（ａ）に破線で示されている。アクティブ領域ＡＡとワード線ＷＬとの交点の位置が、ＭＯＳトランジスタ１０のチャネル領域になる。ビット線ＢＬは、ワード線ＷＬと直交する図１０（ａ）の横方向に延伸するように配置され、ＭＯＳトランジスタ１０の一方のソース／ドレイン１６に接続される。他方のソース／ドレイン１６は、下部電極４２に接続される。強誘電体キャパシタ４０は、六角形の下部電極４２、強誘電体膜４４、及び上部電極４６を含む。上部電極４６は、ワード線ＷＬ方向に並ぶ２列の下部電極４２のそれぞれほぼ半分と重なるようにワード線ＷＬ方向に延伸して配置され、共通プレート線ＰＬとして機能する。したがって、１個の下部電極４２上には、それぞれ２個の強誘電体キャパシタ４０が形成され、１個の強誘電体キャパシタ４０は、下部電極４２のほぼ半分の面積を有する。下部電極４２に接続する第１のコンタクトプラグ９０とビット線ＢＬに接続する第２のコンタクトプラグ９２とは、ビット線ＢＬに平行な同一断面に形成できない。そのため、アクティブ領域ＡＡは、図１０（ａ）に破線で示したようにＬ字型に形成される。
次に、本実施形態の強誘電体記憶装置３００の動作を説明する。
Ａ）２Ｔ−２Ｃ動作
図１０（ａ）に斜線を施して示した２個のトランジスタＴｒ［１］，Ｔｒ［２］及び２個の強誘電体キャパシタＣ［１］，Ｃ［２］からなる２Ｔ−２Ｃメモリセルの例を考える。２個のトランジスタＴｒ［１］，Ｔｒ［２］は、ワード線ＷＬ［１］，ＷＬ［２］によりそれぞれ制御される。各トランジスタＴｒ［１］，Ｔｒ［２］の一方のソース／ドレインは、それぞれビット線ＢＬ［１］，ＢＬ［２］に接続される。２個の強誘電体キャパシタＣ［１］，Ｃ［２］の上部電極は、プレート線ＰＬ［１］に共通に接続される。
強誘電体キャパシタＣ［１］，Ｃ［２］は、それぞれ図１１に示した容量−電圧特性を有し、同じヒステリシス特性を示す。ここで、強誘電体キャパシタは、プレート線電圧ＶＰＬがビット線電圧ＶＢＬより大きい場合に、図１１に上向きの矢印で示した正方向に分極するものとする。
強誘電体キャパシタに何も書かれていない状態（図１１、点Ｏ）から書き込む場合を説明する。
まず、ＷＬ［１］，ＷＬ［２］を“Ｈｉｇｈ”にし、他のＷＬを、“Ｌｏｗ”にし、ＰＬ［１］以外の全てのＰＬを、フローティングにする。
１）ＢＬ［１］を０Ｖ、ＢＬ［２］を１．８Ｖにして、ＰＬ［１］を０Ｖにすると、Ｃ［２］にだけ電位差−１．８Ｖが印加されて、Ｃ［２］は負方向に分極する（図１１、点Ａ）。しかし、Ｃ［１］は、変化しない。
２）ＢＬ［１］，ＢＬ［２］をそのままの電位に保ったままで、ＰＬ［１］を１．８Ｖにすると、Ｃ［１］に電位差＋１．８Ｖが印加されて、Ｃ［１］は正方向に分極する（点Ｃ）。この電位では、Ｃ［２］の電位差は０Ｖであるため、Ｃ［２］は負方向の分極を保持する（点Ｂ）。
３）この状態で、全ての電位を０Ｖにする（ＢＬ［１］＝ＢＬ［２］＝ＰＬ［１］＝ＷＬ［１］＝ＷＬ［２］＝０Ｖ）。すなわち、電源をオフにすると、Ｃ［１］は正方向（点Ｄ）、Ｃ［２］は負方向（点Ｂ）に互いに逆方向に書き込まれる。
次に、読み出す場合を説明する。初期の設定は、書き込みと同様に、ＷＬ［１］，ＷＬ［２］を“Ｈｉｇｈ”にし、他のＷＬを“Ｌｏｗ”にし、ＰＬ［１］以外の全てのＰＬをフローティングにする。
１）ＢＬ［１］、ＢＬ［２］を０Ｖにして、ＰＬ［１］を１．８Ｖにすると、Ｃ［１］の電位差は＋１．８Ｖであるため、Ｃ［１］は点Ｄから点Ｃへ変化するが、分極の状態は正のまま変わらない。Ｃ［２］の電位差も＋１．８Ｖであるため、Ｃ［２］は点Ｂから点Ｃに変化し、分極の状態も負から正へと変化する。その結果、Ｃ［２］から多くの電荷が放出される。これを、センスアンプ（Ｓ／Ａ）で検出する。このようにして、破壊読出しが行われる。
２）次に、破壊されたデータを元に戻すために、Ｓ／ＡのフリップフロップでＢＬ［１］，ＢＬ［２］を元の状態、すなわち、ＢＬ［１］を０Ｖ、ＢＬ［２］を１．８Ｖに戻し、さらに、ＰＬ［１］を０Ｖに戻す。これにより、Ｃ［２］の電位差は−１．８Ｖになるため、Ｃ［２］は点Ｃから点Ａに変化し、負方向の分極状態に戻る。Ｃ［１］の電位差は０Ｖであるため、Ｃ［１］は、点Ｄに戻るが、分極の状態は、正のまま変化しない。すなわち、再書き込みが行われる。
書き込み、読み出し、いずれの場合でも、ＷＬ［１］とＷＬ［２］は、同じ動作をする。すなわち、共通化が可能であり、その一例を、変形例３として後で説明する。
Ｂ）１Ｔ−１Ｃ動作
図１０に示した強誘電体記憶装置を１Ｔ−１Ｃで動作させる場合には、図１２に示した半導体記憶装置３１０ようにダミーキャパシタＤＣを使用する。ダミーキャパシタＤＣは、ビット線ＢＬのＳ／Ａとは反対側の端に接続される。ダミーキャパシタＤＣは、強誘電体キャパシタである必要はなく、常誘電体キャパシタを使用することもできる。
１Ｔ−１Ｃ動作の場合には、例えば、斜線を施したトランジスタＴｒ［１］と強誘電体キャパシタＣ［１］からなるメモリセルを考える。強誘電体キャパシタＣ［１］への書き込みは、ＷＬ［１］のみをＨｉｇｈにして、２Ｔ−２Ｃの場合と同様に行える。
データを読み出す場合には、２Ｔ−２Ｃで強誘電体キャパシタＣ［１］とＣ［２］とを比較する代わりに、強誘電体キャパシタＣ［１］とビット線ＢＬ［２］に接続されているダミーキャパシタＤＣ［２］を使用する。この時、ビット線ＢＬ［２］に接続されている全てのトランジスタをＯＦＦにする必要がある。強誘電体キャパシタＣ［１］とダミーキャパシタＤＣ［２］からの電荷放出をセンスアンプ（Ｓ／Ａ）で検出して、データを読み出す。
上記のように本実施形態により、強誘電体キャパシタの下部電極を六角形にして密充填するように配置し、さらに上部電極を下部電極に対してずらせて形成する位置ずらしキャパシタとすることで、リソグラフィの最小加工寸法よりも小さな実効寸法を有するキャパシタアレイを形成することが可能であり、キャパシタの高密度化が可能な半導体記憶装置を提供することができる。
本実施形態は、種々の変形をして実施することができる。そのいくつかの例を、以下に説明する。
（変形例３）
変形例３の半導体記憶装置３２０の平面図を図１３に示す。本変形例は、図１３に示したように、第３の実施形態の半導体記憶装置３００において１対のワード線ＷＬ［１］とＷＬ［２］を共通にした構造を有する半導体記憶装置３２０である。図１０を用いて説明したように、２Ｔ−２Ｃ動作の場合、ＷＬ［１］とＷＬ［２］とは、常に同じ動作をするため、共通にすることが可能である。本変形例の半導体記憶装置３２０の場合には、図１３に示したように、強誘電体キャパシタの下部電極４２を六角形ではなく正方形に形成することにより、密充填が可能になる。
本変形例の半導体記憶装置は、２Ｔ−２Ｃ動作は可能である。しかし、１Ｔ−１Ｃ動作をさせようとすると、１対のビット線ＢＬ［１］とＢＬ［２］にそれぞれ接続しているトランジスタＴｒ［１］とＴｒ［２］が同時にＯＮしてしまい、１Ｔ−１Ｃで動作させることはできない。
（変形例４）
変形例４の半導体記憶装置３３０の平面図を図１４に示す。本変形例は、図１４に示したように、第３の実施形態において下部電極の形状を正方形にした構造を有する半導体記憶装置３３０である。ワード線ＷＬ方向に配列した２列の強誘電体キャパシタを互いに１／２ピッチずらせて配置することにより、２Ｔ−２Ｃ動作、１Ｔ−１Ｃ動作の両方が可能な半導体記憶装置３３０を提供できる。
上記に説明してきたように本発明により、強誘電体キャパシタの上部電極を下部電極に対してずらせて形成する位置ずらしキャパシタとすることで、リソグラフィの最小加工寸法よりも小さな実効寸法を有するキャパシタアレイを形成することが可能であり、キャパシタの高密度化が可能な半導体記憶装置を提供することができる。
本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
図１は、本発明の第１の実施形態による位置ずらしキャパシタを具備する強誘電体記憶装置の一例を説明するために示す平面図である。 図２は、第１の実施形態による位置ずらしキャパシタとクロスポイント型トランジスタの接続方法を説明するために示す図であり、図２（ａ）は、位置ずらしキャパシタの下及び上にクロスポイント型トランジスタを配置する方法、図２（ｂ）は、位置ずらしキャパシタの上側に第１及び第２のクロスポイント型トランジスタの両者を配置する方法、図２（ｃ）は、位置ずらしキャパシタの下側に第１及び第２のクロスポイント型トランジスタの両者を配置する方法である。 図３は、第１の実施形態による半導体記憶装置の位置ずらしキャパシタとクロスポイント型トランジスタの断面構造の一例を説明するために示す断面図である。 図４は、第１の実施形態による半導体記憶装置の図２（ａ）に示した配置の位置ずらしキャパシタと第１及び第２のクロスポイント型トランジスタとの接続の一例を説明するために示す３次元の回路図である。 図５（ａ），（ｂ）は、第１の実施形態による半導体記憶装置の製造方法の一例を説明するために示す工程断面図である。 図６は、図５（ｂ）に続く第１の実施形態による半導体記憶装置の製造方法の一例を説明するために示す工程断面図である。 図７は、変形例１による半導体記憶装置の位置ずらしキャパシタとクロスポイント型トランジスタとの配置を説明するために示す図であり、図７（ａ）は、平面図、図７（ｂ）は、図７（ａ）に切断線７Ｂ−７Ｂで示した第１及び第２のクロスポイント型トランジスタを含む断面図である。 図８は、変形例２による半導体記憶装置の位置ずらしキャパシタとクロスポイント型トランジスタとの配置を説明するために示す断面図である。 図９は、本発明の第２の実施形態による半導体記憶装置の一例を説明するために示す図であり、図９（ａ）は平面図、図９（ｂ）は図９（ａ）に切断線９Ｂ−９Ｂで示した直列接続したチェーン方向の断面図である。 図１０は、第３の実施形態の半導体記憶装置の一例を説明するために示す図であり、図１０（ａ）は平面図、図１０（ｂ）は図１０（ａ）に１０Ｂ−１０Ｂで示した切断線に沿ったトランジスタを含む断面図、図１０（ｃ）は図１０（ａ）に１０Ｃ−１０Ｃで示した切断線に沿ったビット線ＢＬを含む断面図である。 図１１は、第３の実施形態の半導体記憶装置の動作の一例を説明するために示すキャパシタの容量−電圧特性である。 図１２は、第３の実施形態の半導体記憶装置の他の１つの動作例を説明するために図である。 図１３は、変形例３による半導体記憶装置を説明するために示す平面図である。 図１４は、変形例４による半導体記憶装置を説明するために示す平面図である。
符号の説明
ＳＣ…位置ずらしキャパシタ，ＬＥ，４２…下部電極，ＵＥ，４６…上部電極，ＸＴ…クロスポイント型トランジスタ，ＶＴ…垂直トランジスタ，５…半導体基板，８…素子分離，１０…トランジスタ，１２…ゲート絶縁膜，１４…ゲート電極，１６…ソース／ドレイン，１８，２２，２４，３０，３２，３８，４３，４８，５２，５４，６０，６２，６８，７０，８８…層間絶縁膜，２０，２８，３６，５０，５８，６６…ソース／ドレイン，２６，３４，５６，６４…チャネル領域，４０…強誘電体キャパシタ，４４…強誘電体膜，Ｍ１，Ｍ２，Ｍ３…金属配線，ＷＬ…ワード線，ＢＬ…ビット線，ＰＬ…プレート線，ＶＰ…コンタクトプラグ，ＡＡ…アクティブ領域，８０，８２，８４，８６，９０，９２…コンタクトプラグ，１００，１１０，１２０，２００，３００，３１０，３２０，３３０…半導体記憶装置。

Claims (5)

  1. 半導体基板上にゲート絶縁膜を介して形成されたゲート電極と前記半導体基板中に前記ゲート電極を挟んで対向して設けられたソース／ドレインとを含むトランジスタと、
    前記トランジスタの上方に形成され、下部電極、強誘電体膜、上部電極を含む強誘電体キャパシタと、
    前記下部電極に電気的に接続された第１の配線と、
    前記上部電極に電気的に接続された第２の配線と
    を具備し、
    前記強誘電体キャパシタは、前記上部電極が複数の前記下部電極の一部とそれぞれ同等に重なるように配置された位置ずらしキャパシタである
    ことを特徴とする、半導体記憶装置。
  2. 前記下部電極は、第１のクロスポイント型トランジスタを介して前記第１の配線に電気的に接続され、
    前記上部電極は、第２のクロスポイント型トランジスタを介して前記第２の配線に電気的に接続される
    ことを特徴とする、請求項１に記載の半導体記憶装置。
  3. 前記強誘電体キャパシタの少なくとも一辺は、使用するリソグラフィ技術の最小加工寸法より小さい寸法であることを特徴とする、請求項１又は２に記載の半導体記憶装置。
  4. 前記下部電極は、六角形であり、平面的に密充填するように配置され、前記トランジスタを介して前記第１の配線に電気的に接続され、
    前記上部電極は、前記第１の配線と直交する方向に配列された隣接する２列の前記下部電極の半分とそれぞれ重なり、複数の前記２列の下部電極の上方に共通に形成され、前記第２の配線として機能する
    ことを特徴とする、請求項１又は３に記載の半導体記憶装置。
  5. 半導体基板上にゲート絶縁膜を介して形成されたゲート電極と前記半導体基板中に前記ゲート電極を挟んで対向して設けられたソース／ドレインとを含み、電気的に直列接続された複数のトランジスタと、
    各々の前記トランジスタと電気的に並列に接続され、下部電極、強誘電体膜、上部電極を含む複数の強誘電体キャパシタと、
    前記直列接続された複数のトラジスタの一方の端に接続された第１の配線と、
    前記直列接続された複数のトラジスタの他方の端に接続された第２の配線と
    を具備し、
    前記強誘電体キャパシタは、各々の前記下部電極及び上部電極が正方形であり、互いに位置をずらして配置され、それぞれ複数の強誘電体キャパシタによって同等に共有される位置ずらしキャパシタであり、
    前記トランジスタの直列接続方向は、前記正方形の下部電極及び上部電極の１つの対角線方向である
    ことを特徴とする、半導体記憶装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015109471A (ja) * 2009-11-13 2015-06-11 株式会社半導体エネルギー研究所 半導体装置
US9346423B2 (en) 2012-07-27 2016-05-24 Nissan Motor Co., Ltd. Control device for vehicle and method of controlling vehicle
JP2019530974A (ja) * 2016-08-31 2019-10-24 マイクロン テクノロジー，インク． 強誘電体メモリセル
US10854276B2 (en) 2016-08-31 2020-12-01 Micron Technology, Inc. Apparatuses and methods including two transistor-one capacitor memory and for accessing same
US10867675B2 (en) 2017-07-13 2020-12-15 Micron Technology, Inc. Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells
US10885964B2 (en) 2016-08-31 2021-01-05 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory
US10998031B2 (en) 2016-08-31 2021-05-04 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for accessing ferroelectric memory

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101320518B1 (ko) * 2007-10-24 2013-12-19 삼성전자주식회사 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자및 그 제조방법
US7746680B2 (en) * 2007-12-27 2010-06-29 Sandisk 3D, Llc Three dimensional hexagonal matrix memory array
US7887999B2 (en) * 2007-12-27 2011-02-15 Sandisk 3D Llc Method of making a pillar pattern using triple or quadruple exposure
KR20100052597A (ko) * 2008-11-11 2010-05-20 삼성전자주식회사 수직형 반도체 장치
US9401363B2 (en) * 2011-08-23 2016-07-26 Micron Technology, Inc. Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices
US9589962B2 (en) 2014-06-17 2017-03-07 Micron Technology, Inc. Array of conductive vias, methods of forming a memory array, and methods of forming conductive vias
US10204898B2 (en) * 2014-08-08 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2017145530A1 (ja) * 2016-02-22 2017-08-31 株式会社村田製作所 圧電デバイス
US10062745B2 (en) * 2017-01-09 2018-08-28 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
US10373921B2 (en) * 2017-06-20 2019-08-06 Micron Technology, Inc. Power gate circuits for semiconductor devices
US11139310B2 (en) * 2017-12-04 2021-10-05 Sony Semiconductor Solutions Corporation Semiconductor memory device, electronic apparatus, and method of reading data
US11127744B2 (en) * 2020-01-08 2021-09-21 Micron Technology, Inc. Memory devices and methods of forming memory devices
US11672128B2 (en) 2020-07-20 2023-06-06 Micron Technology, Inc. Methods of incorporating leaker devices into capacitor configurations to reduce cell disturb, and capacitor configurations incorporating leaker devices
US11706927B2 (en) 2021-03-02 2023-07-18 Micron Technology, Inc. Memory devices and methods of forming memory devices
KR20220169503A (ko) * 2021-06-18 2022-12-28 삼성전자주식회사 반도체 소자
US11695072B2 (en) 2021-07-09 2023-07-04 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US11917834B2 (en) 2021-07-20 2024-02-27 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3657925B2 (ja) * 2002-06-17 2005-06-08 株式会社東芝 半導体装置及びその製造方法
JP3906198B2 (ja) * 2003-11-21 2007-04-18 株式会社東芝 半導体記憶装置及びその製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015109471A (ja) * 2009-11-13 2015-06-11 株式会社半導体エネルギー研究所 半導体装置
US9346423B2 (en) 2012-07-27 2016-05-24 Nissan Motor Co., Ltd. Control device for vehicle and method of controlling vehicle
JP2019530974A (ja) * 2016-08-31 2019-10-24 マイクロン テクノロジー，インク． 強誘電体メモリセル
US10854276B2 (en) 2016-08-31 2020-12-01 Micron Technology, Inc. Apparatuses and methods including two transistor-one capacitor memory and for accessing same
US10872650B2 (en) 2016-08-31 2020-12-22 Micron Technology, Inc. Ferroelectric memory cells
US10885964B2 (en) 2016-08-31 2021-01-05 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory
US10998031B2 (en) 2016-08-31 2021-05-04 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for accessing ferroelectric memory
US11107515B2 (en) 2016-08-31 2021-08-31 Micron Technology, Inc. Ferroelectric memory cells
US11205468B2 (en) 2016-08-31 2021-12-21 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory
US11574668B2 (en) 2016-08-31 2023-02-07 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory
US10867675B2 (en) 2017-07-13 2020-12-15 Micron Technology, Inc. Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells
US11901005B2 (en) 2017-07-13 2024-02-13 Micron Technology, Inc. Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells

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