KR20100052597A - 수직형 반도체 장치 - Google Patents

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Abstract

본 발명은 수직형 반도체 장치를 제공한다. 이 장치는 반도체 기판 상에 배치된 제1 수직 반도체 장치, 제1 수직 반도체 장치 상에 배치된 제2 수직 반도체 장치, 및 제1 수직 반도체 장치와 제2 수직 반도체 장치에 개재된 배선을 포함한다.
수직형 메모리, 복층 구조, 대칭성

Description

수직형 반도체 장치{VERTICAL TYPE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 형성 방법에 관한 것이다. 더 구체적으로 수직형 메모리 장치와 그 형성 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한 대안으로, 메모리 셀들을 3차원적으로 형성하는 기술들이 제안되어 왔다. 예를 들면, "Nonvolatile semiconductor memory device and manufacturing method thereof"이라는 제목의 미국특허공개번호 US20070252201 등은 수직형 반도체 기둥들(vertical semiconductor pillars)을 활 성 영역으로 사용하는 3차원 메모리 반도체 장치를 개시하고 있다.
이러한 기술에 따르면, 메모리 셀들이 3차원적인 수직형으로 형성되기 때문에, 반도체 기판의 면적을 효율적으로 활용할 수 있고, 그 결과 집적도는 종래의 2차원적인 평면형 메모리 반도체 장치에 비해 크게 증가될 수 있다. 또한, 이 기술은 메모리 셀들을 평면적으로 형성하는 단계를 반복하는 방법에 기초한 것이 아니라, 수직 적층된 복수의 워드라인들을 관통하여 배치된 반도체 구조체를 이용한 것으로, 비트당 제조 비용이 크게 절감될 수 있다.
본 발명의 해결하고자 하는 일 기술적 과제는 복층 구조의 수직 반도체 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 수직 반도체 장치는 반도체 기판 상에 배치된 제1 수직 반도체 장치, 상기 제1 수직 반도체 장치 상에 배치된 제2 수직 반도체 장치, 및 상기 제1 수직 반도체 장치와 상기 제2 수직 반도체 장치에 개재된 배선을 포함한다.
본 발명의 일 실시예에 있어서, 상기 배선은 비트라인이고, 상기 비트라인은 상기 제1 수직 반도체 장치 및 상기 제2 수직 반도체 장치에서 공유할 수 있다.
본 발명의 일 실시예에 있어서, 상기 배선은 공통 소오스 라인이고, 상기 공 통 소오스 라인은 상기 제1 수직 반도체 장치 및 상기 제2 수직 반도체 장치에서 공유할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 수직 반도체 장치는 수직으로 적층된 제1 워드라인 구조체, 및 상기 제1 워드라인 구조체를 관통하여 배치된 제1 반도체 구조체를 포함하고, 상기 제2 수직 반도체 장치는 수직으로 적층된 제2 워드라인 구조체 및 상기 제2 워드라인 구조체를 관통하여 배치된 제2 반도체 구조체를 포함하고, 상기 제1 반도체 구조체와 상기 제2 반도체 구조체는 서로 오프셋될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 워드라인 구조체 및 상기 제2 워드라인 구조체는 적어도 일측에서 계단 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 워드라인 구조체의 계단 형상 부분과 상기 제2 워드라인 구조체의 계단 형상 부분은 서로 반대측에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 수직 반도체 장치는 제1 스트링 선택 라인 구조체 및 제1 접지 선택 라인 구조체를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 수직 반도체 장치는 제2 스트링 선택 라인 구조체 및 제2 접지 선택 라인 구조체를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 배선은 복층 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 배선은 도핑된 반도체, 금속, 또는 금속화합물을 중에서 적어도 하나를 포함할 수 있다.
　본 발명의 일 실시예에 따른 수직형 반도체 장치는 공통 소오스 라인 또는 비트라인에 대하여 대칭적인 반도체 구조체를 배치하여 집적도 및 전류를 향상 시킬 수 있다.
수직형 반도체 기둥들을 사용하는 수직형 반도체 장치는 복수의 워드라인들을 수직으로 적층한다. 상기 수직형 반도체 기둥은 저항을 가질 수 있다. 상기 층된 워드라인들의 수가 증가하면, 상기 수직형 반도체 기둥을 통하여 흐르는 메모리 셀 전류는 감소할 수 있다. 상기 메모리 셀 전류는 고집적화를 방해할 수 있다. 본 발명의 일 실시예에 따른 수직형 반도체 소자는 하층과 상층의 이층 구조를 가질 수 있다. 상기 하층에 제1 수직형 반도체 장치가 배치될 수 있고, 상기 상층에 제2 수직형 반도체 장치가 배치될 수 있다. 상기 제1, 제2 수직형 반도체 장치들의 공통 소오스 라인 또는 비트라인은 서로 공유될 수 있다. 이에 따라, 상기 수직형 반도체 장치는 셀 전류의 감소를 최소화할 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1은 본 발명의 일 실시예에 따른 수직형 반도체 장치의 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 수직형 반도체 장치는 제1 수직 반도체 장치(10) 및 제2 수직 반도체 장치(20)를 포함할 수 있다. 상기 제1 수직 반도체 장치(10)와 상기 제2 수직 반도체 장치(20) 사이에 배선이 개재될 수 있다.
상기 제1 수직 반도체 장치(10)에서 반도체 기판 상에 적층된 복수의 제1 워드라인들(WL1a,WL2a)이 배치된다. 상기 제1 워드라인들 각각은 판형일 수 있다. 상기 제1 워드라인들의 수는 2의 배수일 수 있다. 수직으로 연속적으로 배치된 상기 제1 메모리 셀들(MTmna)은 서로 직렬 연결될 수 있다. 상기 직렬 연결된 상기 제1 메모리 셀들(MTmna)은 제1 스트링(5a)을 구성할 수 있다. 상기 제1 스트링(5a)의 일단은 제1 접지 선택 트랜지스터(GSTmna)의 일단에 연결될 수 있다. 상기 제1 접지 선택 트랜지스터(GSTmna)의 타단은 반도체 기판에 형성된 제1 공통 소오스 라인(CSLa)에 연결될 수 있다. 상기 제1 스트링(5a)의 타단은 제1 스트링 선택 트랜지스터(SSTmna)의 일단에 연결될 수 있다.
상기 제1 스트링 선택 트랜지스터(SSTmna)의 타단은 배선에 전기적으로 연결될 수 있다. 상기 배선은 비트라인(BLm)일 수 있다. 상기 제1 수직 반도체 장치(10)의 상기 제1 스트링(5a)의 상기 제1 메모리 셀(MTmna) 중 하나는 제1 워드라인(WL1a)과 하나의 제1 스트링 선택 라인(SSLna) 및 하나의 비트라인(BLm)에 의하여 선택될 수 있다.
상기 제2 수직 반도체 장치(20)는 상기 제1 수직 반도체 장치(10) 상에 적층될 수 있다. 상기 제2 수직 반도체 장치(20)는 복수의 제2 워드라인들(WL1b,WL2b)을 포함할 수 있다. 상기 제2 워드라인들 각각은 판형일 수 있다. 상기 제2 워드라인들의 수는 2의 배수일 수 있다. 수직으로 연속적으로 배치된 상기 제2 메모리 셀들(MTmnb)은 서로 직렬 연결될 수 있다. 상기 직렬 연결된 상기 제2 메모리 셀들(MTmnb)은 제2 스트링(5b)을 구성할 수 있다. 상기 제2 스트링(5b)의 일단은 제2 접지 선택 트랜지스터(GSTmnb)의 일단에 연결될 수 있다. 상기 제2 접지 선택 트랜지스터의 타단은 제2 공통 소오스 라인(CSLb)에 연결될 수 있다. 상기 제2 스트링(5b)의 타단은 제2 스트링 선택 트랜지스터(SSTmnb)의 일단에 연결될 수 있다. 상기 제2 스트링 선택 트랜지스터(SSTmnb)의 타단은 상기 비트라인(BL)에 전기적으로 연결될 수 있다. 상기 제2 수직 반도체 장치(20)의 상기 제2 스트링(5b)의 상기 제2 메모리 셀(MTmnb) 중에 하나는 하나의 제2 워드라인(WL1b)과 하나의 제2 스트링 선택 라인(SSLnb) 및 하나의 비트라인(BLm)에 의하여 선택될 수 있다.
도 2은 본 발명의 다른 실시예에 따른 수직형 반도체 장치의 회로도이다.
도 2을 참조하면, 본 발명의 다른 실시예에 따른 수직형 반도체 장치는 제1 수직 반도체 장치(10) 및 제2 수직 반도체 장치(20)를 포함할 수 있다. 상기 제1 수직 반도체 장치(10)와 상기 제2 수직 반도체 장치(20) 사이에 배선이 개재될 수 있다.
상기 제1 수직 반도체 장치(10)에서 반도체 기판 상에 적층된 복수의 제1 워드라인들(WL1a,WL2a)이 배치된다. 상기 제1 워드라인들 각각은 판형일 수 있다. 상기 제1 워드라인들의 수는 2의 배수일 수 있다. 수직으로 연속적으로 배치된 상기 제1 메모리 셀들(MTmna)은 서로 직렬 연결될 수 있다. 상기 직렬 연결된 상기 제1 메모리 셀들(MTmna)은 제1 스트링(5a)을 구성할 수 있다.
상기 제1 스트링의 일단은 제1 접지 선택 트랜지스터(GSTmna)의 일단에 연결될 수 있다. 상기 제1 접지 선택 트랜지스터의 타단은 배선에 전기적으로 연결될 수 있다. 상기 배선은 공통 소오스 라인(CSL)일 수 있다. 상기 제1 스트링(5a)의 타단은 제1 스트링 선택 트랜지스터(SSTmna)의 일단에 연결될 수 있다. 상기 제1 스트링 선택 트랜지스터(SSTmna)의 타단은 제1 비트라인(BLma)에 전기적으로 연결될 수 있다. 상기 제1 수직 반도체 장치(10)의 상기 제1 스트링(5a)의 상기 제1 메모리 셀(MTmn)들 중에서 하나는 하나의 제1 워드라인(WL1a)과 하나의 제1 스트링 선택 라인(SSLna) 및 하나의 제1 비트라인(BLma)에 의하여 선택될 수 있다.
상기 제1 수직 반도체 장치(10) 상에 상기 제2 수직 반도체 장치(20)가 배치될 수 있다. 상기 제2 수직 반도체 장치(20)는 적층된 복수의 제2 워드라인들(WL1b,WL2b)을 포함할 수 있다. 상기 제2 워드라인들 각각은 판형일 수 있다. 상기 제2 워드라인들의 수는 2의 배수일 수 있다. 수직으로 연속적으로 배치된 상기 제2 메모리 셀들(MTmnb)은 서로 직렬 연결될 수 있다. 상기 직렬 연결된 상기 제2 메모리 셀들(MTmnb)은 제2 스트링(5b)을 구성할 수 있다. 상기 제2 스트링(5b)의 일단은 제2 접지 선택 트랜지스터(GSTmnb)의 일단에 연결될 수 있다. 상기 제2 접지 선택 트랜지스터의 타단은 공통 소오스 라인(CSL)에 연결될 수 있다. 상기 제2 스트링(5b)의 타단은 제2 스트링 선택 트랜지스터(SSTmnb)의 일단에 연결될 수 있다. 상기 제2 스트링 선택 트랜지스터(SSTmnb)의 타단은 제2 비트라인(BLb)에 전기적으로 연결될 수 있다. 상기 제2 수직 반도체 장치(20)의 상기 제2 스트링(5b)의 상기 메모리 셀(MTmnb) 중에서 하나는 하나의 제2 워드라인(WL1b)과 하나의 제2 스트링 선택 라인(SSLnb) 및 하나의 제2 비트라인(BLmb)에 의하여 선택될 수 있다.
도 3a, 3b 및 도 3c는 본 발명의 일 실시예에 따른 수직형 반도체 장치의 평면도 및 단면도들이다. 도 3b는 도 3a의 I-I' 선을 따라 절단된 단면도이다. 도 3c는 도 3a의 II-II' 선을 따라 절단된 단면도이다.
도 3a, 도 3b, 및 도 3c를 참조하면, 반도체 기판(100)에 소자 분리막(102)이 배치될 수 있다. 상기 소자 분리막(102)은 활성 영역을 정의할 수 있다. 상기 소자분리막(102)의 상부면은 반도체 기판(100)과 실질적으로 동일한 높이를 가질 수 있다. 상기 소자 분리막(102)은 얇은 트렌치 소자 분리 공정(shallow trench isoaltion process)에 의하여 수행될 수 있다. 상기 소자 분리막(102)은 실리콘산화막일 수 있다. 상기 활성 영역은 도핑될 수 있다. 상기 도핑된 활성영역은 공통 소오스 라인(103)이 될 수 있다. 상기 공통 소오스 라인(103)은 도전층으로 기능할 수 있다. 상기 공통 소오스 라인(103)은 판형으로 배치될 수 있다.
상기 반도체 기판(100) 상에 제1 층간 절연막(104)이 배치될 수 있다. 상기 제1 층간 절연막(104)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 제1 층간 절연막(104) 상에 제1 접지 선택 구조체(110)가 배치될 수 있다. 상기 제1 접지 선택 구조체(110)는 상기 공통 소오스 라인(103) 상에 배치될 수 있다. 상기 제1 접지 선택 구조체(110)는 상기 접지 선택 트랜지스터를 포함할 수 있다. 상기 제1 접지 선택 트랜지스터(GSTmna)는 판형의 제1 접지 선택 라인(112), 및 상기 제1 접지 선택 라인(112)을 관통하여 배치되는 제1 접지 선택 반도체 구조체(116), 및 상기 제1 접지 선택 반도체 구조체(116)와 상기 제1 접지 선택 라인(112) 사이에 배치된 제1 접지 선택 게이트 절 연막(118)을 포함할 수 있다.
상기 제1 접지 선택 라인(112)은 도핑된 반도체로 형성될 수 있다. 상기 제1 접지 선택 라인(112) 상에 제1 접지 선택 라인 캐핑 패턴(114)이 배치될 수 있다. 상기 제1 접지 선택 라인(112)은 판형으로 배치될 수 있다. 상기 제1 접지 선택 라인 캐핑 패턴(114)은 실리콘 질화막, 실리콘산화질화막, 실리콘 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 제1 접지 선택 라인 캐핑 패턴(114)과 상기 제1 접지 선택 라인(112)의 측면은 정렬될 수 있다. 상기 제1 접지 선택 라인 캐핑 패턴(114), 상기 제1 접지 선택 라인(112), 및 상기 제1 층간 절연막(104)을 관통하여 상기 제1 접지 선택 반도체 구조체(116)가 배치될 수 있다. 상기 제1 접지 선택 반도체 구조체(116)는 결정 또는 다결정의 반도체일 수 있다. 상기 제1 접지 선택 반도체 구조체(116)는 도핑될 수 있다. 상기 제1 접지 선택 반도체 구조체(112)의 일단은 상기 공통 소오스 라인(103)과 접촉할 수 있다. 상기 제1 접지 선택 반도체 구조체(112)는 상기 제1 접지 선택 라인(112)을 관통하여 매트릭스 형태로 배치될 수 있다.
상기 제1 접지 선택 라인(112) 및 상기 제1 접지 선택 라인 캐핑 패턴(114)의 측면은 제2 층간 절연막(123)으로 채워질 수 있다. 상기 제2 층간 절연막(123)의 상부면은 상기 접지 선택 라인 캐핑 패턴(114)의 상부면의 높이와 같을 수 있다.
상기 제1 접지 선택 라인 캐핑 패턴(114) 상에 제3 층간 절연막(132)이 배치될 수 있다. 상기 제3 층간 절연막(132)은 실리콘산화막, 실리콘 질화막, 및 실 리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다.
상기 제3 층간 절연막(132) 상에 제1 워드라인 구조체(140)가 배치될 수 있다. 상기 제1 워드라인 구조체(140)는 차례로 적층된 제1 하부 워드라인(142), 제1 하부 워드라인 절연 패턴(143), 제2 하부 워드라인(144), 제2 하부 워드라인 절연패턴(145)을 포함할 수 있다. 상기 하부 워드라인들(142.144)은 2층 이상으로 적층될 수 있다. 상기 제1 워드라인 구조체(140)는 적어도 일측에서 계단형일 수 있다. 상기 계단형 부분에서, 상기 제1 하부 워드라인 절연패턴(143)과 제1 하부 워드라인(142)의 측면은 서로 정렬될 수 있다. 상기 계단형 부분에서, 상기 제2 워드라인 절연패턴(145)과 제2 워드라인(144)의 측면은 서로 정렬될 수 있다. 상기 제1 및 제2 하부 워드라인 절연패턴(143,145)은 실리콘산화막일 수 있다. 상기 제1 및 제2 하부 워드라인(142,144)은 도핑된 실리콘일 수 있다. 상기 하부 워드라인들(142,144)의 두께는 상기 하부 워드라인 절연패턴들(143,145)의 두께보다 클 수 있다. 상기 하부 워드라인들(142,144)은 판형일 수 있다.
상기 제1 하부 워드라인 구조체(140)를 관통하여 제1 반도체 구조체(160)가 제공될 수 있다. 상기 제1 반도체 구조체(160)는 상기 제1 하부 워드라인들이 제공되는 평면을 관통하여 매트릭스 형태로 배치될 수 있다. 상기 제1 반도체 구조체(160)는 상기 제1 접지 선택 반도체 구조체(116)와 정렬될 수 있다. 제1 게이트 절연막(152)은 상기 제1 반도체 구조체(160)와 상기 제1 하부 워드라인들(142,144) 사이에 배치될 수 있다.
상기 제1 게이트 절연막(152)은 전하 저장막을 포함할 수 있다. 하나의 워 드라인과 상기 제1 반도체 구조체(160)는 하나의 메모리 셀을 제공할 수 있다. 상기 제1 반도체 구조체(160)는 메모리 셀의 채널 영역, 소오스 영역, 및 드레인 영역을 제공할 수 있다. 상기 제1 반도체 구조체(160)는 제 3 층간 절연막(132)을 관통하여 배치되도록 연장될 수 있다. 상기 제1 반도체 구조체(160)의 일단은 상기 제1 접지 선택 반도체 구조체(116)와 접촉할 수 있다. 상기 제1 반도체 구조체(160)는 단결정 또는 다결정 반도체일 수 있다. 상기 반도체 구조체(160)는 필라 형태일 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 제1 반도체 구조체(160)는 원통 형태 또는 마카로니 형태일 수 있다.
상기 제1 워드라인 구조체(140) 상에 제1 스트링 선택 구조체(148)가 배치될 수 있다. 상기 제1 스트링 선택 구조체(148)는 제1 스트링 선택 라인(146), 제1 스트링 선택 캐핑 패턴(147), 및 제1 스트링 선택 게이트 절연막(149)을 포함할 수 있다. 상기 제1 스트링 선택 라인(146)은 라인 형태로 제1 방향으로 연장될 수 있다. 상기 제1 스트링 선택 라인(146), 및 제1 스트링 선택 캐핑 패턴(147)의 측면은 서로 정렬될 수 있다. 제1 반도체 구조체(160)는 상기 제1 스트링 선택 라인(146) 및 상기 제1 스트링 선택 캐핑 패턴(147)을 관통하도록 연장될 수 있다. 상기 제1 반도체 구조체(160)와 상기 제1 스트링 선택 라인(146) 사이에 제1 스트링 선택 게이트 절연막(149)이 배치될 수 있다. 상기 제1 워드라인 구조체(140) 및 상기 제1 스트링 선택 구조체(148)의 측면은 제4 층간 절연막(162)이 배치될 수 있다. 상기 제4 층간 절연막(162)의 상부면은 상기 제1 스트링 선택 캐핑 패턴(147) 의 상부면의 높이와 같을 수 있다. 이웃한 상기 제1 스트링 선택 라인(146) 및 상기 스트링 선택 캐핑 패턴(147) 사이에 제5 층간 절연막(163)이 배치될 수 있다. 상기 제5 층간 절연막(163)은 상부면은 상기 스트링 선택 캐핑 패턴(147)의 상부면과 일치할 수 있다.
상기 제1 워드라인 구조체(140)의 계단형 구조의 주변에 제1 하부 콘택 플러그들(172,174,176,178)이 배치될 수 있다. 상기 제1 하부 콘택 플러그들은 제1 공통 소오스 라인 플러그(172), 제1 접지 선택 라인 플러그(174), 제1 하부 워드라인 플러그들(176,178)을 포함할 수 있다. 상기 제1 하부 콘택 플러그들은 상기 제4 층간 절연막(162)을 전부 또는 일부 관통하여 배치될 수 있다. 상기 제1 하부 콘택 플러그들의 상부면은 상기 제4 층간 절연막(162)의 상부면과 같을 높이일 수 있다. 상기 제1 공통 소오스 라인 플러그(172)는 상기 제3 층간 절연막(132), 제2 층간 절연막(123), 및 제1 층간 절연막(104)을 관통하여 배치되도록 연장될 수 있다. 상기 제1 공통 소오스 라인 플러그(172)는 상기 제1 공통 소오스 라인(103)과 전기적으로 접촉할 수 있다. 상기 제1 하부 콘택 플러그들은 금속, 도핑된 실리콘, 금속화합물 중에서 적어도 하나를 포함할 수 있다. 상기 제1 접지 선택 라인 플러그(174)는 상기 제3 층간 절연막(132)을 관통하여 배치되도록 연장될 수 있다. 상기 제1 접지 선택 라인 플러그(174)는 상기 제1 접지 선택 라인(112)과 전기적으로 접촉할 수 있다. 상기 제1 하부 워드라인 플러그들(176,178)은 각각 상기 제 4 층간 절연막(162)을 일부를 관통하여 상기 제1 하부 워드라인(142) 및 상기 제2 하부 워드라인(144)과 전기적으로 연결될 수 있다.
상기 제1 반도체 구조체(160)의 타단은 비트라인(BL)과 전기적으로 연결될 수 있다. 상기 제1 스트링 선택라인(146), 제1 스트링 선택 게이트 절연막(149) 및 상기 제1 반도체 구조체(160)는 제1 스트링 선택 트랜지스터(SSTmna)를 구성(도 1 참조)할 수 있다. 상기 제1 스트링 선택 라인(146)은 제1 방향으로 연장될 수 있다. 이웃한 제1 스트링 선택 라인(146)들은 서로 전기적으로 분리될 수 있다. 상기 비트라인(BL)은 라인 형태로 패터닝되어 상기 제1 방향에 교차하는 제2 방향으로 연장될 수 있다. 상기 비트라인 상에 비트라인 캐핑 패턴(167)이 배치될 수 있다. 상기 비트라인 캐핑 패턴(167)과 상기 비트라인(BL)의 측면은 서로 정렬될 수 있다. 상기 비트라인 캐핑 패턴(167)은 실리콘산화막, 실리콘 질화막, 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 비트라인(BL)은 도핑된 폴리실리콘, 금속화합물, 금속 중에서 적어도 하나를 포함할 수 있다. 상기 비트라인(BL)은 금속 실리사이드/폴리실리콘, 또는 폴리실리콘/금속실리사이드/폴리실리콘의 적층 구조를 가질 수 있다. 상기 비트라인(BL)의 측면은 제6 층간 절연막(165)으로 채워질 수 있다. 상기 제6 층간 절연막(165)의 상부면은 상기 비트라인 캐핑 패턴(167)의 상부면과 같은 높이일 수 있다.
상기 제 4 층간 절연막(162) 상에 배선 패드들(169)이 배치될 수 있다. 상기 배선 패드들(169) 각각은 상기 제1 공통 소오스 라인 플러그(172), 제1 접지 선택 라인 플러그(174), 제1 하부 워드라인 플러그들(176,178)과 전기적으로 연결될 수 있다.
상기 비트라인 캐핑 패턴(167) 상에 제2 스트링 선택 구조체(180)가 배치될 수 있다. 상기 제2 스트링 선택 구조체(180)는 제2 스트링 선택 라인(182), 제2 스트링 선택 캐핑 패턴(184), 및 제2 스트링 선택 반도체 구조체(188)를 포함할 수 있다. 상기 제2 스트링 선택 라인(182)은 라인 형태로 제1 방향으로 연장될 수 있다. 상기 제2 스트링 선택 라인(182), 및 제2 스트링 선택 캐핑 패턴(184)의 측면은 서로 정렬될 수 있다. 제2 스트링 선택 반도체 구조체(188)는 상기 제2 스트링 선택 라인(182)을 관통하여 배치될 수 있다. 상기 제2 스트링 선택 반도체 구조체(188)와 상기 제2 스트링 선택 라인(182) 사이에 제2 스트링 선택 게이트 절연막(186)이 배치될 수 있다. 제7 층간 절연막(189)은 상기 제2 스트링 선택 라인(182)의 측면 및 상기 제2 스트링 선택 라인들(182) 사이의 공간을 채워질 수 있다. 상기 제7 층간 절연막(189)은 상부면은 상기 제2 스트링 선택 캐핑 패턴(184)의 상부면과 일치할 수 있다.
상기 제7 층간 절연막(189) 상에 차례로 제2 워드라인 구조체(190) 및 접지 선택라인 구조체(198)가 적층될 수 있다. 상기 제2 워드라인 구조체(190)는 차례로 적층된 제1 상부 워드라인(192), 제1 상부 워드라인 절연 패턴(193), 제2 상부 워드라인(194), 제2 상부 워드라인 절연패턴(195)을 포함할 수 있다. 상기 상부 워드라인들은 2층 이상으로 적층될 수 있다. 상기 제2 워드라인 구조체(190)는 적어도 일측에서 계단형일 수 있다. 상기 계단형 부분에서, 상기 제1 상부 워드라인 절연패턴(193)과 제1 상부 워드라인(192)의 측면은 서로 정렬될 수 있다. 상기 계단형 부분에서, 상기 제2 상부 워드라인 절연패턴(195)과 제2 상부 워드라인(194)의 측면은 서로 정렬될 수 있다. 상기 제1 및 제2 상부 워드라인 절연패턴(193,195)은 실리콘산화막일 수 있다. 상기 제1 및 제2 상부 워드라인(192,194)은 도핑된 실리콘일 수 있다. 상기 상부 워드라인들(192,194)은 판형일 수 있다.
상기 제2 접지 선택 라인 구조체(198)는 차례로 적층된 판형의 제2 접지 선택 라인(196), 및 제2 접지 선택 라인 캐핑 패턴(197)을 포함할 수 있다. 상기 제2 워드라인 구조체(190) 및 상기 접지 선택 라인 구조체(198)는 일측에서 계단형을 구조를 포함할 수 있다.
상기 제2 접지 선택 라인 구조체(198) 및 상기 제2 워드라인 구조체(190)를 관통하여 제2 반도체 구조체(206)가 제공될 수 있다. 상기 제2 반도체 구조체(206)는 상기 상부 워드라인들(192,194)이 제공되는 평면을 관통하는 매트릭스 형태로 배치될 수 있다. 제2 게이트 절연막(202)은 상기 제2 반도체 구조체(206)와 상기 상부 워드라인들(192,194) 사이에 배치될 수 있다. 또는, 상기 제2 게이트 절연막(202)는 상기 제2 반도체 구조체(206)와 상기 제2 워드라인 구조체(190) 사이에 배치될 수 있다. 상기 제2 접지 선택 게이트 절연막(204)은 상기 제2 접지 선택라인(196)과 상기 제2 반도체 구조체(206) 사이에 개재될 수 있다.
상기 제2 게이트 절연막(202)은 전하 저장막을 포함할 수 있다. 하나의 워드라인과 상기 제2 반도체 구조체(206)는 하나의 메모리 셀을 제공할 수 있다. 상기 제2 반도체 구조체(206)는 메모리 셀의 채널 영역, 소오스 영역, 및 드레인 영역을 제공할 수 있다. 상기 제2 반도체 구조체(206)는 제2 접지 선택 라인 캐핑 패턴을 관통하여 배치되도록 연장될 수 있다. 상기 제2 반도체 구조체(206)는 단결정 또는 다결정 반도체일 수 있다. 상기 반도체 구조체(206)는 필라 형태일 수 있다.
제 8 층간 절연막(212)은 상기 제2 워드라인 구조체(190) 및 상기 제2 접지 선택라인 구조체(198)의 측면을 채울 수 있다. 상기 제8 층간 절연막(212)의 상부면은 상기 제2 접지 선택 라인 구조체(198)의 상부면과 같은 높이일 수 있다.
상기 제2 접지 선택 구조체(198) 상에 제2 공통 소오스 라인(210)이 배치될 수 있다. 상기 제2 반도체 구조체(206)의 일단은 상기 제2 스트링 선택 반도체 구조체(188)와 접촉할 수 있다. 상기 제2 반도체 구조체(206)의 타단은 상기 제2 공통 소오스 라인(210)과 접촉할 수 있다. 상기 제2 공통 소오스 라인(210)은 도전체일 수 있다.
상기 제2 공통 소오스 라인(210)의 측면 및 상부는 제 9 층간 절연막(216)으로 채워질 수 있다. 상기 제 9 층간 절연막(216)의 상부면은 평탄화될 수 있다. 상기 제9 층간 절연막(216) 및 그 하부의 층간 절연막들을 관통하는 제2 콘택 플러그들(242,246,247,248,249)이 배치될 수 있다. 상기 제2 콘택 플러그들은 비트라인 콘택 플러그(249), 제2 스트링 선택 라인 콘택 플러그(247), 제2 워드라인 콘택 플러그들(248,246), 제2 접지 선택 라인 콘택 플러그(244), 제2 공통 소오스 라인 콘택 플러그(242)를 포함할 수 있다.
상기 제1 워드라인 구조체(140)의 계단형 구조 상에 제1 상부 콘택 플러그들(222,224,226,228)이 배치될 수 있다. 상기 제1 상부 콘택 플러그들(222,224,226,228)은 각각 상기 제1 하부 콘택 플러그들(172,174,176,178)과 전기적으로 연결될 수 있다. 상기 제1 상부 콘택 플러그(222,224,226,22) 및 상기 제2 콘택 플러그들(242,246,247,248,249)은 금속 배선들(232)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 수직 반도체 장치의 형성 방법이 설명된다.
도 4a 및 도 4b를 참조하면, 버퍼 산화막(미도시) 및 실리콘 질화막(미도시)이 반도체 기판(100) 상에 형성될 수 있다. 상기 버퍼 산화막, 상기 실리콘 산화막, 및 상기 반도체 기판(100)을 연속적으로 패터닝하여 버퍼 산화 패턴(미도시), 실리콘 질화 패턴(미도시), 및 트랜치(미도시)를 형성할 수 있다. 상기 트랜치는 플라즈마 화학기상 증착법을 이용하여 소자분리막(102)에 의하여 채워질 수 있다. 상기 실리콘 질화 패턴이 노출되도록 상기 소자분리막(102)을 평탄화할 수 있다. 상기 실리콘 질화 패턴 및 상기 버퍼 산화 패턴은 제거될 수 있다. 즉, 상기 소자 분리막(102)은 얇은 소자 분리 공정(shallow trench isolation process)에 의하여 형성될 수 있다.
상기 반도체 기판(100) 상에 희생 산화막(미도시)을 형성하고, 포토 레지스트를 이용하여 패터닝하고, 이온 주입하여 공통 소오스 라인(103)을 형성할 수 있다. 상기 희생 산화막만은 제거될 수 있다.
상기 공통 소오스 라인(103) 상에 제1 층간 절연막(104)이 형성될 수 있다. 상기 제1 층간 절연막(104)은 실리콘 산화막일 수 있다. 상기 실리콘 산화막의 상부면은 평탄화될 수 있다. 상기 제1 층간 절연막(104) 상에 제1 접지 선택 도전막(112a)이 형성될 수 있다. 상기 제1 접지 선택 도전막(112a) 상에 제1 접지 선택 캐핑막(114a)이 배치될 수 있다. 상기 접지 선택 도전막(112a)은 단결정 또는 다결정 실리콘일 수 있다. 또는 상기 제1 접지 선택 도전막(112a)은 아모퍼스 실리콘을 형성하고 후처리하여 다결정 또는 단결정화시킬 수 있다. 상기 제1 접지 선택 캐핑막(114a)은 실리콘질화막, 또는 실리콘 산화질화막일 수 있다.
도 5a 및 도 5b를 참조하면, 상기 제1 접지 선택 캐핑막(114a), 상기 제1 접지 선택 도전막(112a), 및 제1 층간 절연막(104)을 연속적으로 패터닝하여 제1 접지 선택 홀(117)을 형성할 수 있다. 상기 제1 접지 선택 홀(117)은 매트릭스 형태로 2차원적으로 배열될 수 있다. 상기 제1 접지 선택 홀(117)이 형성된 반도체 기판(100)을 열처리하여 상기 제1 접지 선택 홀(117)의 측면에 제1 접지 선택 게이트 절연막(118)을 형성할 수 있다. 상기 제1 접지 선택 게이트 절연막(118)은 실리콘 산화막일 수 있다.
도 6a 및 도 6b를 참조하면, 상기 제1 접지 선택 게이트 절연막(118)이 형성된 반도체 기판(100) 상에 제1 접지 선택 스페이서막(미도시)이 콘퍼멀하게 형성될 수 있다. 상기 제1 접지 선택 스페이서막은 실리콘 산화질화막 또는 실리콘막일 수 있다. 상기 접지 선택 스페이서막을 이방성 식각하여, 상기 제1 접지 선택 홀(117)의 내부 측면에 제1 접지 선택 스페이서(120)를 형성할 수 있다. 이어서, 이방성 식각하여 상기 제1 접지 선택 홀(117) 하부에 배치된 상기 제1 층간 절연막(104)을 제거하여 상기 공통 소오스 라인(103)을 노출시킬 수 있다.
도 7a 및 7b를 참조하면, 상기 제1 접지 선택 스페이서(120)는 등방성 식각을 이용하여 선택적으로 제거될 수 있다. 상기 제1 접지 선택 홀(117)의 내부는 제1 접지 선택 반도체 구조체(116)로 채워질 수 있다. 상기 제1 접지 선택 반도체 구조체(116)는 선택적 에피탁시얼 성장 기술을 이용하여 형성될 수 있다. 또는 상기 제1 접지 선택 반도체 구조체(116)는 상기 반도체 기판(100) 상에 반도체막을 화학 기상 증착 방법으로 형성하고 평탄화 공정을 통하여 형성될 수 있다.
상기 제1 접지 선택 캐핑막(114a) 및 상기 제1 접지 선택 도전막(112a)을 패터닝하여, 제1 접지 선택 캐핑 패턴(114), 및 제1 접지 선택 라인(112)을 형성할 수 있다. 상기 제1 접지 선택 라인(112)은 판형일 수 있다. 제1 접지 선택 구조체(110)는 상기 제1 접지 선택 라인(112), 상기 제1 접지 선택 반도체 구조체(116), 상기 제1 접지 선택 게이트 절연막(118)를 포함할 수 있다. 상기 제1 접지 선택 구조체(110)는 제1 접지 선택 트랜지스터(GSTmna)를 구성할 수 있다. 상기 제1 접지 선택 구조체(110)가 형성된 상기 반도체 기판(100) 상에 제2 층간 절연막(123)을 형성할 수 있다. 상기 제2 층간 절연막(123)의 상부면은 평탄화될 수 있다. 상기 제2 층간 절연막(123)의 상부면은 상기 제1 접지 선택 캐핑 패턴(114)의 상부면의 높이와 같을 수 있다.
도 8a 및 8b를 참조하면, 상기 제1 접지 선택 캐핑 패턴(114) 상에 제3 층간 절연막(132)이 배치될 수 있다. 상기 제3 층간 절연막(132)은 실리콘 산화막일 수 있다. 상기 제3 층간 절연막(160) 상에 제1 하부 워드라인 도전막(142a), 제1 하부 워드라인 절연막(143a), 제2 하부 워드라인 도전막(144a), 및 제2 하부 워드라인 절연막(145a)이 차례로 적층될 수 있다. 상기 제1, 제2 하부 워드라인 도전막(142a,144a)은 도핑된 실리콘일 수 있다. 상기 제1, 제2 워드라인 절연막(143a,145a)은 실리콘 산화막일 수 있다.
상기 제2 하부 워드라인 절연막(145a) 상에 제1 스트링 선택 도전막(146a), 및 제1 스트링 선택 캐핑막(147a)이 적층될 수 있다. 상기 스트링 선택 도전막(146a)은 도핑된 실리콘일 수 있다. 상기 제1 스트링 선택 캐핑막(147a)은 실리콘질화막, 실리콘산화막, 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 제1 스트링 선택 캐핑막(147a) 이하의 하부 구조물을 패터닝하여 제1 스트링 콘택 홀(150)을 형성할 수 있다. 상기 제1 스트링 콘택 홀(150)은 매트릭스 형태로 형성될 수 있다. 상기 제1 스트링 콘택 홀(150)은 상기 하부 워드라인 도전막들(142a,144a) 및 상기 하부 워드라인 절연막들(143a,145a)을 관통할 수 있다.
상기 제1 스트링 콘택 홀(150)은 상기 제3 층간 절연막(132)을 관통하도록 연장될 수 있다. 상기 제1 스트링 콘택 홀(150)은 상기 제1 접지 선택 반도체 구조체(116)의 상부면을 노출시킬 수 있다. 상기 제1 스트링 콘택 홀(150)은 상기 제1 접지 선택 반도체 구조체(116)와 정렬되어 배치될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 제1 스트링 콘택 홀(150)이 형성된 반도체 기판(100) 상에 제1 게이트 절연막(152)이 콘퍼멀하게 형성될 수 있다. 상기 제1 게이트 절연막(152)은 전하 저장막을 포함할 수 있다. 상기 제1 게이트 절연막은 터널 절연막/전하저장막/블로킹절연막의 복층구조일 수 있다. 상기 게이트 절연막은 실리콘산화막/실리콘질화막/실리콘산화막의 ONO 복층구조를 가질 수 있다. 상기 전하 저장막은 실리콘 질화막일 수 있다. 상기 전하 저장막은 전하를 트랩할 수 있다. 상기 터널 절연막은 열산화막일 수 있다. 상기 게이트 절연막의 구조 및 물 질은 다양하게 변형될 수 있다.
도 11a 및 도 11b를 참조하면, 상기 제1 게이트 절연막(152)이 형성된 반도체 기판(100) 상에 포토 레지스트(154)를 형성하고 에치백하여, 상기 포토 레지스트(154)의 상부면이 상기 제2 하부 워드라인 도전막(144a)의 상부면과 실질적으로 일치하도록 할 수 있다. 이어서, 상기 반도체 기판(100)을 습식 식각하여, 노출된 상기 제1 게이트 절연막(152)을 제거할 수 있다.
도 12a 및 도 12b를 참조하면, 상기 제1 스트링 콘택 홀(150)에 채워진 포 토레지스트(154)를 제거할 수 있다. 상기 제1 스트링 선택 도전막(146a)을 열 산화시키어 제1 스트링 선택 게이트 절연막(149)을 형성할 수 있다.
도 13a 및 도 13b를 참조하면, 상기 제1 스트링 스페이서막(미도시)을 상기 반도체 기판(100) 상에 콘퍼멀하게 형성할 수 있다. 상기 제1 스트링 스페이서막은 실리콘질화막, 실리콘산화질화마, 또는 실리콘일 수 있다. 상기 제1 스트링 스페이서막을 이방성 식각하여, 상기 제1 스트링 콘택 홀(150)의 측면에 스트링 스페이서(158)를 형성할 수 있다. 이어서, 추가적 식각에 의하여, 상기 제1 게이트 절연막(152)의 하부면을 제거할 수 있다. 상기 제1 스트링 스페이서(158) 및 상기 제1 스트링 선택 캐핑막(147a)을 마스크로 식각하여, 상기 제1 접지 선택 반도체 구조체(116) 상에 배치된 제1 게이트 절연막(152)을 제거할 수 있다. 이에 따라, 상기 제1 접지 선택 반도체 구조체(116)가 노출될 수 있다.
도 14a 및 도 14b를 참조하면, 상기 제1 스트링 스페이서(158)는 선택적으로 등방성 식각을 이용하여 제거될 수 있다. 상기 제1 접지 선택 반도체 구조 체(116) 상에 선택적 에피탁시얼 성장 공정을 이용하여 상기 제1 스트링 콘택홀(150)에 제1 반도체 구조체(160)을 필라 형태로 성장시킬 수 있다. 상기 반도체 구조체(160)는 도핑되거나 도핑되지 않은 실리콘일 수 있다. 상기 제1 반도체 구조체(160)는 상기 제1 스트링 콘택 홀(150)을 채우도록 연장될 수 있다. 이어서, 상기 제1 반도체 구조체(160)가 형성된 상기 반도체 기판(100)은 평탄화될 수 있다.
도 15a 및 도 15b를 참조하면, 상기 제1 스트링 선택 캐핑막(147a) 이하의 구조물을 패터닝하여 제1 예비 스트링 선택 라인 구조체(148p), 및 제1 워드라인 구조체(140)를 형성할 수 있다. 상기 패터닝은 복수의 마스크를 사용하여 수행될 수 있다.
상기 제1 워드라인 구조체(140)는 제1 하부 워드라인(142), 제1 하부 워드라인 절연 패턴(143), 제2 하부 워드라인(144), 및 제2 하부 워드라인 절연패턴(145)을 포함할 수 있다. 상기 제1 워드라인 구조체(140) 상에 제1 예비 스트링 선택 라인 구조체(148p)가 배치될 수 있다. 상기 제1 예비 스트링 선택 라인 구조체(148p)는 제1 예비 스트링 선택 라인(146p), 제1 예비 스트링 선택 캐핑 패턴(147p)을 포함할 수 있다. 상기 제1 예비 스트링 선택 라인(146p) 및 제1 예비 스트링 선택 캐핑 패턴(147p)의 측면은 서로 정렬될 수 있다.
상기 제1 워드라인 구조체(140)의 계단형 부분에서, 상기 제1 하부 워드라인(142), 제1 하부 워드라인 절연 패턴(143)의 측면은 정렬할 수 있다. 제2 하부 워드라인(144), 및 제2 하부 워드라인 절연패턴(145)의 측면은 정렬할 수 있다.상기 제1 스트링 선택 라인 구조체(148)는 상기 제1 워드 라인 구조체(140)와 상기 계단형 부분에서 연속적으로 계단 형태를 형성할 수 있다.
상기 제1 워드라인 구조체(140) 및 상기 제1 예비스트링 선택 라인 구조체(148p)의 측면에 제4 층간 절연막(162)이 배치될 수 있다. 상기 제4 층간 절연막(162)의 상부면은 평탄화될 수 있다.
도 16a 및 도 16b를 참조하면, 상기 제1 예비 스트링 선택 캐핑 패턴(147p) 및 상기 제1 예비 스트링 선택 라인(146p)을 패터닝하여 제1 방향으로 연장되는 제1 스트링 선택 캐핑 패턴(147) 및 제1 스트링 선택 라인(146)을 형성할 수 있다.
상기 제1 스트링 선택 구조체(148)은 상기 제1 스트링 선택 라인(146), 상기 제1 스트링 선택 캐핑 패턴(147), 및 제1 스트링 선택 게이트 절연막(149)를 포함할 수 있다.
상기 제1 스트링 선택 라인(146)이 형성된 상기 반도체 기판(100) 상에 제 5 층간 절연막(163)을 형성하고 상기 제1 스트링 선택 캐핑 패턴(147)이 노출되도록 평탄화할 수 있다. 상기 제 5 층간 절연막(163)은 실리콘 산화막일 수 있다.
상기 제4 층간 절연막(162) 및/또는 상기 제5 층간 절연막(163)을 패터닝하여, 상기 제1 하부 워드라인(142)을 노출하는 제1 하부 워드라인 콘택 홀(미도시), 및 상기 제2 하부 워드라인(144)을 노출하는 제2 하부 워드라인 콘택 홀(미도시)을 형성할 수 있다. 상기 제4 층간 절연막(162) 및 상기 제 3 층간절연막(132)을 패터닝하여 상기 제1 접지 선택 라인(112)을 노출시키는 제1 접지 선택 콘택홀(미도시)을 형성할 수 있다. 상기 제4 층간 절연막(162), 상기 제 3 층간절연막(132), 상기 제2 층간 절연막(123), 제1 층간 절연막(104)을 연속적으로 패터닝하여 제1 공통 소오스 라인(112)을 노출시키는 제1 공통 소오스 콘택홀(미도시)을 형성할 수 있다.
상기 제1 및 2 하부 워드라인 콘택홀, 상기 제1 접지 선택 콘택홀, 제1 공통 소오스 콘택홀을 채우도록 도전막을 형성할 수 있다. 상기 도전막은 상기 제4 층간 절연막(162)이 노출되도록 평탄화되어, 상기 제1 하부 콘택 플러그들(172,174,176,178)을 형성할 수 있다. 상기 제1 하부 콘택 플러그들(172,174,176,178)은 제1 및 2 하부 워드라인 콘택 플러그(176,178), 제1 접지 선택 콘택 플러그(174), 제1 공통 소오스 콘택 플러그(172)를 포함할 수 있다.
상기 제1, 제2 하부 워드라인 콘택 플러그(176,178)가 형성된 상기 반도체 기판(100) 상에 비트 라인 도전막(미도시) 및 비트라인 캐핑막(미도시)을 형성할 수 있다. 상기 비트라인 캐핑막 및 비트 라인 도전막을 패터닝하여, 상기 제2 방향으로 연장되는 비트라인 캐핑 패턴(165), 및 비트라인(BL)을 형성할 수 있다. 상기 제1 하부 콘택 플러그들 상에 도전 패드(169)가 배치될 수 있다.
상기 비트라인(BL)이 형성된 상기 반도체 기판(100) 상에 제6 층간 절연막(166)을 형성할 수 있다. 상기 제6 층간 절연막은 실리콘 산화막일 수 있다. 상기 제6 층간 절연막은 상기 비트라인들(BL) 사이의 공간을 채울 수 있다. 상기 제6 층간 절연막의 상부면은 평탄화될 수 있다. 상기 제6 층간 절연막(166)의 상부면은 상기 비트라인 캐핑 패턴(165)의 상부면과 같은 높이를 가질 수 있다.
도 17a 및 도 17b를 참조하면, 상기 제6 층간 절연막(103) 상에 제2 스트링 선택 도전막(182a)이 형성될 수 있다. 상기 제2 스트링 선택 도전막(182a) 상에 제 2 스트링 선택 캐핑막(184a)이 배치될 수 있다. 상기 제2 스트링 선택 도전막(182a)은 단결정 또는 다결정 실리콘일 수 있다. 또는 상기 제2 스트링 선택 도전막(182a)은 아모퍼스 실리콘을 형성하고 후처리하여 다결정 또는 단결정화시킬 수 있다. 상기 제1 스트링 선택 캐핑막(184a)은 실리콘질화막, 또는 실리콘 산화질화막일 수 있다.
상기 제2 스트링 선택 캐핑막(184a) 및 상기 제2 스트링 선택 도전막(182a)을 연속적으로 패터닝하여 스트링 선택 콘택 홀(181)을 형성할 수 있다. 상기 스트링 선택 콘택 홀(181)은 매트릭스 형태로 2차원적으로 배열될 수 있다. 상기 스트링 선택 콘택 홀(181)이 형성된 반도체 기판(100)을 열처리하여 상기 스트링 선택 콘택 홀(181)의 내측면에 제2 스트링 선택 게이트 절연막(186)을 형성할 수 있다. 상기 제2 스트링 선택 게이트 절연막(186)은 실리콘 산화막일 수 있다.
상기 제2 스트링 선택 게이트 절연막(186)이 형성된 반도체 기판(100) 상에 제2 스트링 선택 스페이서막(미도시)이 콘퍼멀하게 형성될 수 있다. 상기 제2 스트링 선택 스페이서막은 실리콘 산화질화막 또는 실리콘막일 수 있다. 상기 제2 스트링 선택 스페이서막을 이방성 식각하여, 상기 제2 스트링 선택 홀(181)의 내부 측면에 제2 스트링 선택 스페이서(미도시)를 형성할 수 있다. 이어서, 상기 제2 스트링 선택 스페이서가 배치된 상기 제2 스트링 선택 홀(181)을 이방성 식각하여 상기 제2 스트링 선택 홀(181) 하부에 배치된 상기 비트라인 캐핑 패턴(165)을 제거하여 상기 비트라인(BL)을 노출시킬 수 있다.
상기 제2 스트링 선택 스페이서는 등방성 식각을 이용하여 선택적으로 제거 될 수 있다. 상기 제2 스트링 선택 홀(181)의 내부는 제2 스트링 선택 반도체 구조체(188)로 채워질 수 있다. 상기 제2 스트링 선택 반도체 구조체(188)는 선택적 에피탁시얼 성장 기술을 이용하여 형성될 수 있다. 또는 상기 제2 스트링 선택 반도체 구조체(188)는 상기 반도체 기판(100) 상에 반도체막을 화학 기상 증착 방법으로 형성하고 평탄화 공정을 통하여 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 상기 제2 스크링 선택 캐핑막(184a) 및 상기 제2 스크링 선택 도전막(182a)을 패터닝하여, 제2 스트링 선택 캐핑 패턴(184), 및 제2 스트링 선택 라인(182)을 형성할 수 있다. 상기 제2 스트링 선택 라인(182)은 제1 방향으로 연장되는 라인형태일 수 있다. 제2 스트링 선택 구조체(180)는 상기 제2 스트링 선택 라인(182), 상기 제2 스트링 선택 반도체 구조체(188), 상기 제2 스트링 선택 게이트 절연막(186)를 포함할 수 있다. 상기 제2 스트링 선택 구조체(180)는 제2 스트링 선택 트랜지스터(SSTmnb)를 구성할 수 있다.
상기 제2 스트링 선택 구조체(180)가 형성된 상기 반도체 기판(100) 상에 제7 층간 절연막(189)을 형성할 수 있다. 상기 제7 층간 절연막(189)의 상부면은 평탄화될 수 있다. 상기 제7 층간 절연막(189)의 상부면은 상기 제2 스트링 선택 캐핑 패턴(184)의 상부면의 높이와 같을 수 있다.
도 19a 및 도 19b를 참조하면, 상기 제7 층간 절연막(189) 상에 제1 상부 워드라인 도전막(미도시), 제1 상부 워드라인 절연막(미도시), 제2 상부 워드라인 도전막(미도시), 및 제2 상부 워드라인 절연막(미도시)이 차례로 적층될 수 있다. 상기 제1, 제2 상부 워드라인 도전막은 도핑된 실리콘일 수 있다. 상기 제1, 제2 상부 워드라인 절연막은 실리콘 산화막일 수 있다.
상기 제2 상부 워드라인 절연막 상에 제2 접지 선택 도전막, 및 제2 접지 선택 캐핑막이 적층될 수 있다. 상기 접지 선택 도전막은 도핑된 실리콘일 수 있다. 상기 접지 선택 캐핑막은 실리콘질화막, 실리콘산화막, 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다.
상기 제2 접지 선택 캐핑막 이하의 하부 구조물을 패터닝하여 제2 스트링 콘택 홀(201)을 형성할 수 있다. 상기 제2 스트링 콘택 홀(201)은 매트릭스 형태로 형성될 수 있다. 상기 제2 스트링 콘택 홀(201)은 상기 상부 워드라인 도전막들 및 상기 워드라인 절연막들을 관통할 수 있다. 상기 제2 스트링 콘택 홀(201)은 상기 제2 스트링 선택 반도체 구조체(188)의 상부면을 노출시킬 수 있다. 상기 제2 스트링 콘택 홀(201)은 상기 제2 스트링 선택 반도체 구조체(188)와 정렬되어 배치될 수 있다.
상기 제2 스트링 콘택 홀(201)이 형성된 반도체 기판(100) 상에 제2 게이트 절연막(202)이 콘퍼멀하게 형성될 수 있다. 상기 제2 게이트 절연막(202)은 전하 저장막을 포함할 수 있다. 상기 제2 게이트 절연막은 터널 절연막/전하저장막/블로킹절연막의 복층구조일 수 있다. 상기 제2 게이트 절연막은 실리콘산화막/실리콘질화막/실리콘산화막의 ONO 복층구조를 가질 수 있다. 상기 전하 저장막은 실리콘 질화막일 수 있다. 상기 전하 저장막은 전하를 트랩할 수 있다. 상기 터널 절연막은 열산화막일 수 있다. 상기 게이트 절연막의 구조 및 물질은 다양하게 변형될 수 있다.
상기 제2 게이트 절연막(202)이 형성된 반도체 기판(100) 상에 포토 레지스트(미도시)를 형성하고 에치백하여, 상기 포토 레지스트의 상부면이 상기 제2 상부 워드라인 도전막의 상부면과 실질적으로 일치하도록 할 수 있다. 이어서, 상기 반도체 기판(100)을 습식 식각하여, 노출된 상기 제2 게이트 절연막(202)을 제거할 수 있다.
상기 제2 스트링 콘택 홀(201)에 채워진 포토 레지스트를 제거할 수 있다. 상기 제2 접지 선택 도전막을 열 산화시키어 제2 접지 선택 게이트 절연막(204)을 형성할 수 있다.
상기 제2 스트링 스페이서막(미도시)을 상기 반도체 기판(100) 상에 콘퍼멀하게 형성할 수 있다. 상기 제2 스트링 스페이서막은 실리콘질화막, 실리콘산화질화마, 또는 실리콘일 수 있다. 상기 제2 스트링 스페이서막을 이방성 식각하여, 상기 제2 스트링 콘택 홀(201)의 측면에 스트링 스페이서(미도시)를 형성할 수 있다. 이어서, 추가적 식각에 의하여, 상기 제2 게이트 절연막(202)의 하부면을 제거할 수 있다. 상기 스트링 스페이서 및 상기 접지 선택 캐핑막을 마스크로 식각하여, 상기 제2 스트링 선택 반도체 구조체(188) 상에 배치된 제2 게이트 절연막(202)을 제거할 수 있다. 이에 따라, 상기 제2 스트링 선택 반도체 구조체(188)가 노출될 수 있다.
상기 제2 스트링 스페이서는 선택적으로 등방성 식각을 이용하여 제거될 수 있다. 상기 제2 스트링 선택 반도체 구조체(188) 상에 선택적 에피탁시얼 성장 공정을 이용하여 상기 제2 스트링 콘택홀(201)에 제2 반도체 구조체(206)을 필라 형 태로 성장시킬 수 있다. 상기 제2 반도체 구조체(206)는 도핑되거나 도핑되지 않은 실리콘일 수 있다. 상기 제2 반도체 구조체(206)는 상기 제2 스트링 콘택 홀(201)을 채우도록 연장될 수 있다. 이어서, 상기 제2 반도체 구조체(206)가 형성된 상기 반도체 기판(100)은 평탄화될 수 있다.
상기 제2 접지 선택 캐핑막 이하의 구조물을 패터닝하여 제2 접지 선택라인 구조체(198), 및 제2 워드라인 구조체(190)를 형성할 수 있다. 상기 패터닝은 복수의 마스크를 사용하여 수행될 수 있다.
상기 제2 워드라인 구조체(190)는 제1 상부 워드라인(192), 제1 상부 워드라인 절연 패턴(193), 제2 상부 워드라인(194), 및 제2 상부 워드라인 절연패턴(195)을 포함할 수 있다. 상기 제2 워드라인 구조체(190) 상에 제2 접지 선택 라인 구조체(198)가 배치될 수 있다. 상기 제2 접지 선택 라인 구조체(198)는 제2 스트링 선택 라인(196), 및 제2 스트링 선택 캐핑 패턴(197)을 포함할 수 있다. 상기 제2 접지 선택라인(196) 및 제2 접지 선택 캐핑 패턴(197)의 측면은 서로 정렬될 수 있다.
상기 제2 워드라인 구조체(190)의 계단형 부분에서, 상기 제1 상부 워드라인(192), 제1 상부 워드라인 절연 패턴(193)의 측면은 정렬할 수 있다. 상기 제2 접지 선택 라인 구조체(198)는 상기 제2 워드 라인 구조체(190)의 상기 계단형 부분에서 연속적으로 계단 형태를 형성할 수 있다. 상기 제2 상부 워드라인(194), 및 제2 상부 워드라인 절연패턴(195)의 측면은 정렬할 수 있다.
상기 제2 워드라인 구조체(190) 및 상기 제2 접지 선택 라인 구조체(198)의 측면에 제8 층간 절연막(212)이 배치될 수 있다. 상기 제8 층간 절연막(212)의 상부면은 평탄화될 수 있다. 상기 제8 층간 절연막(212)의 상부면은 상기 제2 접지 선택 캐핑 패턴(197)의 상부면과 같은 높이일 수 있다.
다시, 도 3a 내지 도 3c를 참조하면, 상기 제2 접지 선택 캐핑 패턴(197) 상에 공통 소오스 도전막을 형성할 수 있다. 상기 공통 소오스 도전막을 패터닝하여 제2 공통 소오스 라인(210)을 형성할 수 있다. 상기 제2 공통 소오스 라인 상에 제9 층간 절연막(216)을 형성할 수 있다. 상기 제9 층간 절연막(216)의 상부면은 평탄화될 수 있다.
상기 제9 층간 절연막(216) 이하의 구조물을 패터닝하여, 제2 콘택 플러그들 및 제1 상부 콘택 플러그들을 형성할 수 있다.
제2 콘택 플러그들(242,244,246,248,249,254,257)은 제2 공통 소오스 라인 콘택 플러그(242), 제2 접지 선택 라인 콘택 플러그(244), 제2 상부 워드라인 콘택 플러그(246), 제1 상부 워드라인 콘택 플러그(248), 비트라인 콘택 플러그(249), 제1 스트링 선택 라인 콘택 플러그(257), 제2 스트링 선택 콘택 플러그(254)를 포함할 수 있다.
상기 제1 상부 콘택 플러그들(222,224,226,228)은 제1 및 2 상부 워드라인 콘택 플러그(226,228), 제1 상부 접지 선택 콘택 플러그(224), 제1 상부 공통 소오스 콘택 플러그(222)를 포함할 수 있다.
상기 제2 콘택 플러그들이 형성된 상기 반도체 기판(100) 상에 금속 배선(232)이 배치될 수 있다.
도 20a 내지 도 20c는 본 발명의 다른 실시예에 따른 수직형 반도체 장치의 평면도 및 단면도들이다. 도 20b는 도 20a의 III-III' 선을 따라 절단된 단면도이다. 도 20c는 도 20a의 IV-IV' 선을 따라 절단된 단면도이다.
도 20a 내지 도 20c를 참조하면, 반도체 기판(1100)에 소자 분리막(1102)이 배치될 수 있다. 상기 소자 분리막(1102)은 활성 영역을 정의할 수 있다. 상기 소자분리막(1102)의 상부면은 반도체 기판(1100)과 실질적으로 동일한 높이를 가질 수 있다. 상기 소자 분리막(1102)은 얇은 트렌치 소자 분리 공정(shallow trench isoaltion process)에 의하여 수행될 수 있다. 상기 소자 분리막(1102)은 실리콘산화막일 수 있다. 상기 활성 영역은 도핑될 수 있다. 상기 도핑된 활성영역은 제1 비트라인(BLa)이 될 수 있다. 상기 반도체 기판은 제1 방향 및 상기 제1 방향을 가로지르는 제2 방향에 의하여 정의되는 평면에 배치될 수 있다. 상기 제1 비트 라인(BLa)은 도전층으로 기능할 수 있다. 상기 제1 비트 라인(BLa)은 라인형태으로 상기 제2 방향으로 연장될 수 있다. 상기 제1 비트 라인(BLa)은 상기 소자 분리막(1102)에 의하여 서로 분리될 수 있다. 상기 제1 비트라인(BLa)은 도핑된 실리콘, 금속화합물, 금속 중에서 적어도 하나를 포함할 수 있다. 상기 비트라인(BLa)은 금속 실리사이드/실리콘, 또는 실리콘/금속실리사이드/실리콘의 적층 구조를 가질 수 있다.
상기 반도체 기판(1100) 상에 상기 제1 층간 절연막(1104)이 배치될 수 있 다. 상기 제1 층간 절연막(1104)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 제1 층간 절연막(1104) 상에 제1 스트링 선택 구조체(1110)가 배치될 수 있다. 상기 제1 스트링 선택 구조체(1110)는 상기 제1 비트라인(BLa) 상에서 상기 제1 방향으로 연장될 수 있다. 상기 제1 스트링 선택 구조체(1110)는 상기 제1 스트링 선택 트랜지스터를 포함할 수 있다. 상기 제1 스트링 선택 트랜지스터(SSTmna)는 제1 스트링 선택 라인(1112), 및 상기 제1 스트링 선택 라인(1112)을 관통하여 배치되는 제1 스트링 선택 반도체 구조체(1116), 및 상기 제1 스트링 선택 반도체 구조체(1116)와 상기 제1 스트링 선택 라인(1112) 사이에 배치된 제1 스트링 선택 게이트 절연막(1118)을 포함할 수 있다.
상기 제1 스트링 선택 라인(1112)은 도핑된 반도체로 형성될 수 있다. 상기 제1 스트링 선택 라인(1112) 상에 제1 스트링 선택 라인 캐핑 패턴(1114)이 배치될 수 있다. 상기 제1 스트링 선택 라인 캐핑 패턴은 실리콘 질화막, 실리콘산화질화막, 실리콘 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 제1 스트링 선택 라인 캐핑 패턴(1114)과 상기 제1 스트링 선택 라인(1112)의 측면은 정렬될 수 있다. 상기 제1 스트링 선택 라인 캐핑 패턴(1114), 상기 제1 스트링 선택 라인(1112), 및 상기 제1 층간 절연막(1104)을 관통하여 상기 제1 스트링 선택 반도체 구조체(1116)가 배치될 수 있다. 상기 제1 스트링 선택 반도체 구조체(1116)는 결정 또는 다결정의 반도체일 수 있다. 상기 제1 스트링 선택 반도체 구조체(1116)는 도핑될 수 있다. 상기 제1 스트링 선택 반도체 구조체(1116)의 일단은 상기 제1 비트라인(BLa)과 접촉할 수 있다. 상기 제1 스트링 선택 반도체 구조체(1116)는 상기 제1 스크링 선택 라인(1112)을 관통하여 매트릭스 형태로 배치될 수 있다.
상기 제1 스트링 선택 라인 및 상기 제1 스트링 선택 라인 캐핑 패턴의 측면은 제2 층간 절연막(1123)으로 채워질 수 있다. 상기 제2 층간 절연막(1123)의 상부면은 상기 제1 스트링 선택 라인 캐핑 패턴(1114)의 상부면의 높이와 같을 수 있다.
상기 제1 스트링 선택 라인 캐핑 패턴(1114) 상에 제3 층간 절연막(1132)이 배치될 수 있다. 상기 제3 층간 절연막(1132)은 실리콘산화막, 실리콘 질화막, 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다.
상기 제3 층간 절연막(1132) 상에 제1 워드라인 구조체(1140)가 배치될 수 있다. 상기 제1 워드라인 구조체(1140)는 차례로 적층된 제1 하부 워드라인(1142),제1 하부 워드라인 절연 패턴(1143), 제2 하부 워드라인(1144), 제2 하부 워드라인 절연패턴(1145)을 포함할 수 있다. 상기 워드라인들(1142,1144)은 2층 이상으로 적층될 수 있다. 상기 제1 워드라인 구조체(1140)는 적어도 일측에서 계단형일 수 있다. 상기 계단형 부분에서, 상기 제1 하부 워드라인 절연패턴(1143)과 제1 하부 워드라인(1142)의 측면은 서로 정렬될 수 있다. 상기 계단형 부분에서, 상기 제2 워드라인 절연패턴(1145)과 제2 워드라인(1144)의 측면은 서로 정렬될 수 있다. 상기 제1 및 제2 하부 워드라인 절연패턴(1143,1145)은 실리콘산화막일 수 있다. 상기 제1 및 제2 하부 워드라인(1142,1144)은 도핑된 실리콘일 수 있다. 상기 하부 워드라인들(1142,1144)의 두께는 상기 하부 워드라인 절연패턴들(1143,1145)의 두께보 다 클 수 있다. 상기 하부 워드라인들(1142,1144)은 판형일 수 있다.
상기 제1 워드라인 구조체(1140)를 관통하여 제1 반도체 구조체(1160)가 제공될 수 있다. 상기 제1 반도체 구조체(1160)는 상기 제1 하부 워드라인들이 제공되는 평면을 관통하여 매트릭스 형태로 배치될 수 있다. 상기 제1 반도체 구조체(1160)는 상기 제1 스트링 선택 반도체 구조체(1116)와 정렬될 수 있다. 제1 게이트 절연막(1152)은 상기 제1 반도체 구조체(1160)와 상기 제1 하부 워드라인들(1142,1144) 사이에 배치될 수 있다. 또는, 상기 제1 게이트 절연막(1152)는 상기 제1 반도체 구조체(1160)와 상기 제1 워드라인 구조체(1140) 사이에 배치될 수 있다.
상기 제1 게이트 절연막(1152)은 전하 저장막을 포함할 수 있다. 하나의 워드라인과 상기 제1 반도체 구조체(1160)는 하나의 메모리 셀을 제공할 수 있다. 상기 제1 반도체 구조체(1160)는 메모리 셀의 채널 영역, 소오스 영역, 및 드레인 영역을 제공할 수 있다. 상기 제1 반도체 구조체(1160)는 제 3 층간 절연막(1132)을 관통하여 배치되도록 연장될 수 있다. 상기 제1 반도체 구조체(1160)의 일단은 상기 제1 스트링 선택 반도체 구조체(1116)와 접촉할 수 있다. 상기 제1 반도체 구조체(1160)는 단결정 또는 다결정 반도체일 수 있다. 상기 반도체 구조체(1160)는 필라 형태일 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 제1 반도체 구조체(1160)는 원통 형태 또는 마카로니 형태일 수 있다.
상기 제1 워드라인 구조체(1140) 상에 제1 접지 선택 구조체(1148)가 배치 될 수 있다. 상기 제1 접지 선택 구조체(1148)는 제1 접지 선택 라인(1146) 및 제1 접지 선택 캐핑 패턴(1147)을 포함할 수 있다. 상기 제1 접지 선택 라인(1146)은 판형일 수 있다. 상기 제1 접지 선택 라인(1146), 및 제1 접지 선택 캐핑 패턴(1147)의 측면은 서로 정렬될 수 있다. 상기 제1 반도체 구조체(1160)는 상기 제1 접지 선택 라인(1146) 및 상기 제1 접지 선택 캐핑 패턴(1147)을 관통하도록 연장될 수 있다. 상기 제1 반도체 구조체(1160)와 상기 제1 접지 선택 라인(1146) 사이에 제1 접지 선택 게이트 절연막(1149)이 배치될 수 있다. 상기 제1 워드라인 구조체(1140) 및 상기 제1 접지 선택 구조체(1148)의 측면에 제4 층간 절연막(1162)이 배치될 수 있다. 상기 제4 층간 절연막(1162)의 상부면은 상기 제1 접지 선택 캐핑 패턴(1147)의 상부면의 높이와 같을 수 있다.
상기 제1 워드라인 구조체(1140)의 주변에 제1 하부 콘택 플러그들(1171,1172,1174,1176,1178)이 배치될 수 있다. 상기 제1 하부 콘택 플러그들은 제1 하부 비트 라인 콘택 플러그(1171), 제1 하부 스트링 선택 라인 콘택 플러그(1172), 제1 하부 워드라인 콘택 플러그들(1174,1176), 제1 하부 접지 선택 라인 콘택 플러그(1178)를 포함할 수 있다.
상기 제1 하부 콘택 플러그들은 상기 제4 층간 절연막(1162)을 전부 또는 일부 관통하여 배치될 수 있다. 상기 제1 하부 콘택 플러그들의 상부면은 상기 제4 층간 절연막(1162)의 상부면과 같을 높이일 수 있다. 상기 제1 하부 콘택 플러그들은 금속, 도핑된 실리콘, 금속화합물 중에서 적어도 하나를 포함할 수 있다.
상기 제1 반도체 구조체(1160)의 타단은 공통 소오스 라인(CSL)과 전기적으 로 연결될 수 있다. 상기 공통 소오스 라인(CSL)은 판형일 수 있다.
상기 공통 소오스 라인(CSL)은 도핑된 폴리실리콘, 금속화합물, 금속 중에서 적어도 하나를 포함할 수 있다. 상기 공통 소오스 라인(CSL)은 금속 실리사이드/폴리실리콘, 또는 폴리실리콘/금속실리사이드/폴리실리콘의 적층 구조를 가질 수 있다. 상기 제 4 층간 절연막(1162) 상에 배선 패드들(1169)이 배치될 수 있다. 상기 배선 패드들(1169) 각각은 제1 하부 콘택플러그들과 전기적으로 연결될 수 있다. 상기 공통 소오스 라인(CSL) 상에 제5 층간 절연막(1165)이 배치될 수 있다. 상기 제5 층간 절연막(1165)의 상부면은 평탄화될 수 있다.
상기 제5 층간 절연막(1165) 상에 제2 접지 선택 구조체(1180)가 배치될 수 있다. 상기 제2 접지 선택 구조체(1180)는 제2 접지 선택 라인(1182) 및 제2 접지 선택 캐핑 패턴(1184)를 포함할 수 있다. 상기 제2 접지 선택 라인(1182)은 판형일 수 있다. 상기 제2 접지 선택 라인(1182), 및 제2 접지 선택 캐핑 패턴(1184)의 측면은 서로 정렬될 수 있다. 제2 접지 선택 반도체 구조체(1188)는 상기 제2 접지 선택 라인(1182) 및 상기 제2 접지 선택 캐핑 패턴(1184)을 관통하여 배치될 수 있다. 상기 제2 접지 선택 반도체 구조체(1188)와 상기 제2 접지 선택 라인(1182) 사이에 제2 접지 선택 게이트 절연막(1186)이 배치될 수 있다. 제6 층간 절연막(1189)은 상기 제2 접지 선택 라인(1182)의 측면에 배치될 수 있다. 상기 제6 층간 절연막(1189)은 상부면은 상기 제2 접지 선택 캐핑 패턴(1184)의 상부면과 일치할 수 있다.
상기 제6 층간 절연막(1189) 상에 차례로 제2 워드라인 구조체(1190) 및 접 지 선택라인 구조체(1198)가 적층될 수 있다. 상기 제2 워드라인 구조체(1190)는 차례로 적층된 제1 상부 워드라인(1192), 제1 상부 워드라인 절연 패턴(1193), 제2 상부 워드라인(1194), 제2 상부 워드라인 절연패턴(1195)을 포함할 수 있다. 상기 워드라인들은 2층 이상으로 적층될 수 있다. 상기 제2 상부 워드라인 구조체(1190)는 적어도 일측에서 계단형일 수 있다. 상기 계단형 부분에서, 상기 제1 상부 워드라인 절연패턴(1193)과 제1 상부 워드라인(1192)의 측면은 서로 정렬될 수 있다. 상기 계단형 부분에서, 상기 제2 상부 워드라인 절연패턴(1195)과 제2 상부 워드라인(1194)의 측면은 서로 정렬될 수 있다. 상기 제1 및 제2 상부 워드라인 절연패턴(1193,1195)은 실리콘산화막일 수 있다. 상기 제1 및 제2 상부 워드라인(1192,1194)은 도핑된 실리콘일 수 있다. 상기 상부 워드라인들(1192,1194)은 판형일 수 있다.
상기 제2 스트링 선택 라인 구조체(1198)는 차례로 적층된 제2 스트링 선택 라인(1196), 및 제2 스트링 선택 라인 캐핑 패턴(1197)을 포함할 수 있다. 상기 제2 워드라인 구조체(1190) 및 상기 접지 선택 라인 구조체(1198)는 일측에서 계단형을 구조를 포함할 수 있다. 상기 제2 스트링 선택 라인(1196)은 제1 방향으로 라인형태로 연장될 수 있다.
상기 제2 스트링 선택 라인 구조체(1198) 및 상기 제2 워드라인 구조체(1190)를 관통하여 제2 반도체 구조체(1206)가 제공될 수 있다. 상기 제2 반도체 구조체(1206)는 상기 상부 워드라인들(1192,1194)이 제공되는 평면을 관통하는 매트릭스 형태로 배치될 수 있다. 제2 게이트 절연막(1202)은 상기 제2 반도체 구조 체(1206)와 상기 상부 워드라인들(1192,1194) 사이에 배치될 수 있다. 또는, 상기 제2 게이트 절연막(1202)는 상기 제2 반도체 구조체(1206)와 상기 제2 워드라인 구조체(1190) 사이에 배치될 수 있다. 상기 제2 스트링 선택 게이트 절연막(1204)은 상기 제2 접지 선택라인(1196)과 상기 제2 반도체 구조체(1206) 사이에 개재될 수 있다.
상기 제2 게이트 절연막(1202)은 전하 저장막을 포함할 수 있다. 하나의 워드라인과 상기 제2 반도체 구조체(1206)의 교점은 하나의 메모리 셀을 제공할 수 있다. 상기 제2 반도체 구조체(1206)는 메모리 셀의 채널 영역, 소오스 영역, 및 드레인 영역을 제공할 수 있다. 상기 제2 반도체 구조체(1206)는 제2 스트링 선택 라인 캐핑 패턴을 관통하여 배치되도록 연장될 수 있다. 상기 제2 반도체 구조체(1206)는 단결정 또는 다결정 반도체일 수 있다. 상기 반도체 구조체(206)는 필라 형태일 수 있다.
제 7 층간 절연막(1212)은 상기 제2 워드라인 구조체(1190) 및 상기 제2 스트링 선택라인 구조체(1198)의 측면을 채울 수 있다. 상기 제7 층간 절연막(1212)의 상부면은 상기 제2 스트링 선택 라인 절연 패턴(1197)의 상부면과 같은 높이일 수 있다. 상기 제2 스트링 선택 라인들(1196) 사이의 공간은 제 8 층간 절연막(1211)으로 채워질 수 있다. 상기 제8 층간 절연막(1211)의 상부면은 평탄화될 수 있다. 상기 제8 층간 절연막(1211)의 상부면은 상기 제2 스트링 선택 라인 캐핑 패턴(1197)의 상부면과 같은 높이일 수 있다.
상기 제2 스트링 선택 구조체(1198) 상에 제2 비트라인(BLb)이 배치될 수 있다. 상기 제2 반도체 구조체(1206)의 일단은 상기 제2 접지 선택 반도체 구조체(1188)와 접촉할 수 있다. 상기 제2 반도체 구조체(1206)의 타단은 상기 제2 비트라인(BLb)과 접촉할 수 있다. 상기 제2 비트 라인(BLb)은 도전체일 수 있다. 상기 제2 비트라인은 라인 형태로 제2 방향으로 연장될 수 있다. 상기 제2 비트라인(BLb)이 형성된 반도체 기판 상에 제 9 층간 절연막(1216)이 배치될 수 있다. 상기 제9 층간 절연막의 상부면은 평탄화될 수 있다.
상기 제9 층간 절연막(1216) 하부의 층간 절연막들을 관통하는 제2 콘택 플러그들(1242,1244,1246,1248,1249,1254)이 배치될 수 있다. 상기 제2 콘택 플러그들은 제2 비트라인 콘택 플러그(1242), 제2 스트링 선택 라인 콘택 플러그(1254), 제2 워드라인 콘택 플러그들(1244,1246), 제2 접지 선택 라인 콘택 플러그(1248), 공통 소오스 라인 콘택 플러그(1249)를 포함할 수 있다.
상기 제1 하부 콘택 플러그들 상에 제1 상부 콘택 플러그들(1222,1224,1226,1228,1223)이 배치될 수 있다. 상기 제1 상부 콘택 플러그들(1222,1224,1226,1228,1223)은 각각 상기 제1 하부 콘택 플러그들(1172,1174,1176,1178,1171)과 전기적으로 연결될 수 있다. 상기 제1 상부 콘택 플러그 및 상기 제2 콘택 플러그들은 금속 배선들(1232)에 전기적으로 연결될 수 있다.
본 발명의 다른 실시예에 따른 수직 반도체 장치의 형성 방법이 설명된다.
도 21a 및 도 21b를 참조하면, 버퍼 산화막(미도시) 및 실리콘 질화막(미도시)이 반도체 기판(1100) 상에 형성될 수 있다. 상기 버퍼 산화막, 상기 실리콘 산 화막, 및 상기 반도체 기판(1100)을 연속적으로 패터닝하여 버퍼 산화 패턴(미도시), 실리콘 질화 패턴(미도시), 및 트랜치(미도시)를 형성할 수 있다. 상기 트랜치는 플라즈마 화학기상 증착법을 이용하여 소자분리막(1102)에 의하여 채워질 수 있다. 상기 실리콘 질화 패턴이 노출되도록 상기 소자분리막(1102)을 평탄화할 수 있다. 상기 실리콘 질화 패턴 및 상기 버퍼 산화 패턴은 제거될 수 있다. 즉, 상기 소자 분리막(102)은 얇은 소자 분리 공정(shallow trench isolation process)에 의하여 형성될 수 있다.
상기 반도체 기판(1100) 상에 희생 산화막(미도시)을 형성하고, 포토 레지스트를 이용하여 패터닝하고, 이온 주입하여 제1 비트라인(BLa)을 형성할 수 있다. 상기 제1 비트라인(BLa)은 제2 방향으로 연장될 수 있다. 상기 제1 비트라인들(BLa) 사이에 상기 소자분리막(1102)이 개재할 수 있다.
상기 제1 비트라인(BLa) 상에 제1 층간 절연막(1104)이 형성될 수 있다. 상기 제1 층간 절연막(1104)은 실리콘 산화막일 수 있다. 상기 실리콘 산화막의 상부면은 평탄화될 수 있다. 상기 제1 층간 절연막(1104) 상에 제1 스트링 선택 도전막(1112a)이 형성될 수 있다. 상기 제1 스트링 선택 도전막(1112a) 상에 제1 스트링 선택 캐핑막(1114a)이 배치될 수 있다. 상기 제1 스트링 선택 도전막(1112a)은 단결정 또는 다결정 실리콘일 수 있다. 또는 상기 제1 스트링 선택 도전막(1112a)은 아모퍼스 실리콘을 형성하고 후처리하여 다결정 또는 단결정화시킬 수 있다. 상기 제1 스트링 선택 캐핑막(1114a)은 실리콘질화막, 또는 실리콘 산화질화막일 수 있다.
도 22a 및 도 22b를 참조하면, 상기 제1 스트링 선택 캐핑막(1114a), 상기 제1 스트링 선택 도전막(1112a)을 연속적으로 패터닝하여 제1 스트링 선택 홀(1117)을 형성할 수 있다. 상기 제1 스트링 선택 홀(1117)은 매트릭스 형태로 2차원적으로 배열될 수 있다. 상기 제1 스트링 선택 홀(1117)이 형성된 반도체 기판(1100)을 열처리하여 상기 제1 스트링 선택 홀(1117)의 측면에 제1 스트링 선택 게이트 절연막(1118)을 형성할 수 있다. 상기 제1 스트링 선택 게이트 절연막(1118)은 실리콘 산화막일 수 있다.
도 23a 및 도 23b를 참조하면, 상기 제1 스트링 선택 게이트 절연막(118)이 형성된 반도체 기판(1100) 상에 제1 스트링 선택 스페이서막(미도시)이 콘퍼멀하게 형성될 수 있다. 상기 제1 스트링 선택 스페이서막은 실리콘 산화질화막 또는 실리콘막일 수 있다. 상기 제1 스트링 선택 스페이서막을 이방성 식각하여, 상기 제1 스트링 선택 홀(1117)의 내부 측면에 제1 스트링 선택 스페이서(1120)를 형성할 수 있다. 이어서, 상기 제1 스트링 선택 스페이서(1120)가 배치된 상기 제1 스트링 선택 홀(1117)을 이방성 식각하여 상기 제1 스트링 선택 홀(1117) 하부에 배치된 상기 제1 층간 절연막(1104)을 제거하여 상기 제1 비트라인(BLa)을 노출시킬 수 있다.
도 24a 및 24b를 참조하면, 상기 제1 스트링 선택 스페이서(1120)는 등방성 식각을 이용하여 선택적으로 제거될 수 있다. 상기 제1 스트링 선택 홀(1117)의 내부는 제1 스트링 선택 반도체 구조체(1116)로 채워질 수 있다. 상기 제1 스트링 선택 반도체 구조체(1116)는 선택적 에피탁시얼 성장 기술을 이용하여 형성될 수 있 다. 또는 상기 제1 스트링 선택 반도체 구조체(1116)는 상기 반도체 기판(1100) 상에 반도체막을 화학 기상 증착 방법으로 형성하고 평탄화 공정을 통하여 형성될 수 있다.
상기 제1 스트링 선택 캐핑막(1114a) 및 상기 제1 스트링 선택 도전막(1112a)을 패터닝하여, 제1 스트링 선택 캐핑 패턴(1114), 및 제1 스트링 선택 라인(1112)을 형성할 수 있다. 상기 제1 스트링 선택 라인(1112)은 제1 방향으로 연장될 수 있다. 제1 스트링 선택 구조체(1110)는 상기 제1 스트링 선택 라인(1112), 상기 제1 스트링 선택 반도체 구조체(1116), 상기 제1 스트링 선택 게이트 절연막(1118)를 포함할 수 있다. 상기 제1 스트링 선택 구조체(1110)는 제1 스트링 선택 트랜지스터(SSTmna)를 구성할 수 있다. 상기 제1 스트링 선택 구조체(1110)가 형성된 상기 반도체 기판(1100) 상에 제2 층간 절연막(1123)을 형성할 수 있다. 상기 제2 층간 절연막(1123)의 상부면은 평탄화될 수 있다. 상기 제2 층간 절연막(1123)의 상부면은 상기 제1 스트링 선택 캐핑 패턴의 상부면의 높이와 같을 수 있다.
도 25a 및 25b를 참조하면, 상기 제1 스트링 선택 캐핑 패턴(1114) 상에 제3 층간 절연막(1132)이 배치될 수 있다. 상기 제3 층간 절연막(1132)은 실리콘 산화막일 수 있다. 상기 제3 층간 절연막(1132) 상에 제1 하부 워드라인 도전막(1142a), 제1 하부 워드라인 절연막(1143a), 제2 하부 워드라인 도전막(1144a), 및 제2 하부 워드라인 절연막(1145a)이 차례로 적층될 수 있다. 상기 제1, 제2 하부 워드라인 도전막(1142a,1144a)은 도핑된 실리콘일 수 있다. 상기 제1, 제2 워드 라인 절연막(1143a,1145a)은 실리콘 산화막일 수 있다.
상기 제2 하부 워드라인 절연막(1145a) 상에 제1 접지 선택 도전막(1146a), 및 제1 접지 선택 캐핑막(1147a)이 적층될 수 있다. 상기 제1 접지 선택 도전막(1146a)은 도핑된 실리콘일 수 있다. 상기 제1 스트링 선택 캐핑막(1147a)은 실리콘질화막, 실리콘산화막, 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다.
도 26a 및 도 26b를 참조하면, 상기 제1 접지 선택 캐핑막(1147a) 이하의 하부 구조물을 패터닝하여 제1 스트링 콘택 홀(1150)을 형성할 수 있다. 상기 제1 스트링 콘택 홀(1150)은 매트릭스 형태로 형성될 수 있다. 상기 제1 스트링 콘택 홀(1150)은 상기 하부 워드라인 도전막들(1142a,1144a) 및 상기 워드라인 절연막들(1143a,1145a)을 관통할 수 있다.
상기 제1 스트링 콘택 홀(1150)은 상기 제3 층간 절연막(1132)을 관통하도록 연장될 수 있다. 상기 제1 스트링 콘택 홀(1150)은 상기 제1 스트링 선택 반도체 구조체(1116)의 상부면을 노출시킬 수 있다. 상기 제1 스트링 콘택 홀(1150)은 상기 제1 스트링 선택 반도체 구조체(1116)와 정렬되어 배치될 수 있다.
도 27a 및 도 27b를 참조하면, 상기 제1 스트링 콘택 홀(1150)이 형성된 반도체 기판(1100) 상에 제1 게이트 절연막(1152)이 콘퍼멀하게 형성될 수 있다. 상기 제1 게이트 절연막은 전하 저장막을 포함할 수 있다. 상기 제1 게이트 절연막은 터널 절연막/전하저장막/블로킹절연막의 복층구조일 수 있다. 상기 게이트 절연막은 실리콘산화막/실리콘질화막/실리콘산화막의 ONO 복층구조를 가질 수 있다. 상기 전하 저장막은 실리콘 질화막일 수 있다. 상기 전하 저장막은 전하를 트랩할 수 있다. 상기 터널 절연막은 열산화막일 수 있다. 상기 게이트 절연막의 구조 및 물질은 다양하게 변형될 수 있다.
도 28a 및 도 28b를 참조하면, 상기 제1 게이트 절연막(1152)이 형성된 반도체 기판(1100) 상에 포토 레지스트(1154)를 형성하고 에치백하여, 상기 포토 레지스트(1154)의 상부면이 상기 제2 하부 워드라인 도전막(1144a)의 상부면과 실질적으로 일치하도록 할 수 있다. 이어서, 상기 반도체 기판(1100)을 습식 식각하여, 노출된 상기 제1 게이트 절연막(1152)을 제거할 수 있다.
도 29a 및 도 29b를 참조하면, 상기 제1 스트링 콘택 홀(1150)에 채워진 포 토레지스트(1154)를 제거할 수 있다. 상기 제1 스트링 선택 도전막(1146a)을 열 산화시키어 제1 스트링 선택 게이트 절연막(1149)을 형성할 수 있다.
도 30a 및 도 30b를 참조하면, 상기 제1 스트링 스페이서막(미도시)을 상기 반도체 기판(1100) 상에 콘퍼멀하게 형성할 수 있다. 상기 제1 스트링 스페이서막은 실리콘질화막, 실리콘산화질화마, 또는 실리콘일 수 있다. 상기 제1 스트링 스페이서막을 이방성 식각하여, 상기 제1 스트링 콘택 홀(1150)의 측면에 스트링 스페이서(1158)를 형성할 수 있다. 이어서, 추가적 식각에 의하여, 상기 제1 게이트 절연막(1152)의 하부면을 제거할 수 있다. 상기 제1 스트링 스페이서(1158) 및 상기 스트링 선택 캐핑막(1147a)을 마스크로 식각하여, 상기 제1 스트링 선택 반도체 구조체(1116) 상에 배치된 제1 게이트 절연막(1152)을 제거할 수 있다. 이에 따라, 상기 제1 스트링 선택 반도체 구조체(1116)가 노출될 수 있다.
도 31a 및 도 31b를 참조하면, 상기 제1 스트링 스페이서(1158)는 선택적으로 등방성 식각을 이용하여 제거될 수 있다. 상기 제1 스트링 선택 반도체 구조체(1116) 상에 선택적 에피탁시얼 성장 공정을 이용하여 상기 제1 스트링 콘택홀(1150)에 제1 반도체 구조체(1160)을 필라 형태로 성장시킬 수 있다. 상기 반도체 구조체(1160)는 도핑되거나 도핑되지 않은 실리콘일 수 있다. 상기 제1 반도체 구조체(1160)는 상기 제1 스트링 콘택 홀(1150)을 채우도록 연장될 수 있다. 이어서, 상기 제1 반도체 구조체(1160)가 형성된 상기 반도체 기판(1100)은 평탄화될 수 있다.
도 32a 및 도 32b를 참조하면, 상기 제1 접지 선택 캐핑막(1147a) 이하의 구조물을 패터닝하여 제1 접지 선택라인 구조체(1148), 및 제1 워드라인 구조체(1140)를 형성할 수 있다. 상기 패터닝은 복수의 마스크를 사용하여 수행될 수 있다. 제1 접지 선택라인 구조체(1148), 및 제1 워드라인 구조체(1140)은 일측에서 계단형 구조를 가질 수 있다.
상기 제1 워드라인 구조체(1140)는 제1 하부 워드라인(1142), 제1 하부 워드라인 절연 패턴(1143), 제2 하부 워드라인(1144), 및 제2 하부 워드라인 절연패턴(1145)을 포함할 수 있다. 상기 제1 워드라인 구조체(1140) 상에 제1 접지 선택 라인 구조체(1148)가 배치될 수 있다. 상기 제1 접지 선택 라인 구조체(1148)는 제1 접지 선택 라인(1146) 및 제1 접지 선택 캐핑 패턴(1147)을 포함할 수 있다. 상기 제1 접지 선택 라인(1146)은 판형일 수 있다.
상기 제1 워드라인 구조체(1140)의 계단형 부분에서, 상기 제1 하부 워드라 인(1142), 제1 하부 워드라인 절연 패턴(1143)의 측면은 정렬할 수 있다. 상기 접지 선택 라인 구조체(1148)는 상기 제1 워드 라인 구조체(1140)와 상기 계단형 부분에서 연속적으로 계단 형태를 형성할 수 있다. 상기 제2 하부 워드라인(1144), 및 제2 하부 워드라인 절연패턴(1145)의 측면은 정렬할 수 있다. 상기 제1 워드라인 구조체(1140)의 측면에 제4 층간 절연막(1162)이 배치될 수 있다. 상기 제4 층간 절연막의 상부면은 평탄화될 수 있다.
도 33a 및 도 33b를 참조하면, 상기 제4 층간 절연막(1162)을 패터닝하여, 상기 제1 하부 워드라인(1142)을 노출하는 제1 하부 워드라인 콘택 홀(미도시), 및 상기 제2 하부 워드라인(1144)을 노출하는 제2 하부 워드라인 콘택 홀(미도시)을 형성할 수 있다. 상기 제4 층간 절연막(1162)을 패터닝하여 상기 제1 접지 선택 라인을 노출시키는 제1 접지 선택 콘택홀(미도시)을 형성할 수 있다.
상기 제4 층간 절연막(1162) 및 상기 제 3 층간절연막(1132)을 패터닝하여 상기 제1 스트링 선택 라인(1112)을 노출시키는 제1 스트링 선택 콘택홀(미도시)을 형성할 수 있다.
상기 제4 층간 절연막(1162), 상기 제 3 층간절연막(1132), 상기 제2 층간 절연막(1123),및 제1 층간 절연막(1104)을 연속적으로 패터닝하여 제1 비트라인(BLa)을 노출시키는 제1 비트라인 콘택홀(미도시)을 형성할 수 있다.
상기 제1 및 2 하부 워드라인 콘택홀, 상기 제1 접지 선택 콘택홀, 상기 제1 스트링 선택 콘택홀, 제1 비트라인 콘택홀을 채우도록 도전막을 형성할 수 있다. 상기 도전막은 상기 제4 층간 절연막(162)이 노출되도록 평탄화되어, 상기 제1 하부 콘택 플러그들(1171,1172,1174,1176,1178)을 형성할 수 있다. 상기 제1 하부 콘택 플러그들(1171,1172,1174,1176,1178)은 제1 및 2 하부 워드라인 콘택 플러그(1174,1176), 제1 접지 선택 콘택 플러그(1178), 제1 비트라인 콘택 플러그(1171), 및 제1 스트링 선택 라인 콘택 플러그(1172)를 포함할 수 있다.
상기 제1 및 제2 하부 워드라인 콘택 플러그(1174,1176)가 형성된 상기 반도체 기판(1100) 상에 공통 소오스 도전막(미도시)을 형성할 수 있다. 상기 공통 소오스 도전막을 패터닝하여 공통 소오스 라인(CSL)을 형성할 수 있다. 상기 공통 소오스 라인은 판형일 수 있다. 상기 제1 하부 콘택 플러그들 상에 도전 패드(1169)가 배치될 수 있다.
상기 공통 소오스 라인(CSL)이 형성된 상기 반도체 기판(1100) 상에 제5 층간 절연막(1165)을 형성할 수 있다. 상기 제5 층간 절연막은 실리콘 산화막일 수 있다. 상기 제5 층간 절연막(1165)의 상부면은 평탄화될 수 있다.
도 34a 및 도 34b를 참조하면, 상기 제5 층간 절연막(1165) 상에 제2 접지 선택 도전막(1182a)이 형성될 수 있다. 상기 제2 접지 선택 도전막(1182a) 상에 제2 접지 선택 캐핑막(1184a)이 배치될 수 있다. 상기 제2 접지 선택 도전막(1182a)은 단결정 또는 다결정 실리콘일 수 있다. 또는 상기 제2 접지 선택 도전막(1182a)은 아모퍼스 실리콘을 형성하고 후처리하여 다결정 또는 단결정화시킬 수 있다. 상기 제1 접지 선택 캐핑막(1184a)은 실리콘질화막, 또는 실리콘 산화질화막일 수 있다.
상기 제2 접지 선택 캐핑막(1184a) 및 상기 제2 접지 선택 도전막(1182a)을 연속적으로 패터닝하여 제2 접지 선택 콘택 홀(1181)을 형성할 수 있다. 상기 접지 선택 콘택 홀(1181)은 매트릭스 형태로 2차원적으로 배열될 수 있다. 상기 접지 선택 콘택 홀(1181)이 형성된 반도체 기판(1100)을 열처리하여 상기 접지 선택 콘택 홀의 내측면에 제2 접지 선택 게이트 절연막(1186)을 형성할 수 있다. 상기 제2 접지 선택 게이트 절연막(1186)은 실리콘 산화막일 수 있다.
상기 제1 접지 선택 게이트 절연막(1186)이 형성된 반도체 기판(1100) 상에 제2 접지 선택 스페이서막(미도시)이 콘퍼멀하게 형성될 수 있다. 상기 제2 스트링 선택 스페이서막은 실리콘 산화질화막 또는 실리콘막일 수 있다. 상기 제2 스트링 선택 스페이서막을 이방성 식각하여, 상기 제2 접지 선택 홀(1181)의 내부 측면에 제2 접지 선택 스페이서(미도시)를 형성할 수 있다. 이어서, 상기 제2 접지 선택 스페이서가 배치된 상기 제2 접지 선택 홀(1181)을 이방성 식각하여 상기 제2 접지 선택 홀(1181) 하부에 배치된 제5 층간 절연막(1165)을 제거하여 상기 공통 소오스 라인(CSL)을 노출시킬 수 있다.
상기 제2 접지 선택 스페이서는 등방성 식각을 이용하여 선택적으로 제거될 수 있다. 상기 제2 접지 선택 홀(1181)의 내부는 제2 접지 선택 반도체 구조체(1188)로 채워질 수 있다. 상기 제2 접지 선택 반도체 구조체(1188)는 선택적 에피탁시얼 성장 기술을 이용하여 형성될 수 있다. 또는 상기 제2 접지 선택 반도체 구조체(1188)는 상기 반도체 기판(1100) 상에 반도체막을 화학 기상 증착 방법으로 형성하고 평탄화 공정을 통하여 형성될 수 있다.
도 35a 및 도 35b를 참조하면, 상기 제2 접지 선택 캐핑막(1184a) 및 상기 제2 접지 선택 도전막(1182a)을 패터닝하여, 제2 접지 선택 캐핑 패턴(1184), 및 제2 접지 선택 라인(1182)을 형성할 수 있다. 상기 제2 접지 선택 라인(1182)은 판형일 수 있다. 제2 접지 선택 구조체(1180)는 상기 제2 접지 선택 라인(1182), 상기 제2 접지 선택 반도체 구조체(1188), 상기 제2 접지 선택 게이트 절연막(1186)를 포함할 수 있다. 상기 제2 접지 선택 구조체(1180)는 제2 접지 선택 트랜지스터(GSTmnb)를 구성할 수 있다.
상기 제2 접지 선택 구조체(1180)가 형성된 상기 반도체 기판(1100) 상에 제6 층간 절연막(1189)을 형성할 수 있다. 상기 제6 층간 절연막(1189)의 상부면은 평탄화될 수 있다. 상기 제6 층간 절연막(1189)의 상부면은 상기 제2 접지 선택 캐핑 패턴(1184)의 상부면의 높이와 같을 수 있다.
도 36a 및 도 36b를 참조하면, 상기 제6 층간 절연막(1189) 상에 제1 상부 워드라인 도전막(미도시), 제1 상부 워드라인 절연막(미도시), 제2 상부 워드라인 도전막(미도시), 및 제2 상부 워드라인 절연막(미도시)이 차례로 적층될 수 있다. 상기 제1, 제2 상부 워드라인 도전막은 도핑된 실리콘일 수 있다. 상기 제1, 제2 상부 워드라인 절연막은 실리콘 산화막일 수 있다.
상기 제2 상부 워드라인 절연막 상에 제2 스트링 선택 도전막, 및 제2 스트링 선택 캐핑막이 적층될 수 있다. 상기 제2 스트링 선택 도전막은 도핑된 실리콘일 수 있다. 상기 제2 스트링 선택 캐핑막은 실리콘질화막, 실리콘산화막, 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다.
상기 제2 스트링 선택 캐핑막 이하의 하부 구조물을 패터닝하여 제2 스트 링 콘택 홀(1201)을 형성할 수 있다. 상기 제2 스트링 콘택 홀(1201)은 매트릭스 형태로 형성될 수 있다. 상기 제2 스트링 콘택 홀(1201)은 상기 상부 워드라인 도전막들 및 상기 상부 워드라인 절연막들을 관통할 수 있다. 상기 제2 스트링 콘택 홀(1201)은 상기 제2 접지 선택 반도체 구조체(1188)의 상부면을 노출시킬 수 있다. 상기 제2 스트링 콘택 홀(1201)은 상기 제2 스트링 선택 반도체 구조체(1188)와 정렬되어 배치될 수 있다.
상기 제2 스트링 콘택 홀(1201)이 형성된 반도체 기판(1100) 상에 제2 게이트 절연막(1202)이 콘퍼멀하게 형성될 수 있다. 상기 제2 게이트 절연막(1202)은 전하 저장막을 포함할 수 있다. 상기 제2 게이트 절연막은 터널 절연막/전하저장막/블로킹절연막의 복층구조일 수 있다. 상기 제2 게이트 절연막은 실리콘산화막/실리콘질화막/실리콘산화막의 ONO 복층구조를 가질 수 있다. 상기 전하 저장막은 실리콘 질화막일 수 있다. 상기 전하 저장막은 전하를 트랩할 수 있다. 상기 터널 절연막은 열산화막일 수 있다. 상기 게이트 절연막의 구조 및 물질은 다양하게 변형될 수 있다.
상기 제2 게이트 절연막(1202)이 형성된 반도체 기판(1100) 상에 포토 레지스트(미도시)를 형성하고 에치백하여, 상기 포토 레지스트의 상부면이 상기 제2 상부 워드라인 도전막의 상부면과 실질적으로 일치하도록 할 수 있다. 이어서, 상기 반도체 기판(1100)을 습식 식각하여, 노출된 상기 제2 게이트 절연막(1202)을 제거할 수 있다.
상기 제2 스트링 콘택 홀(1201)에 채워진 포토 레지스트를 제거할 수 있 다. 상기 제2 스트링 선택 도전막을 열 산화시키어 제2 스트링 선택 게이트 절연막(1204)을 형성할 수 있다.
상기 제2 스트링 스페이서막(미도시)을 상기 반도체 기판(1100) 상에 콘퍼멀하게 형성할 수 있다. 상기 제2 스트링 스페이서막은 실리콘질화막, 실리콘산화질화마, 또는 실리콘일 수 있다. 상기 제2 스트링 스페이서막을 이방성 식각하여, 상기 제2 스트링 콘택 홀(1201)의 측면에 스트링 스페이서(미도시)를 형성할 수 있다. 이어서, 추가적 식각에 의하여, 상기 제2 게이트 절연막(1202)의 하부면을 제거할 수 있다. 상기 스트링 스페이서 및 상기 스트링 선택 캐핑막을 마스크로 식각하여, 상기 제2 접지 선택 반도체 구조체(1188) 상에 배치된 제2 게이트 절연막(1202)을 제거할 수 있다. 이에 따라, 상기 제2 접지 선택 반도체 구조체(1188)가 노출될 수 있다.
상기 제2 스트링 스페이서는 선택적으로 등방성 식각을 이용하여 제거될 수 있다. 상기 제2 접지 선택 반도체 구조체(1188) 상에 선택적 에피탁시얼 성장 공정을 이용하여 상기 제2 스트링 콘택홀(1201)에 제2 반도체 구조체(1206)을 필라 형태로 성장시킬 수 있다. 상기 제2 반도체 구조체(1206)는 도핑되거나 도핑되지 않은 실리콘일 수 있다. 상기 제2 반도체 구조체(1206)는 상기 제2 스트링 콘택 홀(1201)을 채우도록 연장될 수 있다. 이어서, 상기 제2 반도체 구조체(1206)가 형성된 상기 반도체 기판(1100)은 평탄화될 수 있다.
상기 제2 스트링 선택 캐핑막 이하의 구조물을 패터닝하여 제2 스트링 선택라인 구조체(1198), 및 제2 워드라인 구조체(1190)를 형성할 수 있다. 상기 패터닝 은 복수의 마스크를 사용하여 수행될 수 있다.
상기 제2 워드라인 구조체(1190)는 제1 상부 워드라인(1192), 제1 상부 워드라인 절연 패턴(1193), 제2 상부 워드라인(1194), 및 제2 상부 워드라인 절연패턴(1195)을 포함할 수 있다. 상기 제2 워드라인 구조체(1190) 상에 제2 스트링 선택 라인 구조체(1198)가 배치될 수 있다. 상기 제2 스트링 선택 라인 구조체(1198)는 제2 예비 스트링 선택 라인(미도시), 및 제2 예비 스트링 선택 캐핑 패턴(미도시)을 포함할 수 있다. 상기 제2 예비 스트링 선택라인 및 제2 예비 스트링 선택 캐핑 패턴의 측면은 서로 정렬될 수 있다. 상기 제2 예비 스트링 선택라인은 판형일 수 있다.
상기 제2 워드라인 구조체(1190)의 계단형 부분에서, 상기 제1 상부 워드라인(1192), 제1 상부 워드라인 절연 패턴(1193)의 측면은 정렬할 수 있다. 상기 제2 접지 선택 라인 구조체(1198)는 상기 제2 워드 라인 구조체(1190)의 상기 계단형 부분에서 연속적으로 계단 형태를 형성할 수 있다. 상기 제2 상부 워드라인(1194), 및 제2 상부 워드라인 절연패턴(1195)의 측면은 정렬할 수 있다.
상기 제2 워드라인 구조체(190)의 측면에 제7 층간 절연막(1212)이 배치될 수 있다. 상기 제7 층간 절연막(1212)의 상부면은 평탄화될 수 있다. 상기 제7 층간 절연막(1212)의 상부면은 상기 제2 예비 스트링 선택 캐핑 패턴의 상부면과 같은 높이일 수 있다.
상기 제2 예비 스트링 선택 캐핑 패턴 및 상기 제2 예비 스트링 선택 라인을 패터닝하여 제 1 방향 방향으로 연장되는 제2 스트링 선택 라인(1196) 및 제2 스트링 선택 캐핑 패턴(1197)을 형성할 수 있다. 상기 제2 스트링 선택 라인들(1196) 사이의 공간은 제 8 층간 절연막(1211)으로 채워질 수 있다. 상기 제8 층간 절연막의 상부면은 평탄화될 수 있다. 상기 제8 층간 절연막(1211)의 상부면은 상기 제2 스트링 선택 캐핑 패턴(1197)의 상부면과 같은 높이를 가질 수 있다.
다시, 도 20을 참조하면, 상기 제2 반도체 구조체(1206) 상에 제2 비트라인 도전막을 형성할 수 있다. 상기 제2 비트라인 도전막을 패터닝하여 제2 비트 라인(BLb)을 형성할 수 있다. 상기 제2 비트라인(BLb)는 제2 방향으로 연장될 수 있다. 상기 제2 비트라인(BLb)이 형성된 상기 반도체 기판 상에 제 9 층간 절연막(1216)을 형성할 수 있다. 상기 제 9 층간 절연막(1216)의 상부면은 평탄화될 수 있다.
상기 제9 층간 절연막(1216) 이하의 구조물을 패터닝하여, 제2 콘택 플러그들 및 제1 상부 콘택 플러그들을 형성할 수 있다.
제2 콘택 플러그들(1242,1244,1246,1248,1249,1254)은 공통 소오스 라인 콘택 플러그(1249), 제2 접지 선택 라인 콘택 플러그(1248), 제2 상부 워드라인 콘택 플러그(1244), 제1 상부 워드라인 콘택 플러그(1246), 제2 비트라인 콘택 플러그(1242), 제2 스트링 선택 라인 콘택 플러그(1254)를 포함할 수 있다.
상기 제1 상부 콘택 플러그들(1222,1223,1224,1246,1248)은 제1 및 2 상부 워드라인 콘택 플러그(1224,1226), 제1 상부 스트링 선택 콘택 플러그(1222), 제1 상부 접지 선택 콘택 플러그(1228), 제1 비트라인 콘택 플러그(1223)를 포함할 수 있다.
상기 제2 콘택 플러그들이 형성된 상기 반도체 기판(1100) 상에 금속 배선(1232)이 배치될 수 있다.
도 37a 내지 도 37c는 본 발명의 또 다른 실시예에 따른 수직형 반도체 장치의 평면도 및 단면도들이다. 도 37b는 도 37a의 V-V' 선을 따라 절단된 단면도이다. 도 37c는 도 37a의 VI-VI' 선을 따라 절단된 단면도이다.
도 37a 내지 도 37c를 참조하면, 반도체 기판(2100)에 소자 분리막(2102)이 배치될 수 있다. 상기 소자 분리막(2102)은 활성 영역을 정의할 수 있다. 상기 소자분리막(2102)의 상부면은 반도체 기판(2100)과 실질적으로 동일한 높이를 가질 수 있다. 상기 소자 분리막(2102)은 얇은 트렌치 소자 분리 공정(shallow trench isoaltion process)에 의하여 수행될 수 있다. 상기 소자 분리막(2102)은 실리콘산화막일 수 있다. 상기 활성 영역은 도핑될 수 있다. 상기 도핑된 활성영역은 제1 비트라인(BLa)이 될 수 있다. 상기 반도체 기판은 제1 방향 및 상기 제1 방향을 가로지르는 제2 방향에 의하여 정의되는 평면에 배치될 수 있다. 상기 제1 비트 라인(BLa)은 도전층으로 기능할 수 있다. 상기 제1 비트 라인(BLa)은 라인형태으로 상기 제2 방향으로 연장될 수 있다. 상기 제1 비트 라인(BLa)은 상기 소자 분리막(2102)에 의하여 서로 분리될 수 있다. 상기 제1 비트라인(BLa)은 도핑된 실리콘, 금속화합물, 금속 중에서 적어도 하나를 포함할 수 있다. 상기 비트라인(BLa)은 금속 실리사이드/실리콘, 또는 실리콘/금속실리사이드/실리콘의 적층 구조를 가 질 수 있다.
상기 반도체 기판(2100) 상에 상기 제1 층간 절연막(2104)이 배치될 수 있다. 상기 제1 층간 절연막(2104)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 제1 층간 절연막(2104) 상에 제1 스트링 선택 구조체(2110)가 배치될 수 있다. 상기 제1 스트링 선택 구조체(2110)는 상기 제1 비트라인(BLa) 상에서 상기 제1 방향으로 연장될 수 있다. 상기 제1 스트링 선택 구조체(2110)는 상기 스트링 선택 트랜지스터를 포함할 수 있다. 상기 제1 스트링 선택 트랜지스터(SSTmna)는 제1 스트링 선택 라인(2112), 및 상기 제1 스트링 선택 라인(2112)을 관통하여 배치되는 제1 스트링 선택 반도체 구조체(2116), 및 상기 제1 스트링 선택 반도체 구조체(2116)와 상기 제1 스트링 선택 라인(2112) 사이에 배치된 제1 스트링 선택 게이트 절연막(2118)을 포함할 수 있다.
상기 제1 스트링 선택 라인(2112)은 도핑된 반도체로 형성될 수 있다. 상기 제1 스트링 선택 라인(2112) 상에 제1 스트링 선택 라인 캐핑 패턴(2114)이 배치될 수 있다. 상기 제1 스트링 선택 라인 캐핑 패턴은 실리콘 질화막, 실리콘산화질화막, 실리콘 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 제1 스트링 선택 라인 캐핑 패턴(2114)과 상기 제1 스트링 선택 라인(2112)의 측면은 정렬될 수 있다. 상기 제1 스트링 선택 라인 캐핑 패턴(2114), 상기 제1 스트링 선택 라인(2112), 및 상기 제1 층간 절연막(2104)을 관통하여 상기 제1 스트링 선택 반도체 구조체(2116)가 배치될 수 있다. 상기 제1 스트링 선택 반도체 구조체(2116)는 결정 또는 다결정의 반도체일 수 있다. 상기 제1 스트링 선택 반도체 구조체(2116)는 도핑될 수 있다. 상기 제1 스트링 선택 반도체 구조체(2116)의 일단은 상기 제1 비트라인(BLa)과 접촉할 수 있다. 상기 제1 스트링 선택 반도체 구조체(2116)는 상기 제1 스크링 선택 라인(2112)을 관통하여 매트릭스 형태로 배치될 수 있다.
상기 제1 스트링 선택 라인 및 상기 제1 스트링 선택 라인 캐핑 패턴의 측면은 제2 층간 절연막(2123)으로 채워질 수 있다. 상기 제2 층간 절연막(2123)의 상부면은 상기 제1 스트링 선택 라인 캐핑 패턴(2114)의 상부면의 높이와 같을 수 있다.
상기 제1 스트링 선택 라인 캐핑 패턴(2114) 상에 제3 층간 절연막(2132)이 배치될 수 있다. 상기 제3 층간 절연막(2132)은 실리콘산화막, 실리콘 질화막, 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다.
상기 제3 층간 절연막(2132) 상에 제1 워드라인 구조체(2140)가 배치될 수 있다. 상기 제1 워드라인 구조체(2140)는 차례로 적층된 제1 하부 워드라인(2142),제1 하부 워드라인 절연 패턴(2143), 제2 하부 워드라인(2144), 제2 하부 워드라인 절연패턴(2145)을 포함할 수 있다. 상기 워드라인들(2142,2144)은 2층 이상으로 적층될 수 있다. 상기 제1 워드라인 구조체(2140)는 적어도 일측에서 계단형일 수 있다. 상기 계단형 부분에서, 상기 제1 하부 워드라인 절연패턴(2143)과 제1 하부 워드라인(2142)의 측면은 서로 정렬될 수 있다. 상기 계단형 부분에서, 상기 제2 워드라인 절연패턴(2145)과 제2 워드라인(2144)의 측면은 서로 정렬될 수 있다. 상기 제1 및 제2 하부 워드라인 절연패턴(2143,2145)은 실리콘산화막일 수 있다. 상기 제1 및 제2 하부 워드라인(1142,1144)은 도핑된 실리콘일 수 있다. 상기 하부 워드라인들(2142,2144)의 두께는 상기 하부 워드라인 절연패턴들(2143,2145)의 두께보다 클 수 있다. 상기 하부 워드라인들(2142,2144)은 판형일 수 있다.
상기 제1 워드라인 구조체(2140)를 관통하여 제1 반도체 구조체(2160)가 제공될 수 있다. 상기 제1 반도체 구조체(2160)는 상기 제1 하부 워드라인들이 제공되는 평면을 관통하여 매트릭스 형태로 배치될 수 있다. 상기 제1 반도체 구조체(2160)는 상기 제1 스트링 선택 반도체 구조체(2116)와 정렬될 수 있다. 제1 게이트 절연막(2152)은 상기 제1 반도체 구조체(2160)와 상기 제1 하부 워드라인들(2142,2144) 사이에 배치될 수 있다. 또는, 상기 제1 게이트 절연막(2152)는 상기 제1 반도체 구조체(2160)와 상기 제1 워드라인 구조체(2140) 사이에 배치될 수 있다.
상기 제1 게이트 절연막(2152)은 전하 저장막을 포함할 수 있다. 하나의 워드라인과 상기 제1 반도체 구조체(2160)의 교점은 하나의 메모리 셀을 제공할 수 있다. 상기 제1 반도체 구조체(2160)는 메모리 셀의 채널 영역, 소오스 영역, 및 드레인 영역을 제공할 수 있다. 상기 제1 반도체 구조체(2160)는 제 3 층간 절연막(2132)을 관통하여 배치되도록 연장될 수 있다. 상기 제1 반도체 구조체(2160)의 일단은 상기 제1 스트링 선택 반도체 구조체(2116)와 접촉할 수 있다. 상기 제1 반도체 구조체(2160)는 단결정 또는 다결정 반도체일 수 있다. 상기 반도체 구조체(2160)는 필라 형태일 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 제1 반도체 구조체(2160)는 원통 형태 또는 마카로니 형태일 수 있다.
상기 제1 워드라인 구조체(2140) 상에 제1 접지 선택 구조체(2148)가 배치될 수 있다. 상기 제1 접지 선택 구조체(2148)는 제1 접지 선택 라인(2146) 및 제1 접지 선택 캐핑 패턴(2147)을 포함할 수 있다. 상기 제1 접지 선택 라인(2146)은 판형일 수 있다. 상기 제1 접지 선택 라인(2146), 및 제1 접지 선택 캐핑 패턴(2147)의 측면은 서로 정렬될 수 있다. 상기 제1 반도체 구조체(2160)는 상기 제1 접지 선택 라인(2146) 및 상기 제1 접지 선택 캐핑 패턴(2147)을 관통하도록 연장될 수 있다. 상기 제1 반도체 구조체(2160)와 상기 제1 접지 선택 라인(2146) 사이에 제1 접지 선택 게이트 절연막(2149)이 배치될 수 있다. 상기 제1 워드라인 구조체(2140) 및 상기 제1 접지 선택 구조체(2148)의 측면에 제4 층간 절연막(2162)이 배치될 수 있다. 상기 제4 층간 절연막(2162)의 상부면은 상기 제1 접지 선택 캐핑 패턴(2147)의 상부면의 높이와 같을 수 있다.
상기 제1 워드라인 구조체(2140)의 주변에 제1 하부 콘택 플러그들(2172,2174,2176,2178)이 배치될 수 있다. 상기 제1 하부 콘택 플러그들은 제1 하부 비트 라인 콘택 플러그(미도시), 제1 하부 스트링 선택 라인 콘택 플러그(2172), 제1 하부 워드라인 콘택 플러그들(2174,2176), 제1 하부 접지 선택 라인 콘택 플러그(2178)를 포함할 수 있다.
상기 제1 하부 콘택 플러그들은 상기 제4 층간 절연막(2162)을 전부 또는 일부 관통하여 배치될 수 있다. 상기 제1 하부 콘택 플러그들의 상부면은 상기 제4 층간 절연막(2162)의 상부면과 같을 높이일 수 있다. 상기 제1 하부 콘택 플러그들 은 금속, 도핑된 실리콘, 금속화합물 중에서 적어도 하나를 포함할 수 있다.
상기 제1 반도체 구조체(2160)의 타단은 공통 소오스 라인(CSL)과 전기적으로 연결될 수 있다. 상기 공통 소오스 라인(CSL)은 판형일 수 있다.
상기 공통 소오스 라인(CSL)은 도핑된 폴리실리콘, 금속화합물, 금속 중에서 적어도 하나를 포함할 수 있다. 상기 공통 소오스 라인(CSL)은 금속 실리사이드/폴리실리콘, 또는 폴리실리콘/금속실리사이드/폴리실리콘의 적층 구조를 가질 수 있다. 상기 제 4 층간 절연막(2162) 상에 배선 패드들(2169)이 배치될 수 있다. 상기 배선 패드들(2169) 각각은 제1 하부 콘택플러그들과 전기적으로 연결될 수 있다. 상기 공통 소오스 라인(CSL) 상에 제5 층간 절연막(2165)이 배치될 수 있다. 상기 제5 층간 절연막(2165)의 상부면은 평탄화될 수 있다.
상기 제5 층간 절연막(2165) 상에 제2 접지 선택 구조체(2180)가 배치될 수 있다. 상기 제2 접지 선택 구조체(2180)는 제2 접지 선택 라인(2182) 및 제2 접지 선택 캐핑 패턴(2184)를 포함할 수 있다. 상기 제2 접지 선택 라인(2182)은 판형일 수 있다. 상기 제2 접지 선택 라인(2182), 및 제2 접지 선택 캐핑 패턴(2184)의 측면은 서로 정렬될 수 있다. 제2 접지 선택 반도체 구조체(2188)는 상기 제2 접지 선택 라인(2182) 및 상기 제2 접지 선택 캐핑 패턴(2184)을 관통하여 배치될 수 있다. 상기 제2 접지 선택 반도체 구조체(2188)와 상기 제2 접지 선택 라인(2182) 사이에 제2 접지 선택 게이트 절연막(2186)이 배치될 수 있다. 상기 제2 접지 선택 반도체 구조체(2188)는 제1 방향으로 오프셋 되어 배치될 수 있다. 상기 제2 접지 선택 반도체 구조체(2188)는 상기 제1 반도체 구조체(2160)과 정렬되지 않고, 제1 방향으로 오프셋 되어 배치될 수 있다.
제6 층간 절연막(2189)은 상기 제2 접지 선택 라인(2182)의 측면에 배치될 수 있다. 상기 제6 층간 절연막(2189)은 상부면은 상기 제2 접지 선택 캐핑 패턴(2184)의 상부면과 일치할 수 있다.
상기 제6 층간 절연막(2189) 상에 차례로 제2 워드라인 구조체(2190) 및 접지 선택라인 구조체(2198)가 적층될 수 있다. 상기 제2 워드라인 구조체(2190)는 차례로 적층된 제1 상부 워드라인(2192), 제1 상부 워드라인 절연 패턴(2193), 제2 상부 워드라인(2194), 제2 상부 워드라인 절연패턴(2195)을 포함할 수 있다. 상기 워드라인들은 2층 이상으로 적층될 수 있다. 상기 제2 상부 워드라인 구조체(2190)는 적어도 일측에서 계단형일 수 있다. 상기 계단형 부분에서, 상기 제1 상부 워드라인 절연패턴(2193)과 제1 상부 워드라인(2192)의 측면은 서로 정렬될 수 있다. 상기 계단형 부분에서, 상기 제2 상부 워드라인 절연패턴(2195)과 제2 상부 워드라인(2194)의 측면은 서로 정렬될 수 있다. 상기 제1 및 제2 상부 워드라인 절연패턴(2193,2195)은 실리콘산화막일 수 있다. 상기 제1 및 제2 상부 워드라인(2192,2194)은 도핑된 실리콘일 수 있다. 상기 상부 워드라인들(2192,2194)은 판형일 수 있다.
상기 제2 스트링 선택 라인 구조체(2198)는 차례로 적층된 제2 스트링 선택 라인(2196), 및 제2 스트링 선택 라인 캐핑 패턴(2197)을 포함할 수 있다. 상기 제2 워드라인 구조체(2190) 및 상기 접지 선택 라인 구조체(2198)는 일측에서 계단형을 구조를 포함할 수 있다. 상기 제2 스트링 선택 라인(2196)은 제1 방향으로 라인 형태로 연장될 수 있다.
상기 제2 스트링 선택 라인 구조체(2198) 및 상기 제2 워드라인 구조체(2190)를 관통하여 제2 반도체 구조체(2206)가 제공될 수 있다. 상기 제2 반도체 구조체(2206)는 상기 상부 워드라인들(2192,2194)이 제공되는 평면을 관통하는 매트릭스 형태로 배치될 수 있다. 제2 게이트 절연막(2202)은 상기 제2 반도체 구조체(2206)와 상기 상부 워드라인들(2192,2194) 사이에 배치될 수 있다. 또는, 상기 제2 게이트 절연막(2202)는 상기 제2 반도체 구조체(2206)와 상기 제2 워드라인 구조체(2190) 사이에 배치될 수 있다. 상기 제2 스트링 선택 게이트 절연막(2204)은 상기 제2 접지 선택라인(2196)과 상기 제2 반도체 구조체(2206) 사이에 개재될 수 있다.
상기 제2 게이트 절연막(2202)은 전하 저장막을 포함할 수 있다. 하나의 워드라인과 상기 제2 반도체 구조체(2206)의 교점은 하나의 메모리 셀을 제공할 수 있다. 상기 제2 반도체 구조체(2206)는 메모리 셀의 채널 영역, 소오스 영역, 및 드레인 영역을 제공할 수 있다. 상기 제2 반도체 구조체(2206)는 제2 스트링 선택 라인 캐핑 패턴을 관통하여 배치되도록 연장될 수 있다. 상기 제2 반도체 구조체(2206)는 단결정 또는 다결정 반도체일 수 있다. 상기 반도체 구조체(2206)는 필라 형태일 수 있다.
제 7 층간 절연막(2212)은 상기 제2 워드라인 구조체(2190) 및 상기 제2 스트링 선택라인 구조체(2198)의 측면을 채울 수 있다. 상기 제7 층간 절연막(2212)의 상부면은 상기 제2 스트링 선택 라인 절연 패턴(2197)의 상부면과 같은 높이일 수 있다. 상기 제2 스트링 선택 라인들(2196) 사이의 공간은 제 8 층간 절연막(2211)으로 채워질 수 있다. 상기 제8 층간 절연막(2211)의 상부면은 평탄화될 수 있다. 상기 제8 층간 절연막(2211)의 상부면은 상기 제2 스트링 선택 라인 캐핑 패턴(2197)의 상부면과 같은 높이일 수 있다.
상기 제2 스트링 선택 구조체(2198) 상에 제2 비트라인(BLb)이 배치될 수 있다. 상기 제2 반도체 구조체(2206)의 일단은 상기 제2 접지 선택 반도체 구조체(2188)와 접촉할 수 있다. 상기 제2 반도체 구조체(2206)의 타단은 상기 제2 비트라인(BLb)과 접촉할 수 있다. 상기 제2 비트 라인(BLb)은 도전체일 수 있다. 상기 제2 비트라인은 라인 형태로 제2 방향으로 연장될 수 있다. 상기 제2 비트라인(BLb)이 형성된 반도체 기판 상에 제 9 층간 절연막(2216)이 배치될 수 있다. 상기 제9 층간 절연막의 상부면은 평탄화될 수 있다.
상기 제9 층간 절연막(2216) 하부의 층간 절연막들을 관통하는 제2 콘택 플러그들(2242,2254,2229,2244,2246,2248)이 배치될 수 있다. 상기 제2 콘택 플러그들은 제2 비트라인 콘택 플러그(2242), 제2 스트링 선택 라인 콘택 플러그(2254), 및 공통 소오스 라인 콘택 플러그(2229), 제2 워드라인 콘택 플러그들(2244,2246),제2 접지 선택 라인 콘ㅌ태택 플러그(2248)를 포함할 수 있다.
상기 제1 하부 콘택 플러그들 상에 제1 상부 콘택 플러그들(2222,2224,2226,2228)이 배치될 수 있다. 상기 제1 상부 콘택 플러그들(2222,2224,2226,2228)은 각각 상기 제1 하부 콘택 플러그들(2172,2174,2176,2178)과 전기적으로 연결될 수 있다. 상기 제1 상부 콘택 플러 그 및 상기 제2 콘택 플러그들은 금속 배선들(2232)에 전기적으로 연결될 수 있다.
도 38은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(3200)의 일 예를 간략히 도시한 블록도이다.
도 38을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(3200)는 본 발명에 따른 플래시 메모리 장치(3210)를 장착한다. 본 발명에 따른 메모리 카드(3200)는 호스트(Host)와 플래시 메모리 장치(3210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(3220)를 포함한다.
SRAM(3221)은 프로세싱 유닛(3222)의 동작 메모리로써 사용된다. 호스트 인터페이스(3223)는 메모리 카드(3200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(3224)은 멀티 비트 플래시 메모리 장치(3210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(3225)는 본 발명의 플래시 메모리 장치(3210)와 인터페이싱 한다. 프로세싱 유닛(3222)은 메모리 컨트롤러(3220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(3200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(3210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 39은 본 발명에 따른 플래시 메모리 시스템(3310)을 장착하는 정보 처리 시스템(3300)을 간략히 보여주는 블록도이다.
도 39을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(3310)이 장착된다. 본 발명에 따른 정보 처리 시스템(3300)은 플래시 메모리 시스템(3310)과 각각 시스템 버스(3360)에 전기적으로 연결된 모뎀(3320), 중앙처리장치(3330), 램(3340), 유저 인터페이스(3350)를 포함한다. 플래시 메모리 시스템(3310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(3310)에는 중앙처리장치(3330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(3310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(3300)은 대용량의 데이터를 플래시 메모리 시스템(3310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(3310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(3300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(3300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에 게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
한편, 3차원 플래시 메모리 소자를 구현하기 위해, 수직형 반도체 기둥들을 활성 영역으로 사용하는 기술들은 "반도체기억장치 및 그 제조 방법"이라는 제목의 일본 특허출원공개번호 평6-338602, "Nonvolatile semiconductor memory device and manufacturing method thereof"이라는 제목의 미국특허공개번호 US20070252201, Y. Fukuzumi 등이 쓴 "Optimal Integration and Characteristics of Vertical Array Devices for Ultra-High Density, Bit-Cost Scalable Flash Memory"라는 제목의 논문 (Electron Devices Meeting, 2007. IEDM 2007. IEEE International, pp. 449-452), 그리고 H.　Tanaka 등이 쓴 "Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory"라는 제목의 논문(VLSI Technology, 2007 IEEE Symposium on, pp. 14-15) 등에서 설명되었다. 설명의 간결함을 위해, 상기 공개 특허 및 논문들 각각에 개시된 내용들은 여기에서 중복적으로 설명하지 않는다. 하지만, 상기 공개 특허 및 논문들 각각에 개시된 내용들은 본 발명에 포함된다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 수직형 반도체 장치의 회로도이다.
도 3a, 3b 및 도 3c는 본 발명의 일 실시예에 따른 수직형 반도체 장치의 평면도 및 단면도들이다.
도 4a 내지 도 19a는 도 3a의 I-I'방향을 따라 자른 단면도들이다.
도 4b 내지 도 19b는 도 3a의 II-II'방향을 따라 자른 단면도들이다.
도 20a, 20b 및 도 20c는 본 발명의 일 실시예에 따른 수직형 반도체 장치의 평면도 및 단면도들이다.
도 21a 내지 도 36a는 도 20a의 III-III'방향을 따라 자른 단면도들이다.
도 21 내지 도 36b는 도 3a의 IV-IV'방향을 따라 자른 단면도들이다.
도 37a, 37b 및 도 37c는 본 발명의 일 실시예에 따른 수직형 반도체 장치의 평면도 및 단면도들이다.
도 38은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(3200)의 일 예를 간략히 도시한 블록도이다.
도 39은 본 발명에 따른 플래시 메모리 시스템(3310)을 장착하는 정보 처리 시스템(3300)을 간략히 보여주는 블록도이다.

Claims (10)

  1. 반도체 기판 상에 배치된 제1 수직 반도체 장치;
    상기 제1 수직 반도체 장치 상에 배치된 제2 수직 반도체 장치; 및
    상기 제1 수직 반도체 장치와 상기 제2 수직 반도체 장치에 개재된 배선을 포함하는 것을 특징으로 하는 수직 반도체 장치.
  2. 제1 항에 있어서,
    상기 배선은 비트라인이고, 상기 비트라인은 상기 제1 수직 반도체 장치 및 상기 제2 수직 반도체 장치에서 공유하는 것을 특징으로 하는 수직 반도체 장치.
  3. 제1 항에 있어서,
    상기 배선은 공통 소오스 라인이고, 상기 공통 소오스 라인은 상기 제1 수직 반도체 장치 및 상기 제2 수직 반도체 장치에서 공유하는 것을 특징으로 하는 수직 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 수직 반도체 장치는:
    수직으로 적층된 제1 워드라인 구조체, 및 상기 제1 워드라인 구조체를 관통하여 배치된 제1 반도체 구조체를 포함하고,
    상기 제2 수직 반도체 장치는:
    수직으로 적층된 제2 워드라인 구조체 및 상기 제2 워드라인 구조체를 관통하여 배치된 제2 반도체 구조체를 포함하고,
    상기 제1 반도체 구조체와 상기 제2 반도체 구조체는 서로 오프셋된 것을 특징으로 하는 수직 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제1 워드라인 구조체 및 상기 제2 워드라인 구조체는 적어도 일측에서 계단 형상을 가지는 것을 특징으로 하는 수직 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제1 워드라인 구조체의 계단 형상 부분과 상기 제2 워드라인 구조체의 계단 형상 부분은 서로 반대측에 배치되는 것을 특징으로 하는 수직 반도체 장치.
  7. 제4 항에 있어서,
    상기 제1 수직 반도체 장치는 제1 스트링 선택 라인 구조체 및 제1 접지 선택 라인 구조체를 더 포함하는 것을 특징으로 하는 수직 반도체 장치.
  8. 제4 항에 있어서,
    상기 제2 수직 반도체 장치는 제2 스트링 선택 라인 구조체 및 제2 접지 선 택 라인 구조체를 더 포함하는 것을 특징으로 하는 수직 반도체 장치.
  9. 제1 항에 있어서,
    상기 배선은 복층 구조를 가지는 것을 특징으로 하는 수직 반도체 장치.
  10. 제1 항에 있어서,
    상기 배선은 도핑된 반도체, 금속, 또는 금속화합물을 중에서 적어도 하나를 포함하는 것을 특징으로 하는 수직 반도체 장치.
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