KR20210078324A - 콘택 플러그들을 가지는 반도체 메모리 소자 - Google Patents

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KR20210078324A
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Abstract

본 발명에 따른 반도체 메모리 소자는, 복수의 활성 영역이 정의되는 메모리 셀 영역 및 적어도 하나의 로직 활성 영역이 정의되는 주변 회로 영역을 가지는 기판, 하부 워드 라인층 및 상부 워드 라인층의 적층 구조를 가지며 복수의 활성 영역을 가로질러 제1 수평 방향을 따라 연장되는 워드 라인와 워드 라인 상의 매몰 절연막, 복수의 활성 영역 상에 배치되며 제1 수평 방향에 직교인 제2 수평 방향으로 연장되며 비트 라인을 가지는 비트 라인 구조체, 및 매몰 절연막을 관통하여 워드 라인과 전기적으로 연결되고 상측 부분에 하측 부분보다 큰 수평 폭을 가지는 플러그 확장부를 가지는 워드 라인 콘택 플러그를 포함한다.

Description

콘택 플러그들을 가지는 반도체 메모리 소자{Semiconductor memory devices having contact plugs}
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 서로 다른 수직 레벨 사이를 전기적으로 연결하는 콘택 플러그들을 가지는 반도체 메모리 소자에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화되고 있다. 따라서 전자기기에 사용되는 반도체 메모리 소자에도 높은 집적도가 요구되어, 반도체 메모리 소자의 구성들에 대한 디자인 룰이 감소되고 있다. 이에 따라서, 반도체 메모리 소자의 구성들 사이의 전기적 연결의 신뢰성을 확보하기에 어려움이 발생하고 있다.
본 발명의 기술적 과제는 전기적 연결의 신뢰성을 확보할 수 있는 콘택 플러그들을 가지는 반도체 메모리 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 메모리 소자를 제공한다. 본 발명에 따른 반도체 메모리 소자는, 복수의 활성 영역이 정의되는 메모리 셀 영역, 및 적어도 하나의 로직 활성 영역이 정의되는 주변 회로 영역을 가지는 기판; 하부 워드 라인층 및 상부 워드 라인층의 적층 구조를 가지며 상기 복수의 활성 영역을 가로질러 제1 수평 방향을 따라 연장되는 워드 라인, 및 상기 워드 라인 상의 매몰 절연막; 상기 복수의 활성 영역 상에 배치되며, 상기 제1 수평 방향에 직교인 제2 수평 방향으로 연장되며 비트 라인을 가지는 비트 라인 구조체; 및 상기 매몰 절연막을 관통하여 상기 워드 라인과 전기적으로 연결되고, 상측 부분에 하측 부분보다 큰 수평 폭을 가지는 플러그 확장부를 가지는 워드 라인 콘택 플러그;를 포함한다.
본 발명에 따른 반도체 메모리 소자는, 복수의 활성 영역이 정의되는 메모리 셀 영역, 및 적어도 하나의 로직 활성 영역이 정의되는 주변 회로 영역을 가지는 기판; 하부 워드 라인층 및 상부 워드 라인층의 적층 구조를 가지며 상기 복수의 활성 영역을 가로질러 제1 수평 방향을 따라 연장되는 워드 라인, 및 상기 워드 라인 상의 매몰 절연막; 상기 복수의 활성 영역 상에 배치되며, 상기 제1 수평 방향에 직교인 제2 수평 방향으로 연장되며 비트 라인을 가지는 비트 라인 구조체; 및 상기 매몰 절연막 및 상기 상부 워드 라인층을 관통하여 상기 하부 워드 라인층과 전기적으로 연결되고, 상측 부분에 하측 부분보다 큰 수평 폭을 가지는 플러그 확장부를 가지는 워드 라인 콘택 플러그;을 포함하고, 상기 상부 워드 라인층의 상면과 하면 사이의 레벨에서 상기 워드 라인 콘택 플러그의 측면은, 상기 상부 워드 라인층에 의하여 모두 덮인다.
본 발명에 따른 반도체 메모리 소자는, 복수의 활성 영역이 정의되는 메모리 셀 영역, 및 적어도 하나의 로직 활성 영역이 정의되는 주변 회로 영역을 가지는 기판; 상기 복수의 활성 영역을 가로질러 제1 수평 방향으로 상호 평행하게 연장되는 복수의 워드 라인 트렌치를 채우며, 하부 워드 라인층과 상부 워드 라인층의 적층 구조를 가지는 복수의 워드 라인 및 상기 복수의 워드 라인 상의 복수의 매몰 절연막; 상기 복수의 활성 영역 상에 배치되며, 상기 제1 수평 방향에 직교인 제2 수평 방향으로 상호 평행하게 연장되며 비트 라인과 상기 비트 라인을 덮는 절연 캡핑 라인을 각각 가지는 복수의 비트 라인 구조체; 상기 복수의 비트 라인 구조체 사이의 공간을 채우는 충진 절연층; 상측 부분에 하측 부분보다 큰 수평 폭을 가지는 플러그 확장부를 가지며, 상기 충진 절연층, 상기 매몰 절연막 및 상기 상부 워드 라인층을 관통하여 상기 하부 워드 라인층과 연결되며, 상기 상부 워드 라인층의 상면과 하면 사이의 레벨에서의 측면이 상기 상부 워드 라인층에 의하여 모두 덮이는 워드 라인 콘택 플러그; 상기 복수의 비트 라인 구조체 사이 공간의 하측 부분을 채우며 상기 복수의 활성 영역과 연결되는 복수의 베리드 콘택; 및 상기 복수의 비트 라인 구조체 사이 공간의 상측 부분을 채우며 상기 복수의 비트 라인 구조체 상으로 연장되며 상기 워드 라인 콘택 플러그와 동일한 물질로 이루어지는 복수의 랜딩 패드;를 포함한다.
본 발명에 따른 반도체 메모리 소자는, 워드 라인 콘택 플러그가 상측 부분에 하측 부분보다 큰 수평 폭 및 수평 면적을 가지는 플러그 확장부를 가지므로, 워드 라인 콘택 플러그와 로직 비트 라인 사이의 전기적 연결의 신뢰성이 향상될 수 있다. 또한, 플러그 확장부를 형성하기 위하여 홀 확장부를 형성하는 과정에서, 워드 라인 콘택 홀의 저면이 낮아질 수 있어, 워드 라인 콘택 홀의 저면에 워드 라인이 노출되지 않는 낫오픈(not open) 불량을 방지할 수 있다.
또한, 워드 라인 콘택 홀이 하부 워드 라인층까지 연장될 수 있으므로, 워드 라인 콘택 플러그가 상부 워드 라인층 및 하부 워드 라인층 모두와 전기적으로 연결될 수 있다. 따라서 워드 라인 콘택 플러그와 워드 라인 사이의 전기적인 연결의 신뢰성도 향상될 수 있다.
도 1은 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 2a 내지 도 2g, 도 3a 내지 도 3g, 도 4a 내지 도 4g, 도 5a 내지 도 5g, 도 6a 내지 도 6g, 도 7a 내지 도 8g, 및 도 9a 내지 도 9g는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 10a 내지 도 10g는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자를 단계적으로 나타내는 단면도들이다.
도 11은 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 콘택 플러그들의 단면을 비교하여 나타내는 비교 단면도이다.
도 1은 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 1을 참조하면, 반도체 메모리 소자(1)는 메모리 셀 영역(CR) 및 주변 회로 영역(PR)을 포함한다. 반도체 메모리 소자(1)는 메모리 셀 영역(CR)에 형성되는 복수의 활성 영역(ACT)와 주변 회로 영역(PR)에 형성되는 복수의 로직 활성 영역(ACTP)을 포함할 수 있다.
일부 실시 예에서, 메모리 셀 영역(CR)에 배치되는 복수의 활성 영역(ACT)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 대하여 사선 방향으로 장축을 가지도록 배치될 수 있다.
복수의 워드 라인(WL)은 메모리 셀 영역(CR)에서 복수의 활성 영역(ACT)을 가로질러 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 활성 영역(ACT)에 연결될 수 있다.
일부 실시 예에서, 복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 일부 실시 예에서, 복수의 베리드 콘택(BC)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열될 수 있다.
복수의 베리드 콘택(BC) 위에는 복수의 랜딩 패드(LP)가 형성될 수 있다. 복수의 랜딩 패드(LP)는 복수의 베리드 콘택(BC)과 적어도 일부 오버랩되도록 배치될 수 있다. 일부 실시 예에서, 복수의 랜딩 패드(LP)는 각각 상호 인접한 2 개의 비트 라인(BL) 중 어느 하나의 비트 라인(BL)의 상부까지 연장될 수 있다.
복수의 랜딩 패드(LP) 상에는 복수의 스토리지 노드(SN)가 형성될 수 있다. 복수의 스토리지 노드(SN)는 복수의 비트 라인(BL)의 상부에 형성될 수 있다. 복수의 스토리지 노드(SN)는 각각 복수의 커패시터의 하부 전극일 수 있다. 스토리지 노드(SN)는 랜딩 패드(LP) 및 베리드 콘택(BC)을 통하여 활성 영역(ACT)에 연결될 수 있다.
복수의 게이트 라인 패턴(GLP)은 주변 회로 영역(PR)에서 로직 활성 영역(ACTP) 상에 배치될 수 있다. 일부 실시 예에서, 복수의 게이트 라인 패턴(GLP) 중 일부개는 로직 활성 영역(ACTP) 상에서 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있고, 복수의 게이트 라인 패턴(GLP) 중 다른 일부개는 로직 활성 영역(ACTP) 상에서 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있으나 이에 한정되지 않는다. 예를 들면, 복수의 게이트 라인 패턴(GLP) 각각은 다양한 폭을 가지거나, 굴곡을 가지거나, 폭이 변화하며 다양한 수평 방향을 향하여 연장될 수 있다.
도 1에는 주변 회로 영역(PR)에서 복수의 로직 활성 영역(ACTP) 및 복수의 게이트 라인 패턴(GLP)을 제외한 다른 구성 요소는 도시의 편의성을 위하여 생략되어 있다. 또한, 도 1에는 복수의 게이트 라인 패턴(GLP)이 복수의 로직 활성 영역(ACTP) 상에만 배치되는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 복수의 게이트 라인 패턴(GLP) 중 적어도 일부개는 로직 활성 영역(ACTP) 외측, 즉 로직 소자 분리막(도 2e 내지 도 2g의 115) 상으로 연장될 수 있다.
복수의 게이트 라인 패턴(GLP)은 복수의 비트 라인(BL)과 동일한 레벨에 형성될 수 있다. 일부 실시 예에서, 복수의 게이트 라인 패턴(GLP)과 복수의 비트 라인(BL)은 동일한 물질로 이루어지거나, 적어도 일부분이 동일한 물질로 이루어질 수 있다. 예를 들면, 복수의 게이트 라인 패턴(GLP)의 전부 또는 일부를 형성하는 공정과 복수의 비트 라인(BL)을 형성하는 공정의 전부 또는 일부는 동일한 공정일 수 있다.
도 2a 내지 도 2g, 도 3a 내지 도 3g, 도 4a 내지 도 4g, 도 5a 내지 도 5g, 도 6a 내지 도 6g, 도 7a 내지 도 8g, 및 도 9a 내지 도 9g는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 10a 내지 도 10g는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자를 단계적으로 나타내는 단면도들이다. 구체적으로 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 및 도 10a는 도 1의 A-A' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 및 도 10b는 도 1의 B-B' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 2c, 도 3c, 도 4c, 도 5c, 도 6c, 도 7c, 도 8c, 도 9c, 및 도 10c는 도 1의 C-C' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 2d, 도 3d, 도 4d, 도 5d, 도 6d, 도 7d, 도 8d, 도 9d, 및 도 10d는 도 1의 D-D' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 2e, 도 3e, 도 4e, 도 5e, 도 6e, 도 7e, 도 8e, 도 9e, 및 도 10e는 도 1의 E-E' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 2f, 도 3f, 도 4f, 도 5f, 도 6f, 도 7f, 도 8f, 도 9f, 및 도 10f는 도 1의 F-F' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 2g, 도 3g, 도 4g, 도 5g, 도 6g, 도 7g, 도 8g, 도 9g, 및 도 10g는 도 1의 G-G' 선에 대응하는 위치를 따라서 절단한 단면도들이다.
도 2a 내지 도 2g를 함께 참조하면, 기판(110)에 소자 분리용 트렌치(116T), 및 로직 소자 분리용 트렌치(115T)를 형성하고, 소자 분리용 트렌치(116T)를 채우는 소자 분리막(116), 및 로직 소자 분리용 트렌치(115T)를 채우는 로직 소자 분리막(115)을 형성할 수 있다.
기판(110)은 예를 들면, 실리콘(Si, silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 또는 기판(110)은 저머늄(Ge, germanium)과 같은 반도체 원소, SiGe(silicon germanium), SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide) 중에서 선택되는 적어도 하나의 화합물 반도체를 포함할 수 있다. 또는 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조체를 포함할 수 있다.
소자 분리막(116) 및 로직 소자 분리막(115)은 예를 들면, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나를 포함하는 물질로 이루어질 수 있다. 소자분리막(116)은 1종류의 절연막으로 이루어지는 단일층, 또는 2종류의 절연막으로 이루어지는 이중층, 또는 적어도 3종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다. 예를 들면, 소자 분리막(116)은 산화막과 질화막으로 이루어지는 이중층 또는 다중층으로 구성될 수 있다. 그러나, 본 발명의 기술적 사상에 따르면, 소자 분리막(116)의 구성은 상술한 바에 한정되는 것은 아니다. 소자 분리막(116)에 의해 메모리 셀 영역(도 1의 CR)에서 기판(110)에 복수의 활성 영역(118)이 정의될 수 있고, 로직 소자 분리막(115)에 의해 주변 회로 영역(도 1의 PR)에서 기판(110)에 복수의 로직 활성 영역(117)이 정의될 수 있다.
본 명세서에서는, 기판(110)에서 복수의 활성 영역(118)이 배치되는 부분 및 그 인접하는 일부분을 셀 영역(CR)이라 호칭하고, 기판(110)에서 복수의 로직 활성 영역(117)이 배치되는 부분 및 그 인접하는 일부분을 주변 회로 영역(PR)이라 호칭한다.
일부 실시 예에서, 소자 분리막(116) 및 로직 소자 분리막(115)은 함께 형성될 수 있으며, 함께 소자 분리 구조체라 호칭할 수도 있다. 소자 분리막(116)은 상기 소자 분리 구조체 중 복수의 활성 영역(118)을 정의하는 부분일 수 있고, 로직 소자 분리막(115)은 상기 소자 분리 구조체 중 복수의 로직 활성 영역(117)을 정의하는 부분일 수 있다. 셀 영역(CR)과 주변 회로 영역(PR)의 경계 부분에 위치하는 상기 소자 분리 구조체의 부분은 소자 분리막(116)일 수도 있고 로직 소자 분리막(115)일 수도 있으며, 셀 영역(CR)과 주변 회로 영역(PR)의 경계 부분에서 소자 분리막(116)과 로직 소자 분리막(115)은 명확히 구분되지 않을 수 있다.
활성 영역(118)은 도 1에 예시한 활성 영역(ACT)과 같이 각각 평면적으로 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 로직 활성 영역(117)은 도 1에 예시한 로직 활성 영역(ACTP)과 같이 각각 평면적으로 직사각형 형상을 가질 수 있으나, 이는 예시적으로 이에 한정되지 않으며, 다양한 평면 형상을 가질 수 있다.
기판(110)에는 복수의 워드 라인 트렌치(120T)를 형성할 수 있다. 복수의 워드 라인 트렌치(120T)는 상호 평행하게 제1 수평 방향(X 방향)으로 연장되며, 각각 활성 영역(118)을 가로지르며 제2 수평 방향(Y 방향)을 따라서 대체로 등간격을 가지도록 배치되는 라인 형상을 가질 수 있다. 일부 실시 예에서, 복수의 워드 라인 트렌치(120T)의 저면에는 단차가 형성될 수 있다. 일부 실시 예에서, 복수의 워드 라인 트렌치(120T)는 소자 분리막(116) 및 기판(110)을 각각 별도의 식각 공정으로 식각하여, 소자 분리막(116)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르게 되도록 할 수 있다. 일부 실시 예에서, 복수의 워드 라인 트렌치(120T)는 소자 분리막(116) 및 기판(110)을 함께 식각하되, 소자 분리막(116)과 기판(110)의 식각율 차이에 의하여 소자 분리막(116)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르게 되도록 될 수 있다.
복수의 워드 라인 트렌치(120T)가 형성된 결과물을 세정한 후, 복수의 워드 라인 트렌치(120T)의 내부에 복수의 게이트 유전막(122), 복수의 워드 라인(120), 및 복수의 매몰 절연막(124)을 차례로 형성할 수 있다. 복수의 워드 라인(120)은 도 1에 예시한 복수의 워드 라인(WL)을 구성할 수 있다. 복수의 워드 라인(120)은 평행하게 제1 수평 방향(X 방향)으로 연장되며, 각각 활성 영역(118)을 가로지르며 제2 수평 방향(Y 방향)을 따라서 대체로 등간격을 가지도록 배치되는 라인 형상을 가질 수 있다. 복수의 워드 라인(120) 각각의 상면은 기판(110)의 상면보다 낮은 레벨에 위치될 수 있다. 복수의 워드 라인(120)의 저면은 요철 형상을 가질 수 있으며, 복수의 활성 영역(118)에는 새들 핀 구조의 트랜지스터(saddle FinFET)가 형성될 수 있다.
본 명세서에서 레벨이라 함은, 기판(110)의 주면(main surface) 또는 상면에 대해 수직 방향(Z 방향)으로의 높이를 의미한다. 즉, 동일한 레벨 또는 일정한 레벨에 위치한다는 것은 기판(110)의 주면 또는 상면에 대해 수직 방향(Z 방향)으로의 높이가 동일 또는 일정한 위치를 의미하고, 낮은/높은 레벨에 위치한다는 것은 기판(110)의 주면에 대해 수직 방향(Z 방향)으로의 높이가 낮은/높은 위치를 의미한다.
복수의 워드 라인(120) 각각은 하부 워드 라인층(120a) 및 상부 워드 라인층(120b)의 적층 구조일 수 있다. 예를 들면, 하부 워드 라인층(120a)은 금속 물질, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예에서, 하부 워드 라인층(120a)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상부 워드 라인층(120b)은 도핑된 폴리실리콘으로 이루어질 수 있다. 일부 실시 예들에서, 하부 워드 라인층(120a)은 코어층, 및 코어층과 게이트 유전막(122) 사이에 배치되는 배리어층으로 이루어질 수 있다. 예를 들면, 상기 코어층은 W, WN, TiSiN, 또는 WSiN과 같은 금속 물질 또는 도전성 금속 질화물로 이루어질 수 있고, 상기 배리어층은 Ti, TiN, Ta, 또는 TaN과 같은 금속 물질 또는 도전성 금속 질화물로 이루어질 수 있다.
일부 실시 예들에서, 복수의 워드 라인(120)을 형성하기 전 또는 형성한 후, 복수의 워드 라인(120)의 양측의 기판(110)의 활성 영역(118)의 부분에 불순물 이온을 주입하여 복수의 활성 영역(118)의 내에 소스 영역 및 드레인 영역을 형성할 수 있다.
게이트 유전막(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 게이트 유전막(122)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시 예들에서, 게이트 유전막(122)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 게이트 유전막(122)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2로 이루어질 수 있다.
복수의 매몰 절연막(124)의 상면은 기판(110)의 상면과 실질적으로 동일 레벨에 위치될 수 있다. 매몰 절연막(124)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합 중에서 선택되는 적어도 하나의 물질막으로 이루어질 수 있다.
도 3a 내지 도 3g를 함께 참조하면, 소자 분리막(116), 복수의 활성 영역(118), 복수의 매몰 절연막(124), 로직 소자 분리막(115), 및 복수의 로직 활성 영역(117) 상을 덮는 절연막 패턴(112, 114)을 형성한다. 예를 들면, 절연막 패턴(112, 114)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 금속계 유전막 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예에서, 절연막 패턴(112, 114)은 제1 절연막 패턴(112) 및 제2 절연막 패턴(114)을 포함하는 복수의 절연막이 적층되어 이루어질 수 있다. 일부 실시 예에서, 제1 절연막 패턴(112)은 실리콘 산화막으로 이루어지고, 제2 절연막 패턴(114)은 실리콘 산질화막으로 이루어질 수 있다.
일부 실시 예에서, 제1 절연막 패턴(112)은 비금속계 유전막으로 이루어지고, 제2 절연막 패턴(114)은 금속계 유전막으로 이루어질 수 있다. 예를 들면, 제1 절연막 패턴(112)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제2 절연막 패턴(114)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
이후, 절연막 패턴(112, 114)을 관통하여 활성 영역(118) 내의 소스 영역을 노출시키는 다이렉트 콘택 홀(134H)을 형성한다. 일부 실시 예에서, 다이렉트 콘택 홀(134H)은 활성 영역(118) 내 즉, 상기 소스 영역 내로 신장할 수 있다.
도 4a 내지 도 4g를 함께 참조하면, 복수의 활성 영역(118) 및 소자 분리막(116) 상에 다이렉트 콘택 홀(134H)을 채우며 절연막 패턴(112, 114)을 덮는 다이렉트 콘택용 도전층을 형성한다. 상기 다이렉트 콘택용 도전층은 예를 들면, 실리콘(Si), 게르마늄(Ge), 텅스텐(W), 텅스텐 질화물(WN), 코발트(Co), 니켈(Ni), 알루미늄(Al), 몰리브덴(Mo), 루테늄(Ru), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 구리(Cu), 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예들에서, 상기 다이렉트 콘택용 도전층은 에피택셜(epitaxial) 실리콘층으로 이루어질 수 있다. 일부 실시 예에서, 상기 다이렉트 콘택용 도전층은 도핑된 폴리실리콘으로 이루어질 수 있다.
이후, 절연막 패턴(112, 114) 및 상기 다이렉트 콘택용 도전층을 덮으며, 비트 라인 구조체(140)를 형성하기 위한 금속계 도전층, 및 절연 캡핑층을 순차적으로 형성한다.
일부 실시 예에서, 상기 금속계 도전층은 제1 금속계 도전층 및 제2 금속계 도전층의 적층 구조일 수 있다. 상기 금속계 도전층은 이중층 구조의 도전층 적층 구조를 가질 수 있으나, 이는 예시적이며, 본 발명의 기술적 사상은 예시된 바에 한정되는 것은 아니다. 예를 들면, 상기 금속계 도전층은 단일층, 또는 3 중층 이상의 복수의 적층 구조로 형성될 수도 있다.
상기 제1 금속계 도전층, 상기 제2 금속계 도전층 및 상기 절연 캡핑층을 식각하여, 라인 형상인 제1 금속계 도전 패턴(145)과 제2 금속계 도전 패턴(146)의 적층 구조를 가지는 복수의 비트 라인(147)과 복수의 절연 캡핑 라인(148)을 형성한다.
일부 실시 예들에서, 제1 금속계 도전 패턴(145)은 티타늄 질화물(TiN) 또는 TSN(Ti-Si-N)으로 이루어질 수 있고, 제2 금속계 도전 패턴(146)은 텅스텐(W), 또는 텅스텐 및 텅스텐 실리사이드(WSix)로 이루어질 수 있다. 일부 실시 예에서, 제1 금속계 도전 패턴(145)은 확산 배리어(diffusion barrier)의 기능을 수행할 수 있다. 일부 실시 예에서, 복수의 절연 캡핑 라인(148)은 실리콘 질화막으로 이루어질 수 있다.
하나의 비트 라인(147)과, 하나의 비트 라인(147)을 덮는 하나의 절연 캡핑 라인(148)은 하나의 비트 라인 구조체(140)를 구성할 수 있다. 복수의 비트 라인(147) 및 복수의 절연 캡핑 라인(148)으로 구성되는 복수의 비트 라인 구조체(140) 각각은 상호 평행하게 기판(110)의 주면에 대하여 평행한 제2 수평 방향(Y 방향)으로 연장될 수 있다. 복수의 비트 라인(147)은 도 1에 예시한 복수의 비트 라인(BL)을 구성할 수 있다. 일부 실시 예에서, 비트 라인 구조체(140)는 절연막 패턴(112, 114)과 제1 금속계 도전 패턴(145) 사이에 배치되는 도전성 반도체 패턴(132)을 더 포함할 수 있다. 도전성 반도체 패턴(132)은 도핑된 폴리실리콘으로 이루어질 수 있다. 일부 실시 예에서, 도전성 반도체 패턴(132)은 형성되지 않고 생략될 수 있다.
복수의 비트 라인(147)을 형성하기 위한 식각 공정에서, 수직적으로 비트 라인(147)과 오버랩되지 않는 상기 다이렉트 콘택용 도전층의 부분을 함께 식각 공정으로 제거하여 복수의 다이렉트 콘택 도전 패턴(134)을 형성할 수 있다. 이때, 절연막 패턴(112, 114)은 복수의 비트 라인(147) 및 복수의 다이렉트 콘택 도전 패턴(134)을 형성하는 식각 공정에서 식각 정지막의 기능을 수행할 수 있다. 복수의 다이렉트 콘택 도전 패턴(134)은 도 1에 예시한 복수의 다이렉트 콘택(DC)을 구성할 수 있다. 복수의 비트 라인(147)은 복수의 다이렉트 콘택 도전 패턴(134)을 통하여 복수의 활성 영역(118)과 전기적으로 연결될 수 있다.
일부 실시 예에서, 다이렉트 콘택 도전 패턴(134)을 형성하기 위한 상기 다이렉트 콘택용 도전층의 부분을 제거하는 과정에서 도전성 반도체 패턴(132)이 함께 형성될 수 있다. 예를 들면, 수직적으로 비트 라인(147)과 오버랩되는 상기 다이렉트 콘택용 도전층의 부분 중 다이렉트 콘택 홀(134H)과 수직적으로 오버랩되지 않아 절연막 패턴(112, 114) 상에 위치하는 부분일 수 있고, 다이렉트 콘택 도전 패턴(134)은 다이렉트 콘택 홀(134H)과 수직적으로 오버랩되어 활성 영역(118)과 접하는 부분일 수 있다.
복수의 비트 라인 구조체(140) 각각의 양 측벽을 절연 스페이서 구조체(150)로 덮을 수 있다. 복수의 절연 스페이서 구조체(150)는 각각 제1 절연 스페이서(152), 제2 절연 스페이서(154) 및 제3 절연 스페이서(156)를 포함할 수 있다. 제2 절연 스페이서(154)는 제1 절연 스페이서(152) 및 제3 절연 스페이서(156)보다 낮은 유전율을 가지는 물질로 이루어질 수 있다. 부 실시 예들에서, 제1 절연 스페이서(152)와 제3 절연 스페이서(156)는 질화막으로 이루어지고, 제2 절연 스페이서(154)는 산화막으로 이루어질 수 있다. 일부 실시 예에서, 제1 절연 스페이서(152)와 제3 절연 스페이서(156)는 질화막으로 이루어지고, 제2 절연 스페이서(154)는 제1 절연 스페이서(152) 및 제3 절연 스페이서(156)에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들어, 제1 절연 스페이서(152) 및 제2 절연 스페이서(156)이 질화막으로 이루어지는 경우, 제2 절연 스페이서(154)는 산화막으로 이루어지되, 후속 공정에서 제거되어 에어 스페이서가 될 수 있다.
복수의 비트 라인(147) 각각의 사이에는 복수의 베리드 콘택 홀(170H)이 형성될 수 있다. 복수의 베리드 콘택 홀(170H)은 복수의 비트 라인(147) 중 이웃하는 2 개의 비트 라인(147) 사이에서 이웃하는 2 개의 비트 라인(147) 각각의 측벽을 덮는 절연 스페이서 구조체(150) 및 활성 영역(118)에 의해 그 내부 공간이 한정될 수 있다.
복수의 베리드 콘택 홀(170H)은 복수의 절연 캡핑 라인(148), 및 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 절연 스페이서 구조체(150)를 식각 마스크로 사용하여 절연막 패턴(112, 114) 및 활성 영역(118)의 일부분을 제거하여 형성할 수 있다. 일부 실시 예에서, 복수의 베리드 콘택 홀(170H)은 복수의 절연 캡핑 라인(148), 및 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 절연 스페이서 구조체(150)를 식각 마스크로 사용하여 절연막 패턴(112, 114) 및 활성 영역(118)의 일부분을 제거하는 이방성 식각 공정을 먼저 수행한 후, 활성 영역(118)을 다른 일부분을 더 제거하는 등방성 식각 공정을 수행하여 활성 영역(118)에 의하여 한정되는 공간이 확장되도록 형성할 수 있다.
로직 활성 영역(117) 상에는 복수의 게이트 라인 구조체(140P)가 형성될 수 있다. 일부 실시 예에서, 비트 라인 구조체(140)와 게이트 라인 구조체(140P) 사이에는 적어도 하나의 더미 비트 라인 구조체(140D)가 배치될 수 있다.
게이트 라인 구조체(140P)는 게이트 라인(147P), 및 게이트 라인(147P)을 덮는 절연 캡핑 라인(148)으로 이루어질 수 있다. 복수의 게이트 라인 구조체(140P)가 포함하는 복수의 게이트 라인(147P)은 복수의 비트 라인(147)과 함께 형성될 수 있다. 즉, 게이트 라인(147P)은 제1 금속계 도전 패턴(145)과 제2 금속계 도전 패턴(146)의 적층 구조를 가질 수 있다. 게이트 라인(147P)과 로직 활성 영역(117) 사이에는 게이트 절연막 패턴(142)이 배치될 수 있다. 일부 실시 예에서, 게이트 라인 구조체(140P)는 게이트 절연막 패턴(142)과 제1 금속계 도전 패턴(145) 사이에 배치되는 도전성 반도체 패턴(132)을 더 포함할 수 있다. 복수의 게이트 라인(147P)은 도 1에 예시한 복수의 게이트 라인 패턴(GLP)을 구성할 수 있다.
게이트 라인 구조체(140P)의 측벽은 게이트 절연 스페이서(150P)가 덮을 수 있다. 게이트 절연 스페이서(150P)는 예를 들면, 질화막으로 이루어질 수 있다. 일부 실시 예에서, 게이트 절연 스페이서(150P)는 단일층으로 이루어질 수 있으나, 이에 한정되지 않으며, 2중층 이상의 복수의 적층 구조로 형성될 수도 있다.
더미 비트 라인 구조체(140D)는 비트 라인 구조체(140)와 함께 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다. 더미 비트 라인 구조체(140D)는 비트 라인 구조체(140)와 대체로 유사한 구조를 가질 수 있다. 더미 비트 라인 구조체(140D)는 제1 금속계 도전 패턴(145) 및 제2 금속계 도전 패턴(146)을 포함하는 더미 비트 라인(147D), 그리고 절연 캡핑 라인(148)을 포함할 수 있다. 더미 비트 라인 구조체(140D)의 측벽은 절연 스페이서 구조체(150) 및 게이트 절연 스페이서(150P) 중 적어도 하나가 덮을 수 있다.
일부 실시 예에서, 제1 수평 방향(X 방향)으로의 더미 비트 라인(147D)의 폭은 비트 라인(147)의 수평 폭보다 큰 값을 가질 수 있다. 다른 일부 실시 예에서, 제1 수평 방향(X 방향)으로의 더미 비트 라인(147D)의 폭은 비트 라인(147)의 수평 폭과 동일한 값을 가질 수 있다. 일부 실시 예에서, 더미 비트 라인 구조체(140D)은 복수 개이며, 복수 개의 더미 비트 라인 구조체(140D) 중 일부개의 제1 수평 방향(X 방향)으로의 더미 비트 라인(147D)의 폭은 비트 라인(147)의 수평 폭보다 큰 값을 가지고, 복수 개의 더미 비트 라인 구조체(140D) 중 다른 일부개의 제1 수평 방향(X 방향)으로의 더미 비트 라인(147D)의 폭은 비트 라인(147)의 수평 폭과 동일한 값을 가질 수 있다.
도 5a 내지 도 5g를 함께 참조하면, 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 사이의 공간에 복수의 베리드 콘택(170)과 복수의 절연 펜스(180)을 형성한다. 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 중 서로 대면하는 한 쌍의 절연 스페이서 구조체(150) 사이를 따라서, 즉 제2 수평 방향(Y 방항)을 따라서 복수의 베리드 콘택(170)과 복수의 절연 펜스(180)은 교번적으로 배치될 수 있다. 예를 들면, 복수의 베리드 콘택(170)은 폴리 실리콘으로 이루어질 수 있다. 예를 들어, 복수의 절연 펜스(180)는 질화막으로 이루어질 수 있다.
일부 실시 예에서, 복수의 베리드 콘택(170)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열될 수 있다. 복수의 베리드 콘택(170) 각각은 활성 영역(118) 상으로부터 기판(110)에 수직하는 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 베리드 콘택(170)은 도 1에 예시한 복수의 베리드 콘택(BC)을 구성할 수 있다.
복수의 베리드 콘택(170)은, 복수의 절연 펜스(180) 및 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150)에 의하여 한정되는 공간에 배치될 수 있다. 복수의 베리드 콘택(170)은, 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 사이의 공간의 하측 일부분을 채울 수 있다.
복수의 베리드 콘택(170)의 상면의 레벨은 복수의 절연 캡핑 라인(148)의 상면의 레벨보다 낮게 위치할 수 있다. 복수의 절연 펜스(180)의 상면과 복수의 절연 캡핑 라인(148)의 상면은 수직 방향(Z 방향)에 대하여 동일 레벨에 위치할 수 있다.
복수의 절연 스페이서 구조체(150) 및 복수의 절연 펜스(180)에 의하여 복수의 랜딩 패드 홀(190H)이 한정될 수 있다. 복수의 랜딩 패드 홀(190H)의 저면에는 복수의 베리드 콘택(170)이 노출될 수 있다.
복수의 게이트 라인 구조체(140P)의 주변의 절연막 패턴(112, 114) 상에는 충진 절연층(172, 174)이 형성될 수 있다. 일부 실시 예에서, 충진 절연층(172, 174)은 제1 충진 절연층(172)과 제2 충진 절연층(174)의 적층 구조를 가질 수 있다. 일부 실시 예에서, 제1 충진 절연층(172)은 산화물로 이루어지고, 제2 충진 절연층(174)은 질화물로 이루어질 수 있다. 충진 절연층(172, 174)의 상면, 즉 제2 충진 절연층(174)의 상면과 게이트 라인 구조체(140P)의 상면은 동일한 레벨을 가질 수 있다.
복수의 베리드 콘택(170) 및/또는 복수의 절연 펜스(180)을 형성하는 과정에서, 비트 라인 구조체(140), 더미 비트 라인 구조체(140D), 및 게이트 라인 구조체(140P)이 포함하는 절연 캡핑 라인(148), 절연 스페이서 구조체(150), 및 게이트 절연 스페이서(150P)의 상측 일부분이 제거되어, 비트 라인 구조체(140), 더미 비트 라인 구조체(140D), 및 게이트 라인 구조체(140P)의 상면의 레벨이 낮아질 수 있다.
도 6a 내지 도 6g를 참조하면, 충진 절연층(172, 174) 및 절연막 패턴(112, 114)을 관통하는 복수의 콘택 홀(CPHE, CPHF, CPHG)을 형성한다. 복수의 콘택 홀(CPHE, CPHF, CPHG)은 제1 콘택 홀(CPHE), 제2 콘택 홀(CPHF), 및 제3 콘택 홀(CPHG)을 포함할 수 있다. 제3 콘택 홀(CPHG)는 게이트 라인 콘택 홀(CPHG1) 및 비트 라인 콘택 홀(CPHG2)을 포함할 수 있다. 제1 콘택 홀(CPHE), 및 제2 콘택 홀(CPHF) 각각은 워드 라인 콘택 홀(CPHE), 및 로직 활성 영역 콘택 홀(CPHF)이라 호칭할 수 있다.
워드 라인 콘택 홀(CPHE)은 충진 절연층(172, 174), 절연막 패턴(112, 114), 매몰 절연막(124) 및 상부 워드 라인층(120b)을 관통하여, 하부 워드 라인층(120a)까지 연장될 수 있다. 일부 실시 예에서, 워드 라인 콘택 홀(CPHE)은 하부 워드 라인층(120a) 내로 신장할 수 있다.
로직 활성 영역 콘택 홀(CPHF)은 충진 절연층(172, 174), 및 절연막 패턴(112, 114)을 관통하여 로직 활성 영역(117)까지 연장될 수 있다. 일부 실시 예에서, 로직 활성 영역 콘택 홀(CPHF)은 로직 활성 영역(117) 내로 신장할 수 있다.
일부 실시 예에서, 제3 콘택 홀(CPHG), 즉 게이트 라인 콘택 홀(CPHG1) 및 비트 라인 콘택 홀(CPHG2)은 절연 캡핑 라인(148) 및 제2 금속계 도전 패턴(146)을 관통하여, 제1 금속계 도전 패턴(145)까지 연장될 수 있다. 일부 실시 예에서, 제3 콘택 홀(CPHG), 즉 게이트 라인 콘택 홀(CPHG1) 및 비트 라인 콘택 홀(CPHG2)은 제1 금속계 도전 패턴(145) 내로 신장할 수 있다. 다른 일부 실시 예에서, 제3 콘택 홀(CPHG), 즉 게이트 라인 콘택 홀(CPHG1) 및 비트 라인 콘택 홀(CPHG2)은 절연 캡핑 라인(148)을 관통하여 제2 금속계 도전 패턴(146)까지 연장될 수 있다. 다른 일부 실시 예에서, 제3 콘택 홀(CPHG), 즉 게이트 라인 콘택 홀(CPHG1) 및 비트 라인 콘택 홀(CPHG2)은 제2 금속계 도전 패턴(146) 내로 신장할 수 있다.
즉, 게이트 라인 콘택 홀(CPHG1)은 절연 캡핑 라인(148)을 관통하여 게이트 라인(147P)까지 연장될 수 있고, 비트 라인 콘택 홀(CPHG2)은 절연 캡핑 라인(148)을 관통하여 비트 라인(147)까지 연장될 수 있다. 일부 실시 예에서, 게이트 라인 콘택 홀(CPHG1)은 절연 캡핑 라인(148)을 관통하여 게이트 라인(147P) 내로 신장할 수 있고, 비트 라인 콘택 홀(CPHG2)은 절연 캡핑 라인(148)을 관통하여 비트 라인(147) 내로 신장할 수 있다.
일부 실시 예에서, 제1 콘택 홀(CPHE), 제2 콘택 홀(CPHF), 및 제3 콘택 홀(CPHG)은 동일한 식각 공정에 의하여 동시에 형성될 수 있다. 다른 일부 실시 예에서, 제1 콘택 홀(CPHE), 제2 콘택 홀(CPHF), 및 제3 콘택 홀(CPHG) 중 적어도 하나는 별도의 식각 공정에 의하여 순차적으로 형성될 수 있다.
도 7a 내지 도 7g를 함께 참조하면, 제1 콘택 홀(CPHE) 및 제1 콘택 홀(CPHE)에 인접하는 충진 절연층(172, 174)의 일부분을 노출시키는 확장 오프닝(MKEO)을 가지는 확장 마스크 패턴(MKE)을 형성한다. 확장 마스크 패턴(MKE)은, 충진 절연층(172, 174)의 나머지 부분을 덮을 수 있다. 확장 마스크 패턴(MKE)은, 제2 콘택 홀(CPHF), 및 제3 콘택 홀(CPHG)을 채우고, 비트 라인 구조체(140), 더미 비트 라인 구조체(140D), 게이트 라인 구조체(140P), 베리드 콘택(170), 및 절연 펜스(180)을 덮을 수 있다.
이후, 확장 마스크 패턴(MKE)을 식각 마스크로 사용하여 확장 오프닝(MKEO)에 의하여 노출되는 충진 절연층(172, 174)을 제거하여 제1 콘택 홀(CPHE)의 상측 부분에 홀 확장부(도 8e의 HE)를 형성할 수 있다. 홀 확장부(HE)를 형성한 후, 확장 마스크 패턴(MKE)은 제거될 수 있다. 홀 확장부(HE)를 형성하는 과정에서, 제1 콘택 홀(CPHE)이 저면이 수직 레벨이 낮아질 수 있다.
도 8a 내지 도 8g를 함께 참조하면, 홀 확장부(HE)를 형성한 후, 복수의 랜딩 패드 홀(190H) 및 복수의 콘택 홀(CPHE, CPHF, CPHG)을 채우고, 복수의 비트 라인 구조체(140), 복수의 게이트 라인 구조체(140P) 및 적어도 하나의 더미 비트 라인 구조체(140D)를 덮는 랜딩 패드 물질층(190P)을 형성한다.
홀 확장부(HE)는 충진 절연층(172, 174)의 일부분을 제거하여 형성할 수 있다. 홀 확장부(HE)에 의하여, 제1 콘택 홀(CPHE)의 상측 부분의 수평 폭 및수평 단면적이 확장될 수 있다. 홀 확장부(HE)의 저면은 비트 라인(147) 또는 게이트 라인(147P)의 상면, 즉 제2 금속계 도전 패턴(146)의 상면의 제1 수직 레벨(LV1)보다 높은 수직 레벨을 가질 수 있다. 즉 홀 확장부(HE)의 저면의 수직 레벨은 제2 금속계 도전 패턴(146)의 상면의 제1 수직 레벨(LV1)보다 높고, 절연 캡핑 라인(148)의 상면, 또는 충진 절연층(172, 174)의 상면, 즉 제2 충진 절연층(174)의 상면의 제2 수직 레벨(LV2)보다 낮을 수 있다.
일부 실시 예에서, 랜딩 패드 물질층(190P)은 도전성 배리어막 및 도전성 배리어막 상의 도전성 패드 물질층으로 이루어질 수 있다. 예를 들면, 상기 도전성 배리어막은 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예에서, 상기 도전성 배리어막은 Ti/TiN 적층 구조로 이루어질 수 있다. 일부 실시 예에서, 상기 도전성 패드 물질층은 텅스텐(W)을 포함할 수 있다.
일부 실시 예에서, 랜딩 패드 물질층(190P)를 형성하기 전에 복수의 베리드 콘택(170) 상에 금속 실리사이드막이 형성될 수 있다. 상기 금속 실리사이드막은 복수의 베리드 콘택(170)과 랜딩 패드 물질층(190P) 사이에 배치될 수 있다. 상기 금속 실리사이드막은 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 또는 망간 실리사이드(MnSix)로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
랜딩 패드 물질층(190P) 상에는 복수의 하드마스크 패턴(HMKC, HMKP)을 형성한다. 일부 실시 예에서, 복수의 하드마스크 패턴(HMKC, HMKP)은, EUV 리소그래피 공정을 통하여 형성될 수 있다. 복수의 하드마스크 패턴(HMKC, HMKP)은 복수의 랜딩 패드 홀(190H) 및 그 주변의 랜딩 패드 물질층(190P)의 부분 상에 배치되는 셀 하드마스크 패턴(HMKC) 및 복수의 콘택 홀(CPHE, CPHF, CPHG) 및 그 주변의 랜딩 패드 물질층(190P)의 부분 상에 배치되는 로직 하드마스크 패턴(HMKP)을 포함할 수 있다.
도 9a 내지 도 9g를 함께 참조하면, 셀 하드마스크 패턴(HMKC)를 식각 마스크로 복수의 랜딩 패드 홀(190H) 및 그 주변의 랜딩 패드 물질층(도 8a 내지 도 8g의 190P)의 일부분을 제거하여, 복수의 랜딩 패드 홀(190H)의 적어도 일부분을 채우고 복수의 비트 라인 구조체(140) 상으로 연장되며 리세스부(190R)에 의하여 복수개로 분리된 복수의 랜딩 패드(190)를 형성한다. 복수의 랜딩 패드(190)는 리세스부(190R)를 사이에 두고 서로 이격될 수 있다.
복수의 랜딩 패드(190)는 복수의 베리드 콘택(170) 상에 배치되며, 복수의 비트 라인 구조제(140) 상으로 연장될 수 있다. 일부 실시 예에서, 복수의 랜딩 패드(190)는 복수의 비트 라인(147) 상으로 연장될 수 있다. 복수의 랜딩 패드(190)는 복수의 베리드 콘택(170) 상에 배치되어, 서로 대응되는 복수의 베리드 콘택(170)과 복수의 랜딩 패드(190)는 전기적으로 연결될 수 있다. 복수의 랜딩 패드(190)는 복수의 베리드 콘택(170)을 통해 활성 영역(118)에 연결될 수 있다. 복수의 랜딩 패드(190)는 도 1에 예시한 복수의 랜딩 패드(LP)를 구성할 수 있다.
베리드 콘택(170)은 서로 인접하는 2개의 비트 라인 구조체(140)의 사이에 배치될 수 있고, 랜딩 패드(190)는, 베리드 콘택(170)을 사이에 두고 서로 인접하는 2개의 비트 라인 구조체(140)의 사이로부터 하나의 비트 라인 구조체(140) 상으로 연장될 수 있다.
또한, 로직 하드마스크 패턴(HMKP)를 식각 마스크로 복수의 콘택 홀(CPHE, CPHF, CPHG) 및 그 주변의 랜딩 패드 물질층(190P)의 일부분을 제거하여, 복수의 로직 비트 라인(BLP), 및 복수의 콘택 홀(CPHE, CPHF, CPHG)을 각각 채우는 복수의 콘택 플러그(CPE, CPH, CPG)을 형성한다. 로직 비트 라인(BLP)의 상면의 제2 수직 레벨(LV2)보다 상측의 랜딩 패드 물질층(190P)의 부분일 수 있다.
복수의 콘택 플러그(CPE, CPF, CPG)은 복수의 제1 콘택 플러그(CPE), 복수의 제2 콘택 플러그(CPF), 및 복수의 제3 콘택 플러그(CPG)를 포함할 수 있다. 복수의 제3 콘택 플러그(CPG)는 복수의 게이트 라인 콘택 플러그(CPG1) 및 복수의 비트 라인 콘택 플러그(CPG2)를 포함할 수 있다. 제1 콘택 플러그(CPE), 및 제2 콘택 플러그(CPF) 각각은 워드 라인 콘택 플러그(CPE), 및 로직 활성 영역 콘택 플러그(CPF)라 호칭할 수 있다.
워드 라인 콘택 플러그(CPE)는 워드 라인(120)의 상면의 일부분을 덮는 충진 절연층(172, 174), 그리고 절연막 패턴(112, 114), 매몰 절연막(124) 및 상부 워드 라인층(120b)을 관통하여, 하부 워드 라인층(120a)까지 연장될 수 있다.
워드 라인 콘택 플러그(CPE)는 플러그 확장부(PE)를 가질 수 있다. 플러그 확장부(PE)는 워드 라인 콘택 플러그(CPE) 중 홀 확장부(HE)를 채우는 부분일 수 있다. 플러그 확장부(PE)에 의하여, 워드 라인 콘택 플러그(CPE)의 상측 부분의 수평 폭 및 수평 단면적이 확장될 수 있다. 플러그 확장부(PE)의 저면은 제2 금속계 도전 패턴(146)의 상면의 제1 수직 레벨(LV1)보다 높은 수직 레벨을 가질 수 있다. 즉 플러그 확장부(PE)의 저면의 수직 레벨은 제2 금속계 도전 패턴(146)의 상면의 제1 수직 레벨(LV1)보다 높고, 절연 캡핑 라인(148)의 상면의 제2 수직 레벨(LV2)보다 낮을 수 있다.
하부 워드 라인층(120a)의 상면에 인접하는 워드 라인 콘택 플러그(CPE)의 부분의 측면은, 상부 워드 라인층(120b)에 의하여 포위될 수 있다. 즉, 상부 워드 라인층(120b)에 대응하는 레벨, 즉 상부 워드 라인층(120b)의 상면과 하면 사이의 레벨에서 워드 라인 콘택 플러그(CPE)의 부분의 측면은, 상부 워드 라인층(120b)에 의하여 모두 덮일 수 있다.
로직 활성 영역 콘택 플러그(CPF)는 충진 절연층(172, 174), 및 절연막 패턴(112, 114)을 관통하여 로직 활성 영역(117)까지 연장될 수 있다.
일부 실시 예에서, 제3 콘택 플러그(CPG), 즉 게이트 라인 콘택 플러그(CPG1) 및 비트 라인 콘택 플러그(CPG2)는 절연 캡핑 라인(148) 및 제2 금속계 도전 패턴(146)을 관통하여, 제1 금속계 도전 패턴(145)까지 연장될 수 있다. 다른 일부 실시 예에서, 제3 콘택 플러그(CPG), 즉 게이트 라인 콘택 플러그(CPG1) 및 비트 라인 콘택 플러그(CPG2)은 절연 캡핑 라인(148)을 관통하여 제2 금속계 도전 패턴(146)까지 연장될 수 있다. 즉, 게이트 라인 콘택 플러그(CPG1)은 절연 캡핑 라인(148)을 관통하여 게이트 라인(147P)까지 연장될 수 있고, 비트 라인 콘택 플러그(CPG2)은 절연 캡핑 라인(148)을 관통하여 비트 라인(147)까지 연장될 수 있다.
복수의 랜딩 패드(190), 복수의 로직 비트 라인(BLP), 제1 콘택 플러그(CPE), 제2 콘택 플러그(CPF), 및 제3 콘택 플러그(CPG)는 셀 하드마스크 패턴(HMKC) 및 로직 하드마스크 패턴(HMKP)를 함께 식각 마스크로 사용하는 동일한 식각 공정에 의하여 동시에 형성될 수 있다.
도 10a 내지 도 10g를 함께 참조하면, 복수의 랜딩 패드(190) 상에 복수의 하부 전극(210), 커패시터 유전막(220), 및 상부 전극(230)을 순차적으로 형성하여 복수의 커패시터 구조체(200)를 포함하는 반도체 메모리 소자(1)를 형성할 수 있다. 복수의 하부 전극(210) 각각은, 복수의 랜딩 패드(190) 각각에 대응하여 전기적으로 연결될 수 있다. 커패시터 유전막(220)은 복수의 하부 전극(210) 상의 컨포멀(conformal)하게 덮을 수 있다. 상부 전극(230)은 커패시터 유전막(220)을 덮을 수 있다. 상부 전극(230)은 커패시터 유전막(220)을 사이에 두고 하부 전극(210)과 대향할 수 있다. 커패시터 유전막(220) 및 상부 전극(230) 각각은 일정한 영역, 예를 들면 하나의 메모리 셀 영역(CR) 내에서, 복수의 하부 전극(210) 상을 함께 덮도록 일체로 형성될 수 있다. 복수의 하부 전극(210)은 도 1에 예시한 복수의 스토리지 노드(SN)를 구성할 수 있다.
복수의 하부 전극(210) 각각은 원형의 수평 단면을 가지도록 내부가 채워진 기둥 형상, 즉 필라(pillar) 형상일 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 복수의 하부 전극(210) 각각은 하부가 폐쇄된 실린더 형상일 수 있다. 일부 실시 예에서, 복수의 하부 전극(210)은 제1 수평 방향(X 방향) 또는 제2 수평 방향(Y 방향)에 대하여 지그재그로 배열된 벌집 형상(honeycomb)으로 배치될 수 있다. 다른 일부 실시 예에서, 복수의 하부 전극(210)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열되는 매트릭스 형태로 배치될 수 있다. 복수의 하부 전극(210)은 예를 들면, 불순물이 도핑된 실리콘, 텅스텐 또는 구리와 같은 금속, 또는 티탄 질화물과 같은 도전성 금속 화합물로 이루어질 수 있다. 별도로 도시하지는 않았으나, 반도체 메모리 소자(1)는 복수의 하부 전극(210)의 측벽들과 접촉하는 적어도 하나의 지지 패턴을 더 포함할 수 있다.
커패시터 유전막(220)은 예를 들면, TaO, TaAlO, TaON, AlO, AlSiO, HfO, HfSiO, ZrO, ZrSiO, TiO, TiAlO, BST((Ba,Sr)TiO), STO(SrTiO), BTO(BaTiO), PZT(Pb(Zr,Ti)O), (Pb,La)(Zr,Ti)O, Ba(Zr,Ti)O, Sr(Zr,Ti)O, 또는 이들의 조합으로 이루어질 수 있다.
상부 전극(230)은 예를 들면, 도핑된 실리콘, Ru, RuO, Pt, PtO, Ir, IrO, SRO(SrRuO), BSRO((Ba,Sr)RuO), CRO(CaRuO), BaRuO, La(Sr,Co)O, Ti, TiN, W, WN, Ta, TaN, TiAlN, TiSiN, TaAlN, TaSiN, 또는 이들의 조합으로 이루어질 수 있다.
복수의 커패시터 구조(200)를 형성하기 전에, 리세스부(190R)를 채우는 절연 구조물(195)을 형성할 수 있다. 일부 실시 예에서, 절연 구조물(195)은 층간 절연층 및 식각 정지막으로 이루어질 수 있다. 예를 들면, 상기 층간 절연층은 산화막으로 이루어지고, 상기 식각 정지막은 질화막으로 이루어질 수 있다. 도 10a 및 도 10c에는 절연 구조물(195)의 상면과 하부 전극(210)의 하면이 동일 레벨에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 절연 구조물(195)의 상면의 레벨은 하부 전극(210)의 하면의 레벨보다 높게 위치할 수 있으며, 하부 전극(210)은 절연 구조물(195) 내로 기판(110)을 향하여 연장될 수 있다.
복수의 커패시터 구조(200)가 위치하는 레벨에 대응하는 복수의 로직 비트 라인(BLP) 상에는 매립 절연층(250)이 채워질 수 있다. 매립 절연층(250)은 예를 들면, 산화막 또는 ULK (ultra low K)막으로 이루어질 수 있다. 상기 산화막은 BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate) 또는 HDP(High Density Plasma)막 중 선택된 어느 하나의 막으로 형성할 수 있다. 상기 ULK막은, 예를 들면 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 SiOC 막 및 SiCOH 막 중에서 선택되는 어느 하나의 막으로 이루어질 수 있다.
반도체 메모리 소자(1)는 복수의 활성 영역(118) 및 복수의 로직 활성 영역(117)을 가지는 기판(110), 기판(110) 내에서 복수의 활성 영역(118)을 가르지르는 복수의 워드 라인 트렌치(120T) 내부에 순차적으로 형성된 복수의 게이트 유전막(122), 복수의 워드 라인(120), 및 복수의 매몰 절연막(124), 소자 분리막(116), 복수의 활성 영역(118), 및 복수의 매몰 절연막(124)을 덮는 절연막 패턴(112, 114), 절연막 패턴(112, 114) 상에 복수의 비트 라인 구조체(140), 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150), 복수의 로직 활성 영역(117) 상에 복수의 게이트 라인 구조체(140P), 복수의 게이트 라인 구조체(140P)의 양 측벽을 덮는 복수의 게이트 절연 스페이서(150P), 복수의 절연 펜스(180) 및 복수의 절연 스페이서 구조체(150)에 의하여 한정되는 공간의 하측 부분을 채우며 복수의 활성 영역(118)과 연결되는 복수의 베리드 콘택(170)과 상측 부분을 채우며 비트 라인 구조체(140)의 상측 부분으로 연장되는 복수의 랜딩 패드(190), 및 복수의 랜딩 패드(190)와 연결되는 복수의 하부 전극(210), 커패시터 유전막(220), 및 상부 전극(230)으로 이루어지는 복수의 커패시터 구조체(200)를 포함한다.
복수의 절연 펜스(180)는, 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 중 서로 대면하는 한 쌍의 절연 스페이서 구조체(150) 사이를 따라서, 즉, 제2 수평 방향(Y 방항)을 따라서 서로 이격되며 배치될 수 있다. 복수의 절연 펜스(180) 각각은, 복수의 베리드 콘택(170) 사이로부터 복수의 랜딩 패드(190) 사이로 연장될 수 있다.
반도체 메모리 소자(1)는 워드 라인 콘택 플러그(CPE), 로직 활성 영역 콘택 플러그(CPF), 게이트 라인 콘택 플러그(CPG1) 및 비트 라인 콘택 플러그(CPG2)를 더 포함할 수 있다. 워드 라인 콘택 플러그(CPE), 로직 활성 영역 콘택 플러그(CPF), 게이트 라인 콘택 플러그(CPG1) 및 비트 라인 콘택 플러그(CPG2)는 동일한 물질로 이루어질 수 있다.
도 10a 내지 도 10g에는 워드 라인 콘택 플러그(CPE), 게이트 라인 콘택 플러그(CPG1) 및 비트 라인 콘택 플러그(CPG2)이 각각 1개씩이 도시되고, 로직 활성 영역 콘택 플러그(CPF)이 2개가 도시되나, 이는 예시적으로 이에 한정되지 않는다. 예를 들면, 반도체 메모리 소자(1)는 복수의 워드 라인(120), 복수의 게이트 라인(147P), 복수의 비트 라인(147), 및 복수의 로직 활성 영역(117)에 대응하여 복수의 워드 라인 콘택 플러그(CPE), 복수의 게이트 라인 콘택 플러그(CPG1), 복수의 비트 라인 콘택 플러그(CPG2), 및 복수의 로직 활성 영역 콘택 플러그(CPF)를 포함할 수 있다.
워드 라인 콘택 플러그(CPE)는 충진 절연층(172, 174), 절연막 패턴(112, 114), 매몰 절연막(124) 및 상부 워드 라인층(120b)을 관통하여, 하부 워드 라인층(120a)과 연결될 수 있다. 로직 활성 영역 콘택 플러그(CPF)는 충진 절연층(172, 174), 및 절연막 패턴(112, 114)을 관통하여 로직 활성 영역(117)과 연결될 수 있다.
게이트 라인 콘택 플러그(CPG1)은 절연 캡핑 라인(148)을 관통하여 게이트 라인(147P)과 연결될 수 있고, 비트 라인 콘택 플러그(CPG2)은 절연 캡핑 라인(148)을 관통하여 비트 라인(147)과 연결될 수 있다. 일부 실시 예에서, 워드 라인 콘택 플러그(CPG1) 및 비트 라인 콘택 플러그(CPG2)는 절연 캡핑 라인(148) 및 제2 금속계 도전 패턴(146)을 관통하여, 제1 금속계 도전 패턴(145)과 연결될 수 있다. 다른 일부 실시 예에서, 게이트 라인 콘택 플러그(CPG1) 및 비트 라인 콘택 플러그(CPG2)은 절연 캡핑 라인(148)을 관통하여 제2 금속계 도전 패턴(146)과 연결될 수 있다.
절연 캡핑 라인(148) 및 충진 절연층(172, 174) 상에는 복수의 로직 비트 라인(BLP)이 배치될 수 있다. 워드 라인 콘택 플러그(CPE), 로직 활성 영역 콘택 플러그(CPF), 게이트 라인 콘택 플러그(CPG1) 및 비트 라인 콘택 플러그(CPG2) 각각은 복수의 로직 비트 라인(BLP) 중 적어도 하나와 연결될 수 있다. 일부 실시 예에서, 워드 라인 콘택 플러그(CPE), 로직 활성 영역 콘택 플러그(CPF), 게이트 라인 콘택 플러그(CPG1) 및 비트 라인 콘택 플러그(CPG2)는 복수의 로직 비트 라인(BLP)과 동일한 물질로 이루어지며, 일체를 이룰 수 있다. 일부 실시 예에서, 워드 라인 콘택 플러그(CPE), 로직 활성 영역 콘택 플러그(CPF), 게이트 라인 콘택 플러그(CPG1) 및 비트 라인 콘택 플러그(CPG2)는 복수의 랜딩 패드(190)와 동일한 물질로 이루어질 수 있다.
본 발명에 따른 반도체 메모리 소자(1)는 워드 라인 콘택 플러그(CPE)가 상측 부분에 하측 부분보다 큰 수평 폭 및 수평 면적을 가지는 플러그 확장부(PE)를 가지므로, 워드 라인 콘택 플러그(CPE)와 로직 비트 라인(BLP) 사이의 전기적 연결의 신뢰성이 향상될 수 있다. 또한 플러그 확장부(PE)를 형성하기 위하여 홀 확장부(HE)를 형성하는 과정에서, 워드 라인 콘택 홀(CPHE)의 저면이 낮아질 수 있어, 워드 라인 콘택 홀(CPHE)의 저면에 워드 라인(120)이 노출되지 않는 낫오픈(not open) 불량을 방지할 수 있다.
또한, 워드 라인 콘택 홀(CPHE)이 하부 워드 라인층(120a)까지 연장되어, 워드 라인 콘택 플러그(CPE)가 상부 워드 라인층(120b) 및 하부 워드 라인층(120a) 모두와 접하여, 상부 워드 라인층(120b) 및 하부 워드 라인층(120a) 모두와 전기적으로 연결될 수 있다. 따라서 워드 라인 콘택 플러그(CPE)와 워드 라인(120) 사이의 전기적인 연결의 신뢰성도 향상될 수 있다.
도 11은 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 콘택 플러그들의 단면을 비교하여 나타내는 비교 단면도이다.
도 11을 도 10a 내지 도 10g과 함께 참조하면, 반도체 메모리 소자(1)는 제1 콘택 플러그(CPE), 제2 콘택 플러그(CPF), 및 제3 콘택 플러그(CPG)를 포함할 수 있다. 제1 콘택 플러그(CPE), 및 제2 콘택 플러그(CPF) 각각은 워드 라인 콘택 플러그(CPE), 및 로직 활성 영역 콘택 플러그(CPF)라 호칭할 수 있다. 제3 콘택 플러그(CPG)는 게이트 라인 콘택 플러그(CPG1) 및 비트 라인 콘택 플러그(CPG2)를 포함할 수 있다. 게이트 라인 콘택 플러그(CPG1) 및 비트 라인 콘택 플러그(CPG2)는 각각 게이트 라인(147P) 및 비트 라인(147)과 연결된다는 점을 제외하고는 그 형상이 실질적으로 동일하거나, 도 11에서는 비트 라인 콘택 플러그(CPG2)에 대한 부분의 단면을 도시하여 제3 콘택 플러그(CPG)에 대하여 설명하고, 게이트 라인 콘택 플러그(CPG1)에 대한 설명은 생략하도록 한다.
워드 라인 콘택 플러그(CPE)는 워드 라인(120)의 상면의 일부분을 덮는 충진 절연층(172, 174), 그리고 절연막 패턴(112, 114), 매몰 절연막(124) 및 상부 워드 라인층(120b)을 관통하여, 로직 비트 라인(BLP)로부터 하부 워드 라인층(120a)까지 연장될 수 있다.
워드 라인 콘택 플러그(CPE)는 플러그 확장부(PE)를 가질 수 있다. 플러그 확장부(PE)에 의하여, 워드 라인 콘택 플러그(CPE)의 상측 부분의 수평 폭 및 수평 단면적이 확장될 수 있다. 플러그 확장부(PE)의 저면은 제2 금속계 도전 패턴(146)의 상면의 제1 수직 레벨(LV1)보다 높은 수직 레벨을 가질 수 있다. 즉 플러그 확장부(PE)의 저면의 수직 레벨은 제2 금속계 도전 패턴(146)의 상면의 제1 수직 레벨(LV1)보다 높고, 절연 캡핑 라인(148)의 상면의 제2 수직 레벨(LV2)보다 낮을 수 있다.
하부 워드 라인층(120a)의 상면에 인접하는 워드 라인 콘택 플러그(CPE)의 부분의 측면은, 상부 워드 라인층(120b)에 의하여 포위될 수 있다. 즉, 상부 워드 라인층(120b)에 대응하는 레벨, 즉 상부 워드 라인층(120b)의 상면과 하면 사이의 레벨에서 워드 라인 콘택 플러그(CPE)의 부분의 측면은, 상부 워드 라인층(120b)에 의하여 모두 덮일 수 있다.
로직 활성 영역 콘택 플러그(CPF)는 충진 절연층(172, 174), 및 절연막 패턴(112, 114)을 관통하여, 로직 비트 라인(BLP)로부터 로직 활성 영역(117)까지 연장될 수 있다.
제3 콘택 플러그(CPG), 즉 게이트 라인 콘택 플러그(CPG1)은 절연 캡핑 라인(148)을 관통하여 게이트 라인(147P)까지 연장될 수 있고, 비트 라인 콘택 플러그(CPG2)은 절연 캡핑 라인(148)을 관통하여 비트 라인(147)까지 연장될 수 있다. 일부 실시 예에서, 제3 콘택 플러그(CPG), 즉 게이트 라인 콘택 플러그(CPG1) 및 비트 라인 콘택 플러그(CPG2)는 절연 캡핑 라인(148) 및 제2 금속계 도전 패턴(146)을 관통하여, 로직 비트 라인(BLP)로부터 제1 금속계 도전 패턴(145)까지 연장될 수 있다. 다른 일부 실시 예에서, 제3 콘택 플러그(CPG), 즉 게이트 라인 콘택 플러그(CPG1) 및 비트 라인 콘택 플러그(CPG2)은 절연 캡핑 라인(148)을 관통하여 로직 비트 라인(BLP)로부터 제2 금속계 도전 패턴(146)까지 연장될 수 있다.
워드 라인 콘택 플러그(CPE)의 제1 수직 레벨(LV1)에서의 수평 폭(WEL)에 대한 제2 수직 레벨(LV2)에서의 수평 폭(WEH)의 비율(WEH/WEL)은, 로직 활성 영역 콘택 플러그(CPF)의 제1 수직 레벨(LV1)에서의 수평 폭(WFL)에 대한 제2 수직 레벨(LV2)에서의 수평 폭(WFH)의 비율(WFH/WFL), 제3 콘택 플러그(CPG), 즉 게이트 라인 콘택 플러그(CPG1) 및 비트 라인 콘택 플러그(CPG2)의 제1 수직 레벨(LV1)에서의 수평 폭(WGL)에 대한 제2 수직 레벨(LV2)에서의 수평 폭(WGH)의 비율(WGH/WGL) 각각보다 큰 값을 가질 수 있다.
일부 실시 예에서, 로직 비트 라인(BLP)로부터 기판(110)을 향하는 워드 라인 콘택 플러그(CPE)의 연장 길이는, 로직 활성 영역 콘택 플러그(CPF)의 연장 길이보다 큰 값을 가질 수 있고, 로직 활성 영역 콘택 플러그(CPF)의 연장 길이는 제3 콘택 플러그(CPG), 즉 게이트 라인 콘택 플러그(CPG1) 및 비트 라인 콘택 플러그(CPG2)의 연장 길이보다 큰 값을 가질 수 있다.
일부 실시 예에서 로직 활성 영역 콘택 플러그(CPF)의 제1 수직 레벨(LV1)에서의 수평 폭(WFL)은 워드 라인 콘택 플러그(CPE)의 제1 수직 레벨(LV1)에서의 수평 폭(WEL)보다 큰 값을 가질 수 있고, 워드 라인 콘택 플러그(CPE)의 제1 수직 레벨(LV1)에서의 수평 폭(WEL)은 제3 콘택 플러그(CPG), 즉 게이트 라인 콘택 플러그(CPG1) 및 비트 라인 콘택 플러그(CPG2)의 제1 수직 레벨(LV1)에서의 수평 폭(WGL)보다 큰 값을 가질 수 있으나, 이에 한정되지 않는다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1 : 반도체 메모리 소자, 110 : 기판, CR : 메모리 셀 영역, DR : 댐 영역, PR : 주변 회로 영역, 112 : 제1 절연막 패턴, 114 : 제2 절연막 패턴, 115 : 로직 소자 분리막, 116 : 소자 분리막, 117 : 로직 활성 영역, 118 : 활성 영역, WL, 120 : 워드 라인, 120a : 하부 워드 라인층, 120b : 상부 워드 라인층, 120T : 워드 라인 트렌치, 122 : 게이트 유전막, 124 : 메몰 절연막, 140 : 비트 라인 구조체, BL, 147 : 비트 라인, 140D : 더미 비트 라인 구조체, 140P : 게이트 라인 구조체, 147P : 게이트 라인, 150 : 절연 스페이서 구조체, BC, 170 : 베리드 콘택, 180 : 절연 펜스, LP, 190 : 랜딩 패드, 200 : 커패시터 구조체, 210 : 하부 전극, 220 : 커패시터 유전막, 230 : 상부 전극, CPE : 제1 콘택 플러그, 워드 라인 콘택 플러그, CPF : 제2 콘택 플러그, 로직 활성 영역 콘택 플러그, CPG : 제3 콘택 플러그, CPG1 : 게이트 라인 콘택 플러그, CPG2 : 비트 라인 콘택 플러그

Claims (20)

  1. 복수의 활성 영역이 정의되는 메모리 셀 영역, 및 적어도 하나의 로직 활성 영역이 정의되는 주변 회로 영역을 가지는 기판;
    하부 워드 라인층 및 상부 워드 라인층의 적층 구조를 가지며 상기 복수의 활성 영역을 가로질러 제1 수평 방향을 따라 연장되는 워드 라인, 및 상기 워드 라인 상의 매몰 절연막;
    상기 복수의 활성 영역 상에 배치되며, 상기 제1 수평 방향에 직교인 제2 수평 방향으로 연장되며 비트 라인을 가지는 비트 라인 구조체; 및
    상기 매몰 절연막을 관통하여 상기 워드 라인과 전기적으로 연결되고, 상측 부분에 하측 부분보다 큰 수평 폭을 가지는 플러그 확장부를 가지는 워드 라인 콘택 플러그;를 포함하는 반도체 메모리 소자.
  2. 제1 항에 있어서,
    상기 워드 라인 콘택 플러그는, 상기 매몰 절연막 및 상기 상부 워드 라인층을 관통하여 상기 하부 워드 라인층까지 연장되는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2 항에 있어서,
    상기 하부 워드 라인층의 상면에 인접하는 상기 워드 라인 콘택 플러그의 부분의 측면은, 상기 상부 워드 라인층에 의하여 포위되는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1 항에 있어서,
    상기 비트 라인 구조체는, 제1 금속계 도전 패턴 및 제2 금속계 도전 패턴의 적층 구조를 각각 가지는 상기 비트 라인 및 상기 비트 라인을 덮는 절연 캡핑 라인으로 이루어지며,
    상기 절연 캡핑 라인을 관통하여 상기 비트 라인과 전기적으로 연결되는 비트 라인 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4 항에 있어서,
    상기 적어도 하나의 로직 활성 영역 상에 배치되며, 상기 제1 금속계 도전 패턴과 상기 제2 금속계 도전 패턴의 적층 구조를 가지는 게이트 라인, 및 상기 게이트 라인을 덮는 상기 절연 캡핑 라인으로 이루어지는 게이트 라인 구조체; 및
    상기 절연 캡핑 라인을 관통하여 상기 게이트 라인과 전기적으로 연결되는 게이트 라인 콘택 플러그;를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5 항에 있어서,
    상기 비트 라인 구조체, 및 상기 게이트 라인 구조체 사이의 공간을 채우는 충진 절연층을 더 포함하며,
    상기 워드 라인 콘택 플러그는, 상기 충진 절연층 및 상기 매몰 절연막을 함께 관통하여 상기 워드 라인 내로 신장되는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6 항에 있어서,
    상기 충진 절연층을 관통하여 상기 로직 활성 영역과 전기적으로 연결되는 로직 활성 영역 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제7 항에 있어서,
    상기 충진 절연층 및 상기 절연 캡핑 라인 상에 배치되는 복수의 로직 비트 라인을 더 포함하며,
    상기 워드 라인 콘택 플러그, 상기 로직 활성 영역 콘택 플러그, 상기 비트 라인 콘택 플러그, 및 상기 게이트 라인 콘택 플러그 각각은 상기 복수의 로직 비트 라인 중 적어도 하나와 연결되는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제8 항에 있어서,
    상기 워드 라인 콘택 플러그, 상기 로직 활성 영역 콘택 플러그, 상기 비트 라인 콘택 플러그, 및 상기 게이트 라인 콘택 플러그 각각은, 연결되는 상기 복수의 로직 비트 라인 중 적어도 하나와 일체를 이루는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제7 항에 있어서,
    상기 플러그 확장부의 저면의 수직 레벨은 상기 비트 라인의 상면의 제1 수직 레벨보다 높고, 상기 절연 캡핑 라인의 상면의 제2 수직 레벨보다 낮은 것을 특징으로 하는 반도체 메모리 소자.
  11. 제9 항에 있어서,
    상기 워드 라인 콘택 플러그의 상기 제1 수직 레벨에서의 수평 폭에 대한 상기 제2 수직 레벨에서의 수평 폭의 비율은, 상기 로직 활성 영역 콘택 플러그, 상기 비트 라인 콘택 플러그, 및 상기 게이트 라인 콘택 플러그 각각의 상기 제1 수직 레벨에서의 수평 폭에 대한 상기 제2 수직 레벨에서의 수평 폭의 비율보다 큰 값을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  12. 복수의 활성 영역이 정의되는 메모리 셀 영역, 및 적어도 하나의 로직 활성 영역이 정의되는 주변 회로 영역을 가지는 기판;
    하부 워드 라인층 및 상부 워드 라인층의 적층 구조를 가지며 상기 복수의 활성 영역을 가로질러 제1 수평 방향을 따라 연장되는 워드 라인, 및 상기 워드 라인 상의 매몰 절연막;
    상기 복수의 활성 영역 상에 배치되며, 상기 제1 수평 방향에 직교인 제2 수평 방향으로 연장되며 비트 라인을 가지는 비트 라인 구조체; 및
    상기 매몰 절연막 및 상기 상부 워드 라인층을 관통하여 상기 하부 워드 라인층과 전기적으로 연결되고, 상측 부분에 하측 부분보다 큰 수평 폭을 가지는 플러그 확장부를 가지는 워드 라인 콘택 플러그;을 포함하고,
    상기 상부 워드 라인층의 상면과 하면 사이의 레벨에서 상기 워드 라인 콘택 플러그의 측면은, 상기 상부 워드 라인층에 의하여 모두 덮이는 반도체 메모리 소자.
  13. 제12 항에 있어서,
    상기 적어도 하나의 로직 활성 영역 상에 배치되며 게이트 라인을 가지는 게이트 라인 구조체; 및
    상기 비트 라인 및 상기 게이트 라인 각각과 전기적으로 연결되는 비트 라인 콘택 플러그 및 게이트 라인 콘택 플러그;를 더 포함하며
    상기 비트 라인 구조체 및 상기 게이트 라인 구조체 각각은, 상기 비트 라인 및 상기 게이트 라인을 덮는 절연 캡핑 라인을 더 포함하고, 상기 비트 라인 콘택 플러그 및 상기 게이트 라인 콘택 플러그 각각은 상기 절연 캡핑 라인을 관통하여 상기 비트 라인 및 상기 게이트 라인과 전기적으로 연결되는 것을 특징으로 하는 반도체 메모리 소자.
  14. 제13 항에 있어서,
    상기 비트 라인 구조체, 및 상기 게이트 라인 구조체 사이의 공간을 채우는 충진 절연층을 더 포함하며,
    상기 워드 라인 콘택 플러그는, 상기 충진 절연층, 상기 매몰 절연막, 및 상기 상부 워드 라인층을 관통하여 상기 하부 워드 라인층 내로 신장되고,
    상기 충진 절연층을 관통하여 상기 로직 활성 영역과 전기적으로 연결되는 로직 활성 영역 콘택 플러그;를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  15. 제13 항에 있어서,
    상기 워드 라인 콘택 플러그의 상기 비트 라인의 상면의 제1 수직 레벨에서의 수평 폭에 대한 상기 절연 캡핑 라인의 상면의 제2 수직 레벨에서의 수평 폭의 비율은, 상기 로직 활성 영역 콘택 플러그, 상기 비트 라인 콘택 플러그, 및 상기 게이트 라인 콘택 플러그 각각의 상기 제1 수직 레벨에서의 수평 폭에 대한 상기 제2 수직 레벨에서의 수평 폭의 비율보다 큰 값을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  16. 제12 항에 있어서,
    상기 복수의 활성 영역과 연결되는 복수의 베리드 콘택, 및 상기 복수의 베리드 콘택 상에서 상기 복수의 비트 라인 구조체 상으로 연장되는 복수의 랜딩 패드;를 더 포함하며,
    상기 워드 라인 콘택 플러그와 상기 복수의 랜딩 패드는 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  17. 복수의 활성 영역이 정의되는 메모리 셀 영역, 및 적어도 하나의 로직 활성 영역이 정의되는 주변 회로 영역을 가지는 기판;
    상기 복수의 활성 영역을 가로질러 제1 수평 방향으로 상호 평행하게 연장되는 복수의 워드 라인 트렌치를 채우며, 하부 워드 라인층과 상부 워드 라인층의 적층 구조를 가지는 복수의 워드 라인 및 상기 복수의 워드 라인 상의 복수의 매몰 절연막;
    상기 복수의 활성 영역 상에 배치되며, 상기 제1 수평 방향에 직교인 제2 수평 방향으로 상호 평행하게 연장되며 비트 라인과 상기 비트 라인을 덮는 절연 캡핑 라인을 각각 가지는 복수의 비트 라인 구조체;
    상기 복수의 비트 라인 구조체 사이의 공간을 채우는 충진 절연층;
    상측 부분에 하측 부분보다 큰 수평 폭을 가지는 플러그 확장부를 가지며, 상기 충진 절연층, 상기 매몰 절연막 및 상기 상부 워드 라인층을 관통하여 상기 하부 워드 라인층과 연결되며, 상기 상부 워드 라인층의 상면과 하면 사이의 레벨에서의 측면이 상기 상부 워드 라인층에 의하여 모두 덮이는 워드 라인 콘택 플러그;
    상기 복수의 비트 라인 구조체 사이 공간의 하측 부분을 채우며 상기 복수의 활성 영역과 연결되는 복수의 베리드 콘택; 및
    상기 복수의 비트 라인 구조체 사이 공간의 상측 부분을 채우며 상기 복수의 비트 라인 구조체 상으로 연장되며 상기 워드 라인 콘택 플러그와 동일한 물질로 이루어지는 복수의 랜딩 패드;를 포함하는 반도체 메모리 소자.
  18. 제17 항에 있어서,
    상기 적어도 하나의 로직 활성 영역 상에 배치되며 상기 비트 라인과 동일한 물질로 이루어지는 게이트 라인 및 상기 게이트 라인을 덮는 상기 절연 캡핑 라인을 포함하는 게이트 라인 구조체; 및
    상기 절연 캡핑 라인을 관통하여 상기 게이트 라인과 전기적으로 연결되는 게이트 라인 콘택 플러그;를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  19. 제18 항에 있어서,
    상기 절연 캡핑 라인을 관통하여 상기 비트 라인과 전기적으로 연결되는 비트 라인 콘택 플러그; 및
    상기 충진 절연층을 관통하여 상기 적어도 하나의 로직 활성 영역과 전기적으로 연결되는 로직 활성 영역 콘택 플러그;를 더 포함하며,
    상기 워드 라인 콘택 플러그, 상기 게이트 라인 콘택 플러그, 상기 비트 라인 콘택 플러그, 및 상기 로직 활성 영역 콘택 플러그는 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  20. 제17 항에 있어서,
    상기 상부 워드 라인층은 도핑된 폴리실리콘으로 이루어지고, 상기 하부 워드 라인층은 금속 물질, 도전성 금속 질화물, 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
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