JP2021097228A - コンタクトプラグを有する半導体メモリ素子 - Google Patents

コンタクトプラグを有する半導体メモリ素子 Download PDF

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慧眞 成
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東秀 禹
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Wonchul Lee
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Abstract

【課題】コンタクトプラグを有する半導体メモリ素子を提供する。【解決手段】半導体メモリ素子は、複数の活性領域が定義されるメモリセル領域及び少なくとも１つのロジック活性領域が定義される周辺回路領域を有する基板；下部ワードライン層及び上部ワードライン層の積層構造を有し、複数の活性領域を横切り、第１水平方向に沿って延びるワードライン、及びワードライン上の埋込絶縁膜；複数の活性領域上に配置され、第１水平方向に直交する第２水平方向に延び、ビットラインを有するビットライン構造体；及び埋込絶縁膜を貫通してワードラインと電気的に接続され、上側部分に、下側部分より大きい水平幅を有するプラグ拡張部を有するワードラインコンタクトプラグを含む。【選択図】図１１

Description

本発明は、半導体メモリ素子に係り、さらに詳細には、コンタクトプラグを有する半導体メモリ素子に関する。
電子産業の飛躍的な発展、及びユーザの要求により、電子機器は、さらに小型化されて軽量化されている。従って、電子機器に使用される半導体メモリ素子にも、高い集積度が要求され、半導体メモリ素子の構成に係わるデザインルールが縮小されている。それにより、半導体メモリ素子の構成間の電気的連結の信頼性確保に困難さが生じている。
本発明の技術的課題は、電気的連結の信頼性を確保することができるコンタクトプラグを有する半導体メモリ素子を提供することである。
前記技術的課題を達成するために、本発明は、以下のような半導体メモリ素子を提供する。本発明による半導体メモリ素子は、複数の活性領域が定義されているメモリセル領域、及び少なくとも１つのロジック活性領域が定義されている周辺回路領域を有する基板；下部ワードライン層と上部ワードライン層との積層構造を有し、前記複数の活性領域を横切り、第１水平方向に沿って延びるワードライン、及び前記ワードライン上の埋込絶縁膜；前記複数の活性領域上に配置され、前記第１水平方向に直交する第２水平方向に延び、ビットラインを有するビットライン構造体；並びに前記埋込絶縁膜を貫通して前記ワードラインと電気的に連結され、上側部分に、下側部分よりも広い水平幅を有するプラグ拡張部を有するワードラインコンタクトプラグ；を含む。
本発明による半導体メモリ素子は、複数の活性領域が定義されているメモリセル領域、及び少なくとも１つのロジック活性領域が定義されている周辺回路領域を有する基板；下部ワードライン層と上部ワードライン層との積層構造を有し、前記複数の活性領域を横切り、第１水平方向に沿って延びるワードライン、及び前記ワードライン上の埋込絶縁膜；前記複数の活性領域上に配置され、前記第１水平方向に直交する第２水平方向に延び、ビットラインを有するビットライン構造体；並びに前記埋込絶縁膜と前記上部ワードライン層とを貫通して前記下部ワードライン層と電気的に連結され、上側部分に、下側部分よりも広い水平幅を有するプラグ拡張部を有するワードラインコンタクトプラグ；を含み、前記上部ワードライン層の上面と下面との間のレベルにおいて、前記ワードラインコンタクトプラグの側面は、前記上部ワードライン層によって完全に覆われる。
本発明による半導体メモリ素子は、複数の活性領域が定義されているメモリセル領域、及び少なくとも１つのロジック活性領域が定義されている周辺回路領域を有する基板；前記複数の活性領域を横切り、第１水平方向に相互に平行に延びる複数のワードライントレンチを充填し、下部ワードライン層と上部ワードライン層との積層構造を有する複数のワードライン、及び前記複数のワードライン上の複数の埋込絶縁膜；前記複数の活性領域上に配置され、前記第１水平方向に直交する第２水平方向に相互に平行に延び、ビットラインと、前記ビットラインを覆う絶縁キャップラインとをそれぞれ有する複数のビットライン構造体；前記複数のビットライン構造体間の空間を充填する充填絶縁層；上側部分に、下側部分よりも広い水平幅を有するプラグ拡張部を有し、前記充填絶縁層、前記埋込絶縁膜及び前記上部ワードライン層を貫通して前記下部ワードライン層と連結され、前記上部ワードライン層の上面と下面との間のレベルにおける側面が、前記上部ワードライン層によって完全に覆われるワードラインコンタクトプラグ；前記複数のビットライン構造体間の空間の下側部分を充填し、前記複数の活性領域と連結される複数の埋め込みコンタクト；並びに前記複数のビットライン構造体間の空間の上側部分を充填し、前記複数のビット線構造の上まで延び、前記ワードラインコンタクトプラグと同一物質からなる複数のランディングパッド；を含む。
本発明による半導体メモリ素子は、ワードラインコンタクトプラグが、上側部分に、下側部分よりも広い水平幅と水平面積とを有するプラグ拡張部を有するので、ワードラインコンタクトプラグとロジックビットラインとの電気的連結の信頼性が向上されるのである。また、プラグ拡張部を形成するためにホールの拡張部を形成する過程において、ワードラインコンタクトホール底面が低下しうるので、ワードラインコンタクトホール底面にワードラインが露出されないノットオープン（not open）不良を防止することができる。
また、ワードラインコンタクトホールが下部ワードライン層まで延長されうるので、ワードラインコンタクトプラグが、上部ワードライン層と下部ワードライン層とのいずれとも電気的に連結される。従って、ワードラインコンタクトプラグとワードラインとの電気的連結の信頼性も向上される。
本発明の一実施形態による半導体メモリ素子の主要構成について説明するための概略的な平面レイアウトである。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子を段階的に示す断面図である。 本発明の一実施形態による半導体メモリ素子のコンタクトプラグの断面を比較して示す比較図である。
図１は、本発明の一実施形態による半導体メモリ素子の主要構成について説明するための概略的な平面レイアウトである。
図１を参照すれば、半導体メモリ素子１は、メモリセル領域ＣＲと周辺回路領域ＰＲとを含む。半導体メモリ素子１は、メモリセル領域ＣＲに形成される複数の活性領域ＡＣＴと、周辺回路領域ＰＲに形成される複数のロジック活性領域ＡＣＴＰと、を含んでもよい。
一部実施形態において、メモリセル領域ＣＲに配置される複数の活性領域ＡＣＴは、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に対し、斜線方向に長軸を有するようにも配置される。
複数のワードラインＷＬは、メモリセル領域ＣＲにおいて、複数の活性領域ＡＣＴを横切り、第１水平方向（Ｘ方向）に沿い、互いに平行に延長されうる。複数のワードラインＷＬ上には、複数のビットラインＢＬが、第１水平方向（Ｘ方向）と交差する第２水平方向（Ｙ方向）に沿い、互いに平行に延長されうる。複数のビットラインＢＬは、ダイレクトコンタクトＤＣを介し、複数の活性領域ＡＣＴに連結されうる。
一部実施形態において、複数のビットラインＢＬにおいて、互いに隣接した２本のビットラインＢＬ間に、複数の埋め込みコンタクトＢＣが形成されうる。一部実施形態において、複数の埋め込みコンタクトＢＣは、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）のそれぞれに沿い、一列に配列されうる。
複数の埋め込みコンタクトＢＣ上には、複数のランディングパッドＬＰが形成されうる。複数のランディングパッドＬＰは、複数の埋め込みコンタクトＢＣと少なくとも一部分がオーバーラップされるように配置されうる。一部実施形態において、複数のランディングパッドＬＰは、それぞれ互いに隣接した２本のビットラインＢＬのうちいずれか１本のビットラインＢＬの上まで延長されうる。
複数のランディングパッドＬＰ上には、複数のストレージノードＳＮが形成されうる。複数のストレージノードＳＮは、複数のビットラインＢＬより上に形成される。複数のストレージノードＳＮは、それぞれ複数のキャパシタの下部電極であるとしうる。ストレージノードＳＮは、ランディングパッドＬＰ及び埋め込みコンタクトＢＣを介し、活性領域ＡＣＴに連結されうる。
複数のゲートラインパターンＧＬＰは、周辺回路領域ＰＲにおいて、ロジック活性領域ＡＣＴＰ上に配置されうる。一部実施形態において、複数のゲートラインパターンＧＬＰのうち一部は、ロジック活性領域ＡＣＴＰ上において、第１水平方向（Ｘ方向）に沿い、互いに平行に延長され、複数のゲートラインパターンＧＬＰのうち他の一部は、ロジック活性領域ＡＣＴＰ上において、第２水平方向（Ｙ方向）に沿い、互いに平行に延長されるが、それに限定されるものではない。例えば、複数のゲートラインパターンＧＬＰそれぞれは、多様な幅を有したり、屈曲を有したり、幅が変化し、多様な水平方向に向けて延長されたりしてもよい。
図１には、周辺回路領域ＰＲにおいて、複数のロジック活性領域ＡＣＴＰ、及び複数のゲートラインパターンＧＬＰを除いた他の構成要素は、図示の便宜性のために省略されている。また、図１には、複数のゲートラインパターンＧＬＰが、複数のロジック活性領域ＡＣＴＰ上にだけ配置されるように図示されているが、それに限定されるものではない。例えば、複数のゲートラインパターンＧＬＰのうち少なくとも一部は、ロジック活性領域ＡＣＴＰの外側、すなわち、ロジック素子分離膜１１５（図２Ｅないし図２Ｇ）上まで延長されてもよい。
複数のゲートラインパターンＧＬＰは、複数のビットラインＢＬと同一レベルに形成されうる。一部実施形態において、複数のゲートラインパターンＧＬＰと、複数のビットラインＢＬは、同一物質からなるか、あるいは少なくとも一部分が同一物質からなりうる。例えば、複数のゲートラインパターンＧＬＰの全部または一部を形成する工程と、複数のビットラインＢＬを形成する工程の全部または一部とが、同一工程であるとしうる。
図２Ａないし図２Ｇ、図３Ａないし図３Ｇ、図４Ａないし図４Ｇ、図５Ａないし図５Ｇ、図６Ａないし図６Ｇ、図７Ａないし図８Ｇ、及び図９Ａないし図９Ｇは、本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図であり、図１０Ａないし図１０Ｇは、本発明の一実施形態による半導体メモリ素子を段階的に示す断面図である。具体的には、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ及び図１０Ａは、図１のＡ−Ａ’線に対応する位置によって切断した断面図であり、図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ及び図１０Ｂは、図１のＢ−Ｂ’線に対応する位置によって切断した断面図であり、図２Ｃ、図３Ｃ、図４Ｃ、図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ及び図１０Ｃは、図１のＣ−Ｃ’線に対応する位置によって切断した断面図であり、図２Ｄ、図３Ｄ、図４Ｄ、図５Ｄ、図６Ｄ、図７Ｄ、図８Ｄ、図９Ｄ及び図１０Ｄは、図１のＤ−Ｄ’線に対応する位置によって切断した断面図であり、図２Ｅ、図３Ｅ、図４Ｅ、図５Ｅ、図６Ｅ、図７Ｅ、図８Ｅ、図９Ｅ及び図１０Ｅは、図１のＥ−Ｅ’線に対応する位置によって切断した断面図であり、図２Ｆ、図３Ｆ、図４Ｆ、図５Ｆ、図６Ｆ、図７Ｆ、図８Ｆ、図９Ｆ及び図１０Ｆは、図１のＦ−Ｆ’線に対応する位置によって切断した断面図であり、図２Ｇ、図３Ｇ、図４Ｇ、図５Ｇ、図６Ｇ、図７ｇ、図８Ｇ、図９Ｇ及び図１０Ｇは、図１のＧ−Ｇ’線に対応する位置によって切断した断面図である。
図２Ａないし図２Ｇを共に参照すれば、基板１１０に、素子分離用トレンチ１１６Ｔ及びロジック素子分離用トレンチ１１５Ｔを形成し、素子分離用トレンチ１１６Ｔを充填する素子分離膜１１６、及びロジック素子分離用トレンチ１１５Ｔを充填するロジック素子分離膜１１５を形成することができる。一部実施形態において、基板１１０、素子分離膜１１６及びロジック素子分離膜１１５の上面は、同一垂直レベルに位置することができる。
基板１１０は、例えば、シリコン（Ｓｉ）、例えば、結晶シリコン、多結晶シリコンまたは非晶質シリコンを含んでもよい。または、基板１１０は、ゲルマニウム（Ｇｅ）のような半導体元素、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ及びＩｎＰのうちから選択される少なくとも１つの化合物半導体を含んでもよい。または、基板１１０は、ＳＯＩ（silicon on insulator）構造を有することができる。例えば、基板１１０は、ＢＯＸ層（buried oxide layer）を含んでもよい。基板１１０は、導電領域、例えば、不純物がドーピングされたウェル、または不純物がドーピングされた構造体を含んでもよい。
素子分離膜１１６及びロジック素子分離膜１１５は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のうち少なくとも一つを含む物質からなりうる。素子分離膜１１６は、１種類の絶縁膜からなる単一層、または２種類の絶縁膜からなる二重層、または少なくとも３種類の絶縁膜の組み合わせによってなる多重層によって構成されうる。例えば、素子分離膜１１６は、酸化膜と窒化膜とからなる二重層または多重層によって構成されうる。しかし、本発明の技術的思想によれば、素子分離膜１１６の構成は、前述のところに限定されるものではない。素子分離膜１１６により、メモリセル領域ＣＲ（図１）において、基板１１０に、複数の活性領域１１８が定義され、ロジック素子分離膜１１５により、周辺回路領域ＰＲ（図１）において、基板１１０に、複数のロジック活性領域１１７が定義されうる。
本明細書においては、基板１１０において、複数の活性領域１１８が配置される部分、及びその隣接する一部分をセル領域ＣＲと称し、基板１１０において、複数のロジック活性領域１１７が配置される部分、及びその隣接する一部分を周辺回路領域ＰＲと称する。
一部実施形態において、素子分離膜１１６及びロジック素子分離膜１１５は、共に形成されることができ、共に、素子分離構造体とも称される。例えば、素子分離膜１１６とロジック素子分離膜１１５は、同時に同一工程により、同一物質によって形成されうる。素子分離膜１１６は、前記素子分離構造体において、複数の活性領域１１８を定義する部分であり、ロジック素子分離膜１１５は、前記素子分離構造体において、複数のロジック活性領域１１７を定義する部分であるとしうる。セル領域ＣＲと周辺回路領域ＰＲとの境界部分に位置する前記素子分離構造体の部分は、素子分離膜１１６であってもよいし、ロジック素子分離膜１１５であってもよく、セル領域ＣＲと周辺回路領域ＰＲとの境界部分において、素子分離膜１１６とロジック素子分離膜１１５は、明確には区分されない。
活性領域１１８は、図１に例示した活性領域ＡＣＴのように、それぞれ平面的に、短軸及び長軸を有する比較的長いアイランド形状を有することができる。ロジック活性領域１１７は、図１に例示したロジック活性領域ＡＣＴＰのように、それぞれ平面的に長方形状を有することができるが、それは、例示的なものであり、それに限定されるものではなく、多様な平面形状を有することができる。
基板１１０には、複数のワードライントレンチ１２０Ｔを形成することができる。複数のワードライントレンチ１２０Ｔは、互いに平行に、第１水平方向（Ｘ方向）に延長され、それぞれ活性領域１１８を横切り、第２水平方向（Ｙ方向）に沿い、概して等間隔を有するように配置されるライン形状を有することができる。一部実施形態において、複数のワードライントレンチ１２０Ｔの底面には、段差が形成されうる。一部実施形態において、複数のワードライントレンチ１２０Ｔは、素子分離膜１１６及び基板１１０を、それぞれ別途のエッチング工程でエッチングし、素子分離膜１１６のエッチング深さと、基板１１０のエッチング深さとが互いに異なるようにされうる。一部実施形態において、複数のワードライントレンチ１２０Ｔは、素子分離膜１１６及び基板１１０を共にエッチングするものの、素子分離膜１１６と基板１１０とのエッチングレート差により、素子分離膜１１６のエッチング深さと基板１１０のエッチング深さとが互いに異なるようにされうる。
複数のワードライントレンチ１２０Ｔが形成された結果物を洗浄した後、複数のワードライントレンチ１２０Ｔの内部に、複数のゲート誘電膜１２２、複数のワードライン１２０、及び複数の埋込絶縁膜１２４を順に形成することができる。複数のワードライン１２０は、図１に例示した複数のワードラインＷＬを構成することができる。複数のワードライン１２０は、平行に第１水平方向（Ｘ方向）に延長され、それぞれ活性領域１１８を横切り、第２水平方向（Ｙ方向）に沿い、概して等間隔を有するように配置されるライン形状を有することができる。複数のワードライン１２０それぞれの上面は、基板１１０の上面より低いレベルに位置しうる。複数のワードライン１２０の底面は、凹凸形状を有することができ、複数の活性領域１１８には、サドルフィン構造のトランジスタ（saddle FinFET）が形成されうる。
本明細書においてレベルとは、基板１１０の主面（main surface）または上面に対し、垂直方向（Ｚ方向）への高さを意味する。すなわち、同一レベルまたは一定レベルに位置するということは、基板１１０の主面または上面に対し、垂直方向（Ｚ方向）への高さが同一であったり、一定であったりする位置を意味し、低い／高いレベルに位置するということは、基板１１０の主面に対し、垂直方向（Ｚ方向）への高さが低い／高い位置を意味する。
複数のワードライン１２０それぞれは、下部ワードライン層１２０ａ及び上部ワードライン層１２０ｂの積層構造としうる。例えば、下部ワードライン層１２０ａは、金属物質、導電性金属窒化物、またはそれらの組み合わせからなりうる。一部実施形態において、下部ワードライン層１２０ａは、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、ＴｉＳｉＮ、ＷＳｉＮ、またはそれらの組み合わせからなりうる。例えば、上部ワードライン層１２０ｂは、ドーピングされたポリシリコンからなりうる。上部ワードライン層１２０ｂの下面は、下部ワードライン層１２０ａの上面と接することができる。一部実施形態において、下部ワードライン層１２０ａは、コア層、及びコア層とゲート誘電膜１２２との間に配置されるバリア層を含みうる。例えば、前記コア層は、Ｗ、ＷＮ、ＴｉＳｉＮまたはＷＳｉＮのような金属物質または導電性金属窒化物からなり、前記バリア層は、Ｔｉ、ＴｉＮ、ＴａまたはＴａＮのような金属物質または導電性金属窒化物からなりうる。
一部実施形態において、複数のワードライン１２０を形成する前、または形成した後、複数のワードライン１２０の両側の基板１１０の活性領域１１８部分に不純物イオンを注入し、複数の活性領域１１８内に、ソース領域及びドレイン領域を形成することができる。
ゲート誘電膜１２２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ＯＮＯ（oxide/nitride/oxide）、またはシリコン酸化膜より高い誘電率を有するｈｉｇｈ−ｋ誘電膜（high-k dielectric film）のうちから選択される少なくとも一つからなりうる。例えば、ゲート誘電膜１２２は、約１０ないし２５の誘電率を有することができる。一部実施形態において、ゲート誘電膜１２２は、ハフニウム酸化物（ＨｆＯ）、ハフニウムシリケート（ＨｆＳｉＯ）、ハフニウム酸窒化物（ＨｆＯＮ）、ハフニウムシリコン酸窒化物（ＨｆＳｉＯＮ）、ランタン酸化物（ＬａＯ）、ランタンアルミニウム酸化物（ＬａＡｌＯ）、ジルコニウム酸化物（ＺｒＯ）、ジルコニウムシリケート（ＺｒＳｉＯ）、ジルコニウム酸窒化物（ＺｒＯＮ）、ジルコニウムシリコン酸窒化物（ＺｒＳｉＯＮ）、タンタル酸化物（ＴａＯ）、チタン酸化物（ＴｉＯ）、バリウムストロンチウムチタン酸化物（ＢａＳｒＴｉＯ）、バリウムチタン酸化物（ＢａＴｉＯ）、ストロンチウムチタン酸化物（ＳｒＴｉＯ）、イットリウム酸化物（ＹＯ）、アルミニウム酸化物（ＡｌＯ）または鉛スカンジウムタンタル酸化物（ＰｂＳｃＴａＯ）のうちから選択される少なくとも１つの物質からなる。例えば、ゲート誘電膜１２２は、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯ３、Ｔａ２Ｏ３またはＴｉＯ２からなってもよい。
複数の埋込絶縁膜１２４の上面は、基板１１０の上面と実質的に同一レベルに位置しうる。埋込絶縁膜１２４は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはそれらの組み合わせのうちから選択される少なくとも１つの物質膜からなりうる。複数の埋込絶縁膜１２４の下面は、対応する複数のワードライン１２０の上面と接することができる。
図３Ａないし図３Ｇを共に参照すれば、素子分離膜１１６、複数の活性領域１１８、複数の埋込絶縁膜１２４、ロジック素子分離膜１１５、及び複数のロジック活性領域１１７の上を覆う絶縁膜パターン１１２，１１４を形成する。例えば、絶縁膜パターン１１２，１１４は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、金属系誘電膜、またはそれらの組み合わせからなりうる。一部実施形態において、絶縁膜パターン１１２，１１４は、第１絶縁膜パターン１１２及び第２絶縁膜パターン１１４を含む複数の絶縁膜が積層されてなりうる。一部実施形態において、第１絶縁膜パターン１１２は、シリコン酸化膜からなり、第２絶縁膜パターン１１４は、シリコン酸窒化膜からなりうる。
一部実施形態において、第１絶縁膜パターン１１２は、非金属系誘電膜によってなり、第２絶縁膜パターン１１４は、金属系誘電膜からなりうる。例えば、第１絶縁膜パターン１１２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはそれらの組み合わせからなりうる。例えば、第２絶縁膜パターン１１４は、ハフニウム酸化物（ＨｆＯ）、ハフニウムシリケート（ＨｆＳｉＯ）、ハフニウム酸窒化物（ＨｆＯＮ）、ハフニウムシリコン酸窒化物（ＨｆＳｉＯＮ）、ランタン酸化物（ＬａＯ）、ランタンアルミニウム酸化物（ＬａＡｌＯ）、ジルコニウム酸化物（ＺｒＯ）、ジルコニウムシリケート（ＺｒＳｉＯ）、ジルコニウム酸窒化物（ＺｒＯＮ）、ジルコニウムシリコン酸窒化物（ＺｒＳｉＯＮ）、タンタル酸化物（ＴａＯ）、チタン酸化物（ＴｉＯ）、バリウムストロンチウムチタン酸化物（ＢａＳｒＴｉＯ）、バリウムチタン酸化物（ＢａＴｉＯ）、ストロンチウムチタン酸化物（ＳｒＴｉＯ）、イットリウム酸化物（ＹＯ）、アルミニウム酸化物（ＡｌＯ）、または鉛スカンジウムタンタル酸化物（ＰｂＳｃＴａＯ）のうちから選択される少なくとも１つの物質からなりうる。
その後、絶縁膜パターン１１２，１１４を貫通し、活性領域１１８内のソース領域を露出させるダイレクトコンタクトホール１３４Ｈを形成する。一部実施形態において、ダイレクトコンタクトホール１３４Ｈは、活性領域１１８内、すなわち、前記ソース領域内まで延びることができる。例えば、ダイレクトコンタクトホール１３４Ｈは、対応する活性領域１１８及び素子分離膜１１６の上面より低いレベルまで延びることができる。
図４Ａないし図４Ｇを共に参照すれば、複数の活性領域１１８及び素子分離膜１１６の上に、ダイレクトコンタクトホール１３４Ｈを充填し、絶縁膜パターン１１２，１１４を覆うダイレクトコンタクト用導電層を形成する。前記ダイレクトコンタクト用導電層は、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、タングステン（Ｗ）、タングステン窒化物（ＷＮ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、銅（Ｃｕ）、またはそれらの組み合わせからなりうる。一部実施形態において、前記ダイレクトコンタクト用導電層は、エピタキシャル（epitaxial）シリコン層からなりうる。一部実施形態において、前記ダイレクトコンタクト用導電層は、ドーピングされたポリシリコンからなりうる。
その後、絶縁膜パターン１１２，１１４及び前記ダイレクトコンタクト用導電層を覆い、ビットライン構造体１４０を形成するための金属系導電層及び絶縁キャッピング層を順次に形成する。
一部実施形態において、前記金属系導電層は、第１金属系導電層及び第２金属系導電層の積層構造としうる。前記金属系導電層は、二重層構造の導電層積層構造を有することができるが、それは例示的であり、本発明の技術的思想は、例示されたところに限定されるものではない。例えば、前記金属系導電層は、単一層または３重層以上の複数積層構造によって形成されてもよい。
前記第１金属系導電層、前記第２金属系導電層及び前記絶縁キャッピング層をエッチングし、ライン形状である第１金属系導電パターン１４５と第２金属系導電パターン１４６との積層構造を有する複数のビットライン１４７と、複数の絶縁キャッピングライン１４８とを形成する。
一部実施形態において、第１金属系導電パターン１４５は、チタン窒化物（ＴｉＮ）またはＴＳＮ（Ｔｉ−Ｓｉ−Ｎ）によってなり、第２金属系導電パターン１４６は、タングステン（Ｗ）、またはタングステン及びタングステンシリサイド（ＷＳｉｘ）からなりうる。一部実施形態において、第１金属系導電パターン１４５は、拡散バリア（diffusion barrier）の機能を遂行することができる。一部実施形態において、複数の絶縁キャッピングライン１４８は、シリコン窒化膜からなりうる。
１本のビットライン１４７と、１本のビットライン１４７を覆う１本の絶縁キャッピングライン１４８は、１つのビットライン構造体１４０を構成することができる。複数のビットライン１４７、及び複数の絶縁キャッピングライン１４８によって構成される複数のビットライン構造体１４０それぞれは、互いに平行に、基板１１０の主面に対して平行な第２水平方向（Ｙ方向）に延長されうる。複数のビットライン１４７は、図１に例示した複数のビットラインＢＬを構成することができる。一部実施形態において、ビットライン構造体１４０は、絶縁膜パターン１１２，１１４と第１金属系導電パターン１４５との間に配置される導電性半導体パターン１３２をさらに含んでもよい。導電性半導体パターン１３２は、ドーピングされたポリシリコンからなりうる。一部実施形態において、導電性半導体パターン１３２は、形成されずに省略されてもよい。
複数のビットライン１４７を形成するためのエッチング工程において、垂直にビットライン１４７とオーバーラップされない前記ダイレクトコンタクト用導電層の部分を共にエッチング工程でとり除いて複数のダイレクトコンタクト導電パターン１３４を形成することができる。このとき、絶縁膜パターン１１２，１１４は、複数のビットライン１４７、及び複数のダイレクトコンタクト導電パターン１３４を形成するエッチング工程において、エッチング停止膜の機能を遂行することができる。複数のダイレクトコンタクト導電パターン１３４は、図１に例示した複数のダイレクトコンタクトＤＣを構成することができる。複数のビットライン１４７は、複数のダイレクトコンタクト導電パターン１３４を介し、複数の活性領域１１８と電気的に連結されうる。
一部実施形態において、ダイレクトコンタクト導電パターン１３４を形成するための前記ダイレクトコンタクト用導電層の部分を除去する過程において、導電性半導体パターン１３２が共に形成されうる。例えば、導電性半導体パターン１３２は、前記ダイレクトコンタクト用導電層のうち、垂直にビットライン１４７とオーバーラップされるがダイレクトコンタクトホール１３４Ｈと垂直にオーバーラップされずに絶縁膜パターン１１２，１１４上に位置する部分としうるとともに、ダイレクトコンタクト導電パターン１３４は、前記ダイレクトコンタクト用導電層のうち、ダイレクトコンタクトホール１３４Ｈと垂直にオーバーラップされ、活性領域１１８と接する部分としうる。
複数のビットライン構造体１４０それぞれの両側壁を、絶縁スペーサ構造体１５０で覆うことができる。複数の絶縁スペーサ構造体１５０は、それぞれ、第１絶縁スペーサ１５２、第２絶縁スペーサ１５４及び第３絶縁スペーサ１５６を含んでもよい。第２絶縁スペーサ１５４は、第１絶縁スペーサ１５２及び第３絶縁スペーサ１５６より低い誘電率を有する物質からなりうる。一部実施形態において、第１絶縁スペーサ１５２と第３絶縁スペーサ１５６は、窒化膜によってなり、第２絶縁スペーサ１５４は、酸化膜によってなるとしうる。一部実施形態において、第１絶縁スペーサ１５２と第３絶縁スペーサ１５６は、窒化膜によってなり、第２絶縁スペーサ１５４は、第１絶縁スペーサ１５２及び第３絶縁スペーサ１５６に対し、エッチング選択比を有する物質からなるとしうる。例えば、第１絶縁スペーサ１５２及び第３絶縁スペーサ１５６が窒化膜からなる場合、第２絶縁スペーサ１５４は、酸化膜からなるが、後続工程において除去され、エアスペーサになりうる。
複数のビットライン１４７それぞれの間には、複数の埋め込みコンタクトホール１７０Ｈが形成されうる。複数の埋め込みコンタクトホール１７０Ｈは、複数のビットライン１４７のうち、隣接する２本のビットライン１４７間において、隣接する２本のビットライン１４７それぞれの側壁を覆う絶縁スペーサ構造体１５０及び活性領域１１８により、その内部空間が限定されうる。
複数の埋め込みコンタクトホール１７０Ｈは、複数の絶縁キャッピングライン１４８、及び複数のビットライン構造体１４０それぞれの両側壁を覆う絶縁スペーサ構造体１５０をエッチングマスクとして使用し、絶縁膜パターン１１２，１１４及び活性領域１１８の一部分を除去して形成することができる。一部実施形態において、複数の埋め込みコンタクトホール１７０Ｈは、複数の絶縁キャッピングライン１４８、及び複数のビットライン構造体１４０それぞれの両側壁を覆う絶縁スペーサ構造体１５０をエッチングマスクとして使用し、絶縁膜パターン１１２，１１４及び活性領域１１８の一部分を除去する異方性エッチング工程をまず遂行した後、活性領域１１８を他の一部分をさらに除去する等方性エッチング工程を遂行し、活性領域１１８によって限定される空間が拡張されるようにすることによって、形成することができる。
ロジック活性領域１１７上には、複数のゲートライン構造体１４０Ｐが形成されうる。一部実施形態において、ビットライン構造体１４０とゲートライン構造体１４０Ｐとの間には、少なくとも１つのダミービットライン構造体１４０Ｄが配置されうる。
ゲートライン構造体１４０Ｐは、ゲートライン１４７Ｐ、及びゲートライン１４７Ｐを覆う絶縁キャッピングライン１４８によってなりうる。複数のゲートライン構造体１４０Ｐが含む複数のゲートライン１４７Ｐは、複数のビットライン１４７と共に形成されうる。すなわち、ゲートライン１４７Ｐは、第１金属系導電パターン１４５と第２金属系導電パターン１４６との積層構造を有することができる。ゲートライン１４７Ｐとロジック活性領域１１７との間には、ゲート絶縁膜パターン１４２が配置されうる。一部実施形態において、ゲートライン構造体１４０Ｐは、ゲート絶縁膜パターン１４２と第１金属系導電パターン１４５との間に配置される導電性半導体パターン１３２をさらに含んでもよい。複数のゲートライン１４７Ｐは、図１に例示した複数のゲートラインパターンＧＬＰを構成することができる。
ゲートライン構造体１４０Ｐの側壁はゲート絶縁スペーサ１５０Ｐが覆うことができる。ゲート絶縁スペーサ１５０Ｐは、例えば、窒化膜からなりうる。一部実施形態において、ゲート絶縁スペーサ１５０Ｐは、単一層によってなるが、それに限定されるものではなく、２重層以上の複数の積層構造に形成されてもよい。
ダミービットライン構造体１４０Ｄは、ビットライン構造体１４０と共に、第２水平方向（Ｙ方向）に沿い、互いに平行に延長される。ダミービットライン構造体１４０Ｄは、ビットライン構造体１４０と、概して類似した構造を有することができる。ダミービットライン構造体１４０Ｄは、第１金属系導電パターン１４５及び第２金属系導電パターン１４６を含むダミービットライン１４７Ｄ、並びに絶縁キャッピングライン１４８を含んでもよい。ダミービットライン構造体１４０Ｄの側壁は、絶縁スペーサ構造体１５０及びゲート絶縁スペーサ１５０Ｐのうち少なくとも一つが覆うことができる。
一部実施形態において、第１水平方向（Ｘ方向）へのダミービットライン１４７Ｄの水平幅は、ビットライン１４７の水平幅より大きい値を有することができる。他の一部実施形態において、第１水平方向（Ｘ方向）へのダミービットライン１４７Ｄの水平幅は、ビットライン１４７の水平幅と同一値を有することができる。一部実施形態において、ダミービットライン構造体１４０Ｄは、複数個であり、複数個のダミービットライン構造体１４０Ｄのうち一部の第１水平方向（Ｘ方向）へのダミービットライン１４７Ｄの水平幅は、ビットライン１４７の水平幅より大きい値を有し、複数個のダミービットライン構造体１４０Ｄのうち他の一部の第１水平方向（Ｘ方向）へのダミービットライン１４７Ｄの水平幅は、ビットライン１４７の水平幅と同一値を有することができる。
図５Ａないし図５Ｇを共に参照すれば、複数のビットライン構造体１４０それぞれの両側壁を覆う複数の絶縁スペーサ構造体１５０間の空間に、複数の埋め込みコンタクト１７０と、複数の絶縁フェンス１８０を形成する。複数のビットライン構造体１４０の両側壁を覆う複数の絶縁スペーサ構造体１５０において、互いに対面する１対の絶縁スペーサ構造体１５０間に沿い、すなわち、第２水平方向（Ｙ方向）に沿い、複数の埋め込みコンタクト１７０と、複数の絶縁フェンス１８０とが、交互に配置されうる。例えば、複数の埋め込みコンタクト１７０は、ポリシリコンからなりうる。例えば、複数の絶縁フェンス１８０は、窒化膜からなりうる。
一部実施形態において、複数の埋め込みコンタクト１７０は、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）それぞれに沿い、一列に配列されうる。複数の埋め込みコンタクト１７０それぞれは、活性領域１１８上において、基板１１０に垂直である垂直方向（Ｚ方向）に延長されうる。複数の埋め込みコンタクト１７０は、図１に例示した複数の埋め込みコンタクトＢＣを構成することができる。
複数の埋め込みコンタクト１７０は、複数の絶縁フェンス１８０、及び複数のビットライン構造体１４０の両側壁を覆う複数の絶縁スペーサ構造体１５０によって限定される空間に配置されうる。複数の埋め込みコンタクト１７０は、複数のビットライン構造体１４０それぞれの両側壁を覆う複数の絶縁スペーサ構造体１５０間の空間の下側一部分を充填することができる。
複数の埋め込みコンタクト１７０の上面レベルは、複数の絶縁キャッピングライン１４８の上面レベルより低く位置することができる。複数の絶縁フェンス１８０の上面と、複数の絶縁キャッピングライン１４８の上面は、垂直方向（Ｚ方向）に対し、同一レベルに位置することができる。
複数の絶縁スペーサ構造体１５０、及び複数の絶縁フェンス１８０により、複数のランディングパッドホール１９０Ｈが限定されうる。複数のランディングパッドホール１９０Ｈは、複数の埋め込みコンタクト１７０と垂直方向（Ｚ方向）にオーバーラップされうる。複数のランディングパッドホール１９０Ｈの底面には、複数の埋め込みコンタクト１７０が露出されうる。
複数のゲートライン構造体１４０Ｐ周辺の絶縁膜パターン１１２，１１４上には、充填絶縁層１７２，１７４が形成されうる。一部実施形態において、充填絶縁層１７２，１７４は、第１充填絶縁層１７２と第２充填絶縁層１７４との積層構造を有することができる。一部実施形態において、第１充填絶縁層１７２は、酸化物からなり、第２充填絶縁層１７４は、窒化物からなりうる。充填絶縁層１７２，１７４の上面、すなわち、第２充填絶縁層１７４の上面と、ゲートライン構造体１４０Ｐの上面は、同一レベルを有することができる。
複数の埋め込みコンタクト１７０及び／または複数の絶縁フェンス１８０を形成する過程において、ビットライン構造体１４０、ダミービットライン構造体１４０Ｄ及びゲートライン構造体１４０Ｐが含む絶縁キャッピングライン１４８と、絶縁スペーサ構造体１５０と、ゲート絶縁スペーサ１５０Ｐとの上側一部分が除去され、ビットライン構造体１４０、ダミービットライン構造体１４０Ｄ及びゲートライン構造体１４０Ｐの上面のレベルが低くなりうる。
図６Ａないし図６Ｇを参照すれば、充填絶縁層１７２，１７４及び絶縁膜パターン１１２，１１４を貫通する複数のコンタクトホールＣＰＨＥ，ＣＰＨＦ，ＣＰＨＧを形成する。複数のコンタクトホールＣＰＨＥ，ＣＰＨＦ，ＣＰＨＧは、第１コンタクトホールＣＰＨＥ、第２コンタクトホールＣＰＨＦ及び第３コンタクトホールＣＰＨＧを含んでもよい。第３コンタクトホールＣＰＨＧは、ゲートラインコンタクトホールＣＰＨＧ１及びビットラインコンタクトホールＣＰＨＧ２を含んでもよい。第１コンタクトホールＣＰＨＥ及び第２コンタクトホールＣＰＨＦそれぞれは、ワードラインコンタクトホールＣＰＨＥ及びロジック活性領域コンタクトホールＣＰＨＦとも称される。
ワードラインコンタクトホールＣＰＨＥは、充填絶縁層１７２，１７４、絶縁膜パターン１１２，１１４、埋込絶縁膜１２４及び上部ワードライン層１２０ｂを貫通し、下部ワードライン層１２０ａまで延びうる。一部実施形態において、ワードラインコンタクトホールＣＰＨＥは、下部ワードライン層１２０ａ内まで延びうる。
ロジック活性領域コンタクトホールＣＰＨＦは、充填絶縁層１７２，１７４及び絶縁膜パターン１１２，１１４を貫通し、ロジック活性領域１１７まで延びうる。一部実施形態において、ロジック活性領域コンタクトホールＣＰＨＦは、ロジック活性領域１１７内まで延びうる。
一部実施形態において、第３コンタクトホールＣＰＨＧ、すなわち、ゲートラインコンタクトホールＣＰＨＧ１及びビットラインコンタクトホールＣＰＨＧ２は、絶縁キャッピングライン１４８及び第２金属系導電パターン１４６を貫通し、第１金属系導電パターン１４５まで延びうる。一部実施形態において、第３コンタクトホールＣＰＨＧ、すなわち、ゲートラインコンタクトホールＣＰＨＧ１及びビットラインコンタクトホールＣＰＨＧ２は、第１金属系導電パターン１４５内まで延びうる。他の一部実施形態において、第３コンタクトホールＣＰＨＧ、すなわち、ゲートラインコンタクトホールＣＰＨＧ１及びビットラインコンタクトホールＣＰＨＧ２は、絶縁キャッピングライン１４８を貫通し、第２金属系導電パターン１４６まで延びうる。他の一部実施形態において、第３コンタクトホールＣＰＨＧ、すなわち、ゲートラインコンタクトホールＣＰＨＧ１及びビットラインコンタクトホールＣＰＨＧ２は、第２金属系導電パターン１４６内まで延びうる。
すなわち、ゲートラインコンタクトホールＣＰＨＧ１は、絶縁キャッピングライン１４８を貫通し、ゲートライン１４７Ｐまで延長され、ビットラインコンタクトホールＣＰＨＧ２は、絶縁キャッピングライン１４８を貫通し、ビットライン１４７まで延びうる。一部実施形態において、ゲートラインコンタクトホールＣＰＨＧ１は、絶縁キャッピングライン１４８を貫通し、ゲートライン１４７Ｐ内まで延び、ビットラインコンタクトホールＣＰＨＧ２は、絶縁キャッピングライン１４８を貫通し、ビットライン１４７内まで延びうる。
一部実施形態において、第１コンタクトホールＣＰＨＥ、第２コンタクトホールＣＰＨＦ及び第３コンタクトホールＣＰＨＧは、同一エッチング工程によって同時に形成されうる。他の一部実施形態において、第１コンタクトホールＣＰＨＥ、第２コンタクトホールＣＰＨＦ及び第３コンタクトホールＣＰＨＧのうち少なくとも一つは、別途のエッチング工程によって順次に形成されてもよい。
図７Ａないし図７Ｇを共に参照すれば、第１コンタクトホールＣＰＨＥ及び第１コンタクトホールＣＰＨＥに隣接する充填絶縁層１７２，１７４の一部分を露出させる拡張オープニングＭＫＥＯを有する拡張マスクパターンＭＫＥを形成する。拡張マスクパターンＭＫＥは、充填絶縁層１７２，１７４の残り部分を覆うことができる。拡張マスクパターンＭＫＥは、第２コンタクトホールＣＰＨＦ及び第３コンタクトホールＣＰＨＧを充填し、ビットライン構造体１４０、ダミービットライン構造体１４０Ｄ、ゲートライン構造体１４０Ｐ、埋め込みコンタクト１７０及び絶縁フェンス１８０を覆うことができる。
その後、拡張マスクパターンＭＫＥをエッチングマスクとして使用し、拡張オープニングＭＫＥＯによって露出される充填絶縁層１７２，１７４を除去し、第１コンタクトホールＣＰＨＥの上側部分に、ホール拡張部ＨＥ（図８Ｅ）を形成することができる。ホール拡張部ＨＥを形成した後、拡張マスクパターンＭＫＥは、除去されうる。ホール拡張部ＨＥを形成する過程において、第１コンタクトホールＣＰＨＥの底面垂直レベルが低くなりうる。
図８Ａないし図８Ｇを共に参照すれば、ホール拡張部ＨＥを形成した後、複数のランディングパッドホール１９０Ｈ及び複数のコンタクトホールＣＰＨＥ，ＣＰＨＦ，ＣＰＨＧを充填し、複数のビットライン構造体１４０、複数のゲートライン構造体１４０Ｐ、及び少なくとも１つのダミービットライン構造体１４０Ｄを覆うランディングパッド物質層１９０Ｐを形成する。
ホール拡張部ＨＥは、充填絶縁層１７２，１７４の一部分を除去して形成することができる。ホール拡張部ＨＥにより、第１コンタクトホールＣＰＨＥの上側部分の水平幅及び水平断面積が拡張されうる。ホール拡張部ＨＥの底面は、ビットライン１４７またはゲートライン１４７Ｐの上面、すなわち、第２金属系導電パターン１４６上面の第１垂直レベルＬＶ１より高い垂直レベルを有することができる。すなわち、ホール拡張部ＨＥの底面の垂直レベルは、第２金属系導電パターン１４６上面の第１垂直レベルＬＶ１より高く、絶縁キャッピングライン１４８の上面、または充填絶縁層１７２，１７４の上面、すなわち、第２充填絶縁層１７４上面の第２垂直レベルＬＶ２よりも低い。一部実施形態において、ホール拡張部ＨＥの底面は、第１充填絶縁層１７２の上面より低い垂直レベルを有することができる。
一部実施形態において、ランディングパッド物質層１９０Ｐは、導電性バリア膜、及び導電性バリア膜上の導電性パッド物質層によってなりうる。例えば、前記導電性バリア膜は、金属、導電性金属窒化物、またはそれらの組み合わせによってなりうる。一部実施形態において、前記導電性バリア膜は、Ｔｉ／ＴｉＮ積層構造によってなりうる。一部実施形態において、前記導電性パッド物質層は、タングステン（Ｗ）を含んでもよい。
一部実施形態において、ランディングパッド物質層１９０Ｐを形成する前、複数の埋め込みコンタクト１７０上に、金属シリサイド膜が形成されうる。前記金属シリサイド膜は、複数の埋め込みコンタクト１７０とランディングパッド物質層１９０Ｐとの間に配置されうる。前記金属シリサイド膜は、コバルトシリサイド（ＣｏＳｉｘ）、ニッケルシリサイド（ＮｉＳｉｘ）またはマンガンシリサイド（ＭｎＳｉｘ）からなりうるが、それらに限定されるものではない。
ランディングパッド物質層１９０Ｐ上には、複数のハードマスクパターンＨＭＫＣ，ＨＭＫＰを形成する。一部実施形態において、複数のハードマスクパターンＨＭＫＣ，ＨＭＫＰは、ＥＵＶ（extreme ultraviolet）リソグラフィ工程を介して形成されうる。複数のハードマスクパターンＨＭＫＣ，ＨＭＫＰは、複数のランディングパッドホール１９０Ｈ、及びその周辺のランディングパッド物質層１９０Ｐ部分の上に配置されるセルハードマスクパターンＨＭＫＣ、並びに複数のコンタクトホールＣＰＨＥ，ＣＰＨＦ，ＣＰＨＧ、及びその周辺のランディングパッド物質層１９０Ｐ部分の上に配置されるロジックハードマスクパターンＨＭＫＰを含んでもよい。
図９Ａないし図９Ｇを共に参照すれば、セルハードマスクパターンＨＭＫＣをエッチングマスクとして、複数のビットライン構造体１４０の一部分、及びランディングパッド物質層１９０Ｐ（図８Ａないし図８Ｇ）の一部分を除去し、複数のランディングパッドホール１９０Ｈの少なくとも一部分を充填し、複数のビットライン構造体１４０上に延長され、リセス部１９０Ｒによって複数個に分離された複数のランディングパッド１９０を形成する。複数のランディングパッド１９０は、リセス部１９０Ｒを挟んで互いに離隔されている。また、セルハードマスクパターンＨＭＫＣをエッチングマスクとして、複数の絶縁フェンス１８０それぞれの一部分も除去されうる。
複数のランディングパッド１９０は、複数の埋め込みコンタクト１７０上に配置され、複数のビットライン構造体１４０上に延長されうる。一部実施形態において、複数のランディングパッド１９０は、複数のビットライン１４７上に延長されうる。複数のランディングパッド１９０は、複数の埋め込みコンタクト１７０上に配置されて、それぞれ対応する複数の埋め込みコンタクト１７０と電気的に連結されうる。複数のランディングパッド１９０は、複数の埋め込みコンタクト１７０を介し、活性領域１１８に連結されうる。複数のランディングパッド１９０は、図１に例示した複数のランディングパッドＬＰを構成することができる。
埋め込みコンタクト１７０は、互いに隣接する２本のビットライン構造体１４０間に配置され、ランディングパッド１９０は、埋め込みコンタクト１７０を挟んで互いに隣接する２本のビットライン構造体１４０間から、１つのビットライン構造体１４０上に延長されうる。
また、ロジックハードマスクパターンＨＭＫＰをエッチングマスクとして、ランディングパッド物質層１９０Ｐの一部分を除去し、複数のロジックビットラインＢＬＰ、及び複数のコンタクトホールＣＰＨＥ，ＣＰＨＦ，ＣＰＨＧをそれぞれ充填する複数のコンタクトプラグＣＰＥ，ＣＰＦ，ＣＰＧを形成する。ロジックビットラインＢＬＰは、複数のコンタクトプラグＣＰＥ，ＣＰＦ，ＣＰＧ上にある第２垂直レベルＬＶ２より上側のランディングパッド物質層１９０Ｐの部分としうる。
複数のコンタクトプラグＣＰＥ，ＣＰＦ，ＣＰＧは、複数の第１コンタクトプラグＣＰＥ、複数の第２コンタクトプラグＣＰＦ、及び複数の第３コンタクトプラグＣＰＧを含んでもよい。複数の第３コンタクトプラグＣＰＧは、複数のゲートラインコンタクトプラグＣＰＧ１、及び複数のビットラインコンタクトプラグＣＰＧ２を含んでもよい。第１コンタクトプラグＣＰＥ、及び第２コンタクトプラグＣＰＦそれぞれは、ワードラインコンタクトプラグＣＰＥ及びロジック活性領域コンタクトプラグＣＰＦとも称される。
ワードラインコンタクトプラグＣＰＥは、ワードライン１２０の上面の一部分を覆う充填絶縁層１７２，１７４、絶縁膜パターン１１２，１１４、埋込絶縁膜１２４及び上部ワードライン層１２０ｂを貫通し、下部ワードライン層１２０ａまで延長されうる。
ワードラインコンタクトプラグＣＰＥは、プラグ拡張部ＰＥを有することができる。プラグ拡張部ＰＥは、ワードラインコンタクトプラグＣＰＥにおいて、ホール拡張部ＨＥを充填する部分であるとしうる。プラグ拡張部ＰＥにより、ワードラインコンタクトプラグＣＰＥの上側部分の水平幅及び水平断面積が拡張されうる。プラグ拡張部ＰＥの底面は、第２金属系導電パターン１４６上面の第１垂直レベルＬＶ１より高い垂直レベルを有することができる。すなわち、プラグ拡張部ＰＥ底面の垂直レベルは、第２金属系導電パターン１４６上面の第１垂直レベルＬＶ１より高く、絶縁キャッピングライン１４８上面の第２垂直レベルＬＶ２よりも低い。
下部ワードライン層１２０ａの上面に隣接するワードラインコンタクトプラグＣＰＥ部分の側面は、上部ワードライン層１２０ｂによって包囲されうる。すなわち、上部ワードライン層１２０ｂに対応するレベル、すなわち、上部ワードライン層１２０ｂの上面と下面との間のレベルにおいて、ワードラインコンタクトプラグＣＰＥ部分の側面は、上部ワードライン層１２０ｂにより、完全に覆われうる。
ロジック活性領域コンタクトプラグＣＰＦは、充填絶縁層１７２，１７４、及び絶縁膜パターン１１２，１１４を貫通し、ロジック活性領域１１７まで延長されうる。
一部実施形態において、第３コンタクトプラグＣＰＧ、すなわち、ゲートラインコンタクトプラグＣＰＧ１及びビットラインコンタクトプラグＣＰＧ２は、絶縁キャッピングライン１４８及び第２金属系導電パターン１４６を貫通し、第１金属系導電パターン１４５まで延長されうる。他の一部実施形態において、第３コンタクトプラグＣＰＧ、すなわち、ゲートラインコンタクトプラグＣＰＧ１及びビットラインコンタクトプラグＣＰＧ２は、絶縁キャッピングライン１４８を貫通し、第２金属系導電パターン１４６まで延長されうる。すなわち、ゲートラインコンタクトプラグＣＰＧ１は、絶縁キャッピングライン１４８を貫通し、ゲートライン１４７Ｐまで延長され、ビットラインコンタクトプラグＣＰＧ２は、絶縁キャッピングライン１４８を貫通し、ビットライン１４７まで延長されうる。
複数のランディングパッド１９０、複数のロジックビットラインＢＬＰ、第１コンタクトプラグＣＰＥ、第２コンタクトプラグＣＰＦ、及び第３コンタクトプラグＣＰＧは、セルハードマスクパターンＨＭＫＣ及びロジックハードマスクパターンＨＭＫＰを共にエッチングマスクとして使用する同一エッチング工程によって同時に形成されうる。
図１０Ａないし図１０Ｇを共に参照すれば、複数のランディングパッド１９０上に、複数の下部電極２１０、キャパシタ誘電膜２２０及び上部電極２３０を順次に形成し、複数のキャパシタ構造体２００を含む半導体メモリ素子１を形成することができる。複数の下部電極２１０それぞれは、複数のランディングパッド１９０それぞれに対応し、電気的に連結されうる。キャパシタ誘電膜２２０は、複数の下部電極２１０を、コンフォーマル（conformal）に覆いうる。上部電極２３０は、キャパシタ誘電膜２２０を覆うことができる。上部電極２３０は、キャパシタ誘電膜２２０を挟み、下部電極２１０と対向することができる。キャパシタ誘電膜２２０及び上部電極２３０それぞれは、一定領域、例えば、１つのメモリセル領域ＣＲ内において、複数の下部電極２１０上を共に覆うように、一体に形成されうる。複数の下部電極２１０は、図１に例示した複数のストレージノードＳＮを構成することができる。
複数の下部電極２１０それぞれは、円形の水平断面を有するように、内部が充填された柱形状、すなわち、ピラー（pillar）形状としうるが、それに限定されるものではない。一部実施形態において、複数の下部電極２１０それぞれは、下部が閉鎖されたシリンダ形状であってもよい。一部実施形態において、複数の下部電極２１０は、第１水平方向（Ｘ方向）または第２水平方向（Ｙ方向）に対し、ジグザグに配列されたハニカム（honeycomb）状に配置されうる。他の一部実施形態において、複数の下部電極２１０は、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）それぞれに沿って一列に配列されるマトリックス状に配置されてもよい。複数の下部電極２１０は、例えば、不純物がドーピングされたシリコン、タングステンまたは銅のような金属、またはチタン窒化物のような導電性金属化合物によって形成されうる。別途に図示していないが、半導体メモリ素子１は、複数の下部電極２１０の側壁と接触する少なくとも１つの支持パターンをさらに含んでもよい。
キャパシタ誘電膜２２０は、例えば、ＴａＯ、ＴａＡｌＯ、ＴａＯＮ、ＡｌＯ、ＡｌＳｉＯ、ＨｆＯ、ＨｆＳｉＯ、ＺｒＯ、ＺｒＳｉＯ、ＴｉＯ、ＴｉＡｌＯ、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ）、ＳＴＯ（ＳｒＴｉＯ）、ＢＴＯ（ＢａＴｉＯ）、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ、Ｂａ（Ｚｒ，Ｔｉ）Ｏ、Ｓｒ（Ｚｒ，Ｔｉ）Ｏ、またはそれらの組み合わせからなりうる。
上部電極２３０は、例えば、ドーピングされたシリコン、Ｒｕ、ＲｕＯ、Ｐｔ、ＰｔＯ、Ｉｒ、ＩｒＯ、ＳＲＯ（ＳｒＲｕＯ）、ＢＳＲＯ（（Ｂａ，Ｓｒ）ＲｕＯ）、ＣＲＯ（ＣａＲｕＯ）、ＢａＲｕＯ、Ｌａ（Ｓｒ、Ｃｏ）Ｏ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＡｌＮ、ＴａＳｉＮ、またはそれらの組み合わせからなりうる。
複数のキャパシタ構造２００を形成する前、リセス部１９０Ｒを充填する絶縁構造物１９５を形成することができる。一部実施形態において、絶縁構造物１９５は、層間絶縁層及びエッチング停止膜を含みうる。例えば、前記層間絶縁層は、酸化膜からなり、前記エッチング停止膜は、窒化膜からなりうる。図１０Ａ及び図１０Ｃには、絶縁構造物１９５の上面と、下部電極２１０の下面とが同一レベルに位置するように図示されているが、それに限定されるものではない。例えば、絶縁構造物１９５の上面レベルは、下部電極２１０の下面レベルより高く位置することができ、下部電極２１０は、絶縁構造物１９５内に基板１１０に向けて延長されてもよい。
複数のキャパシタ構造２００が位置するレベルに対応する複数のロジックビットラインＢＬＰ上には、埋め立て絶縁層２５０が充填されうる。埋め立て絶縁層２５０は、例えば、酸化膜またはＵＬＫ（ultra low K）膜によって形成されうる。前記酸化膜は、ＢＰＳＧ（borophosphosilicate
glass）膜、ＰＳＧ（phosphosilicate glass）膜、ＢＳＧ（borosilicate glass）膜、ＵＳＧ（un-doped silicate glass）膜、ＴＥＯＳ（tetraethyl orthosilicate）膜またはＨＤＰ（high
density plasma）膜のうちから選択されたいずれか１つの膜によって形成することができる。前記ＵＬＫ膜は、例えば、２．２〜２．４の超低誘電率（ultra low dielectric constant K）を有するＳｉＯＣ膜及びＳｉＣＯＨ膜のうちから選択されるいずれか１つの膜からなりうる。
半導体メモリ素子１は、複数の活性領域１１８、及び複数のロジック活性領域１１７を有する基板１１０；基板１１０内において、複数の活性領域１１８を横切る複数のワードライントレンチ１２０Ｔ内部に順次に形成された複数のゲート誘電膜１２２、複数のワードライン１２０、複数の埋込絶縁膜１２４；素子分離膜１１６、複数の活性領域１１８、及び複数の埋込絶縁膜１２４を覆う絶縁膜パターン１１２，１１４；絶縁膜パターン１１２，１１４上において、複数のビットライン構造体１４０、複数のビットライン構造体１４０の両側壁を覆う複数の絶縁スペーサ構造体１５０；複数のロジック活性領域１１７上において、複数のゲートライン構造体１４０Ｐ、複数のゲートライン構造体１４０Ｐの両側壁を覆う複数のゲート絶縁スペーサ１５０Ｐ、複数の絶縁フェンス１８０、及び複数の絶縁スペーサ構造体１５０によって限定される空間の下側部分を充填し、複数の活性領域１１８と連結される複数の埋め込みコンタクト１７０と上側部分とを充填し、ビットライン構造体１４０の上側部分に延長される複数のランディングパッド１９０；並びに複数のランディングパッド１９０と連結される複数の下部電極２１０、キャパシタ誘電膜２２０、及び上部電極２３０からなる複数のキャパシタ構造体２００を含む。
複数の絶縁フェンス１８０は、複数のビットライン構造体１４０の両側壁を覆う複数の絶縁スペーサ構造体１５０において、互いに対面する１対の絶縁スペーサ構造体１５０間に沿い、すなわち、第２水平方向（Ｙ方向）に沿って互いに離隔されて配置されうる。複数の絶縁フェンス１８０それぞれは、複数の埋め込みコンタクト１７０間から、複数のランディングパッド１９０間に延長されうる。
半導体メモリ素子１は、ワードラインコンタクトプラグＣＰＥ、ロジック活性領域コンタクトプラグＣＰＦ、ゲートラインコンタクトプラグＣＰＧ１及びビットラインコンタクトプラグＣＰＧ２をさらに含んでもよい。ワードラインコンタクトプラグＣＰＥ、ロジック活性領域コンタクトプラグＣＰＦ、ゲートラインコンタクトプラグＣＰＧ１及びビットラインコンタクトプラグＣＰＧ２は、同一物質からなりうる。
図１０Ａないし図１０Ｇには、ワードラインコンタクトプラグＣＰＥ、ゲートラインコンタクトプラグＣＰＧ１及びビットラインコンタクトプラグＣＰＧ２がそれぞれ１個ずつ図示され、ロジック活性領域コンタクトプラグＣＰＦが２個図示されるが、それは、例示的なものであり、それらに限定されるものではない。例えば、半導体メモリ素子１は、複数のワードライン１２０、複数のゲートライン１４７Ｐ、複数のビットライン１４７、及び複数のロジック活性領域１１７に対応し、複数のワードラインコンタクトプラグＣＰＥ、複数のゲートラインコンタクトプラグＣＰＧ１、複数のビットラインコンタクトプラグＣＰＧ２、及び複数のロジック活性領域コンタクトプラグＣＰＦを含んでもよい。
ワードラインコンタクトプラグＣＰＥは、充填絶縁層１７２，１７４、絶縁膜パターン１１２，１１４、埋込絶縁膜１２４及び上部ワードライン層１２０ｂを貫通し、下部ワードライン層１２０ａと連結されうる。ロジック活性領域コンタクトプラグＣＰＦは、充填絶縁層１７２，１７４及び絶縁膜パターン１１２，１１４を貫通し、ロジック活性領域１１７と連結されうる。
ゲートラインコンタクトプラグＣＰＧ１は、絶縁キャッピングライン１４８を貫通し、ゲートライン１４７Ｐと連結され、ビットラインコンタクトプラグＣＰＧ２は、絶縁キャッピングライン１４８を貫通し、ビットライン１４７と連結されうる。一部実施形態において、ワードラインコンタクトプラグＣＰＧ１及びビットラインコンタクトプラグＣＰＧ２は、絶縁キャッピングライン１４８及び第２金属系導電パターン１４６を貫通し、第１金属系導電パターン１４５と連結されうる。他の一部実施形態において、ゲートラインコンタクトプラグＣＰＧ１及びビットラインコンタクトプラグＣＰＧ２は、絶縁キャッピングライン１４８を貫通し、第２金属系導電パターン１４６と連結されうる。
絶縁キャッピングライン１４８及び充填絶縁層１７２，１７４の上には、複数のロジックビットラインＢＬＰが配置されうる。ワードラインコンタクトプラグＣＰＥ、ロジック活性領域コンタクトプラグＣＰＦ、ゲートラインコンタクトプラグＣＰＧ１及びビットラインコンタクトプラグＣＰＧ２それぞれは、複数のロジックビットラインＢＬＰのうち少なくとも１本と連結されうる。一部実施形態において、ワードラインコンタクトプラグＣＰＥ、ロジック活性領域コンタクトプラグＣＰＦ、ゲートラインコンタクトプラグＣＰＧ１及びビットラインコンタクトプラグＣＰＧ２は、複数のロジックビットラインＢＬＰと同一物質によってなり、一体をなすことができる。一部実施形態において、ワードラインコンタクトプラグＣＰＥ、ロジック活性領域コンタクトプラグＣＰＦ、ゲートラインコンタクトプラグＣＰＧ１及びビットラインコンタクトプラグＣＰＧ２は、複数のランディングパッド１９０と同一物質からなりうる。
本発明による半導体メモリ素子１は、ワードラインコンタクトプラグＣＰＥが、上側部分に、下側部分より大きい水平幅及び水平面積を有するプラグ拡張部ＰＥを有するので、ワードラインコンタクトプラグＣＰＥとロジックビットラインＢＬＰとの電気的連結の信頼性が向上しうる。また、プラグ拡張部ＰＥを形成するために、ホール拡張部ＨＥを形成する過程において、ワードラインコンタクトホールＣＰＨＥの底面が低くなり、ワードラインコンタクトホールＣＰＨＥ底面にワードライン１２０が露出しないノットオープン不良を防止することができる。
また、ワードラインコンタクトホールＣＰＨＥが下部ワードライン層１２０ａまで延長され、ワードラインコンタクトプラグＣＰＥが、上部ワードライン層１２０ｂ及び下部ワードライン層１２０ａいずれとも接し、上部ワードライン層１２０ｂ及び下部ワードライン層１２０ａいずれとも電気的に連結される。従って、ワードラインコンタクトプラグＣＰＥとワードライン１２０との電気的な連結の信頼性も向上しうる。
図１１は、本発明の一実施形態による半導体メモリ素子のコンタクトプラグの断面を比較して示す比較断面図である。
図１１を、図１０Ａないし図１０Ｇと共に参照すれば、半導体メモリ素子１は、第１コンタクトプラグＣＰＥ、第２コンタクトプラグＣＰＦ及び第３コンタクトプラグＣＰＧを含みうる。第１コンタクトプラグＣＰＥ及び第２コンタクトプラグＣＰＦそれぞれは、ワードラインコンタクトプラグＣＰＥ及びロジック活性領域コンタクトプラグＣＰＦとも称される。第３コンタクトプラグＣＰＧは、ゲートラインコンタクトプラグＣＰＧ１及びビットラインコンタクトプラグＣＰＧ２を含みうる。ゲートラインコンタクトプラグＣＰＧ１及びビットラインコンタクトプラグＣＰＧ２は、それぞれゲートライン１４７Ｐ及びビットライン１４７と連結されるという点を除いて、その形状が実質的に同一であるので、図１１においては、ビットラインコンタクトプラグＣＰＧ２に係わる部分の断面を図示して第３コンタクトプラグＣＰＧについて説明し、ゲートラインコンタクトプラグＣＰＧ１に係わる説明は、省略する。
ワードラインコンタクトプラグＣＰＥは、ワードライン１２０上面の一部分を覆う充填絶縁層１７２，１７４、絶縁膜パターン１１２，１１４、埋込絶縁膜１２４及び上部ワードライン層１２０ｂを貫通し、ロジックビットラインＢＬＰから、下部ワードライン層１２０ａまで延長されうる。
ワードラインコンタクトプラグＣＰＥは、プラグ拡張部ＰＥを有することができる。プラグ拡張部ＰＥにより、ワードラインコンタクトプラグＣＰＥの上側部分の水平幅及び水平断面積が拡張されうる。プラグ拡張部ＰＥの底面は、第２金属系導電パターン１４６上面の第１垂直レベルＬＶ１より高い垂直レベルを有することができる。すなわち、プラグ拡張部ＰＥ底面の垂直レベルは、第２金属系導電パターン１４６上面の第１垂直レベルＬＶ１よりも高く、絶縁キャッピングライン１４８上面の第２垂直レベルＬＶ２よりも低い。
下部ワードライン層１２０ａ上面に隣接するワードラインコンタクトプラグＣＰＥ部分の側面は、上部ワードライン層１２０ｂによって完全に包囲されうる。すなわち、上部ワードライン層１２０ｂに対応するレベル、すなわち、上部ワードライン層１２０ｂ上面と下面との間のレベルにおいて、ワードラインコンタクトプラグＣＰＥ部分の側面は、上部ワードライン層１２０ｂによって、全体が覆われうる。
ロジック活性領域コンタクトプラグＣＰＦは、充填絶縁層１７２，１７４及び絶縁膜パターン１１２，１１４を貫通し、ロジックビットラインＢＬＰから、ロジック活性領域１１７まで延長されうる。
第３コンタクトプラグＣＰＧ、すなわち、ゲートラインコンタクトプラグＣＰＧ１は、絶縁キャッピングライン１４８を貫通し、ゲートライン１４７Ｐまで延長され、ビットラインコンタクトプラグＣＰＧ２は、絶縁キャッピングライン１４８を貫通し、ビットライン１４７まで延長されうる。一部実施形態において、第３コンタクトプラグＣＰＧ、すなわち、ゲートラインコンタクトプラグＣＰＧ１及びビットラインコンタクトプラグＣＰＧ２は、絶縁キャッピングライン１４８及び第２金属系導電パターン１４６を貫通し、ロジックビットラインＢＬＰから、第１金属系導電パターン１４５まで延長されうる。他の一部実施形態において、第３コンタクトプラグＣＰＧ、すなわち、ゲートラインコンタクトプラグＣＰＧ１及びビットラインコンタクトプラグＣＰＧ２は、絶縁キャッピングライン１４８を貫通し、ロジックビットラインＢＬＰから、第２金属系導電パターン１４６まで延長されうる。
ワードラインコンタクトプラグＣＰＥの第１垂直レベルＬＶ１での水平幅ＷＥＬに対する第２垂直レベルＬＶ２での水平幅ＷＥＨの比率（ＷＥＨ／ＷＥＬ）は、ロジック活性領域コンタクトプラグＣＰＦの第１垂直レベルＬＶ１での水平幅ＷＦＬに対する第２垂直レベルＬＶ２での水平幅ＷＦＨの比率（ＷＦＨ／ＷＦＬ）、第３コンタクトプラグＣＰＧ、すなわち、ゲートラインコンタクトプラグＣＰＧ１及びビットラインコンタクトプラグＣＰＧ２の第１垂直レベルＬＶ１での水平幅ＷＧＬに対する第２垂直レベルＬＶ２での水平幅ＷＧＨの比率（ＷＧＨ／ＷＧＬ）それぞれより大きい値を有することができる。
一部実施形態において、ロジックビットラインＢＬＰから、基板１１０に向けてのワードラインコンタクトプラグＣＰＥの延在長は、ロジック活性領域コンタクトプラグＣＰＦの延在長より大きい値を有することができ、ロジック活性領域コンタクトプラグＣＰＦの延在長は、第３コンタクトプラグＣＰＧ、すなわち、ゲートラインコンタクトプラグＣＰＧ１及びビットラインコンタクトプラグＣＰＧ２の延在長より大きい値を有することができる。
一部実施形態において、ロジック活性領域コンタクトプラグＣＰＦの第１垂直レベルＬＶ１での水平幅ＷＦＬは、ワードラインコンタクトプラグＣＰＥの第１垂直レベルＬＶ１での水平幅ＷＥＬより大きい値を有することができ、ワードラインコンタクトプラグＣＰＥの第１垂直レベルＬＶ１での水平幅ＷＥＬは、第３コンタクトプラグＣＰＧ、すなわち、ゲートラインコンタクトプラグＣＰＧ１及びビットラインコンタクトプラグＣＰＧ２の第１垂直レベルＬＶ１での水平幅ＷＧＬより大きい値を有することができるが、それに限定されるものではない。
以上、本発明について、望ましい実施形態を挙げ、詳細に説明したが、本発明は、該実施形態に限定されるものではなく、本発明の技術的思想及びその範囲内において、当分野で当業者により、さまざまな変形及び変更が可能である。
１ 半導体メモリ素子
１１０ 基板
１１２ 第１絶縁膜パターン
１１４ 第２絶縁膜パターン
１１５ ロジック素子分離膜
１１６ 素子分離膜
１１７ ロジック活性領域
１１８ 活性領域
１２０，ＷＬ ワードライン
１２０ａ 下部ワードライン層
１２０ｂ 上部ワードライン層
１２０Ｔ ワードライントレンチ
１２２ ゲート誘電膜
１２４ 埋込絶縁膜
１４０ ビットライン構造体
１４７，ＢＬ ビットライン
１４０Ｄ ダミービットライン構造体
１４０Ｐ ゲートライン構造体
１４７Ｐ ゲートライン
１５０ 絶縁スペーサ構造体
１７０，ＢＣ 埋め込みコンタクト
１８０ 絶縁フェンス
１９０，ＬＰ ランディングパッド
２００ キャパシタ構造体
２１０ 下部電極
２２０ キャパシタ誘電膜
２３０ 上部電極
ＣＰＥ 第１コンタクトプラグ、ワードラインコンタクトプラグ
ＣＰＦ 第２コンタクトプラグ、ロジック活性領域コンタクトプラグ
ＣＰＧ 第３コンタクトプラグ
ＣＰＧ１ ゲートラインコンタクトプラグ
ＣＰＧ２ ビットラインコンタクトプラグ
ＣＲ メモリセル領域
ＤＲ ダム領域
ＰＲ 周辺回路領域

Claims (20)

  1. 複数の活性領域が定義されるメモリセル領域、及び少なくとも１つのロジック活性領域が定義される周辺回路領域を有する基板と、
    下部ワードライン層及び上部ワードライン層の積層構造を有し、前記複数の活性領域を横切り、第１水平方向に沿って延びるワードライン、及び前記ワードライン上の埋込絶縁膜と、
    前記複数の活性領域上に配置され、前記第１水平方向に直交する第２水平方向に延び、ビットラインを有するビットライン構造体と、
    前記埋込絶縁膜を貫通し、前記ワードラインと電気的に連結され、上側部分に、下側部分より大きい水平幅を有するプラグ拡張部を有するワードラインコンタクトプラグと、を含む半導体メモリ素子。
  2. 前記ワードラインコンタクトプラグは、前記埋込絶縁膜及び前記上部ワードライン層を貫通し、前記下部ワードライン層まで延びることを特徴とする請求項１に記載の半導体メモリ素子。
  3. 前記下部ワードライン層の上面に隣接する前記ワードラインコンタクトプラグの部分の側面は、前記上部ワードライン層によって包囲されることを特徴とする請求項２に記載の半導体メモリ素子。
  4. 前記ビットライン構造体は、第１金属系導電パターンと第２金属系導電パターンとの積層構造を有する前記ビットライン、及び前記ビットラインを覆う絶縁キャッピングラインを有し、
    前記絶縁キャッピングラインを貫通し、前記ビットラインと電気的に連結されるビットラインコンタクトプラグをさらに含むことを特徴とする請求項１乃至３のいずれか一項に記載の半導体メモリ素子。
  5. 前記少なくとも１つのロジック活性領域上に配置され、前記第１金属系導電パターンと前記第２金属系導電パターンとの積層構造を有するゲートライン、及び前記ゲートラインを覆う前記絶縁キャッピングラインを有するゲートライン構造体と、
    前記絶縁キャッピングラインを貫通し、前記ゲートラインと電気的に連結されるゲートラインコンタクトプラグと、をさらに含むことを特徴とする請求項４に記載の半導体メモリ素子。
  6. 前記ビットライン構造体と前記ゲートライン構造体との間の空間を充填する充填絶縁層をさらに含み、
    前記ワードラインコンタクトプラグは、前記充填絶縁層及び前記埋込絶縁膜を共に貫き、前記ワードライン内まで延びることを特徴とする請求項５に記載の半導体メモリ素子。
  7. 前記充填絶縁層を貫通し、前記ロジック活性領域と電気的に連結されるロジック活性領域コンタクトプラグをさらに含むことを特徴とする請求項６に記載の半導体メモリ素子。
  8. 前記充填絶縁層上及び前記絶縁キャッピングライン上に配置される複数のロジックビットラインをさらに含み、
    前記ワードラインコンタクトプラグ、前記ロジック活性領域コンタクトプラグ、前記ビットラインコンタクトプラグ及び前記ゲートラインコンタクトプラグそれぞれは、前記複数のロジックビットラインのうち少なくとも１本と連結されることを特徴とする請求項７に記載の半導体メモリ素子。
  9. 前記ワードラインコンタクトプラグ、前記ロジック活性領域コンタクトプラグ、前記ビットラインコンタクトプラグ及び前記ゲートラインコンタクトプラグそれぞれは、連結される前記複数のロジックビットラインのうち少なくとも１本と一体をなすことを特徴とする請求項８に記載の半導体メモリ素子。
  10. 前記プラグ拡張部の底面の垂直レベルは、前記ビットラインの上面の第１垂直レベルよりも高く、前記絶縁キャッピングラインの上面の第２垂直レベルよりも低いことを特徴とする請求項７に記載の半導体メモリ素子。
  11. 前記ワードラインコンタクトプラグの前記第１垂直レベルでの水平幅に対する前記第２垂直レベルでの水平幅の比率は、前記ロジック活性領域コンタクトプラグ、前記ビットラインコンタクトプラグ及び前記ゲートラインコンタクトプラグそれぞれの前記第１垂直レベルでの水平幅に対する前記第２垂直レベルでの水平幅の比率より大きい値を有することを特徴とする請求項１０に記載の半導体メモリ素子。
  12. 複数の活性領域が定義されるメモリセル領域、及び少なくとも１つのロジック活性領域が定義される周辺回路領域を有する基板と、
    下部ワードライン層及び上部ワードライン層の積層構造を有し、前記複数の活性領域を横切り、第１水平方向に沿って延びるワードライン、及び前記ワードライン上の埋込絶縁膜と、
    前記複数の活性領域上に配置され、前記第１水平方向に直交する第２水平方向に延び、ビットラインを有するビットライン構造体と、
    前記埋込絶縁膜及び前記上部ワードライン層を貫通し、前記下部ワードライン層と電気的に連結され、上側部分に、下側部分より大きい水平幅を有するプラグ拡張部を有するワードラインコンタクトプラグと、を含み、
    前記上部ワードライン層の上面と下面との間のレベルにおいて、前記ワードラインコンタクトプラグの側面は、前記上部ワードライン層によって完全に覆われる半導体メモリ素子。
  13. 前記少なくとも１つのロジック活性領域上に配置され、ゲートラインを有するゲートライン構造体と、
    前記ビットライン及び前記ゲートラインそれぞれと電気的に連結されるビットラインコンタクトプラグ及びゲートラインコンタクトプラグと、をさらに含み、
    前記ビットライン構造体及び前記ゲートライン構造体それぞれは、前記ビットライン及び前記ゲートラインを覆う絶縁キャッピングラインをさらに含み、前記ビットラインコンタクトプラグ及び前記ゲートラインコンタクトプラグそれぞれは、前記絶縁キャッピングラインを貫通し、前記ビットライン及び前記ゲートラインと電気的に連結されることを特徴とする請求項１２に記載の半導体メモリ素子。
  14. 前記ビットライン構造体と前記ゲートライン構造体との間の空間を充填する充填絶縁層をさらに含み、
    前記ワードラインコンタクトプラグは、前記充填絶縁層、前記埋込絶縁膜及び前記上部ワードライン層を貫通し、前記下部ワードライン層内まで延び、
    当該半導体メモリ素子は、前記充填絶縁層を貫通し、前記ロジック活性領域と電気的に連結されるロジック活性領域コンタクトプラグ、をさらに含む、ことを特徴とする請求項１３に記載の半導体メモリ素子。
  15. 前記ワードラインコンタクトプラグの前記ビットラインの上面の第１垂直レベルでの水平幅に対する前記絶縁キャッピングラインの上面の第２垂直レベルでの水平幅の比率は、前記ロジック活性領域コンタクトプラグ、前記ビットラインコンタクトプラグ及び前記ゲートラインコンタクトプラグそれぞれの前記第１垂直レベルでの水平幅に対する前記第２垂直レベルでの水平幅の比率より大きい値を有することを特徴とする請求項１４に記載の半導体メモリ素子。
  16. 前記複数の活性領域と連結される複数の埋め込みコンタクト、及び前記複数の埋め込みコンタクト上に配置され、前記複数のビットライン構造体の上まで延びる複数のランディングパッドをさらに含み、
    前記ワードラインコンタクトプラグと前記複数のランディングパッドは、同一物質からなることを特徴とする請求項１２に記載の半導体メモリ素子。
  17. 複数の活性領域が定義されるメモリセル領域、及び少なくとも１つのロジック活性領域が定義される周辺回路領域を有する基板と、
    前記複数の活性領域を横切って第１水平方向に互いに平行に延びる複数のワードライントレンチを充填し、下部ワードライン層と上部ワードライン層との積層構造を有する複数のワードライン、及び前記複数のワードライン上の複数の埋込絶縁膜と、
    前記複数の活性領域上に配置され、前記第１水平方向に直交する第２水平方向に互いに平行に延び、ビットラインと、前記ビットラインを覆う絶縁キャッピングラインとをそれぞれ有する複数のビットライン構造体と、
    前記複数のビットライン構造体間の空間を充填する充填絶縁層と、
    上側部分に、下側部分より大きい水平幅を有するプラグ拡張部を有し、前記充填絶縁層、前記埋込絶縁膜及び前記上部ワードライン層を貫通し、前記下部ワードライン層と連結され、前記上部ワードライン層の上面と下面との間のレベルでの側面が、前記上部ワードライン層によって完全に覆われるワードラインコンタクトプラグと、
    前記複数のビットライン構造体間の空間の下側部分を充填し、前記複数の活性領域と連結される複数の埋め込みコンタクトと、
    前記複数のビットライン構造体間の空間の上側部分を充填し、前記複数のビットライン構造体の上まで延び、前記ワードラインコンタクトプラグと同一物質からなる複数のランディングパッドと、を含む半導体メモリ素子。
  18. 前記少なくとも１つのロジック活性領域上に配置され、前記ビットラインと同一物質からなるゲートライン、及び前記ゲートラインを覆う前記絶縁キャッピングラインを含むゲートライン構造体と、
    前記絶縁キャッピングラインを貫通し、前記ゲートラインと電気的に連結されるゲートラインコンタクトプラグと、をさらに含むことを特徴とする請求項１７に記載の半導体メモリ素子。
  19. 前記絶縁キャッピングラインを貫通し、前記ビットラインと電気的に連結されるビットラインコンタクトプラグと、
    前記充填絶縁層を貫通し、前記少なくとも１つのロジック活性領域と電気的に連結されるロジック活性領域コンタクトプラグと、をさらに含み、
    前記ワードラインコンタクトプラグ、前記ゲートラインコンタクトプラグ、前記ビットラインコンタクトプラグ及び前記ロジック活性領域コンタクトプラグは、同一物質からなることを特徴とする請求項１８に記載の半導体メモリ素子。
  20. 前記上部ワードライン層は、ドーピングされたポリシリコンからなり、前記下部ワードライン層は、金属物質、導電性金属窒化物、またはそれらの組み合わせによってなることを特徴とする請求項１７に記載の半導体メモリ素子。
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