JP2021097228A - コンタクトプラグを有する半導体メモリ素子 - Google Patents
コンタクトプラグを有する半導体メモリ素子 Download PDFInfo
- Publication number
- JP2021097228A JP2021097228A JP2020202676A JP2020202676A JP2021097228A JP 2021097228 A JP2021097228 A JP 2021097228A JP 2020202676 A JP2020202676 A JP 2020202676A JP 2020202676 A JP2020202676 A JP 2020202676A JP 2021097228 A JP2021097228 A JP 2021097228A
- Authority
- JP
- Japan
- Prior art keywords
- contact plug
- layer
- semiconductor memory
- wardline
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】コンタクトプラグを有する半導体メモリ素子を提供する。【解決手段】半導体メモリ素子は、複数の活性領域が定義されるメモリセル領域及び少なくとも1つのロジック活性領域が定義される周辺回路領域を有する基板;下部ワードライン層及び上部ワードライン層の積層構造を有し、複数の活性領域を横切り、第1水平方向に沿って延びるワードライン、及びワードライン上の埋込絶縁膜;複数の活性領域上に配置され、第1水平方向に直交する第2水平方向に延び、ビットラインを有するビットライン構造体;及び埋込絶縁膜を貫通してワードラインと電気的に接続され、上側部分に、下側部分より大きい水平幅を有するプラグ拡張部を有するワードラインコンタクトプラグを含む。【選択図】図11
Description
本発明は、半導体メモリ素子に係り、さらに詳細には、コンタクトプラグを有する半導体メモリ素子に関する。
電子産業の飛躍的な発展、及びユーザの要求により、電子機器は、さらに小型化されて軽量化されている。従って、電子機器に使用される半導体メモリ素子にも、高い集積度が要求され、半導体メモリ素子の構成に係わるデザインルールが縮小されている。それにより、半導体メモリ素子の構成間の電気的連結の信頼性確保に困難さが生じている。
本発明の技術的課題は、電気的連結の信頼性を確保することができるコンタクトプラグを有する半導体メモリ素子を提供することである。
前記技術的課題を達成するために、本発明は、以下のような半導体メモリ素子を提供する。本発明による半導体メモリ素子は、複数の活性領域が定義されているメモリセル領域、及び少なくとも1つのロジック活性領域が定義されている周辺回路領域を有する基板;下部ワードライン層と上部ワードライン層との積層構造を有し、前記複数の活性領域を横切り、第1水平方向に沿って延びるワードライン、及び前記ワードライン上の埋込絶縁膜;前記複数の活性領域上に配置され、前記第1水平方向に直交する第2水平方向に延び、ビットラインを有するビットライン構造体;並びに前記埋込絶縁膜を貫通して前記ワードラインと電気的に連結され、上側部分に、下側部分よりも広い水平幅を有するプラグ拡張部を有するワードラインコンタクトプラグ;を含む。
本発明による半導体メモリ素子は、複数の活性領域が定義されているメモリセル領域、及び少なくとも1つのロジック活性領域が定義されている周辺回路領域を有する基板;下部ワードライン層と上部ワードライン層との積層構造を有し、前記複数の活性領域を横切り、第1水平方向に沿って延びるワードライン、及び前記ワードライン上の埋込絶縁膜;前記複数の活性領域上に配置され、前記第1水平方向に直交する第2水平方向に延び、ビットラインを有するビットライン構造体;並びに前記埋込絶縁膜と前記上部ワードライン層とを貫通して前記下部ワードライン層と電気的に連結され、上側部分に、下側部分よりも広い水平幅を有するプラグ拡張部を有するワードラインコンタクトプラグ;を含み、前記上部ワードライン層の上面と下面との間のレベルにおいて、前記ワードラインコンタクトプラグの側面は、前記上部ワードライン層によって完全に覆われる。
本発明による半導体メモリ素子は、複数の活性領域が定義されているメモリセル領域、及び少なくとも1つのロジック活性領域が定義されている周辺回路領域を有する基板;前記複数の活性領域を横切り、第1水平方向に相互に平行に延びる複数のワードライントレンチを充填し、下部ワードライン層と上部ワードライン層との積層構造を有する複数のワードライン、及び前記複数のワードライン上の複数の埋込絶縁膜;前記複数の活性領域上に配置され、前記第1水平方向に直交する第2水平方向に相互に平行に延び、ビットラインと、前記ビットラインを覆う絶縁キャップラインとをそれぞれ有する複数のビットライン構造体;前記複数のビットライン構造体間の空間を充填する充填絶縁層;上側部分に、下側部分よりも広い水平幅を有するプラグ拡張部を有し、前記充填絶縁層、前記埋込絶縁膜及び前記上部ワードライン層を貫通して前記下部ワードライン層と連結され、前記上部ワードライン層の上面と下面との間のレベルにおける側面が、前記上部ワードライン層によって完全に覆われるワードラインコンタクトプラグ;前記複数のビットライン構造体間の空間の下側部分を充填し、前記複数の活性領域と連結される複数の埋め込みコンタクト;並びに前記複数のビットライン構造体間の空間の上側部分を充填し、前記複数のビット線構造の上まで延び、前記ワードラインコンタクトプラグと同一物質からなる複数のランディングパッド;を含む。
本発明による半導体メモリ素子は、ワードラインコンタクトプラグが、上側部分に、下側部分よりも広い水平幅と水平面積とを有するプラグ拡張部を有するので、ワードラインコンタクトプラグとロジックビットラインとの電気的連結の信頼性が向上されるのである。また、プラグ拡張部を形成するためにホールの拡張部を形成する過程において、ワードラインコンタクトホール底面が低下しうるので、ワードラインコンタクトホール底面にワードラインが露出されないノットオープン(not open)不良を防止することができる。
また、ワードラインコンタクトホールが下部ワードライン層まで延長されうるので、ワードラインコンタクトプラグが、上部ワードライン層と下部ワードライン層とのいずれとも電気的に連結される。従って、ワードラインコンタクトプラグとワードラインとの電気的連結の信頼性も向上される。
図1は、本発明の一実施形態による半導体メモリ素子の主要構成について説明するための概略的な平面レイアウトである。
図1を参照すれば、半導体メモリ素子1は、メモリセル領域CRと周辺回路領域PRとを含む。半導体メモリ素子1は、メモリセル領域CRに形成される複数の活性領域ACTと、周辺回路領域PRに形成される複数のロジック活性領域ACTPと、を含んでもよい。
一部実施形態において、メモリセル領域CRに配置される複数の活性領域ACTは、第1水平方向(X方向)及び第2水平方向(Y方向)に対し、斜線方向に長軸を有するようにも配置される。
複数のワードラインWLは、メモリセル領域CRにおいて、複数の活性領域ACTを横切り、第1水平方向(X方向)に沿い、互いに平行に延長されうる。複数のワードラインWL上には、複数のビットラインBLが、第1水平方向(X方向)と交差する第2水平方向(Y方向)に沿い、互いに平行に延長されうる。複数のビットラインBLは、ダイレクトコンタクトDCを介し、複数の活性領域ACTに連結されうる。
一部実施形態において、複数のビットラインBLにおいて、互いに隣接した2本のビットラインBL間に、複数の埋め込みコンタクトBCが形成されうる。一部実施形態において、複数の埋め込みコンタクトBCは、第1水平方向(X方向)及び第2水平方向(Y方向)のそれぞれに沿い、一列に配列されうる。
複数の埋め込みコンタクトBC上には、複数のランディングパッドLPが形成されうる。複数のランディングパッドLPは、複数の埋め込みコンタクトBCと少なくとも一部分がオーバーラップされるように配置されうる。一部実施形態において、複数のランディングパッドLPは、それぞれ互いに隣接した2本のビットラインBLのうちいずれか1本のビットラインBLの上まで延長されうる。
複数のランディングパッドLP上には、複数のストレージノードSNが形成されうる。複数のストレージノードSNは、複数のビットラインBLより上に形成される。複数のストレージノードSNは、それぞれ複数のキャパシタの下部電極であるとしうる。ストレージノードSNは、ランディングパッドLP及び埋め込みコンタクトBCを介し、活性領域ACTに連結されうる。
複数のゲートラインパターンGLPは、周辺回路領域PRにおいて、ロジック活性領域ACTP上に配置されうる。一部実施形態において、複数のゲートラインパターンGLPのうち一部は、ロジック活性領域ACTP上において、第1水平方向(X方向)に沿い、互いに平行に延長され、複数のゲートラインパターンGLPのうち他の一部は、ロジック活性領域ACTP上において、第2水平方向(Y方向)に沿い、互いに平行に延長されるが、それに限定されるものではない。例えば、複数のゲートラインパターンGLPそれぞれは、多様な幅を有したり、屈曲を有したり、幅が変化し、多様な水平方向に向けて延長されたりしてもよい。
図1には、周辺回路領域PRにおいて、複数のロジック活性領域ACTP、及び複数のゲートラインパターンGLPを除いた他の構成要素は、図示の便宜性のために省略されている。また、図1には、複数のゲートラインパターンGLPが、複数のロジック活性領域ACTP上にだけ配置されるように図示されているが、それに限定されるものではない。例えば、複数のゲートラインパターンGLPのうち少なくとも一部は、ロジック活性領域ACTPの外側、すなわち、ロジック素子分離膜115(図2Eないし図2G)上まで延長されてもよい。
複数のゲートラインパターンGLPは、複数のビットラインBLと同一レベルに形成されうる。一部実施形態において、複数のゲートラインパターンGLPと、複数のビットラインBLは、同一物質からなるか、あるいは少なくとも一部分が同一物質からなりうる。例えば、複数のゲートラインパターンGLPの全部または一部を形成する工程と、複数のビットラインBLを形成する工程の全部または一部とが、同一工程であるとしうる。
図2Aないし図2G、図3Aないし図3G、図4Aないし図4G、図5Aないし図5G、図6Aないし図6G、図7Aないし図8G、及び図9Aないし図9Gは、本発明の一実施形態による半導体メモリ素子の製造方法を段階的に示す断面図であり、図10Aないし図10Gは、本発明の一実施形態による半導体メモリ素子を段階的に示す断面図である。具体的には、図2A、図3A、図4A、図5A、図6A、図7A、図8A、図9A及び図10Aは、図1のA−A’線に対応する位置によって切断した断面図であり、図2B、図3B、図4B、図5B、図6B、図7B、図8B、図9B及び図10Bは、図1のB−B’線に対応する位置によって切断した断面図であり、図2C、図3C、図4C、図5C、図6C、図7C、図8C、図9C及び図10Cは、図1のC−C’線に対応する位置によって切断した断面図であり、図2D、図3D、図4D、図5D、図6D、図7D、図8D、図9D及び図10Dは、図1のD−D’線に対応する位置によって切断した断面図であり、図2E、図3E、図4E、図5E、図6E、図7E、図8E、図9E及び図10Eは、図1のE−E’線に対応する位置によって切断した断面図であり、図2F、図3F、図4F、図5F、図6F、図7F、図8F、図9F及び図10Fは、図1のF−F’線に対応する位置によって切断した断面図であり、図2G、図3G、図4G、図5G、図6G、図7g、図8G、図9G及び図10Gは、図1のG−G’線に対応する位置によって切断した断面図である。
図2Aないし図2Gを共に参照すれば、基板110に、素子分離用トレンチ116T及びロジック素子分離用トレンチ115Tを形成し、素子分離用トレンチ116Tを充填する素子分離膜116、及びロジック素子分離用トレンチ115Tを充填するロジック素子分離膜115を形成することができる。一部実施形態において、基板110、素子分離膜116及びロジック素子分離膜115の上面は、同一垂直レベルに位置することができる。
基板110は、例えば、シリコン(Si)、例えば、結晶シリコン、多結晶シリコンまたは非晶質シリコンを含んでもよい。または、基板110は、ゲルマニウム(Ge)のような半導体元素、SiGe、SiC、GaAs、InAs及びInPのうちから選択される少なくとも1つの化合物半導体を含んでもよい。または、基板110は、SOI(silicon on insulator)構造を有することができる。例えば、基板110は、BOX層(buried oxide layer)を含んでもよい。基板110は、導電領域、例えば、不純物がドーピングされたウェル、または不純物がドーピングされた構造体を含んでもよい。
素子分離膜116及びロジック素子分離膜115は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のうち少なくとも一つを含む物質からなりうる。素子分離膜116は、1種類の絶縁膜からなる単一層、または2種類の絶縁膜からなる二重層、または少なくとも3種類の絶縁膜の組み合わせによってなる多重層によって構成されうる。例えば、素子分離膜116は、酸化膜と窒化膜とからなる二重層または多重層によって構成されうる。しかし、本発明の技術的思想によれば、素子分離膜116の構成は、前述のところに限定されるものではない。素子分離膜116により、メモリセル領域CR(図1)において、基板110に、複数の活性領域118が定義され、ロジック素子分離膜115により、周辺回路領域PR(図1)において、基板110に、複数のロジック活性領域117が定義されうる。
本明細書においては、基板110において、複数の活性領域118が配置される部分、及びその隣接する一部分をセル領域CRと称し、基板110において、複数のロジック活性領域117が配置される部分、及びその隣接する一部分を周辺回路領域PRと称する。
一部実施形態において、素子分離膜116及びロジック素子分離膜115は、共に形成されることができ、共に、素子分離構造体とも称される。例えば、素子分離膜116とロジック素子分離膜115は、同時に同一工程により、同一物質によって形成されうる。素子分離膜116は、前記素子分離構造体において、複数の活性領域118を定義する部分であり、ロジック素子分離膜115は、前記素子分離構造体において、複数のロジック活性領域117を定義する部分であるとしうる。セル領域CRと周辺回路領域PRとの境界部分に位置する前記素子分離構造体の部分は、素子分離膜116であってもよいし、ロジック素子分離膜115であってもよく、セル領域CRと周辺回路領域PRとの境界部分において、素子分離膜116とロジック素子分離膜115は、明確には区分されない。
活性領域118は、図1に例示した活性領域ACTのように、それぞれ平面的に、短軸及び長軸を有する比較的長いアイランド形状を有することができる。ロジック活性領域117は、図1に例示したロジック活性領域ACTPのように、それぞれ平面的に長方形状を有することができるが、それは、例示的なものであり、それに限定されるものではなく、多様な平面形状を有することができる。
基板110には、複数のワードライントレンチ120Tを形成することができる。複数のワードライントレンチ120Tは、互いに平行に、第1水平方向(X方向)に延長され、それぞれ活性領域118を横切り、第2水平方向(Y方向)に沿い、概して等間隔を有するように配置されるライン形状を有することができる。一部実施形態において、複数のワードライントレンチ120Tの底面には、段差が形成されうる。一部実施形態において、複数のワードライントレンチ120Tは、素子分離膜116及び基板110を、それぞれ別途のエッチング工程でエッチングし、素子分離膜116のエッチング深さと、基板110のエッチング深さとが互いに異なるようにされうる。一部実施形態において、複数のワードライントレンチ120Tは、素子分離膜116及び基板110を共にエッチングするものの、素子分離膜116と基板110とのエッチングレート差により、素子分離膜116のエッチング深さと基板110のエッチング深さとが互いに異なるようにされうる。
複数のワードライントレンチ120Tが形成された結果物を洗浄した後、複数のワードライントレンチ120Tの内部に、複数のゲート誘電膜122、複数のワードライン120、及び複数の埋込絶縁膜124を順に形成することができる。複数のワードライン120は、図1に例示した複数のワードラインWLを構成することができる。複数のワードライン120は、平行に第1水平方向(X方向)に延長され、それぞれ活性領域118を横切り、第2水平方向(Y方向)に沿い、概して等間隔を有するように配置されるライン形状を有することができる。複数のワードライン120それぞれの上面は、基板110の上面より低いレベルに位置しうる。複数のワードライン120の底面は、凹凸形状を有することができ、複数の活性領域118には、サドルフィン構造のトランジスタ(saddle FinFET)が形成されうる。
本明細書においてレベルとは、基板110の主面(main surface)または上面に対し、垂直方向(Z方向)への高さを意味する。すなわち、同一レベルまたは一定レベルに位置するということは、基板110の主面または上面に対し、垂直方向(Z方向)への高さが同一であったり、一定であったりする位置を意味し、低い/高いレベルに位置するということは、基板110の主面に対し、垂直方向(Z方向)への高さが低い/高い位置を意味する。
複数のワードライン120それぞれは、下部ワードライン層120a及び上部ワードライン層120bの積層構造としうる。例えば、下部ワードライン層120aは、金属物質、導電性金属窒化物、またはそれらの組み合わせからなりうる。一部実施形態において、下部ワードライン層120aは、Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN、またはそれらの組み合わせからなりうる。例えば、上部ワードライン層120bは、ドーピングされたポリシリコンからなりうる。上部ワードライン層120bの下面は、下部ワードライン層120aの上面と接することができる。一部実施形態において、下部ワードライン層120aは、コア層、及びコア層とゲート誘電膜122との間に配置されるバリア層を含みうる。例えば、前記コア層は、W、WN、TiSiNまたはWSiNのような金属物質または導電性金属窒化物からなり、前記バリア層は、Ti、TiN、TaまたはTaNのような金属物質または導電性金属窒化物からなりうる。
一部実施形態において、複数のワードライン120を形成する前、または形成した後、複数のワードライン120の両側の基板110の活性領域118部分に不純物イオンを注入し、複数の活性領域118内に、ソース領域及びドレイン領域を形成することができる。
ゲート誘電膜122は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ONO(oxide/nitride/oxide)、またはシリコン酸化膜より高い誘電率を有するhigh−k誘電膜(high-k dielectric film)のうちから選択される少なくとも一つからなりうる。例えば、ゲート誘電膜122は、約10ないし25の誘電率を有することができる。一部実施形態において、ゲート誘電膜122は、ハフニウム酸化物(HfO)、ハフニウムシリケート(HfSiO)、ハフニウム酸窒化物(HfON)、ハフニウムシリコン酸窒化物(HfSiON)、ランタン酸化物(LaO)、ランタンアルミニウム酸化物(LaAlO)、ジルコニウム酸化物(ZrO)、ジルコニウムシリケート(ZrSiO)、ジルコニウム酸窒化物(ZrON)、ジルコニウムシリコン酸窒化物(ZrSiON)、タンタル酸化物(TaO)、チタン酸化物(TiO)、バリウムストロンチウムチタン酸化物(BaSrTiO)、バリウムチタン酸化物(BaTiO)、ストロンチウムチタン酸化物(SrTiO)、イットリウム酸化物(YO)、アルミニウム酸化物(AlO)または鉛スカンジウムタンタル酸化物(PbScTaO)のうちから選択される少なくとも1つの物質からなる。例えば、ゲート誘電膜122は、HfO2、Al2O3、HfAlO3、Ta2O3またはTiO2からなってもよい。
複数の埋込絶縁膜124の上面は、基板110の上面と実質的に同一レベルに位置しうる。埋込絶縁膜124は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはそれらの組み合わせのうちから選択される少なくとも1つの物質膜からなりうる。複数の埋込絶縁膜124の下面は、対応する複数のワードライン120の上面と接することができる。
図3Aないし図3Gを共に参照すれば、素子分離膜116、複数の活性領域118、複数の埋込絶縁膜124、ロジック素子分離膜115、及び複数のロジック活性領域117の上を覆う絶縁膜パターン112,114を形成する。例えば、絶縁膜パターン112,114は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、金属系誘電膜、またはそれらの組み合わせからなりうる。一部実施形態において、絶縁膜パターン112,114は、第1絶縁膜パターン112及び第2絶縁膜パターン114を含む複数の絶縁膜が積層されてなりうる。一部実施形態において、第1絶縁膜パターン112は、シリコン酸化膜からなり、第2絶縁膜パターン114は、シリコン酸窒化膜からなりうる。
一部実施形態において、第1絶縁膜パターン112は、非金属系誘電膜によってなり、第2絶縁膜パターン114は、金属系誘電膜からなりうる。例えば、第1絶縁膜パターン112は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはそれらの組み合わせからなりうる。例えば、第2絶縁膜パターン114は、ハフニウム酸化物(HfO)、ハフニウムシリケート(HfSiO)、ハフニウム酸窒化物(HfON)、ハフニウムシリコン酸窒化物(HfSiON)、ランタン酸化物(LaO)、ランタンアルミニウム酸化物(LaAlO)、ジルコニウム酸化物(ZrO)、ジルコニウムシリケート(ZrSiO)、ジルコニウム酸窒化物(ZrON)、ジルコニウムシリコン酸窒化物(ZrSiON)、タンタル酸化物(TaO)、チタン酸化物(TiO)、バリウムストロンチウムチタン酸化物(BaSrTiO)、バリウムチタン酸化物(BaTiO)、ストロンチウムチタン酸化物(SrTiO)、イットリウム酸化物(YO)、アルミニウム酸化物(AlO)、または鉛スカンジウムタンタル酸化物(PbScTaO)のうちから選択される少なくとも1つの物質からなりうる。
その後、絶縁膜パターン112,114を貫通し、活性領域118内のソース領域を露出させるダイレクトコンタクトホール134Hを形成する。一部実施形態において、ダイレクトコンタクトホール134Hは、活性領域118内、すなわち、前記ソース領域内まで延びることができる。例えば、ダイレクトコンタクトホール134Hは、対応する活性領域118及び素子分離膜116の上面より低いレベルまで延びることができる。
図4Aないし図4Gを共に参照すれば、複数の活性領域118及び素子分離膜116の上に、ダイレクトコンタクトホール134Hを充填し、絶縁膜パターン112,114を覆うダイレクトコンタクト用導電層を形成する。前記ダイレクトコンタクト用導電層は、例えば、シリコン(Si)、ゲルマニウム(Ge)、タングステン(W)、タングステン窒化物(WN)、コバルト(Co)、ニッケル(Ni)、アルミニウム(Al)、モリブデン(Mo)、ルテニウム(Ru)、チタン(Ti)、チタン窒化物(TiN)、タンタル(Ta)、タンタル窒化物(TaN)、銅(Cu)、またはそれらの組み合わせからなりうる。一部実施形態において、前記ダイレクトコンタクト用導電層は、エピタキシャル(epitaxial)シリコン層からなりうる。一部実施形態において、前記ダイレクトコンタクト用導電層は、ドーピングされたポリシリコンからなりうる。
その後、絶縁膜パターン112,114及び前記ダイレクトコンタクト用導電層を覆い、ビットライン構造体140を形成するための金属系導電層及び絶縁キャッピング層を順次に形成する。
一部実施形態において、前記金属系導電層は、第1金属系導電層及び第2金属系導電層の積層構造としうる。前記金属系導電層は、二重層構造の導電層積層構造を有することができるが、それは例示的であり、本発明の技術的思想は、例示されたところに限定されるものではない。例えば、前記金属系導電層は、単一層または3重層以上の複数積層構造によって形成されてもよい。
前記第1金属系導電層、前記第2金属系導電層及び前記絶縁キャッピング層をエッチングし、ライン形状である第1金属系導電パターン145と第2金属系導電パターン146との積層構造を有する複数のビットライン147と、複数の絶縁キャッピングライン148とを形成する。
一部実施形態において、第1金属系導電パターン145は、チタン窒化物(TiN)またはTSN(Ti−Si−N)によってなり、第2金属系導電パターン146は、タングステン(W)、またはタングステン及びタングステンシリサイド(WSix)からなりうる。一部実施形態において、第1金属系導電パターン145は、拡散バリア(diffusion barrier)の機能を遂行することができる。一部実施形態において、複数の絶縁キャッピングライン148は、シリコン窒化膜からなりうる。
1本のビットライン147と、1本のビットライン147を覆う1本の絶縁キャッピングライン148は、1つのビットライン構造体140を構成することができる。複数のビットライン147、及び複数の絶縁キャッピングライン148によって構成される複数のビットライン構造体140それぞれは、互いに平行に、基板110の主面に対して平行な第2水平方向(Y方向)に延長されうる。複数のビットライン147は、図1に例示した複数のビットラインBLを構成することができる。一部実施形態において、ビットライン構造体140は、絶縁膜パターン112,114と第1金属系導電パターン145との間に配置される導電性半導体パターン132をさらに含んでもよい。導電性半導体パターン132は、ドーピングされたポリシリコンからなりうる。一部実施形態において、導電性半導体パターン132は、形成されずに省略されてもよい。
複数のビットライン147を形成するためのエッチング工程において、垂直にビットライン147とオーバーラップされない前記ダイレクトコンタクト用導電層の部分を共にエッチング工程でとり除いて複数のダイレクトコンタクト導電パターン134を形成することができる。このとき、絶縁膜パターン112,114は、複数のビットライン147、及び複数のダイレクトコンタクト導電パターン134を形成するエッチング工程において、エッチング停止膜の機能を遂行することができる。複数のダイレクトコンタクト導電パターン134は、図1に例示した複数のダイレクトコンタクトDCを構成することができる。複数のビットライン147は、複数のダイレクトコンタクト導電パターン134を介し、複数の活性領域118と電気的に連結されうる。
一部実施形態において、ダイレクトコンタクト導電パターン134を形成するための前記ダイレクトコンタクト用導電層の部分を除去する過程において、導電性半導体パターン132が共に形成されうる。例えば、導電性半導体パターン132は、前記ダイレクトコンタクト用導電層のうち、垂直にビットライン147とオーバーラップされるがダイレクトコンタクトホール134Hと垂直にオーバーラップされずに絶縁膜パターン112,114上に位置する部分としうるとともに、ダイレクトコンタクト導電パターン134は、前記ダイレクトコンタクト用導電層のうち、ダイレクトコンタクトホール134Hと垂直にオーバーラップされ、活性領域118と接する部分としうる。
複数のビットライン構造体140それぞれの両側壁を、絶縁スペーサ構造体150で覆うことができる。複数の絶縁スペーサ構造体150は、それぞれ、第1絶縁スペーサ152、第2絶縁スペーサ154及び第3絶縁スペーサ156を含んでもよい。第2絶縁スペーサ154は、第1絶縁スペーサ152及び第3絶縁スペーサ156より低い誘電率を有する物質からなりうる。一部実施形態において、第1絶縁スペーサ152と第3絶縁スペーサ156は、窒化膜によってなり、第2絶縁スペーサ154は、酸化膜によってなるとしうる。一部実施形態において、第1絶縁スペーサ152と第3絶縁スペーサ156は、窒化膜によってなり、第2絶縁スペーサ154は、第1絶縁スペーサ152及び第3絶縁スペーサ156に対し、エッチング選択比を有する物質からなるとしうる。例えば、第1絶縁スペーサ152及び第3絶縁スペーサ156が窒化膜からなる場合、第2絶縁スペーサ154は、酸化膜からなるが、後続工程において除去され、エアスペーサになりうる。
複数のビットライン147それぞれの間には、複数の埋め込みコンタクトホール170Hが形成されうる。複数の埋め込みコンタクトホール170Hは、複数のビットライン147のうち、隣接する2本のビットライン147間において、隣接する2本のビットライン147それぞれの側壁を覆う絶縁スペーサ構造体150及び活性領域118により、その内部空間が限定されうる。
複数の埋め込みコンタクトホール170Hは、複数の絶縁キャッピングライン148、及び複数のビットライン構造体140それぞれの両側壁を覆う絶縁スペーサ構造体150をエッチングマスクとして使用し、絶縁膜パターン112,114及び活性領域118の一部分を除去して形成することができる。一部実施形態において、複数の埋め込みコンタクトホール170Hは、複数の絶縁キャッピングライン148、及び複数のビットライン構造体140それぞれの両側壁を覆う絶縁スペーサ構造体150をエッチングマスクとして使用し、絶縁膜パターン112,114及び活性領域118の一部分を除去する異方性エッチング工程をまず遂行した後、活性領域118を他の一部分をさらに除去する等方性エッチング工程を遂行し、活性領域118によって限定される空間が拡張されるようにすることによって、形成することができる。
ロジック活性領域117上には、複数のゲートライン構造体140Pが形成されうる。一部実施形態において、ビットライン構造体140とゲートライン構造体140Pとの間には、少なくとも1つのダミービットライン構造体140Dが配置されうる。
ゲートライン構造体140Pは、ゲートライン147P、及びゲートライン147Pを覆う絶縁キャッピングライン148によってなりうる。複数のゲートライン構造体140Pが含む複数のゲートライン147Pは、複数のビットライン147と共に形成されうる。すなわち、ゲートライン147Pは、第1金属系導電パターン145と第2金属系導電パターン146との積層構造を有することができる。ゲートライン147Pとロジック活性領域117との間には、ゲート絶縁膜パターン142が配置されうる。一部実施形態において、ゲートライン構造体140Pは、ゲート絶縁膜パターン142と第1金属系導電パターン145との間に配置される導電性半導体パターン132をさらに含んでもよい。複数のゲートライン147Pは、図1に例示した複数のゲートラインパターンGLPを構成することができる。
ゲートライン構造体140Pの側壁はゲート絶縁スペーサ150Pが覆うことができる。ゲート絶縁スペーサ150Pは、例えば、窒化膜からなりうる。一部実施形態において、ゲート絶縁スペーサ150Pは、単一層によってなるが、それに限定されるものではなく、2重層以上の複数の積層構造に形成されてもよい。
ダミービットライン構造体140Dは、ビットライン構造体140と共に、第2水平方向(Y方向)に沿い、互いに平行に延長される。ダミービットライン構造体140Dは、ビットライン構造体140と、概して類似した構造を有することができる。ダミービットライン構造体140Dは、第1金属系導電パターン145及び第2金属系導電パターン146を含むダミービットライン147D、並びに絶縁キャッピングライン148を含んでもよい。ダミービットライン構造体140Dの側壁は、絶縁スペーサ構造体150及びゲート絶縁スペーサ150Pのうち少なくとも一つが覆うことができる。
一部実施形態において、第1水平方向(X方向)へのダミービットライン147Dの水平幅は、ビットライン147の水平幅より大きい値を有することができる。他の一部実施形態において、第1水平方向(X方向)へのダミービットライン147Dの水平幅は、ビットライン147の水平幅と同一値を有することができる。一部実施形態において、ダミービットライン構造体140Dは、複数個であり、複数個のダミービットライン構造体140Dのうち一部の第1水平方向(X方向)へのダミービットライン147Dの水平幅は、ビットライン147の水平幅より大きい値を有し、複数個のダミービットライン構造体140Dのうち他の一部の第1水平方向(X方向)へのダミービットライン147Dの水平幅は、ビットライン147の水平幅と同一値を有することができる。
図5Aないし図5Gを共に参照すれば、複数のビットライン構造体140それぞれの両側壁を覆う複数の絶縁スペーサ構造体150間の空間に、複数の埋め込みコンタクト170と、複数の絶縁フェンス180を形成する。複数のビットライン構造体140の両側壁を覆う複数の絶縁スペーサ構造体150において、互いに対面する1対の絶縁スペーサ構造体150間に沿い、すなわち、第2水平方向(Y方向)に沿い、複数の埋め込みコンタクト170と、複数の絶縁フェンス180とが、交互に配置されうる。例えば、複数の埋め込みコンタクト170は、ポリシリコンからなりうる。例えば、複数の絶縁フェンス180は、窒化膜からなりうる。
一部実施形態において、複数の埋め込みコンタクト170は、第1水平方向(X方向)及び第2水平方向(Y方向)それぞれに沿い、一列に配列されうる。複数の埋め込みコンタクト170それぞれは、活性領域118上において、基板110に垂直である垂直方向(Z方向)に延長されうる。複数の埋め込みコンタクト170は、図1に例示した複数の埋め込みコンタクトBCを構成することができる。
複数の埋め込みコンタクト170は、複数の絶縁フェンス180、及び複数のビットライン構造体140の両側壁を覆う複数の絶縁スペーサ構造体150によって限定される空間に配置されうる。複数の埋め込みコンタクト170は、複数のビットライン構造体140それぞれの両側壁を覆う複数の絶縁スペーサ構造体150間の空間の下側一部分を充填することができる。
複数の埋め込みコンタクト170の上面レベルは、複数の絶縁キャッピングライン148の上面レベルより低く位置することができる。複数の絶縁フェンス180の上面と、複数の絶縁キャッピングライン148の上面は、垂直方向(Z方向)に対し、同一レベルに位置することができる。
複数の絶縁スペーサ構造体150、及び複数の絶縁フェンス180により、複数のランディングパッドホール190Hが限定されうる。複数のランディングパッドホール190Hは、複数の埋め込みコンタクト170と垂直方向(Z方向)にオーバーラップされうる。複数のランディングパッドホール190Hの底面には、複数の埋め込みコンタクト170が露出されうる。
複数のゲートライン構造体140P周辺の絶縁膜パターン112,114上には、充填絶縁層172,174が形成されうる。一部実施形態において、充填絶縁層172,174は、第1充填絶縁層172と第2充填絶縁層174との積層構造を有することができる。一部実施形態において、第1充填絶縁層172は、酸化物からなり、第2充填絶縁層174は、窒化物からなりうる。充填絶縁層172,174の上面、すなわち、第2充填絶縁層174の上面と、ゲートライン構造体140Pの上面は、同一レベルを有することができる。
複数の埋め込みコンタクト170及び/または複数の絶縁フェンス180を形成する過程において、ビットライン構造体140、ダミービットライン構造体140D及びゲートライン構造体140Pが含む絶縁キャッピングライン148と、絶縁スペーサ構造体150と、ゲート絶縁スペーサ150Pとの上側一部分が除去され、ビットライン構造体140、ダミービットライン構造体140D及びゲートライン構造体140Pの上面のレベルが低くなりうる。
図6Aないし図6Gを参照すれば、充填絶縁層172,174及び絶縁膜パターン112,114を貫通する複数のコンタクトホールCPHE,CPHF,CPHGを形成する。複数のコンタクトホールCPHE,CPHF,CPHGは、第1コンタクトホールCPHE、第2コンタクトホールCPHF及び第3コンタクトホールCPHGを含んでもよい。第3コンタクトホールCPHGは、ゲートラインコンタクトホールCPHG1及びビットラインコンタクトホールCPHG2を含んでもよい。第1コンタクトホールCPHE及び第2コンタクトホールCPHFそれぞれは、ワードラインコンタクトホールCPHE及びロジック活性領域コンタクトホールCPHFとも称される。
ワードラインコンタクトホールCPHEは、充填絶縁層172,174、絶縁膜パターン112,114、埋込絶縁膜124及び上部ワードライン層120bを貫通し、下部ワードライン層120aまで延びうる。一部実施形態において、ワードラインコンタクトホールCPHEは、下部ワードライン層120a内まで延びうる。
ロジック活性領域コンタクトホールCPHFは、充填絶縁層172,174及び絶縁膜パターン112,114を貫通し、ロジック活性領域117まで延びうる。一部実施形態において、ロジック活性領域コンタクトホールCPHFは、ロジック活性領域117内まで延びうる。
一部実施形態において、第3コンタクトホールCPHG、すなわち、ゲートラインコンタクトホールCPHG1及びビットラインコンタクトホールCPHG2は、絶縁キャッピングライン148及び第2金属系導電パターン146を貫通し、第1金属系導電パターン145まで延びうる。一部実施形態において、第3コンタクトホールCPHG、すなわち、ゲートラインコンタクトホールCPHG1及びビットラインコンタクトホールCPHG2は、第1金属系導電パターン145内まで延びうる。他の一部実施形態において、第3コンタクトホールCPHG、すなわち、ゲートラインコンタクトホールCPHG1及びビットラインコンタクトホールCPHG2は、絶縁キャッピングライン148を貫通し、第2金属系導電パターン146まで延びうる。他の一部実施形態において、第3コンタクトホールCPHG、すなわち、ゲートラインコンタクトホールCPHG1及びビットラインコンタクトホールCPHG2は、第2金属系導電パターン146内まで延びうる。
すなわち、ゲートラインコンタクトホールCPHG1は、絶縁キャッピングライン148を貫通し、ゲートライン147Pまで延長され、ビットラインコンタクトホールCPHG2は、絶縁キャッピングライン148を貫通し、ビットライン147まで延びうる。一部実施形態において、ゲートラインコンタクトホールCPHG1は、絶縁キャッピングライン148を貫通し、ゲートライン147P内まで延び、ビットラインコンタクトホールCPHG2は、絶縁キャッピングライン148を貫通し、ビットライン147内まで延びうる。
一部実施形態において、第1コンタクトホールCPHE、第2コンタクトホールCPHF及び第3コンタクトホールCPHGは、同一エッチング工程によって同時に形成されうる。他の一部実施形態において、第1コンタクトホールCPHE、第2コンタクトホールCPHF及び第3コンタクトホールCPHGのうち少なくとも一つは、別途のエッチング工程によって順次に形成されてもよい。
図7Aないし図7Gを共に参照すれば、第1コンタクトホールCPHE及び第1コンタクトホールCPHEに隣接する充填絶縁層172,174の一部分を露出させる拡張オープニングMKEOを有する拡張マスクパターンMKEを形成する。拡張マスクパターンMKEは、充填絶縁層172,174の残り部分を覆うことができる。拡張マスクパターンMKEは、第2コンタクトホールCPHF及び第3コンタクトホールCPHGを充填し、ビットライン構造体140、ダミービットライン構造体140D、ゲートライン構造体140P、埋め込みコンタクト170及び絶縁フェンス180を覆うことができる。
その後、拡張マスクパターンMKEをエッチングマスクとして使用し、拡張オープニングMKEOによって露出される充填絶縁層172,174を除去し、第1コンタクトホールCPHEの上側部分に、ホール拡張部HE(図8E)を形成することができる。ホール拡張部HEを形成した後、拡張マスクパターンMKEは、除去されうる。ホール拡張部HEを形成する過程において、第1コンタクトホールCPHEの底面垂直レベルが低くなりうる。
図8Aないし図8Gを共に参照すれば、ホール拡張部HEを形成した後、複数のランディングパッドホール190H及び複数のコンタクトホールCPHE,CPHF,CPHGを充填し、複数のビットライン構造体140、複数のゲートライン構造体140P、及び少なくとも1つのダミービットライン構造体140Dを覆うランディングパッド物質層190Pを形成する。
ホール拡張部HEは、充填絶縁層172,174の一部分を除去して形成することができる。ホール拡張部HEにより、第1コンタクトホールCPHEの上側部分の水平幅及び水平断面積が拡張されうる。ホール拡張部HEの底面は、ビットライン147またはゲートライン147Pの上面、すなわち、第2金属系導電パターン146上面の第1垂直レベルLV1より高い垂直レベルを有することができる。すなわち、ホール拡張部HEの底面の垂直レベルは、第2金属系導電パターン146上面の第1垂直レベルLV1より高く、絶縁キャッピングライン148の上面、または充填絶縁層172,174の上面、すなわち、第2充填絶縁層174上面の第2垂直レベルLV2よりも低い。一部実施形態において、ホール拡張部HEの底面は、第1充填絶縁層172の上面より低い垂直レベルを有することができる。
一部実施形態において、ランディングパッド物質層190Pは、導電性バリア膜、及び導電性バリア膜上の導電性パッド物質層によってなりうる。例えば、前記導電性バリア膜は、金属、導電性金属窒化物、またはそれらの組み合わせによってなりうる。一部実施形態において、前記導電性バリア膜は、Ti/TiN積層構造によってなりうる。一部実施形態において、前記導電性パッド物質層は、タングステン(W)を含んでもよい。
一部実施形態において、ランディングパッド物質層190Pを形成する前、複数の埋め込みコンタクト170上に、金属シリサイド膜が形成されうる。前記金属シリサイド膜は、複数の埋め込みコンタクト170とランディングパッド物質層190Pとの間に配置されうる。前記金属シリサイド膜は、コバルトシリサイド(CoSix)、ニッケルシリサイド(NiSix)またはマンガンシリサイド(MnSix)からなりうるが、それらに限定されるものではない。
ランディングパッド物質層190P上には、複数のハードマスクパターンHMKC,HMKPを形成する。一部実施形態において、複数のハードマスクパターンHMKC,HMKPは、EUV(extreme ultraviolet)リソグラフィ工程を介して形成されうる。複数のハードマスクパターンHMKC,HMKPは、複数のランディングパッドホール190H、及びその周辺のランディングパッド物質層190P部分の上に配置されるセルハードマスクパターンHMKC、並びに複数のコンタクトホールCPHE,CPHF,CPHG、及びその周辺のランディングパッド物質層190P部分の上に配置されるロジックハードマスクパターンHMKPを含んでもよい。
図9Aないし図9Gを共に参照すれば、セルハードマスクパターンHMKCをエッチングマスクとして、複数のビットライン構造体140の一部分、及びランディングパッド物質層190P(図8Aないし図8G)の一部分を除去し、複数のランディングパッドホール190Hの少なくとも一部分を充填し、複数のビットライン構造体140上に延長され、リセス部190Rによって複数個に分離された複数のランディングパッド190を形成する。複数のランディングパッド190は、リセス部190Rを挟んで互いに離隔されている。また、セルハードマスクパターンHMKCをエッチングマスクとして、複数の絶縁フェンス180それぞれの一部分も除去されうる。
複数のランディングパッド190は、複数の埋め込みコンタクト170上に配置され、複数のビットライン構造体140上に延長されうる。一部実施形態において、複数のランディングパッド190は、複数のビットライン147上に延長されうる。複数のランディングパッド190は、複数の埋め込みコンタクト170上に配置されて、それぞれ対応する複数の埋め込みコンタクト170と電気的に連結されうる。複数のランディングパッド190は、複数の埋め込みコンタクト170を介し、活性領域118に連結されうる。複数のランディングパッド190は、図1に例示した複数のランディングパッドLPを構成することができる。
埋め込みコンタクト170は、互いに隣接する2本のビットライン構造体140間に配置され、ランディングパッド190は、埋め込みコンタクト170を挟んで互いに隣接する2本のビットライン構造体140間から、1つのビットライン構造体140上に延長されうる。
また、ロジックハードマスクパターンHMKPをエッチングマスクとして、ランディングパッド物質層190Pの一部分を除去し、複数のロジックビットラインBLP、及び複数のコンタクトホールCPHE,CPHF,CPHGをそれぞれ充填する複数のコンタクトプラグCPE,CPF,CPGを形成する。ロジックビットラインBLPは、複数のコンタクトプラグCPE,CPF,CPG上にある第2垂直レベルLV2より上側のランディングパッド物質層190Pの部分としうる。
複数のコンタクトプラグCPE,CPF,CPGは、複数の第1コンタクトプラグCPE、複数の第2コンタクトプラグCPF、及び複数の第3コンタクトプラグCPGを含んでもよい。複数の第3コンタクトプラグCPGは、複数のゲートラインコンタクトプラグCPG1、及び複数のビットラインコンタクトプラグCPG2を含んでもよい。第1コンタクトプラグCPE、及び第2コンタクトプラグCPFそれぞれは、ワードラインコンタクトプラグCPE及びロジック活性領域コンタクトプラグCPFとも称される。
ワードラインコンタクトプラグCPEは、ワードライン120の上面の一部分を覆う充填絶縁層172,174、絶縁膜パターン112,114、埋込絶縁膜124及び上部ワードライン層120bを貫通し、下部ワードライン層120aまで延長されうる。
ワードラインコンタクトプラグCPEは、プラグ拡張部PEを有することができる。プラグ拡張部PEは、ワードラインコンタクトプラグCPEにおいて、ホール拡張部HEを充填する部分であるとしうる。プラグ拡張部PEにより、ワードラインコンタクトプラグCPEの上側部分の水平幅及び水平断面積が拡張されうる。プラグ拡張部PEの底面は、第2金属系導電パターン146上面の第1垂直レベルLV1より高い垂直レベルを有することができる。すなわち、プラグ拡張部PE底面の垂直レベルは、第2金属系導電パターン146上面の第1垂直レベルLV1より高く、絶縁キャッピングライン148上面の第2垂直レベルLV2よりも低い。
下部ワードライン層120aの上面に隣接するワードラインコンタクトプラグCPE部分の側面は、上部ワードライン層120bによって包囲されうる。すなわち、上部ワードライン層120bに対応するレベル、すなわち、上部ワードライン層120bの上面と下面との間のレベルにおいて、ワードラインコンタクトプラグCPE部分の側面は、上部ワードライン層120bにより、完全に覆われうる。
ロジック活性領域コンタクトプラグCPFは、充填絶縁層172,174、及び絶縁膜パターン112,114を貫通し、ロジック活性領域117まで延長されうる。
一部実施形態において、第3コンタクトプラグCPG、すなわち、ゲートラインコンタクトプラグCPG1及びビットラインコンタクトプラグCPG2は、絶縁キャッピングライン148及び第2金属系導電パターン146を貫通し、第1金属系導電パターン145まで延長されうる。他の一部実施形態において、第3コンタクトプラグCPG、すなわち、ゲートラインコンタクトプラグCPG1及びビットラインコンタクトプラグCPG2は、絶縁キャッピングライン148を貫通し、第2金属系導電パターン146まで延長されうる。すなわち、ゲートラインコンタクトプラグCPG1は、絶縁キャッピングライン148を貫通し、ゲートライン147Pまで延長され、ビットラインコンタクトプラグCPG2は、絶縁キャッピングライン148を貫通し、ビットライン147まで延長されうる。
複数のランディングパッド190、複数のロジックビットラインBLP、第1コンタクトプラグCPE、第2コンタクトプラグCPF、及び第3コンタクトプラグCPGは、セルハードマスクパターンHMKC及びロジックハードマスクパターンHMKPを共にエッチングマスクとして使用する同一エッチング工程によって同時に形成されうる。
図10Aないし図10Gを共に参照すれば、複数のランディングパッド190上に、複数の下部電極210、キャパシタ誘電膜220及び上部電極230を順次に形成し、複数のキャパシタ構造体200を含む半導体メモリ素子1を形成することができる。複数の下部電極210それぞれは、複数のランディングパッド190それぞれに対応し、電気的に連結されうる。キャパシタ誘電膜220は、複数の下部電極210を、コンフォーマル(conformal)に覆いうる。上部電極230は、キャパシタ誘電膜220を覆うことができる。上部電極230は、キャパシタ誘電膜220を挟み、下部電極210と対向することができる。キャパシタ誘電膜220及び上部電極230それぞれは、一定領域、例えば、1つのメモリセル領域CR内において、複数の下部電極210上を共に覆うように、一体に形成されうる。複数の下部電極210は、図1に例示した複数のストレージノードSNを構成することができる。
複数の下部電極210それぞれは、円形の水平断面を有するように、内部が充填された柱形状、すなわち、ピラー(pillar)形状としうるが、それに限定されるものではない。一部実施形態において、複数の下部電極210それぞれは、下部が閉鎖されたシリンダ形状であってもよい。一部実施形態において、複数の下部電極210は、第1水平方向(X方向)または第2水平方向(Y方向)に対し、ジグザグに配列されたハニカム(honeycomb)状に配置されうる。他の一部実施形態において、複数の下部電極210は、第1水平方向(X方向)及び第2水平方向(Y方向)それぞれに沿って一列に配列されるマトリックス状に配置されてもよい。複数の下部電極210は、例えば、不純物がドーピングされたシリコン、タングステンまたは銅のような金属、またはチタン窒化物のような導電性金属化合物によって形成されうる。別途に図示していないが、半導体メモリ素子1は、複数の下部電極210の側壁と接触する少なくとも1つの支持パターンをさらに含んでもよい。
キャパシタ誘電膜220は、例えば、TaO、TaAlO、TaON、AlO、AlSiO、HfO、HfSiO、ZrO、ZrSiO、TiO、TiAlO、BST((Ba,Sr)TiO)、STO(SrTiO)、BTO(BaTiO)、PZT(Pb(Zr,Ti)O)、(Pb,La)(Zr,Ti)O、Ba(Zr,Ti)O、Sr(Zr,Ti)O、またはそれらの組み合わせからなりうる。
上部電極230は、例えば、ドーピングされたシリコン、Ru、RuO、Pt、PtO、Ir、IrO、SRO(SrRuO)、BSRO((Ba,Sr)RuO)、CRO(CaRuO)、BaRuO、La(Sr、Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN、またはそれらの組み合わせからなりうる。
複数のキャパシタ構造200を形成する前、リセス部190Rを充填する絶縁構造物195を形成することができる。一部実施形態において、絶縁構造物195は、層間絶縁層及びエッチング停止膜を含みうる。例えば、前記層間絶縁層は、酸化膜からなり、前記エッチング停止膜は、窒化膜からなりうる。図10A及び図10Cには、絶縁構造物195の上面と、下部電極210の下面とが同一レベルに位置するように図示されているが、それに限定されるものではない。例えば、絶縁構造物195の上面レベルは、下部電極210の下面レベルより高く位置することができ、下部電極210は、絶縁構造物195内に基板110に向けて延長されてもよい。
複数のキャパシタ構造200が位置するレベルに対応する複数のロジックビットラインBLP上には、埋め立て絶縁層250が充填されうる。埋め立て絶縁層250は、例えば、酸化膜またはULK(ultra low K)膜によって形成されうる。前記酸化膜は、BPSG(borophosphosilicate
glass)膜、PSG(phosphosilicate glass)膜、BSG(borosilicate glass)膜、USG(un-doped silicate glass)膜、TEOS(tetraethyl orthosilicate)膜またはHDP(high
density plasma)膜のうちから選択されたいずれか1つの膜によって形成することができる。前記ULK膜は、例えば、2.2〜2.4の超低誘電率(ultra low dielectric constant K)を有するSiOC膜及びSiCOH膜のうちから選択されるいずれか1つの膜からなりうる。
glass)膜、PSG(phosphosilicate glass)膜、BSG(borosilicate glass)膜、USG(un-doped silicate glass)膜、TEOS(tetraethyl orthosilicate)膜またはHDP(high
density plasma)膜のうちから選択されたいずれか1つの膜によって形成することができる。前記ULK膜は、例えば、2.2〜2.4の超低誘電率(ultra low dielectric constant K)を有するSiOC膜及びSiCOH膜のうちから選択されるいずれか1つの膜からなりうる。
半導体メモリ素子1は、複数の活性領域118、及び複数のロジック活性領域117を有する基板110;基板110内において、複数の活性領域118を横切る複数のワードライントレンチ120T内部に順次に形成された複数のゲート誘電膜122、複数のワードライン120、複数の埋込絶縁膜124;素子分離膜116、複数の活性領域118、及び複数の埋込絶縁膜124を覆う絶縁膜パターン112,114;絶縁膜パターン112,114上において、複数のビットライン構造体140、複数のビットライン構造体140の両側壁を覆う複数の絶縁スペーサ構造体150;複数のロジック活性領域117上において、複数のゲートライン構造体140P、複数のゲートライン構造体140Pの両側壁を覆う複数のゲート絶縁スペーサ150P、複数の絶縁フェンス180、及び複数の絶縁スペーサ構造体150によって限定される空間の下側部分を充填し、複数の活性領域118と連結される複数の埋め込みコンタクト170と上側部分とを充填し、ビットライン構造体140の上側部分に延長される複数のランディングパッド190;並びに複数のランディングパッド190と連結される複数の下部電極210、キャパシタ誘電膜220、及び上部電極230からなる複数のキャパシタ構造体200を含む。
複数の絶縁フェンス180は、複数のビットライン構造体140の両側壁を覆う複数の絶縁スペーサ構造体150において、互いに対面する1対の絶縁スペーサ構造体150間に沿い、すなわち、第2水平方向(Y方向)に沿って互いに離隔されて配置されうる。複数の絶縁フェンス180それぞれは、複数の埋め込みコンタクト170間から、複数のランディングパッド190間に延長されうる。
半導体メモリ素子1は、ワードラインコンタクトプラグCPE、ロジック活性領域コンタクトプラグCPF、ゲートラインコンタクトプラグCPG1及びビットラインコンタクトプラグCPG2をさらに含んでもよい。ワードラインコンタクトプラグCPE、ロジック活性領域コンタクトプラグCPF、ゲートラインコンタクトプラグCPG1及びビットラインコンタクトプラグCPG2は、同一物質からなりうる。
図10Aないし図10Gには、ワードラインコンタクトプラグCPE、ゲートラインコンタクトプラグCPG1及びビットラインコンタクトプラグCPG2がそれぞれ1個ずつ図示され、ロジック活性領域コンタクトプラグCPFが2個図示されるが、それは、例示的なものであり、それらに限定されるものではない。例えば、半導体メモリ素子1は、複数のワードライン120、複数のゲートライン147P、複数のビットライン147、及び複数のロジック活性領域117に対応し、複数のワードラインコンタクトプラグCPE、複数のゲートラインコンタクトプラグCPG1、複数のビットラインコンタクトプラグCPG2、及び複数のロジック活性領域コンタクトプラグCPFを含んでもよい。
ワードラインコンタクトプラグCPEは、充填絶縁層172,174、絶縁膜パターン112,114、埋込絶縁膜124及び上部ワードライン層120bを貫通し、下部ワードライン層120aと連結されうる。ロジック活性領域コンタクトプラグCPFは、充填絶縁層172,174及び絶縁膜パターン112,114を貫通し、ロジック活性領域117と連結されうる。
ゲートラインコンタクトプラグCPG1は、絶縁キャッピングライン148を貫通し、ゲートライン147Pと連結され、ビットラインコンタクトプラグCPG2は、絶縁キャッピングライン148を貫通し、ビットライン147と連結されうる。一部実施形態において、ワードラインコンタクトプラグCPG1及びビットラインコンタクトプラグCPG2は、絶縁キャッピングライン148及び第2金属系導電パターン146を貫通し、第1金属系導電パターン145と連結されうる。他の一部実施形態において、ゲートラインコンタクトプラグCPG1及びビットラインコンタクトプラグCPG2は、絶縁キャッピングライン148を貫通し、第2金属系導電パターン146と連結されうる。
絶縁キャッピングライン148及び充填絶縁層172,174の上には、複数のロジックビットラインBLPが配置されうる。ワードラインコンタクトプラグCPE、ロジック活性領域コンタクトプラグCPF、ゲートラインコンタクトプラグCPG1及びビットラインコンタクトプラグCPG2それぞれは、複数のロジックビットラインBLPのうち少なくとも1本と連結されうる。一部実施形態において、ワードラインコンタクトプラグCPE、ロジック活性領域コンタクトプラグCPF、ゲートラインコンタクトプラグCPG1及びビットラインコンタクトプラグCPG2は、複数のロジックビットラインBLPと同一物質によってなり、一体をなすことができる。一部実施形態において、ワードラインコンタクトプラグCPE、ロジック活性領域コンタクトプラグCPF、ゲートラインコンタクトプラグCPG1及びビットラインコンタクトプラグCPG2は、複数のランディングパッド190と同一物質からなりうる。
本発明による半導体メモリ素子1は、ワードラインコンタクトプラグCPEが、上側部分に、下側部分より大きい水平幅及び水平面積を有するプラグ拡張部PEを有するので、ワードラインコンタクトプラグCPEとロジックビットラインBLPとの電気的連結の信頼性が向上しうる。また、プラグ拡張部PEを形成するために、ホール拡張部HEを形成する過程において、ワードラインコンタクトホールCPHEの底面が低くなり、ワードラインコンタクトホールCPHE底面にワードライン120が露出しないノットオープン不良を防止することができる。
また、ワードラインコンタクトホールCPHEが下部ワードライン層120aまで延長され、ワードラインコンタクトプラグCPEが、上部ワードライン層120b及び下部ワードライン層120aいずれとも接し、上部ワードライン層120b及び下部ワードライン層120aいずれとも電気的に連結される。従って、ワードラインコンタクトプラグCPEとワードライン120との電気的な連結の信頼性も向上しうる。
図11は、本発明の一実施形態による半導体メモリ素子のコンタクトプラグの断面を比較して示す比較断面図である。
図11を、図10Aないし図10Gと共に参照すれば、半導体メモリ素子1は、第1コンタクトプラグCPE、第2コンタクトプラグCPF及び第3コンタクトプラグCPGを含みうる。第1コンタクトプラグCPE及び第2コンタクトプラグCPFそれぞれは、ワードラインコンタクトプラグCPE及びロジック活性領域コンタクトプラグCPFとも称される。第3コンタクトプラグCPGは、ゲートラインコンタクトプラグCPG1及びビットラインコンタクトプラグCPG2を含みうる。ゲートラインコンタクトプラグCPG1及びビットラインコンタクトプラグCPG2は、それぞれゲートライン147P及びビットライン147と連結されるという点を除いて、その形状が実質的に同一であるので、図11においては、ビットラインコンタクトプラグCPG2に係わる部分の断面を図示して第3コンタクトプラグCPGについて説明し、ゲートラインコンタクトプラグCPG1に係わる説明は、省略する。
ワードラインコンタクトプラグCPEは、ワードライン120上面の一部分を覆う充填絶縁層172,174、絶縁膜パターン112,114、埋込絶縁膜124及び上部ワードライン層120bを貫通し、ロジックビットラインBLPから、下部ワードライン層120aまで延長されうる。
ワードラインコンタクトプラグCPEは、プラグ拡張部PEを有することができる。プラグ拡張部PEにより、ワードラインコンタクトプラグCPEの上側部分の水平幅及び水平断面積が拡張されうる。プラグ拡張部PEの底面は、第2金属系導電パターン146上面の第1垂直レベルLV1より高い垂直レベルを有することができる。すなわち、プラグ拡張部PE底面の垂直レベルは、第2金属系導電パターン146上面の第1垂直レベルLV1よりも高く、絶縁キャッピングライン148上面の第2垂直レベルLV2よりも低い。
下部ワードライン層120a上面に隣接するワードラインコンタクトプラグCPE部分の側面は、上部ワードライン層120bによって完全に包囲されうる。すなわち、上部ワードライン層120bに対応するレベル、すなわち、上部ワードライン層120b上面と下面との間のレベルにおいて、ワードラインコンタクトプラグCPE部分の側面は、上部ワードライン層120bによって、全体が覆われうる。
ロジック活性領域コンタクトプラグCPFは、充填絶縁層172,174及び絶縁膜パターン112,114を貫通し、ロジックビットラインBLPから、ロジック活性領域117まで延長されうる。
第3コンタクトプラグCPG、すなわち、ゲートラインコンタクトプラグCPG1は、絶縁キャッピングライン148を貫通し、ゲートライン147Pまで延長され、ビットラインコンタクトプラグCPG2は、絶縁キャッピングライン148を貫通し、ビットライン147まで延長されうる。一部実施形態において、第3コンタクトプラグCPG、すなわち、ゲートラインコンタクトプラグCPG1及びビットラインコンタクトプラグCPG2は、絶縁キャッピングライン148及び第2金属系導電パターン146を貫通し、ロジックビットラインBLPから、第1金属系導電パターン145まで延長されうる。他の一部実施形態において、第3コンタクトプラグCPG、すなわち、ゲートラインコンタクトプラグCPG1及びビットラインコンタクトプラグCPG2は、絶縁キャッピングライン148を貫通し、ロジックビットラインBLPから、第2金属系導電パターン146まで延長されうる。
ワードラインコンタクトプラグCPEの第1垂直レベルLV1での水平幅WELに対する第2垂直レベルLV2での水平幅WEHの比率(WEH/WEL)は、ロジック活性領域コンタクトプラグCPFの第1垂直レベルLV1での水平幅WFLに対する第2垂直レベルLV2での水平幅WFHの比率(WFH/WFL)、第3コンタクトプラグCPG、すなわち、ゲートラインコンタクトプラグCPG1及びビットラインコンタクトプラグCPG2の第1垂直レベルLV1での水平幅WGLに対する第2垂直レベルLV2での水平幅WGHの比率(WGH/WGL)それぞれより大きい値を有することができる。
一部実施形態において、ロジックビットラインBLPから、基板110に向けてのワードラインコンタクトプラグCPEの延在長は、ロジック活性領域コンタクトプラグCPFの延在長より大きい値を有することができ、ロジック活性領域コンタクトプラグCPFの延在長は、第3コンタクトプラグCPG、すなわち、ゲートラインコンタクトプラグCPG1及びビットラインコンタクトプラグCPG2の延在長より大きい値を有することができる。
一部実施形態において、ロジック活性領域コンタクトプラグCPFの第1垂直レベルLV1での水平幅WFLは、ワードラインコンタクトプラグCPEの第1垂直レベルLV1での水平幅WELより大きい値を有することができ、ワードラインコンタクトプラグCPEの第1垂直レベルLV1での水平幅WELは、第3コンタクトプラグCPG、すなわち、ゲートラインコンタクトプラグCPG1及びビットラインコンタクトプラグCPG2の第1垂直レベルLV1での水平幅WGLより大きい値を有することができるが、それに限定されるものではない。
以上、本発明について、望ましい実施形態を挙げ、詳細に説明したが、本発明は、該実施形態に限定されるものではなく、本発明の技術的思想及びその範囲内において、当分野で当業者により、さまざまな変形及び変更が可能である。
1 半導体メモリ素子
110 基板
112 第1絶縁膜パターン
114 第2絶縁膜パターン
115 ロジック素子分離膜
116 素子分離膜
117 ロジック活性領域
118 活性領域
120,WL ワードライン
120a 下部ワードライン層
120b 上部ワードライン層
120T ワードライントレンチ
122 ゲート誘電膜
124 埋込絶縁膜
140 ビットライン構造体
147,BL ビットライン
140D ダミービットライン構造体
140P ゲートライン構造体
147P ゲートライン
150 絶縁スペーサ構造体
170,BC 埋め込みコンタクト
180 絶縁フェンス
190,LP ランディングパッド
200 キャパシタ構造体
210 下部電極
220 キャパシタ誘電膜
230 上部電極
CPE 第1コンタクトプラグ、ワードラインコンタクトプラグ
CPF 第2コンタクトプラグ、ロジック活性領域コンタクトプラグ
CPG 第3コンタクトプラグ
CPG1 ゲートラインコンタクトプラグ
CPG2 ビットラインコンタクトプラグ
CR メモリセル領域
DR ダム領域
PR 周辺回路領域
110 基板
112 第1絶縁膜パターン
114 第2絶縁膜パターン
115 ロジック素子分離膜
116 素子分離膜
117 ロジック活性領域
118 活性領域
120,WL ワードライン
120a 下部ワードライン層
120b 上部ワードライン層
120T ワードライントレンチ
122 ゲート誘電膜
124 埋込絶縁膜
140 ビットライン構造体
147,BL ビットライン
140D ダミービットライン構造体
140P ゲートライン構造体
147P ゲートライン
150 絶縁スペーサ構造体
170,BC 埋め込みコンタクト
180 絶縁フェンス
190,LP ランディングパッド
200 キャパシタ構造体
210 下部電極
220 キャパシタ誘電膜
230 上部電極
CPE 第1コンタクトプラグ、ワードラインコンタクトプラグ
CPF 第2コンタクトプラグ、ロジック活性領域コンタクトプラグ
CPG 第3コンタクトプラグ
CPG1 ゲートラインコンタクトプラグ
CPG2 ビットラインコンタクトプラグ
CR メモリセル領域
DR ダム領域
PR 周辺回路領域
Claims (20)
- 複数の活性領域が定義されるメモリセル領域、及び少なくとも1つのロジック活性領域が定義される周辺回路領域を有する基板と、
下部ワードライン層及び上部ワードライン層の積層構造を有し、前記複数の活性領域を横切り、第1水平方向に沿って延びるワードライン、及び前記ワードライン上の埋込絶縁膜と、
前記複数の活性領域上に配置され、前記第1水平方向に直交する第2水平方向に延び、ビットラインを有するビットライン構造体と、
前記埋込絶縁膜を貫通し、前記ワードラインと電気的に連結され、上側部分に、下側部分より大きい水平幅を有するプラグ拡張部を有するワードラインコンタクトプラグと、を含む半導体メモリ素子。 - 前記ワードラインコンタクトプラグは、前記埋込絶縁膜及び前記上部ワードライン層を貫通し、前記下部ワードライン層まで延びることを特徴とする請求項1に記載の半導体メモリ素子。
- 前記下部ワードライン層の上面に隣接する前記ワードラインコンタクトプラグの部分の側面は、前記上部ワードライン層によって包囲されることを特徴とする請求項2に記載の半導体メモリ素子。
- 前記ビットライン構造体は、第1金属系導電パターンと第2金属系導電パターンとの積層構造を有する前記ビットライン、及び前記ビットラインを覆う絶縁キャッピングラインを有し、
前記絶縁キャッピングラインを貫通し、前記ビットラインと電気的に連結されるビットラインコンタクトプラグをさらに含むことを特徴とする請求項1乃至3のいずれか一項に記載の半導体メモリ素子。 - 前記少なくとも1つのロジック活性領域上に配置され、前記第1金属系導電パターンと前記第2金属系導電パターンとの積層構造を有するゲートライン、及び前記ゲートラインを覆う前記絶縁キャッピングラインを有するゲートライン構造体と、
前記絶縁キャッピングラインを貫通し、前記ゲートラインと電気的に連結されるゲートラインコンタクトプラグと、をさらに含むことを特徴とする請求項4に記載の半導体メモリ素子。 - 前記ビットライン構造体と前記ゲートライン構造体との間の空間を充填する充填絶縁層をさらに含み、
前記ワードラインコンタクトプラグは、前記充填絶縁層及び前記埋込絶縁膜を共に貫き、前記ワードライン内まで延びることを特徴とする請求項5に記載の半導体メモリ素子。 - 前記充填絶縁層を貫通し、前記ロジック活性領域と電気的に連結されるロジック活性領域コンタクトプラグをさらに含むことを特徴とする請求項6に記載の半導体メモリ素子。
- 前記充填絶縁層上及び前記絶縁キャッピングライン上に配置される複数のロジックビットラインをさらに含み、
前記ワードラインコンタクトプラグ、前記ロジック活性領域コンタクトプラグ、前記ビットラインコンタクトプラグ及び前記ゲートラインコンタクトプラグそれぞれは、前記複数のロジックビットラインのうち少なくとも1本と連結されることを特徴とする請求項7に記載の半導体メモリ素子。 - 前記ワードラインコンタクトプラグ、前記ロジック活性領域コンタクトプラグ、前記ビットラインコンタクトプラグ及び前記ゲートラインコンタクトプラグそれぞれは、連結される前記複数のロジックビットラインのうち少なくとも1本と一体をなすことを特徴とする請求項8に記載の半導体メモリ素子。
- 前記プラグ拡張部の底面の垂直レベルは、前記ビットラインの上面の第1垂直レベルよりも高く、前記絶縁キャッピングラインの上面の第2垂直レベルよりも低いことを特徴とする請求項7に記載の半導体メモリ素子。
- 前記ワードラインコンタクトプラグの前記第1垂直レベルでの水平幅に対する前記第2垂直レベルでの水平幅の比率は、前記ロジック活性領域コンタクトプラグ、前記ビットラインコンタクトプラグ及び前記ゲートラインコンタクトプラグそれぞれの前記第1垂直レベルでの水平幅に対する前記第2垂直レベルでの水平幅の比率より大きい値を有することを特徴とする請求項10に記載の半導体メモリ素子。
- 複数の活性領域が定義されるメモリセル領域、及び少なくとも1つのロジック活性領域が定義される周辺回路領域を有する基板と、
下部ワードライン層及び上部ワードライン層の積層構造を有し、前記複数の活性領域を横切り、第1水平方向に沿って延びるワードライン、及び前記ワードライン上の埋込絶縁膜と、
前記複数の活性領域上に配置され、前記第1水平方向に直交する第2水平方向に延び、ビットラインを有するビットライン構造体と、
前記埋込絶縁膜及び前記上部ワードライン層を貫通し、前記下部ワードライン層と電気的に連結され、上側部分に、下側部分より大きい水平幅を有するプラグ拡張部を有するワードラインコンタクトプラグと、を含み、
前記上部ワードライン層の上面と下面との間のレベルにおいて、前記ワードラインコンタクトプラグの側面は、前記上部ワードライン層によって完全に覆われる半導体メモリ素子。 - 前記少なくとも1つのロジック活性領域上に配置され、ゲートラインを有するゲートライン構造体と、
前記ビットライン及び前記ゲートラインそれぞれと電気的に連結されるビットラインコンタクトプラグ及びゲートラインコンタクトプラグと、をさらに含み、
前記ビットライン構造体及び前記ゲートライン構造体それぞれは、前記ビットライン及び前記ゲートラインを覆う絶縁キャッピングラインをさらに含み、前記ビットラインコンタクトプラグ及び前記ゲートラインコンタクトプラグそれぞれは、前記絶縁キャッピングラインを貫通し、前記ビットライン及び前記ゲートラインと電気的に連結されることを特徴とする請求項12に記載の半導体メモリ素子。 - 前記ビットライン構造体と前記ゲートライン構造体との間の空間を充填する充填絶縁層をさらに含み、
前記ワードラインコンタクトプラグは、前記充填絶縁層、前記埋込絶縁膜及び前記上部ワードライン層を貫通し、前記下部ワードライン層内まで延び、
当該半導体メモリ素子は、前記充填絶縁層を貫通し、前記ロジック活性領域と電気的に連結されるロジック活性領域コンタクトプラグ、をさらに含む、ことを特徴とする請求項13に記載の半導体メモリ素子。 - 前記ワードラインコンタクトプラグの前記ビットラインの上面の第1垂直レベルでの水平幅に対する前記絶縁キャッピングラインの上面の第2垂直レベルでの水平幅の比率は、前記ロジック活性領域コンタクトプラグ、前記ビットラインコンタクトプラグ及び前記ゲートラインコンタクトプラグそれぞれの前記第1垂直レベルでの水平幅に対する前記第2垂直レベルでの水平幅の比率より大きい値を有することを特徴とする請求項14に記載の半導体メモリ素子。
- 前記複数の活性領域と連結される複数の埋め込みコンタクト、及び前記複数の埋め込みコンタクト上に配置され、前記複数のビットライン構造体の上まで延びる複数のランディングパッドをさらに含み、
前記ワードラインコンタクトプラグと前記複数のランディングパッドは、同一物質からなることを特徴とする請求項12に記載の半導体メモリ素子。 - 複数の活性領域が定義されるメモリセル領域、及び少なくとも1つのロジック活性領域が定義される周辺回路領域を有する基板と、
前記複数の活性領域を横切って第1水平方向に互いに平行に延びる複数のワードライントレンチを充填し、下部ワードライン層と上部ワードライン層との積層構造を有する複数のワードライン、及び前記複数のワードライン上の複数の埋込絶縁膜と、
前記複数の活性領域上に配置され、前記第1水平方向に直交する第2水平方向に互いに平行に延び、ビットラインと、前記ビットラインを覆う絶縁キャッピングラインとをそれぞれ有する複数のビットライン構造体と、
前記複数のビットライン構造体間の空間を充填する充填絶縁層と、
上側部分に、下側部分より大きい水平幅を有するプラグ拡張部を有し、前記充填絶縁層、前記埋込絶縁膜及び前記上部ワードライン層を貫通し、前記下部ワードライン層と連結され、前記上部ワードライン層の上面と下面との間のレベルでの側面が、前記上部ワードライン層によって完全に覆われるワードラインコンタクトプラグと、
前記複数のビットライン構造体間の空間の下側部分を充填し、前記複数の活性領域と連結される複数の埋め込みコンタクトと、
前記複数のビットライン構造体間の空間の上側部分を充填し、前記複数のビットライン構造体の上まで延び、前記ワードラインコンタクトプラグと同一物質からなる複数のランディングパッドと、を含む半導体メモリ素子。 - 前記少なくとも1つのロジック活性領域上に配置され、前記ビットラインと同一物質からなるゲートライン、及び前記ゲートラインを覆う前記絶縁キャッピングラインを含むゲートライン構造体と、
前記絶縁キャッピングラインを貫通し、前記ゲートラインと電気的に連結されるゲートラインコンタクトプラグと、をさらに含むことを特徴とする請求項17に記載の半導体メモリ素子。 - 前記絶縁キャッピングラインを貫通し、前記ビットラインと電気的に連結されるビットラインコンタクトプラグと、
前記充填絶縁層を貫通し、前記少なくとも1つのロジック活性領域と電気的に連結されるロジック活性領域コンタクトプラグと、をさらに含み、
前記ワードラインコンタクトプラグ、前記ゲートラインコンタクトプラグ、前記ビットラインコンタクトプラグ及び前記ロジック活性領域コンタクトプラグは、同一物質からなることを特徴とする請求項18に記載の半導体メモリ素子。 - 前記上部ワードライン層は、ドーピングされたポリシリコンからなり、前記下部ワードライン層は、金属物質、導電性金属窒化物、またはそれらの組み合わせによってなることを特徴とする請求項17に記載の半導体メモリ素子。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2019-0170203 | 2019-12-18 | ||
KR1020190170203A KR20210078324A (ko) | 2019-12-18 | 2019-12-18 | 콘택 플러그들을 가지는 반도체 메모리 소자 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2021097228A true JP2021097228A (ja) | 2021-06-24 |
Family
ID=76205910
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020202676A Pending JP2021097228A (ja) | 2019-12-18 | 2020-12-07 | コンタクトプラグを有する半導体メモリ素子 |
Country Status (5)
Country | Link |
---|---|
US (3) | US11329050B2 (ja) |
JP (1) | JP2021097228A (ja) |
KR (1) | KR20210078324A (ja) |
CN (1) | CN112992901A (ja) |
DE (1) | DE102020121161A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20230157022A (ko) * | 2022-05-09 | 2023-11-16 | 삼성전자주식회사 | 반도체 메모리 장치 |
CN118042823A (zh) * | 2022-11-04 | 2024-05-14 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
CN115942744B (zh) * | 2023-02-15 | 2023-08-04 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010005123A (ko) | 1999-06-30 | 2001-01-15 | 김영환 | 반도체 메모리 소자의 비트라인 콘택홀 형성 방법 |
KR100607324B1 (ko) | 2005-05-30 | 2006-08-01 | 주식회사 하이닉스반도체 | 반도체소자의 금속콘택 형성방법 |
KR20100008942A (ko) | 2008-07-17 | 2010-01-27 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
KR20100052597A (ko) * | 2008-11-11 | 2010-05-20 | 삼성전자주식회사 | 수직형 반도체 장치 |
KR101095817B1 (ko) | 2009-02-10 | 2011-12-21 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
JP2012039077A (ja) | 2010-07-15 | 2012-02-23 | Elpida Memory Inc | 半導体装置及びその製造方法 |
KR20120030193A (ko) | 2010-09-17 | 2012-03-28 | 삼성전자주식회사 | 3차원 반도체 장치의 제조 방법 |
KR20130023747A (ko) | 2011-08-29 | 2013-03-08 | 에스케이하이닉스 주식회사 | 반도체장치 제조 방법 |
US9368603B2 (en) | 2011-09-15 | 2016-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact for high-k metal gate device |
KR20130042975A (ko) * | 2011-10-19 | 2013-04-29 | 삼성전자주식회사 | 작은 콘택을 갖는 비-휘발성 메모리소자 형성 방법 및 관련된 소자 |
KR20140073892A (ko) | 2012-12-07 | 2014-06-17 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
KR102230194B1 (ko) * | 2014-04-14 | 2021-03-19 | 삼성전자주식회사 | 반도체 소자 |
US9595587B2 (en) | 2014-04-23 | 2017-03-14 | Alpha And Omega Semiconductor Incorporated | Split poly connection via through-poly-contact (TPC) in split-gate based power MOSFETs |
KR20150124252A (ko) | 2014-04-28 | 2015-11-05 | 에스케이하이닉스 주식회사 | 반도체 소자의 제조 방법 |
CN108538839B (zh) * | 2017-03-01 | 2019-08-23 | 联华电子股份有限公司 | 半导体结构、用于存储器元件的半导体结构及其制作方法 |
US20190123196A1 (en) | 2017-10-25 | 2019-04-25 | Microchip Technology Incorporated | Trench-Type Field Effect Transistor (Trench FET) With Improved Poly Gate Contact |
KR102471722B1 (ko) | 2018-01-03 | 2022-11-29 | 삼성전자주식회사 | 반도체 메모리 장치 |
-
2019
- 2019-12-18 KR KR1020190170203A patent/KR20210078324A/ko not_active Application Discontinuation
-
2020
- 2020-08-12 DE DE102020121161.9A patent/DE102020121161A1/de active Pending
- 2020-08-14 US US16/993,394 patent/US11329050B2/en active Active
- 2020-09-25 CN CN202011025442.3A patent/CN112992901A/zh active Pending
- 2020-12-07 JP JP2020202676A patent/JP2021097228A/ja active Pending
-
2022
- 2022-04-08 US US17/716,194 patent/US11968823B2/en active Active
-
2024
- 2024-02-29 US US18/592,121 patent/US20240206157A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
US11329050B2 (en) | 2022-05-10 |
DE102020121161A1 (de) | 2021-06-24 |
US20240206157A1 (en) | 2024-06-20 |
US20210193664A1 (en) | 2021-06-24 |
US20220231027A1 (en) | 2022-07-21 |
CN112992901A (zh) | 2021-06-18 |
KR20210078324A (ko) | 2021-06-28 |
US11968823B2 (en) | 2024-04-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11183500B2 (en) | Semiconductor memory device and method of manufacturing the same | |
US11411010B2 (en) | Semiconductor memory devices | |
US11968823B2 (en) | Semiconductor memory devices having contact plugs | |
TWI833117B (zh) | 包括配線接觸插塞的半導體記憶體裝置 | |
US20230037972A1 (en) | Semiconductor devices having air spacer | |
TWI802037B (zh) | 半導體記憶體裝置 | |
US20240196600A1 (en) | Semiconductor memory devices | |
US20240130118A1 (en) | Semiconductor memory device | |
US20230200053A1 (en) | Semiconductor memory devices | |
KR20220082565A (ko) | 반도체 메모리 소자 | |
CN112768450A (zh) | 半导体存储器装置 | |
CN117156845A (zh) | 半导体存储器装置 | |
CN117896980A (zh) | 半导体器件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20231018 |