KR20130042975A - 작은 콘택을 갖는 비-휘발성 메모리소자 형성 방법 및 관련된 소자 - Google Patents
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Abstract
워드 라인을 갖는 기판 상에 파이프 형 전극을 형성한다. 상기 파이프 형 전극의 상부를 부분적으로 덮는 희생 패턴을 형성한다. 상기 희생 패턴의 측면 상에 상기 파이프 형 전극 상을 가로지르는 희생 스페이서를 형성한다. 상기 희생 패턴을 제거하여 상기 희생 스페이서의 양측에 상기 파이프 형 전극을 노출한다. 상기 희생 스페이서 양측에 노출된 상기 파이프 형 전극을 1차 트림(trim)한다. 상기 희생 스페이서 아래에 상기 파이프 형 전극이 보존되어 제1 부분 및 상기 제1 부분과 대향하는 제2 부분이 형성된다. 상기 파이프 형 전극의 상기 제2 부분을 2차 트림(trim)한다. 상기 희생 스페이서를 제거하여 상기 파이프 형 전극의 상기 제1 부분을 노출한다. 상기 파이프 형 전극의 상기 제1 부분 상에 데이터 저장 플러그를 형성한다.
Description
본 발명은 비-휘발성 메모리소자의 형성 방법 및 관련된 소자에 관한 것이다.
피램(Phase-change Random Access Memory; PRAM)과 같은 비-휘발성 메모리소자(non-volatile memory device)에 있어서, 프로그램 전류를 감소하기 위한 다양한 방법들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 하부 전극과 데이터 저장 플러그 사이의 접촉면적을 축소하고 프로그램 전류를 감소할 수 있는 비-휘발성 메모리소자의 형성 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 하부 전극과 데이터 저장 플러그 사이의 접촉면적을 축소하고 프로그램 전류를 감소할 수 있는 비-휘발성 메모리소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 비-휘발성 메모리소자의 형성 방법을 제공한다. 이 방법은 워드 라인을 갖는 기판 상에 파이프 형 전극을 형성하는 것을 포함한다. 상기 파이프 형 전극의 상부를 부분적으로 덮는 희생 패턴을 형성한다. 상기 희생 패턴의 측면 상에 상기 파이프 형 전극 상을 가로지르는 희생 스페이서를 형성한다. 상기 희생 패턴을 제거하여 상기 희생 스페이서의 양측에 상기 파이프 형 전극을 노출한다. 상기 희생 스페이서 양측에 노출된 상기 파이프 형 전극을 1차 트림(trim)한다. 상기 희생 스페이서 아래에 상기 파이프 형 전극이 보존되어 제1 부분 및 상기 제1 부분과 대향하는 제2 부분이 형성된다. 상기 파이프 형 전극의 상기 제2 부분을 2차 트림(trim)한다. 상기 희생 스페이서를 제거하여 상기 파이프 형 전극의 상기 제1 부분을 노출한다. 상기 파이프 형 전극의 상기 제1 부분 상에 데이터 저장 플러그를 형성한다.
응용 실시 예에서, 상기 희생 스페이서를 형성하는 것은 상기 희생 패턴을 갖는 상기 기판의 상부 표면을 덮는 스페이서 막을 형성하고, 상기 파이프 형 전극이 노출될 때까지 상기 스페이서 막을 제거하는 것을 포함할 수 있다. 상기 스페이서 막은 에이엘디(ALD) 방법을 사용하여 형성될 수 있다.
다른 실시 예에서, 상기 1차 트림에 의하여, 상기 제1 부분의 상단보다 낮은 레벨에 형성되고 상기 제2 부분보다 높은 레벨에 형성된 상기 파이프 형 전극의 제3 부분 및 제4 부분이 형성될 수 있다.
또 다른 실시 예에서, 상기 데이터 저장 플러그의 적어도 일 측면은 상기 파이프 형 전극의 상기 제1 부분에 자기 정렬될(self aligned) 수 있다.
또 다른 실시 예에서, 상기 데이터 저장 플러그의 일 측면은 상기 파이프 형 전극의 상기 제1 부분의 일 측면에 수직 정렬될 수 있다.
또 다른 실시 예에서, 상기 파이프 형 전극의 상기 제1 부분은 상기 데이터 저장 플러그와 실질적으로 동일한 수평 폭을 가질 수 있다.
또 다른 실시 예에서, 상기 희생 패턴을 형성하기 전에, 상기 파이프 형 전극의 내부를 채우는 코아 패턴을 형성할 수 있다. 상기 데이터 저장 플러그를 형성하기 전에 상기 파이프 형 전극의 상기 제1 부분을 리세스할 수 있다. 상기 데이터 저장 플러그의 하단은 상기 코아 패턴의 상단보다 낮은 레벨에 신장될 수 있다. 상기 데이터 저장 플러그는 상기 코아 패턴의 측면에 접촉될 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 비-휘발성 메모리소자의 형성 방법 제공한다. 이 방법은 기판 상에 몰딩 막을 형성하는 것을 포함한다. 상기 몰딩 막 내에 다수의 콘택 홀들을 형성한다. 상기 콘택 홀들의 측벽들 상에 하부 전극들을 형성한다. 상기 콘택 홀들을 채우는 코아 패턴들을 형성한다. 상기 콘택 홀들 상을 가로지르고 서로 평행한 희생 스페이서들을 형성한다. 상기 희생 스페이서들을 마스크로 이용하여 상기 하부 전극들, 상기 코아 패턴들, 및 상기 몰딩 막을 제1 방향으로 1차 트림(trim)하여 제1 그루브들을 형성한다. 상기 희생 스페이서들 아래에 상기 하부 전극들의 제1 부분들 및 상기 제1 부분들과 대향하는 제2 부분들이 보존된다. 상기 제1 그루브들 내에 제1 절연 패턴들을 형성한다. 상기 희생 스페이서들, 상기 제1 절연 패턴들, 상기 하부 전극들의 상기 제2 부분들, 상기 코아 패턴들, 및 상기 몰딩 막을 상기 제1 방향과 직교하는 제2 방향으로 2차 트림(trim)하여 제2 그루브들을 형성한다. 상기 제2 그루브들 내에 제2 절연 패턴들을 형성한다. 상기 희생 스페이서들을 제거하여 상기 하부 전극들의 상기 제1 부분들을 노출하는 트렌치들을 형성한다. 상기 트렌치들 내에 데이터 저장 플러그들을 형성한다. 상기 데이터 저장 플러그들의 각각은 상기 제1 절연 패턴들 및 상기 제2 절연 패턴들 사이에 형성된다.
다른 실시 예에서, 상기 하부 전극의 상기 제1 부분의 수평 폭은 상기 콘택 홀 직경의 절반보다 좁을 수 있다. 상기 하부 전극의 상기 제1 부분의 수평 폭은 1nm - 10nm 일 수 있다.
또 다른 실시 예에서, 상기 하부 전극들을 형성하기 전에 상기 콘택 홀들 내에 다이오드들을 형성하고, 상기 다이오드들 상에 금속 실리사이드 패턴들을 형성할 수 있다. 상기 하부 전극들은 상기 다이오드들 상에 자기 정렬될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 하부 전극의 제1 부분에 접촉된 데이터 저장 플러그가 제공될 수 있다. 상기 제1 부분의 수평 폭은 희생 스페이서의 수평 폭에 의하여 결정될 수 있다. 즉, 상기 제1 부분의 수평 폭은 종래에 비하여 현저히 축소될 수 있다. 결과적으로, 상기 하부 전극 및 상기 데이터 저장 플러그의 접촉 면적은 종래에 비하여 현저히 감소될 수 있다. 이에 따라, 낮은 프로그램 전류에서 구동 가능한 비-휘발성 메모리소자를 구현할 수 있다.
도 1a는 본 발명 기술적 사상의 제1 실시 예들에 따른 비-휘발성 메모리소자의 주요 구성을 보여주는 사시도 이다.
도 1b는 도 1a 의 이해를 돕기 위한 분해사시도 이다.
도 2는 본 발명 기술적 사상의 제1 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위한 레이아웃이다.
도 3a는 도 2의 절단선 I-I'을 따라 취해진 단면도이다.
도 3b는 도 2의 절단선 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 3c는 도 2의 절단선 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 4a 및 도 5a는 본 발명 기술적 사상의 제2 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위하여 도 2의 절단선 I-I'을 따라 취해진 단면도들이다.
도 4b 및 도 5b는 도 2의 절단선 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 및 도 19a는 본 발명 기술적 사상의 제3 실시 예들에 따른 비-휘발성 메모리소자의 제조 방법들을 설명하기 위하여 도 2의 절단선 I-I'을 따라 취해진 단면도들이다.
도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 및 도 19b는 도 2의 절단선 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 10c, 도 11c, 도 12c, 도 13c, 도 14c, 도 15c, 도 16c, 도 17c, 도 18c, 및 도 19c는 도 2의 절단선 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 20a, 도 21, 도 22a, 및 도 23a는 본 발명 기술적 사상의 제4 실시 예들에 따른 비-휘발성 메모리소자의 제조 방법들을 설명하기 위하여 도 2의 절단선 I-I'을 따라 취해진 단면도들이다.
도 20b, 도 22b, 및 도 23b는 도 2의 절단선 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 24는 본 발명 기술적 사상의 제5 실시 예에 따른 전자 장치의 시스템 블록도이다.
도 25 및 도 26은 본 발명의 기술적 사상의 제6 실시 예에 따른 전자 장치의 사시도 및 시스템 블록도이다.
도 1b는 도 1a 의 이해를 돕기 위한 분해사시도 이다.
도 2는 본 발명 기술적 사상의 제1 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위한 레이아웃이다.
도 3a는 도 2의 절단선 I-I'을 따라 취해진 단면도이다.
도 3b는 도 2의 절단선 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 3c는 도 2의 절단선 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 4a 및 도 5a는 본 발명 기술적 사상의 제2 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위하여 도 2의 절단선 I-I'을 따라 취해진 단면도들이다.
도 4b 및 도 5b는 도 2의 절단선 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 및 도 19a는 본 발명 기술적 사상의 제3 실시 예들에 따른 비-휘발성 메모리소자의 제조 방법들을 설명하기 위하여 도 2의 절단선 I-I'을 따라 취해진 단면도들이다.
도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 및 도 19b는 도 2의 절단선 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 10c, 도 11c, 도 12c, 도 13c, 도 14c, 도 15c, 도 16c, 도 17c, 도 18c, 및 도 19c는 도 2의 절단선 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 20a, 도 21, 도 22a, 및 도 23a는 본 발명 기술적 사상의 제4 실시 예들에 따른 비-휘발성 메모리소자의 제조 방법들을 설명하기 위하여 도 2의 절단선 I-I'을 따라 취해진 단면도들이다.
도 20b, 도 22b, 및 도 23b는 도 2의 절단선 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 24는 본 발명 기술적 사상의 제5 실시 예에 따른 전자 장치의 시스템 블록도이다.
도 25 및 도 26은 본 발명의 기술적 사상의 제6 실시 예에 따른 전자 장치의 사시도 및 시스템 블록도이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
[실시예 1]
도 1a는 본 발명 기술적 사상의 제1 실시 예들에 따른 비-휘발성 메모리소자의 주요 구성을 보여주는 사시도 이고, 도 1b는 도 1a 의 이해를 돕기 위한 분해사시도 이다. 도 2는 본 발명 기술적 사상의 제1 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위한 레이아웃이며, 도 3a는 도 2의 절단선 I-I'을 따라 취해진 단면도이고, 도 3b는 도 2의 절단선 Ⅱ-Ⅱ'을 따라 취해진 단면도이며, 도 3c는 도 2의 절단선 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 1a 및 도 1b를 참조하면, 워드 라인(25) 상에 다이오드(33)가 형성될 수 있다. 상기 다이오드(33)는 차례로 적층된 제1 반도체 패턴(31) 및 제2 반도체 패턴(32)을 포함할 수 있다. 상기 다이오드(33) 상에 금속 실리사이드 패턴(35)이 형성될 수 있다. 상기 금속 실리사이드 패턴(35) 상에 하부 전극(41)이 형성될 수 있다. 상기 하부 전극(41) 내에 코아 패턴(48)이 형성될 수 있다. 상기 하부 전극(41) 상에 데이터 저장 플러그(63)가 형성될 수 있다. 상기 데이터 저장 플러그(63) 상에 상부 전극(65)이 형성될 수 있다. 상기 상부 전극(65) 상에 비트 라인(75)이 형성될 수 있다. 상기 비트 라인(75)은 장벽 금속 막(71), 씨드 층(72) 및 도전막(73)을 포함할 수 있다.
상기 금속 실리사이드 패턴(35) 및 상기 하부 전극(41)은 상기 다이오드(33) 상에 자기 정렬될 수 있다. 상기 하부 전극(41)의 제1 부분(41A)은 상기 하부 전극(41)의 다른 부분에 비하여 상향 돌출될 수 있다. 상기 데이터 저장 플러그(63)는 상기 하부 전극(41)의 상기 제1 부분(41A) 상에 자기 정렬될 수 있다. 상기 데이터 저장 플러그(63)의 측면들은 상기 제1 부분(41A)의 측면들과 수직 정렬될 수 있다.
도 2를 참조하면, 비-휘발성 메모리의 셀 어레이 영역에 서로 평행하게 정렬된 워드 라인들(25)이 형성될 수 있다. 상기 워드 라인들(25)의 상부를 가로지르는 상부 전극들(65)이 형성될 수 있다. 상기 상부 전극들(65) 상에 비트 라인들(75)이 형성될 수 있다. 상기 워드 라인들(25) 및 상기 비트 라인들(75)의 교차점들에 다이오드들(33), 하부 전극들(41), 및 데이터 저장 플러그들(63)이 형성될 수 있다.
도 2, 도 3a, 도 3b 및 도 3c를 참조하면, 기판(21)의 소정 영역들에 활성 영역들(22)을 한정하는 소자분리 막(23)이 형성될 수 있다. 상기 활성 영역들(22) 내에 워드 라인들(25)이 형성될 수 있다. 상기 워드 라인들(25) 및 상기 소자분리 막(23) 상에 몰딩 막(29)이 형성될 수 있다. 상기 몰딩 막(29)을 관통하는 콘택 홀들(29H)이 형성될 수 있다. 상기 콘택 홀들(29H) 각각의 내부에 제1 반도체 패턴(31), 제2 반도체 패턴(32) 및 금속 실리사이드 패턴(35)이 차례로 적층될 수 있다. 상기 제1 반도체 패턴(31) 및 상기 제2 반도체 패턴(32)은 다이오드(33)를 구성할 수 있다. 상기 금속 실리사이드 패턴들(35) 상에 하부 전극들(41)이 형성될 수 있다. 상기 하부 전극들(41) 내에 코아 패턴들(48)이 형성될 수 있다.
상기 하부 전극들(41)의 제1 부분들(41A) 상에 데이터 저장 플러그들(63)이 형성될 수 있다. 상기 제1 부분들(41A) 및 상기 데이터 저장 플러그들(63)의 양측들에 제1 절연 패턴들(55) 및 제2 절연 패턴들(61)이 형성될 수 있다. 상기 제1 절연 패턴들(55)과 제2 절연 패턴들(61)은 교차할 수 있다. 상기 데이터 저장 플러그들(63) 상에 상부 전극들(65)이 형성될 수 있다. 상기 제1 절연 패턴들(55), 상기 제2 절연 패턴들(61) 및 상기 상부 전극들(65) 상에 상부 절연막(67)이 형성될 수 있다. 상기 상부 절연막(67)을 관통하여 상기 상부 전극들(65)에 접촉된 비트 라인들(75)이 형성될 수 있다. 상기 비트 라인들(75)의 각각은 차례로 적층된 장벽 금속 막(71), 씨드 층(72) 및 도전막(73)을 포함할 수 있다.
상기 하부 전극들(41)의 각각은 상기 제1 부분(41A), 상기 제1 부분(41A)과 대향하는 리세스된 제2 부분(41E), 상기 제1 부분(41A) 및 상기 리세스된 제2 부분(41E)의 양측에 인접하고 서로 대향하는 제3 부분(41C) 및 제4 부분(41D)을 포함할 수 있다. 상기 제3 부분(41C) 및 상기 제4 부분(41D)은 상기 제1 부분(41A)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 리세스된 제2 부분(41E)은 상기 제3 부분(41C) 및 상기 제4 부분(41D)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 데이터 저장 플러그들(63)의 측면들은 상기 제1 부분들(41A)의 측면들과 수직 정렬될 수 있다.
상기 제2 절연 패턴들(61)은 서로 평행한 막대(bar) 모양일 수 있다. 상기 제2 절연 패턴들(61)은 상기 하부 전극들(41), 상기 코아 패턴들(48) 및 상기 몰딩 막(29)을 부분적으로 가로지를 수 있다. 상기 제2 절연 패턴들(61)의 바닥은 상기 제1 절연 패턴들(55)보다 낮은 레벨에 형성될 수 있다. 상기 제2 절연 패턴들(61)의 바닥은 상기 하부 전극들(41)의 상기 리세스된 제2 부분들(41E), 상기 코아 패턴들(48) 및 상기 몰딩 막(29)에 접촉될 수 있다. 상기 제2 절연 패턴들(61)의 측면들은 상기 데이터 저장 플러그들(63), 상기 코아 패턴들(48), 상기 몰딩 막(29), 및 상기 제1 절연 패턴들(55)에 접촉될 수 있다.
상기 제1 절연 패턴들(55)은 상기 제2 절연 패턴들(61)과 직교할 수 있다. 상기 제1 절연 패턴들(55)은 상기 하부 전극들(41), 상기 코아 패턴들(48) 및 상기 몰딩 막(29)을 부분적으로 가로지를 수 있다. 상기 제1 절연 패턴들(55)의 바닥은 상기 하부 전극들(41)의 상기 제1 부분들(41A)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 제1 절연 패턴들(55)의 바닥은 상기 하부 전극들(41)의 상기 제3 부분들(41C), 상기 제4 부분들(41D), 상기 코아 패턴들(48) 및 상기 몰딩 막(29)에 접촉될 수 있다. 상기 제1 절연 패턴들(55)의 측면들은 상기 데이터 저장 플러그들(63), 상기 코아 패턴들(48), 상기 하부 전극들(41)의 상기 제1 부분들(41A), 및 상기 제2 절연 패턴들(61)에 접촉될 수 있다. 상기 제1 부분들(41A) 및 상기 데이터 저장 플러그들(63)은 상기 제1 절연 패턴들(55) 사이에 수직 정렬될 수 있다.
상기 데이터 저장 플러그(63)의 바닥은 상기 하부 전극(41)의 상기 제1 부분(41A), 상기 코아 패턴(48), 및 상기 몰딩 막(29)의 상단들에 접촉될 수 있다. 상기 제1 부분(41A)의 상단은 상기 코아 패턴(48) 및 상기 몰딩 막(29)의 상단들과 실질적으로 동일한 레벨을 갖도록 형성될 수 있다.
[실시예 2]
도 4a 및 도 5a는 본 발명 기술적 사상의 제2 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위하여 도 2의 절단선 I-I'을 따라 취해진 단면도들이고, 도 4b 및 도 5b는 도 2의 절단선 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 4a 및 도 4b를 참조하면, 하부 전극들(41)의 제1 부분들(41A) 상에 리세스 영역(41R)이 형성될 수 있다. 즉, 상기 하부 전극들(41)의 상기 제1 부분들(41A)은 코아 패턴들(48) 및 몰딩 막(29)의 상단들보다 낮은 레벨을 갖도록 리세스될 수 있다. 상기 하부 전극들(41)의 상기 제1 부분들(41A) 상에 데이터 저장 플러그들(63A)이 형성될 수 있다. 상기 데이터 저장 플러그들(63A)은 상기 리세스 영역(41R)을 채우고 상기 제1 부분들(41A)에 접촉될 수 있다.
도 5a 및 도 5b를 참조하면, 제2 절연 패턴들(61A)의 바닥은 제1 절연 패턴들(55)의 바닥보다 높은 레벨에 형성될 수 있다. 제1 및 제2 실시 예에서, 제2 절연 패턴들(61A)의 바닥은 제1 절연 패턴들(55)의 바닥보다 낮은 레벨에 형성될 수 있다. 상기 제2 절연 패턴들(61A)의 바닥은 하부 전극들(41)의 리세스된 제2 부분들(41E), 코아 패턴들(48) 및 몰딩 막(29)에 접촉될 수 있다. 상기 제2 절연 패턴들(61A)의 측면들은 데이터 저장 플러그들(63A), 코아 패턴들(48), 몰딩 막(29), 및 제1 절연 패턴들(55)에 접촉될 수 있다. 상기 하부 전극들(41)의 상기 리세스된 제2 부분들(41E)의 상단들은 상기 하부 전극들(41)의 제3 부분들(41C) 및 제4 부분들(41D) 보다 높은 레벨에 형성되고 제1 부분들(41A)의 상단들 보다 낮은 레벨에 형성될 수 있다.
[실시예 3]
도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 및 도 19a는 본 발명 기술적 사상의 제3 실시 예들에 따른 비-휘발성 메모리소자의 제조 방법들을 설명하기 위하여 도 2의 절단선 I-I'을 따라 취해진 단면도들이다. 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 및 도 19b는 도 2의 절단선 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다. 도 10c, 도 11c, 도 12c, 도 13c, 도 14c, 도 15c, 도 16c, 도 17c, 도 18c, 및 도 19c는 도 2의 절단선 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다. 도 2 및 도 6a 내지 도 19c에 도시된 레이아웃 및 단면도들은 상변화 메모리의 셀 영역에 해당될 수 있다.
도 2, 도 6a 및 도 6b를 참조하면, 기판(21)의 소정 영역들에 활성 영역들(22)을 한정하는 소자분리 막(23)이 형성될 수 있다. 상기 활성 영역들(22) 내에 워드 라인들(25)이 형성될 수 있다. 상기 워드 라인들(25)은 서로 평행할 수 있다. 상기 소자분리 막(23)은 상기 워드 라인들(25) 사이에 형성될 수 있다.
상기 기판(21)은 단 결정 실리콘 웨이퍼, 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판일 수 있다. 이하에서는, 상기 기판(21)이 p형 불순물이온들을 함유하는 실리콘 웨이퍼인 경우를 상정하여 설명하기로 한다. 상기 소자분리 막(23)은 에스티아이(shallow trench isolation; STI) 기술을 이용하여 형성될 수 있다. 상기 소자분리 막(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 워드 라인들(25)은 상기 활성 영역들(22)에 n형 불순물 이온들을 주입하여 형성할 수 있다.
몇몇 다른 실시 예에서, 상기 워드 라인들(25)은 상기 기판(21) 상에 형성된 도전성 패턴일 수도 있으나 간략한 설명을 위하여 생략하기로 한다.
도 2, 도 7a 및 도 7b를 참조하면, 상기 워드 라인들(25)을 갖는 상기 기판(21) 상에 몰딩 막(29)이 형성될 수 있다. 상기 몰딩 막(29)을 관통하여 상기 워드 라인들(25)을 노출하는 콘택 홀들(29H)이 형성될 수 있다. 상기 콘택 홀들(29H)은 상기 워드 라인들(25)을 따라 일정한 간격으로 정렬될 수 있다. 상기 콘택 홀들(29H)은 서로 떨어질 수 있다.
상기 몰딩 막(29)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 몰딩 막(29)은 상기 워드 라인들(25) 및 상기 소자분리 막(23)을 덮을 수 있다. 상기 워드 라인들(25) 및 상기 몰딩 막(29) 사이에 식각 저지 막이 추가로 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 콘택 홀들(29H)은 패터닝 기술을 이용하여 형성될 수 있다. 예를 들면, 상기 콘택 홀들(29H)의 형성에는 사진 공정 및 이방성 식각 공정이 사용될 수 있다. 상기 콘택 홀들(29H)의 각각은 원형, 사각형, 또는 모서리가 둥근 사각형과 같이 다양한 모양을 갖도록 형성될 수 있다. 상기 콘택 홀들(29H)의 각각은 상기 워드 라인들(25)보다 좁은 폭일 수 있다.
도 2, 도 8a 및 도 8b를 참조하면, 상기 콘택 홀들(29H)의 각각의 내부에 제1 반도체 패턴(31) 및 제2 반도체 패턴(32)이 차례로 형성될 수 있다. 상기 제1 반도체 패턴(31) 및 상기 제2 반도체 패턴(32)은 다이오드(33)를 구성할 수 있다. 상기 다이오드(33)는 상기 몰딩 막(29)의 상단보다 낮은 레벨에 형성될 수 있다. 즉, 상기 다이오드(33)의 상부 표면은 상기 몰딩 막(29)의 상부 표면보다 낮은 레벨에 형성될 수 있다. 상기 다이오드(33)는 스위칭 소자의 역할을 할 수 있다.
상기 제1 반도체 패턴(31) 및 상기 제2 반도체 패턴(32)은 선택적 에피 성장(selective epitaxial growing; SEG) 기술을 사용하여 형성될 수 있다. 상기 제1 반도체 패턴(31)은 상기 제2 반도체 패턴(32) 및 상기 워드 라인들(25) 사이에 형성될 수 있다. 상기 제1 반도체 패턴(31)은 n형 불순물이온들을 함유하는 실리콘 막을 포함할 수 있다. 상기 제2 반도체 패턴(32)은 p형 불순물이온들을 함유하는 실리콘 막을 포함할 수 있다. 몇몇 다른 실시 예에서, 상기 제1 반도체 패턴(31) 및 상기 제2 반도체 패턴(32)은 적층 순서를 바꾸어 형성될 수도 있다.
도 2, 도 9a 및 도 9b를 참조하면, 상기 다이오드(33) 상에 금속 실리사이드 패턴(35)이 형성될 수 있다. 상기 금속 실리사이드 패턴(35)은 상기 제2 반도체 패턴(32)에 접촉되도록 상기 콘택 홀들(29H)의 내부에 형성될 수 있다. 상기 금속 실리사이드 패턴(35)의 상부 표면은 상기 몰딩 막(29)의 상부 표면보다 낮은 레벨에 형성될 수 있다. 상기 금속 실리사이드 패턴(35) 상에 상기 콘택 홀들(29H)의 측벽들이 노출될 수 있다. 상기 금속 실리사이드 패턴(35)은 CoSi, NiSi, WSi, TiSi, 또는 TaSi을 포함할 수 있다. 예를 들면, 상기 금속 실리사이드 패턴(35)은 CoSi막으로 형성될 수 있다.
도 2, 도 10a, 도 10b 및 도 10c를 참조하면, 상기 금속 실리사이드 패턴(35) 상에 상기 콘택 홀들(29H)의 측벽들 및 바닥들을 덮고 상기 몰딩 막(29)을 덮는 하부 전극 막(41L)이 형성될 수 있다. 상기 하부 전극 막(41L) 상에 코아 막(48L)이 형성될 수 있다. 상기 몰딩 막(29)이 노출될 때까지 상기 코아 막(48L) 및 상기 하부 전극 막(41L)을 평탄화하여 하부 전극들(41) 및 코아 패턴들(48)이 형성될 수 있다. 상기 하부 전극들(41)의 각각은 컵(cup) 모양 또는 파이프(pipe) 모양일 수 있다. 상기 하부 전극(41)은 상기 다이오드(33) 상에 자기 정렬될 수 있다.
상기 하부 전극들(41)은 상기 금속 실리사이드 패턴(35)에 접촉되고, 상기 콘택 홀들(29H)의 측벽들을 덮을 수 있다. 상기 코아 패턴들(48)은 상기 콘택 홀들(29H)을 완전히 채울 수 있다. 상기 코아 막(48L) 및 상기 하부 전극 막(41L)을 평탄화하는 공정에는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법 및/또는 에치 백(etch back) 방법이 적용될 수 있다. 그 결과, 상기 하부 전극들(41), 상기 코아 패턴들(48) 및 상기 몰딩 막(29)의 상부 표면들은 실질적으로 동일 평면 상에 노출될 수 있다.
상기 하부 전극들(41)은 TiN, TiAlN, TiCN, TiSiN, TiON, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, W, WN, WSi, WSiN, Ni또는 이들의 조합을 포함할 수 있다. 상기 코아 패턴들(48)은 상기 하부 전극들(41)보다 높은 전기 저항을 갖는 물질을 포함할 수 있다. 또한, 상기 코아 패턴들(48)은 상기 몰딩 막(29)과 다른 물질을 포함할 수 있다. 예를 들면, 상기 몰딩 막(29)은 실리콘 산화물을 포함할 수 있으며, 상기 코아 패턴들(48)은 실리콘 질화물을 포함할 수 있다.
도 2, 도 11a, 도 11b 및 도 11c를 참조하면, 상기 몰딩 막(29) 상에 희생 패턴(52)이 형성될 수 있다. 상기 희생 패턴(52)은 막대(bar) 모양일 수 있다. 상기 희생 패턴(52)은 상기 콘택 홀들(29H) 사이의 상기 몰딩 막(29)을 덮고 상기 콘택 홀들(29H)의 상부를 부분적으로 가로지를 수 있다. 상기 희생 패턴(52)은 상기 하부 전극들(41) 및 상기 코아 패턴들(48)의 상부 표면들을 부분적으로 덮을 수 있다.
상기 희생 패턴(52)은 박막 형성 공정 및 패터닝 공정을 이용하여 형성될 수 있다. 상기 패터닝 공정은 사진 공정을 포함할 수 있다. 상기 희생 패턴(52)은 상기 코아 패턴들(48) 및 상기 몰딩 막(29)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 희생 패턴(52)은 에스오에치(spin on hardmask; SOH)를 포함할 수 있다.
도 2, 도 12a, 도 12b 및 도 12c를 참조하면, 상기 기판(21)의 전면 상에 스페이서 막(53L)이 형성될 수 있다. 상기 스페이서 막(53L)은 상기 희생 패턴(52)의 측면들을 덮고 상기 하부 전극들(41) 및 상기 코아 패턴들(48)을 부분적으로 덮을 수 있다. 상기 하부 전극들(41)이 노출될 때까지 상기 스페이서 막(53L)을 이방성 식각하여 상기 희생 패턴(52)의 측면들 상에 희생 스페이서들(53)이 형성될 수 있다.
상기 희생 스페이서들(53)은 상기 콘택 홀들(29H)의 중심을 가로지르도록 정렬될 수 있다. 상기 희생 스페이서들(53)은 제1 방향으로 연장할 수 있다. 따라서, 상기 희생 스페이서들(53)은 상기 하부 전극들(41) 및 상기 코아 패턴들(48)의 상부표면들을 제1 방향으로 가로지를 수 있다. 상기 하부 전극들(41)의 각각은 제1 부분(41A) 및 상기 제1 부분(41A)과 대향하는 제2 부분(41B)을 포함할 수 있다. 상기 제1 부분(41A) 및 상기 제2 부분(41B)은 상기 희생 스페이서들(53) 중 선택된 하나로 덮일 수 있다.
상기 희생 스페이서들(53)은 상기 희생 패턴(52), 상기 코아 패턴들(48) 및 상기 몰딩 막(29)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 희생 스페이서들(53)은 에이엘디(atomic layer deposition; ALD) 산화물(oxide)을 포함할 수 있다.
상기 희생 스페이서들(53)의 수평 폭은 상기 스페이서 막(53L)의 증착 두께에 의하여 결정될 수 있다. 원자층 증착 방법(atomic layer deposition method)에 의한 상기 에이엘디 산화물(ALD oxide)은 두께를 제어하기에 매우 용이하다. 이에 따라, 상기 희생 스페이서들(53)의 수평 폭은 10 nm 이하로 제어될 수 있다. 예를 들면, 상기 희생 스페이서들(53)의 수평 폭은 1 nm - 10 nm 로 형성될 수 있다.
도 2, 도 13a, 도 13b 및 도 13c를 참조하면, 상기 희생 패턴(52)을 제거하여 상기 희생 스페이서들(53)의 각각의 양측들에 상기 몰딩 막(29), 상기 하부 전극들(41) 및 상기 코아 패턴들(48)의 상부 표면들이 노출될 수 있다. 계속하여, 상기 희생 스페이서들(53)의 각각의 양측들에 제1 그루브들(43G)이 형성될 수 있다. 상기 제1 그루브들(43G)은 상기 희생 스페이서들(53)을 식각 마스크로 사용하여 상기 몰딩 막(29), 상기 하부 전극들(41) 및 상기 코아 패턴들(48)을 1차 트림(trim)하여 형성될 수 있다. 상기 몰딩 막(29), 상기 하부 전극들(41) 및 상기 코아 패턴들(48)을 1차 트림(trim)한다는 것은 상기 코아 패턴들(48)의 노출된 부분을 부분적으로 제거하는 것을 포함할 수 있다. 상기 1차 트림은 상기 제1 방향으로 연장하는 상기 희생 스페이서(53)를 식각 마스크로 이용하므로, 제1 방향으로 트림(trim)하는 것으로 정의될 수 있다. 상기 몰딩 막(29), 상기 하부 전극들(41) 및 상기 코아 패턴들(48)을 1차 트림(trim)하는 것은 이방성 식각 공정이 사용될 수 있다. 그 결과, 상기 희생 스페이서들(53)의 아래에 상기 하부 전극들(41)의 상기 제1 부분(41A) 및 상기 제2 부분(41B)이 보존될 수 있다. 또한, 상기 희생 스페이서들(53)의 아래에 상기 코아 패턴들(48) 및 상기 몰딩 막(29)이 보존될 수 있다.
상기 제1 그루브들(43G)의 바닥에 상기 하부 전극들(41)의 제3 부분들(41C) 및 상기 제3 부분들(41C)과 대향하는 제4 부분들(41D)이 노출될 수 있다. 상기 제1 그루브들(43G)의 측벽들에 상기 희생 스페이서들(53), 상기 제1 부분들(41A), 상기 제2 부분들(41B), 상기 코아 패턴들(48) 및 상기 몰딩 막(29)이 노출될 수 있다. 상기 제1 부분들(41A) 및 상기 제2 부분들(41B)은 상기 희생 스페이서들(53)의 아래에 수직 정렬될 수 있다. 상기 제1 부분들(41A) 및 상기 제2 부분들(41B)은 상기 희생 스페이서들(53)에 자기 정렬될 수 있다. 상기 제1 부분들(41A) 및 상기 제2 부분들(41B)의 수평 폭은 상기 희생 스페이서들(53)의 수평 폭과 실질적으로 동일할 수 있다. 상기 제1 부분들(41A) 및 상기 제2 부분들(41B)의 상부 표면들은 상기 코아 패턴들(48) 및 상기 몰딩 막(29)의 상부 표면들과 실질적으로 동일 레벨에 보존될 수 있다. 상기 하부 전극들(41)의 상기 제3 부분들(41C) 및 상기 제4 부분들(41D)은 상기 제1 부분들(41A) 및 상기 제2 부분들(41B)의 상단들 보다 낮은 레벨에 보존될 수 있다.
도 2, 도 14a, 도 14b 및 도 14c를 참조하면, 상기 제1 그루브들(43G)을 채우고 상기 희생 스페이서들(53) 상을 덮는 제1 절연막(55L)이 형성될 수 있다. 상기 희생 스페이서들(53)이 노출될 때까지 상기 제1 절연막(55L)을 평탄화하여 상기 제1 그루브들(43G) 내에 제1 절연 패턴들(55)이 형성될 수 있다. 상기 제1 절연 패턴들(55)은 상기 희생 스페이서들(53)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연 패턴들(55)은 실리콘 질화물을 포함할 수 있다.
도 2, 도 15a, 도 15b 및 도 15c를 참조하면, 상기 희생 스페이서들(53) 및 상기 제1 절연 패턴들(55) 상에 마스크 패턴(57)이 형성될 수 있다. 상기 마스크 패턴(57)은 상기 희생 스페이서들(53) 및 상기 제1 절연 패턴들(55) 상을 가로지를 수 있다. 상기 마스크 패턴(57)은 상기 제1 방향과 직교하는 제2 방향으로 연장할 수 있다. 따라서, 상기 마스크 패턴(57)은 상기 희생 스페이서들(53) 및 상기 제1 절연 패턴들(55)과 직교할 수 있다. 상기 마스크 패턴(57)은 상기 하부 전극들(41)의 상기 제1 부분(41A) 상을 덮을 수 있다. 또한, 상기 마스크 패턴(57)은 상기 제1 부분(41A)에 인접한 상기 코아 패턴들(48) 및 상기 몰딩 막(29) 상을 부분적으로 덮을 수 있다. 상기 마스크 패턴(57)은 사진 공정을 이용하여 형성될 수 있다.
상기 마스크 패턴(57)을 식각 마스크로 사용하여 상기 희생 스페이서들(53), 상기 제1 절연 패턴들(55), 상기 하부 전극들(41)의 상기 제2 부분들(41B), 상기 제2 부분들(41B)에 인접한 상기 코아 패턴들(48), 및 상기 제2 부분들(41B)에 인접한 상기 몰딩 막(29)을 2차 트림(trim)하여 제2 그루브들(59)이 형성될 수 있다. 상기 2차 트림(trim)은 상기 제2 방향으로 연장하는 상기 마스크 패턴(57)을 식각 마스크로 이용하므로, 제2 방향으로 트림(trim)하는 것으로 정의될 수 있다. 상기 희생 스페이서들(53), 상기 제1 절연 패턴들(55), 상기 제2 부분들(41B), 상기 코아 패턴들(48), 및 상기 몰딩 막(29)을 2차 트림(trim)하는 것은 이방성 식각 공정이 사용될 수 있다. 그 결과, 상기 하부 전극들(41)의 상기 제2 부분들(41B)은 부분적으로 제거되어 상기 제2 그루브들(59)의 바닥에 리세스된 제2 부분들(41E)이 보존될 수 있다. 상기 제2 그루브들(59)은 상기 제1 그루브들(43G)과 직교할 수 있다.
상기 제2 그루브들(59)의 측벽들에 상기 희생 스페이서들(53), 상기 제1 절연 패턴들(55), 상기 코아 패턴들(48), 및 상기 몰딩 막(29)이 노출될 수 있다. 상기 제2 그루브들(59)의 바닥은 상기 제1 절연 패턴들(55)의 바닥과 다른 레벨에 형성될 수 있다. 예를 들면, 상기 제2 그루브들(59)의 바닥은 상기 제1 절연 패턴들(55)의 바닥보다 낮은 레벨에 형성될 수 있다. 이 경우에, 상기 리세스된 제2 부분들(41E)의 상단들은 상기 제3 부분들(41C) 및 상기 제4 부분들(41D)의 상단들보다 낮은 레벨에 형성될 수 있다. 다른 실시 예에서, 상기 제2 그루브들(59)의 바닥은 상기 제1 절연 패턴들(55)의 바닥보다 높은 레벨에 형성될 수도 있다.
도 2, 도 16a, 도 16b 및 도 16c를 참조하면, 상기 제2 그루브들(59)을 채우는 제2 절연 패턴들(61)이 형성될 수 있다. 상기 제2 절연 패턴들(61)의 형성에는 박막 형성 공정 및 평탄화 공정이 이용될 수 있다. 상기 제2 절연 패턴들(61), 상기 희생 스페이서들(53) 및 상기 제1 절연 패턴들(55)의 상부 표면들은 실질적으로 동일 평면 상에 노출될 수 있다. 상기 제2 절연 패턴들(61)은 상기 희생 스페이서들(53)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연 패턴들(61)은 실리콘 질화물을 포함할 수 있다.
상기 제2 절연 패턴들(61)을 형성하는 동안 상기 마스크 패턴(57)이 제거될 수 있다. 다른 실시 예에서, 상기 마스크 패턴(57)은 상기 제2 절연 패턴들(61)을 형성하기 전에 제거될 수도 있다.
도 2, 도 17a, 도 17b 및 도 17c를 참조하면, 상기 희생 스페이서들(53)을 제거하여 트렌치들(53H)이 형성될 수 있다. 상기 트렌치들(53H)의 바닥에 상기 하부 전극들(41)의 상기 제1 부분들(41A), 상기 제1 부분들(41A)에 인접한 상기 코아 패턴들(48), 및 상기 제1 부분들(41A)에 인접한 상기 몰딩 막(29)이 노출될 수 있다. 상기 트렌치들(53H)의 측벽들에 상기 제1 절연 패턴들(55) 및 상기 제2 절연 패턴들(61)의 측면들이 노출될 수 있다.
도 2, 도 18a, 도 18b 및 도 18c를 참조하면, 상기 트렌치들(53H)을 채우는 데이터 저장 플러그들(63)이 형성될 수 있다. 상기 데이터 저장 플러그들(63)의 형성에는 박막 형성 공정 및 평탄화 공정이 이용될 수 있다. 상기 데이터 저장 플러그들(63)은 상기 하부 전극들(41)의 상기 제1 부분들(41A) 상에 자기 정렬될 수 있다. 상기 데이터 저장 플러그(63)의 적어도 일 측면은 상기 제1 부분(41A)의 일 측면 상에 수직 정렬될 수 있다. 상기 데이터 저장 플러그(63)의 수평 폭은 상기 제1 부분(41A)의 수평 폭과 실질적으로 동일할 수 있다.
상기 데이터 저장 플러그들(63)은 상변화 플러그(phase-change plug), 폴리머(polymer) 플러그, 나노입자(nanoparticles) 플러그, 또는 저항 변화 플러그를 포함할 수 있다. 예를 들면, 상기 저항 변화 플러그는 SrTiO3막을 포함할 수 있다. 또한, 상기 데이터 저장 플러그들(63)이 상변화 플러그를 포함하는 경우, 상기 상변화 플러그는 GeSbTe, GeTeAs, SnTeSn, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 또는 InSbTe를 포함할 수 있다. 더 나아가서, 상기 상변화 플러그는 GeSbTe막, GeTeAs막, SnTeSn막, GeTe막, SbTe막, SeTeSn막, GeTeSe막, SbSeBi막, GeBiTe막, GeTeTi막, InSe막, GaTeSe막, 및 InSbTe막으로 이루어진 일군에서 선택된 하나에 C, N, Si, O, 및 N으로 이루어진 일군에서 선택된 하나가 포함된 물질 막일 수 있다.
도 2, 도 19a, 도 19b 및 도 19c를 참조하면, 상기 데이터 저장 플러그들(63) 상에 상부 전극들(65)이 형성될 수 있다. 상기 상부 전극들(65)은 상기 워드 라인들(25)과 직교할 수 있다. 상기 상부 전극들(65)은 상기 데이터 저장 플러그들(63)보다 큰 폭일 수 있다. 상기 상부 전극들(65)은 W, WN, WSi, WSiN, Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, Ni, 또는 이들의 조합을 포함할 수 있다.
도 2, 도 3a, 도 3b 및 도 3c를 다시 참조하면, 상기 상부 전극들(65)을 덮는 상부 절연막(67)이 형성될 수 있다. 상기 상부 절연막(67)을 관통하여 상기 상부 전극들(65)에 접촉된 비트 라인들(75)이 형성될 수 있다. 상기 비트 라인들(75)의 각각은 차례로 적층된 장벽 금속 막(71), 씨드 층(72) 및 도전막(73)을 포함할 수 있다.
상기 상부 절연막(67)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 상기 장벽 금속 막(71)은 Ti, TiN, 또는 Ti/TiN을 포함할 수 있다. 상기 씨드 층(72)은 W, WN, WSi, WSiN, Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, Ni, Al, Cu, 또는 이들의 조합을 포함할 수 있다. 상기 도전막(73)은 W, WN, WSi, WSiN, Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, Ni, Al, Cu, 또는 이들의 조합을 포함할 수 있다.
종래의 패터닝 기술에 의존하는 상변화 메모리소자 제조 방법의 경우, 사진 공정의 한계 해상도와 같은 기술적 한계에 의하여 상변화 패턴과 하부 전극의 접촉 폭을 15nm 이하로 제어하는 것은 불가능하다. 반면, 상술한 본 발명 기술적 사상의 실시 예들에 따르면, 상기 데이터 저장 플러그(63) 및 상기 하부 전극(41) 사이의 접촉 폭은 상기 희생 스페이서(53)의 수평 폭에 의하여 결정될 수 있다. 그리고 상기 콘택 홀(29H)의 직경은 사진 공정의 한계 해상도에 의하여 결정될 수 있다. 상기 희생 스페이서(53)의 수평 폭은 상기 스페이서 막(53L)의 증착 두께에 의하여 결정될 수 있다. 상기 스페이서 막(53L)은 원자층 증착 방법(atomic layer deposition method)에 의한 에이엘디 산화물(ALD oxide)로 형성될 수 있다. 본 발명자들이 확인한 바에 따르면, 상기 에이엘디 산화물(ALD oxide)은 두께를 제어하기에 매우 용이한 것으로 나타난다.
이에 따라, 상기 하부 전극(41)의 상기 제1 부분(41A)의 수평 폭은 상기 콘택 홀(29H) 직경의 절반보다 좁게 제어될 수 있다. 예를 들면, 상기 제1 부분(41A)의 수평 폭은 1 nm - 10 nm 로 형성될 수 있다. 나아가서, 상기 데이터 저장 플러그(63) 및 상기 하부 전극(41) 사이의 접촉면의 수평 폭 또한 상기 콘택 홀(29H) 직경의 절반보다 좁게 제어될 수 있다. 그리고 상기 데이터 저장 플러그(63) 및 상기 하부 전극(41) 사이의 접촉면의 수평 폭 또한 1 nm - 10 nm 로 형성될 수 있다. 결과적으로, 상기 데이터 저장 플러그(63) 및 상기 하부 전극(41) 사이의 접촉 면적은 종래에 비하여 현저히 감소될 수 있다.
[실시예 4]
도 20a, 도 21, 도 22a, 및 도 23a는 본 발명 기술적 사상의 제4 실시 예들에 따른 비-휘발성 메모리소자의 제조 방법들을 설명하기 위하여 도 2의 절단선 I-I'을 따라 취해진 단면도들이다. 도 20b, 도 22b, 및 도 23b는 도 2의 절단선 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 2, 도 20a, 및 도 20b를 참조하면, 희생 스페이서들(53), 제1 절연 패턴들(55), 하부 전극들(41), 코아 패턴들(48), 및 몰딩 막(29)을 이방성 식각하여 제2 그루브들(59A)이 형성될 수 있다. 그 결과, 상기 하부 전극들(41)은 부분적으로 제거되어 상기 제2 그루브들(59A)의 바닥에 리세스된 제2 부분들(41E)이 보존될 수 있다. 상기 제2 그루브들(59A)은 상기 제1 절연 패턴들(55)과 직교할 수 있다.
상기 제2 그루브들(59A)의 측벽들에 상기 희생 스페이서들(53), 상기 제1 절연 패턴들(55), 상기 코아 패턴들(48), 및 상기 몰딩 막(29)이 노출될 수 있다. 상기 제2 그루브들(59A)의 바닥은 상기 제1 절연 패턴들(55)의 바닥보다 높은 레벨에 형성될 수 있다. 이 경우에, 상기 리세스된 제2 부분들(41E)의 상단들은 제3 부분들(41C) 및 제4 부분들(41D)보다 높은 레벨에 형성될 수 있다.
도 2 및 도 21을 참조하면, 상기 제2 그루브들(59A)을 채우는 제2 절연 패턴들(61A)이 형성될 수 있다. 상기 제2 절연 패턴들(61), 상기 희생 스페이서들(53) 및 상기 제1 절연 패턴들(55)의 상부 표면들은 실질적으로 동일 평면 상에 노출될 수 있다.
도 2, 도 22a, 및 도 22b를 참조하면, 상기 희생 스페이서들(53)을 제거하여 트렌치들(53H)이 형성될 수 있다. 상기 트렌치들(53H)의 바닥에 상기 하부 전극들(41)의 상기 제1 부분들(41A), 상기 제1 부분들(41A)에 인접한 상기 코아 패턴들(48), 및 상기 제1 부분들(41A)에 인접한 상기 몰딩 막(29)이 노출될 수 있다. 상기 트렌치들(53H)의 측벽들에 상기 제1 절연 패턴들(55) 및 상기 제2 절연 패턴들(61A)의 측면들이 노출될 수 있다.
계속하여, 상기 하부 전극들(41)의 상기 제1 부분들(41A)은 상기 코아 패턴들(48) 및 상기 몰딩 막(29)의 상단들보다 낮은 레벨을 갖도록 리세스될 수 있다. 그 결과, 상기 하부 전극들(41)의 상기 제1 부분들(41A) 상에 리세스 영역들(41R)이 형성될 수 있다. 상기 리세스 영역들(41R)은 상기 하부 전극들(41)의 상기 제1 부분들(41A)을 에치백(etch back)하여 형성될 수 있다.
도 2, 도 23a, 및 도 23b를 참조하면, 상기 트렌치들(53H)을 채우는 데이터 저장 플러그들(63A)이 형성될 수 있다. 상기 데이터 저장 플러그들(63A)은 상기 리세스 영역들(41R)을 채우고 상기 제1 부분들(41A)에 접촉될 수 있다. 상기 데이터 저장 플러그들(63A)은 상기 하부 전극들(41)의 상기 제1 부분들(41A) 상에 자기 정렬될 수 있다. 상기 데이터 저장 플러그(63A)의 적어도 일 측면은 상기 제1 부분(41A)의 일 측면 상에 수직 정렬될 수 있다. 상기 데이터 저장 플러그(63A) 하단의 일 측면은 상기 코아 패턴(48)의 측면에 접촉될 수 있다.
도 2, 도 5a, 및 도 5b를 다시 참조하면, 상기 데이터 저장 플러그들(63A) 상에 상부 전극들(65)이 형성될 수 있다. 상기 상부 전극들(65)을 덮는 상부 절연막(67)이 형성될 수 있다. 상기 상부 절연막(67)을 관통하여 상기 상부 전극들(65)에 접촉된 비트 라인들(75)이 형성될 수 있다.
[실시예 5]
도 24는 본 발명 기술적 사상의 제5 실시 예에 따른 전자 장치의 시스템 블록도이다. 상기 전자 장치는 솔리드 스테이트 디스크(Solid State Disk; SSD; 1100)와 같은 데이터 저장장치일 수 있다.
도 24를 참조하면, 상기 솔리드 스테이트 디스크(SSD; 1100)는 인터페이스(1113), 제어기(controller; 1115), 비-휘발성 메모리(non-volatile memory; 1118), 및 버퍼 메모리(buffer memory; 1119)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(1100)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(1100)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열, 소음도 적으며, 소형화, 경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(1100)는 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 제어기(1115)는 상기 인터페이스(1113)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(1115)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(1100)의 데이터 저장용량은 상기 비-휘발성 메모리(1118)에 대응할 수 있다. 상기 버퍼 메모리(1119)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(1113)는 호스트(Host; 1002)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(1113)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)를 경유하여 상기 인터페이스(1113)에 접속될 수 있다. 상기 비-휘발성 메모리(1118)는 상기 인터페이스(1113)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 디스크(1100)에 전원공급이 차단된다 할지라도, 상기 비-휘발성 메모리(1118)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(1119)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(1119)는 상기 비-휘발성 메모리(1118)에 비하여 상대적으로 빠른 동작속도를 보인다.
상기 인터페이스(1113)의 데이터 처리속도는 상기 비 휘발성 메모리(1118)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(1119)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(1113)를 통하여 수신된 데이터는, 상기 제어기(1115)를 경유하여 상기 버퍼 메모리(1119)에 임시 저장된 후, 상기 비-휘발성 메모리(1118)의 데이터 기록(write) 속도에 맞추어 상기 비-휘발성 메모리(1118)에 영구 저장될 수 있다. 또한, 상기 비-휘발성 메모리(1118)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(1119)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(1119)는 상기 솔리드 스테이트 디스크(1100)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
상기 비-휘발성 메모리(non-volatile memory; 1118)는 도 1a 내지 도 23b를 참조하여 설명한 것과 유사한 비-휘발성 메모리 소자를 포함할 수 있다. 예를 들면, 상기 비-휘발성 메모리(1118)는 도 1a와 유사한 구성을 갖는 메모리 셀들을 포함할 수 있다. 이 경우에, 상기 비-휘발성 메모리(1118)는 상기 하부 전극(41)의 상기 제1 부분(41A) 및 상기 데이터 저장 플러그(63)의 구성에 기인하여 종래에 비하여 낮은 프로그램 전류를 보일 수 있다. 이에 따라, 상기 솔리드 스테이트 디스크(1100)의 전기적 특성은 종래에 비하여 현저히 개선될 수 있다.
[실시예 6]
도 25 및 도 26은 본 발명의 기술적 사상의 제6 실시 예에 따른 전자 장치의 사시도 및 시스템 블록도이다.
도 25를 참조하면, 도 1a 내지 도 23b를 참조하여 설명한 것과 유사한 비-휘발성 메모리 소자는 핸드폰(1900), 넷북, 노트북, 또는 태블릿 PC와 같은 전자시스템들에 유용하게 적용될 수 있다. 예를 들면, 도 1a 내지 도 23b를 참조하여 설명한 것과 유사한 비-휘발성 메모리 소자는 상기 핸드폰(1900) 내의 메인보드에 탑재될 수 있다. 나아가서, 도 1a 내지 도 23b를 참조하여 설명한 것과 유사한 비-휘발성 메모리 소자는 외장형 메모리 카드와 같은 확장장치로 제공되어 상기 핸드폰(1900)에 결합되어 사용될 수도 있다.
도 26을 참조하면, 도 1a 내지 도 23b를 참조하여 설명한 것과 유사한 비-휘발성 메모리 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1a 내지 도 23b를 참조하여 설명한 것과 유사한 비-휘발성 메모리 소자는 상기 기능 유닛(2140)에 적용될 수 있다. 예를 들면, 상기 기능 유닛(2140)은 상기 기판(21), 상기 하부 전극들(41), 상기 데이터 저장 플러그들(63), 및 상기 상부 전극들(65)을 포함할 수 있다. 상기 데이터 저장 플러그들(63)은 상기 바디(2110)에 전기적으로 접속될 수 있다. 이 경우에, 상기 전자 시스템(2100)은 상기 하부 전극(41)의 상기 제1 부분(41A) 및 상기 데이터 저장 플러그(63)의 구성에 기인하여 종래에 비하여 낮은 프로그램 전류를 보일 수 있다. 이에 따라, 상기 전자 시스템(2100)의 전기적 특성은 종래에 비하여 현저히 개선될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판 22: 활성 영역
23: 소자분리 막 25: 워드 라인
29: 몰딩 막 29H: 콘택 홀
31: 제1 반도체 패턴 32: 제2 반도체 패턴
33: 다이오드 35: 금속 실리사이드 패턴
41L: 하부 전극 막 41: 하부 전극
41A: 제1 부분 41B: 제2 부분
41E: 리세스된 제2 부분 41C: 제3 부분
41D: 제4 부분 43G: 제1 그루브
48L: 코아 막 48: 코아 패턴
52: 희생 패턴 53L: 스페이서 막
53: 희생 스페이서 53H: 트렌치
55L: 제1 절연막 55: 제1 절연 패턴
57: 마스크 패턴 59: 제2 그루브
61, 61A: 제2 절연 패턴 63, 63A: 데이터 저장 플러그
65: 상부 전극 67: 상부 절연막
71: 장벽 금속 막 72: 씨드 층
73: 도전막 75: 비트 라인
1002: 호스트(Host) 1100: 솔리드 스테이트 디스크(SSD)
1113: 인터페이스 1115: 제어기(controller)
1118: 비-휘발성 메모리(non-volatile memory)
1119: 버퍼 메모리(buffer memory)
1900: 핸드폰 2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛 2170: 외부 장치
2180: 통신 유닛
23: 소자분리 막 25: 워드 라인
29: 몰딩 막 29H: 콘택 홀
31: 제1 반도체 패턴 32: 제2 반도체 패턴
33: 다이오드 35: 금속 실리사이드 패턴
41L: 하부 전극 막 41: 하부 전극
41A: 제1 부분 41B: 제2 부분
41E: 리세스된 제2 부분 41C: 제3 부분
41D: 제4 부분 43G: 제1 그루브
48L: 코아 막 48: 코아 패턴
52: 희생 패턴 53L: 스페이서 막
53: 희생 스페이서 53H: 트렌치
55L: 제1 절연막 55: 제1 절연 패턴
57: 마스크 패턴 59: 제2 그루브
61, 61A: 제2 절연 패턴 63, 63A: 데이터 저장 플러그
65: 상부 전극 67: 상부 절연막
71: 장벽 금속 막 72: 씨드 층
73: 도전막 75: 비트 라인
1002: 호스트(Host) 1100: 솔리드 스테이트 디스크(SSD)
1113: 인터페이스 1115: 제어기(controller)
1118: 비-휘발성 메모리(non-volatile memory)
1119: 버퍼 메모리(buffer memory)
1900: 핸드폰 2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛 2170: 외부 장치
2180: 통신 유닛
Claims (10)
- 워드 라인을 갖는 기판 상에 파이프 형 전극을 형성하고,
상기 파이프 형 전극의 상부를 부분적으로 덮는 희생 패턴을 형성하고,
상기 희생 패턴의 측면 상에 상기 파이프 형 전극 상을 가로지르는 희생 스페이서를 형성하고,
상기 희생 패턴을 제거하여 상기 희생 스페이서의 양측에 상기 파이프 형 전극을 노출하고,
상기 희생 스페이서 양측에 노출된 상기 파이프 형 전극을 1차 트림(trim)하되, 상기 희생 스페이서 아래에 상기 파이프 형 전극이 보존되어 제1 부분 및 상기 제1 부분과 대향하는 제2 부분이 형성되고,
상기 파이프 형 전극의 상기 제2 부분을 2차 트림(trim)하고,
상기 희생 스페이서를 제거하여 상기 파이프 형 전극의 상기 제1 부분을 노출하고,
상기 파이프 형 전극의 상기 제1 부분 상에 데이터 저장 플러그를 형성하는 것을 포함하는 비-휘발성 메모리소자의 형성방법. - 제1 항에 있어서,
상기 희생 스페이서를 형성하는 것은
상기 희생 패턴을 갖는 상기 기판의 상부 표면을 덮는 스페이서 막을 형성하고,
상기 파이프 형 전극이 노출될 때까지 상기 스페이서 막을 제거하는 것을 포함하는 비-휘발성 메모리소자의 형성방법. - 제2 항에 있어서,
상기 스페이서 막을 형성하는 것은 에이엘디(ALD) 방법을 사용하는 것을 포함하는 비-휘발성 메모리소자의 형성방법. - 제1 항에 있어서,
상기 1차 트림에 의하여, 상기 제1 부분의 상단보다 낮은 레벨에 형성되고 상기 제2 부분보다 높은 레벨에 형성된 상기 파이프 형 전극의 제3 부분 및 제4 부분이 형성되는 비-휘발성 메모리소자의 형성방법. - 제1 항에 있어서,
상기 데이터 저장 플러그의 (적어도) 일 측면은 상기 파이프 형 전극의 상기 제1 부분에 자기 정렬된(self aligned) 비-휘발성 메모리소자의 형성방법. - 제1 항에 있어서,
상기 데이터 저장 플러그의 일 측면은 상기 파이프 형 전극의 상기 제1 부분의 일 측면에 수직 정렬된 비-휘발성 메모리소자의 형성방법. - 제1 항에 있어서,
상기 파이프 형 전극의 상기 제1 부분은 상기 데이터 저장 플러그와 (실질적으로)동일한 수평 폭을 갖는 비-휘발성 메모리소자의 형성방법. - 제1 항에 있어서,
상기 희생 패턴을 형성하기 전에, 상기 파이프 형 전극의 내부를 채우는 코아 패턴을 형성하는 것을 더 포함하는 비-휘발성 메모리소자의 형성방법. - 제8 항에 있어서,
상기 데이터 저장 플러그를 형성하기 전에
상기 파이프 형 전극의 상기 제1 부분을 리세스하는 것을 더 포함하는 비-휘발성 메모리소자의 형성방법. - 기판 상에 몰딩 막을 형성하고,
상기 몰딩 막 내에 다수의 콘택 홀들을 형성하고,
상기 콘택 홀들의 측벽들 상에 하부 전극들을 형성하고,
상기 콘택 홀들을 채우는 코아 패턴들을 형성하고,
상기 콘택 홀들 상을 가로지르고 서로 평행한 희생 스페이서들을 형성하고,
상기 희생 스페이서들을 마스크로 이용하여 상기 하부 전극들, 상기 코아 패턴들, 및 상기 몰딩 막을 제1 방향으로 1차 트림(trim)하여 제1 그루브들을 형성하되, 상기 희생 스페이서들 아래에 상기 하부 전극들의 제1 부분들 및 상기 제1 부분들과 대향하는 제2 부분들이 보존되고,
상기 제1 그루브들 내에 제1 절연 패턴들을 형성하고,
상기 희생 스페이서들, 상기 제1 절연 패턴들, 상기 하부 전극들의 상기 제2 부분들, 상기 코아 패턴들, 및 상기 몰딩 막을 상기 제1 방향과 직교하는 제2 방향으로 2차 트림(trim)하여 제2 그루브들을 형성하고,
상기 제2 그루브들 내에 제2 절연 패턴들을 형성하고,
상기 희생 스페이서들을 제거하여 상기 하부 전극들의 상기 제1 부분들을 노출하는 트렌치들을 형성하고,
상기 트렌치들 내에 데이터 저장 플러그들을 형성하는 것을 포함하되, 상기 데이터 저장 플러그들의 각각은 상기 제1 절연 패턴들 및 상기 제2 절연 패턴들 사이에 형성된 비-휘발성 메모리소자의 형성방법.
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