KR20160023974A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는 선택 소자부; 상기 선택 소자부 상에 배치되며, 수평부 및 수직부를 포함하는 하부 전극 패턴; 및 상기 하부 전극 패턴 상의 상변화 패턴을 포함할 수 있다. 상기 수직부는 상기 수평부 상에서 상기 상변화 패턴을 향하여 연장되며, 상기 수직부의 상면은 상기 상변화 패턴의 하면보다 작은 면적을 가질 수 있다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 상변화 패턴을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(magnetic Random Access Memory) 및 PRAM(phase-change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
이러한 가변 저항 메모리 장치들 중, 상변화 물질(phase-change material)을 이용하는 상변화 메모리 장치(PRAM)는 빠른 동작 속도를 가지며, 고집적화에 유리한 구조로 되어 있어, 개발이 계속되고 있다.
본 발명이 해결하고자 하는 과제는 동작 전류 특성이 향상된 반도체 장치 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
반도체 장치 및 그 제조방법이 제공된다. 본 발명에 따르면, 반도체 장치는 복수의 메모리 셀들이 제공된 기판; 및 상기 기판 상에서 상기 메모리 셀들을 정의하는 절연 패턴을 포함하되, 상기 메모리 셀들 각각은: 상기 기판 상의 선택 소자부; 상기 선택 소자부 상에 배치되며, 수평부 및 수직부를 포함하는 하부 전극 패턴; 상기 하부 전극 패턴 상의 상변화 패턴; 및 상기 하부 전극 패턴 및 상기 절연 패턴 사이에 개재되어, 상기 상변화 패턴의 측벽 상으로 연장되는 보호 패턴 을 포함하되, 상기 수직부는 상기 수평부 상에서 상기 상변화 패턴을 향하여 연장되며, 상기 수직부의 상면은 상기 상변화 패턴의 하면보다 작은 면적을 가질 수 있다.
실시예에 따르면, 상기 수평부의 두께는 상기 수직부의 폭과 동일할 수 있다.
실시예에 따르면, 상기 상변화 패턴의 측면들 상에 스페이서 패턴이 더 배치될 수 있다.
실시예에 따르면, 상기 수직부는 1nm내지 10nm의 폭을 가질 수 있다.
실시예에 따르면, 상기 절연 패턴은 기판 상에서 일 방향으로 연장되는 제1 트렌치 및 상기 제1 트렌치와 교차하는 제2 트렌치 내에 제공되며, 상기 메모리 셀들은 상기 제1 트렌치 및 제2 트렌치에 의해 분리될 수 있다.
실시예에 따르면, 상기 기판 상에서 일 방향으로 연장되는 워드 라인들; 및 상기 워드 라인들과 교차하는 방향으로 연장되는 비트 라인들을 더 포함하되, 상기 메모리 셀들은 상기 워드 라인들 및 상기 비트 라인들이 교차하는 영역에 배치될 수 있다.
실시예에 따르면, 서로 인접한 두 워드라인들 상에 배치된 메모리 셀들은 서로 좌우 대칭인 형상을 가질 수 있다.
실시예에 따르면, 상기 워드 라인들 중에서 어느 하나 상에 배치된 수직부들은 서로 일정한 간격으로 이격될 수 있다.
실시예에 따르면, 평면적 관점에서, 상기 수직부는 상기 워드 라인들 방향으로 연장되는 장축을 가질 수 있다.
본 발명에 따른 반도체 장치 제조방법은 기판 상에 선택 소자층, 제1 희생 패턴, 및 제2 희생 패턴을 형성하는 것; 상기 제1 희생 패턴 및 상기 제2 희생 패턴을 관통하는 제1 트렌치를 형성하는 것; 상기 제1 희생 패턴의 측벽을 리세스 시켜, 상기 제2 희생 패턴의 하면을 노출시키는 리세스 영역을 형성하되, 상기 제1 트렌치는 상기 리세스 영역 내로 연장되는 것; 상기 리세스 영역 내에 하부 전극 패턴을 콘포말하게 형성하여, 상기 선택 소자층의 상면, 상기 제1 희생 패턴의 상기 측면, 및 상기 제2 희생 패턴의 상기 하면을 덮는 것; 상기 제1 트렌치 및 상기 리세스 영역 내에 제1 보호 패턴을 형성하여, 상기 하부 전극 패턴 및 상기 제2 희생 패턴을 덮는 것; 및 상기 제1 트렌치 내에 상기 절연 패턴을 형성하되, 상기 절연 패턴은 상기 제1 보호 패턴을 덮는 것을 포함할 수 있다.
실시예에 따르면, 상기 제1 희생 패턴 및 상기 제2 희생 패턴을 관통하는 제2 트렌치를 형성하는 것; 상기 제2 트렌치에 의해 노출된 제1 희생 패턴을 제거하여, 상기 하부 전극 패턴을 노출시키는 것; 상기 제2 트렌치 내에 제2 보호 패턴을 형성하여, 상기 하부 전극 패턴을 덮는 것; 및 상기 제2 트렌치 내에 제2 절연 패턴을 형성하여, 상기 제2 보호 패턴을 덮는 것을 더 포함할 수 있다.
실시예에 따르면, 상기 제2 희생 패턴 상에 서로 이격된 제2 마스크막 및 상기 제2 마스크막 사이에 개재된 제1 마스크막을 형성하는 것을 더 포함하고, 상기 제1 트렌치를 형성하는 것은 상기 제1 및 제2 마스크막에 의해 노출된 상기 제2 희생 패턴을 식각하는 것을 포함할 수 있다.
실시예에 따르면, 상기 제2 트렌치를 형성하는 것은: 상기 제1 마스크막을 제거하여, 상기 제2 희생 패턴을 노출시키는 것; 및 상기 제2 마스크막에 의해 노출된 제2 희생 패턴을 제거하는 것을 포함할 수 있다.
실시예에 따르면, 상기 제2 희생 패턴을 제거하여, 상기 제1 보호 패턴을 노출시키는 콘택홀을 형성하는 것; 및 상기 콘택홀 내에 상변화 패턴을 형성하는 것을 더 포함할 수 있다.
실시예에 따르면, 상기 콘택홀을 형성하는 것은 상기 제1 보호 패턴 상에 배치된 상기 하부 전극 패턴을 제거하여, 상기 제1 보호 패턴을 노출시키는 것을 더 포함할 수 있다.
실시예에 따르면, 다른 일부는 상기 제1 보호 패턴과 접촉할 수 있다.
실시예에 따르면, 상기 콘택홀의 측벽 상에 스페이서 패턴을 형성하는 것을 더 포함할 수 있다.
실시예에 따르면, 상기 하부 전극 패턴을 형성하는 것은 상기 제1 트렌치 및 상기 리세스 영역 내에 하부 전극막을 증착하는 것; 및 상기 하부 전극막을 식각하여, 상기 제2 희생 패턴의 측면 상의 하부 전극막을 제거하는 것을 포함할 수 있다.
본 발명의 반도체 장치는 기판상기 기판 상의 선택 소자층; 상기 선택 소자층 상의 오믹 패턴; 상기 오믹 패턴 상의 상변화 패턴; 상기 오믹 패턴 및 상기 상변화 패턴 사이에 제공되며, 상기 오믹 패턴의 상면의 일부를 덮는 수평부 및 상기 수평부로부터 연장되어 상기 상변화 패턴과 접촉하는 수직부를 포함하는 하부 전극 패턴, 상기 하부 전극 패턴의 양측에 상기 상변화 패턴의 하면이 노출되는 것; 상기 하부 전극 패턴의 일측면 상에서 상기 상변화 패턴의 상기 하면 및 일측벽 상으로 연장되는 제1 보호 패턴; 및 상기 하부 전극 패턴의 타측면 상에서 상기 상변화 패턴의 상기 하면 타측벽 상으로 연장되는 제2 보호 패턴을 포함하되, 상기 제1 보호 패턴 상의 상기 상변화 패턴의 상기 하면은 상기 수직부의 상면과 동일하거나 높은 레벨을 가지고, 상기 제2 보호 패턴 상의 상기 상변화 패턴의 상기 하면은 상기 제1 보호 패턴 상의 상기 상변화 패턴의 상기 하면보다 높은 레벨을 가질 수 있다.
실시예에 따르면, 상기 수직부의 상면은 상기 상변화 패턴의 하면보다 작은 평면적을 가지고, 상기 수직부의 폭은 상기 수평부의 두께와 동일할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 따르면, 하부 전극 패턴의 상면은 상변화 소자 패턴의 하면보다 작은 면적을 가질 수 있다. 이에 따라, 하부 전극 패턴 및 상변화 패턴 사이의 접촉 면적이 감소하여, 반도체 장치 프로그래밍 시 구동 전류가 감소할 수 있다.
본 발명의 하부 전극 패턴은 증착 공정에 의해, 콘포말하게 형성될 수 있다. 이에 따라, 메모리 셀들의 하부 전극 패턴들은 서로 균일한 크기 및 산포를 가질 수 있다. 예를 들어, 하부 전극 패턴들의 상면들은 서로 동일한 면적을 가질 수 있다. 이에 따라, 메모리 셀들에서 하부 전극 패턴들 및 상변화 패턴들 사이의 접촉 면적은 균일할 수 있다. 반도체 장치의 프로그래밍 시, 각각의 메모리 셀들에 균일한 동작 전류가 흐를 수 있다. 메모리 셀들은 자기 정렬되어, 반도체 장치의 프로그래밍 시 메모리 셀들에 보다 균일한 동작 전류가 흐를 수 있다. 본 발명에 따르면, 반도체 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 반도체 장치의 메모리 셀 어레이를 나타내는 개략적인 회로도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 2b는 도 2a의 Ⅰ-Ⅰ’ 및 Ⅱ-Ⅱ’선에 따른 단면도들이다.
도 2c는 도 2b의 Ⅲ 영역을 확대 도시하였다.
도 3a 내지 도 3q는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 3g 및 도 3o는 각각 도 3f 및 도 3n의 Ⅲ영역을 확대 도시하였다.
도 4a는 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 4b는 도 4a의 Ⅰ-Ⅰ’ 및 Ⅱ-Ⅱ’선에 따른 단면도들이다.
도 4c는 도 4b의 Ⅲ 영역을 확대 도시하였다.
도 5a는 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 5b는 도 5a의 Ⅰ-Ⅰ’및 Ⅱ-Ⅱ’선에 따른 단면도들이다.
도 5c는 도 5b의 Ⅲ 영역을 확대 도시하였다.
도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 6d 및 도 6g는 각각 도 6c 및 도 6f의 Ⅲ영역을 확대 도시하였다.
도 7은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치의 블록도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 2b는 도 2a의 Ⅰ-Ⅰ’ 및 Ⅱ-Ⅱ’선에 따른 단면도들이다.
도 2c는 도 2b의 Ⅲ 영역을 확대 도시하였다.
도 3a 내지 도 3q는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 3g 및 도 3o는 각각 도 3f 및 도 3n의 Ⅲ영역을 확대 도시하였다.
도 4a는 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 4b는 도 4a의 Ⅰ-Ⅰ’ 및 Ⅱ-Ⅱ’선에 따른 단면도들이다.
도 4c는 도 4b의 Ⅲ 영역을 확대 도시하였다.
도 5a는 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 5b는 도 5a의 Ⅰ-Ⅰ’및 Ⅱ-Ⅱ’선에 따른 단면도들이다.
도 5c는 도 5b의 Ⅲ 영역을 확대 도시하였다.
도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 6d 및 도 6g는 각각 도 6c 및 도 6f의 Ⅲ영역을 확대 도시하였다.
도 7은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치의 블록도이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 본 발명의 실시예들에 따른 반도체 장치로서 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 예로 들어 설명한다. 그러나, 본 발명은 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM), 및 FRAM(Ferroelectric RAM) 등과 같이 저항체를 이용한 메모리 장치에도 적용될 수 있다. 나아가, 본 발명은 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory), PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리(Flash Memory)에도 적용될 수 있다.
도 1은 본 발명의 실시예들에 반도체 장치의 메모리 셀 어레이를 나타내는 개략적인 회로도이다.
도 1을 참조하면, 메모리 셀 어레이는 복수 개의 워드 라인들(WL1~WLm), 비트 라인들(BL1~BLn), 및 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC)은 워드 라인들(WL1~WLm) 및 비트 라인들(BL1~BLn)이 교차하는 지점들에 배치될 수 있다.
일 실시예에서, 각각의 메모리 셀들(MC)은 메모리 소자(Rp) 및 선택 소자(D)를 포함한다. 메모리 소자(Rp)는 비트 라인들(BL1~BLn) 중 어느 하나와 선택 소자(D) 사이에 연결되며, 선택 소자(D)는 메모리 소자(Rp)와 워드 라인들(WL1~WLm) 중 어느 하나의 사이에 배치된다.
메모리 소자(Rp)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 예를 들어, 가변 저항 소자는 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 GeSbTe, GeTeAs, SnTeSn, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및/또는 InSbTe 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 온도에 따라 비교적 저항이 높은 비정질 상태(amorphous state) 및 비교적 저항이 낮은 결정 상태(crystal state)를 갖는다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 이 때, 주울 열은 상변화 물질의 비저항 및 전류의 공급 시간에 비례하여 발생한다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입 및 독출할 수 있다.
다른 예로, 메모리 소자(Rp)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
실시예에 따르면, 선택 소자(D)는 워드 라인들(WL1~WLm) 중 어느 하나와 메모리 소자(Rp) 사이에 연결될 수 있으며, 워드 라인들(WL1~WLm)의 전압에 따라 메모리 소자(Rp)로의 전류 공급을 제어한다.
일 예로, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 메모리 소자(Rp)에 연결되며, 다이오드의 캐소드(cathode)가 워드 라인들(WL1~WLm)에 연결될 수 있다. 그리고, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 메모리 소자(Rp)에 전류가 공급될 수 있다.
다른 예로, 선택 소자(D)는 모스 트랜지스터일 수 있다. 예를 들어, 선택 소자(D)는 NMOS 트랜지스터로 구성될 수 있으며, NMOS 트랜지스터의 게이트에는 워드 라인들(WL1~WLm)이 연결된다. 따라서, 워드 라인들(WL1~WLm)의 전압에 따라 메모리 소자(Rp)로의 전류 공급이 제어될 수 있다. 또 다른 예에서, 선택 소자(D)는 피엔피(pnp) 또는 엔피엔(npn) 구조의 바이폴라 트랜지스터(BJT)일 수도 있다.
이하, 본 발명의 일 실시예에 따른 반도체 장치를 설명한다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치를 도시한 평면도이다. 도 2b는 도 2a의 Ⅰ-Ⅰ’및 Ⅱ-Ⅱ’선에 따른 단면도들이다. 도 2c는 도 2b의 Ⅲ 영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a 및 도 2b를 참조하면, 반도체 장치(1)는 기판(100) 상의 워드 라인들(WL), 비트 라인들(BL), 및 메모리 셀들(MC)을 포함할 수 있다. 기판(100)은 단결정 반도체 물질을 포함할 수 있다. 예를 들어, 기판(100)은 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 및/또는 실리콘-게르마늄 기판일 수 있다. 그러나 기판(100)은 이에 제한되지 않고 다양할 수 있다.
워드 라인들(WL)은 기판(100) 상에서 제2 방향(D2)과 나란하게 연장될 수 있다. 제2 방향(D2)은 기판(100)의 상부면과 평행할 수 있다. 워드 라인들(WL)은 앞서 도 1의 예에서 설명한 워드 라인들(WL1~WLm)과 동일할 수 있다.
메모리 셀들 (MC)은 워드 라인들(WL)과 비트 라인들(BL)이 교차하는 지점들에 배치될 수 있다. 평면적 관점에서, 메모리 셀들(MC)은 워드 라인들(WL)과 중첩될 수 있다. 예를 들어, 워드 라인들(WL) 중에서 어느 하나 상에 배치된 메모리 셀들(MC)은 상기 워드 라인들(WL)과 동일한 폭을 가질 수 있다.
메모리 셀들(MC)은 절연 패턴들(111,112,113,114)에 의해 정의될 수 있다. 절연 패턴들(111,112,113,114)은 기판(100) 상에서 워드 라인들(WL) 사이로 더 연장되며, 메모리 셀들(MC)을 둘러싸을 수 있다. 절연 패턴들(111,112,113,114)은 TOSZ(Tonen SilaZene), TEOS(tetraethly orthosilicate), 및/또는 USG(Undoped Silcate Glass)를 포함할 수 있다. 절연 패턴들(111,112,113,114)은 리세스 영역들(R1, R2) 내로 연장될 수 있다. 절연 패턴들(111,112,113,114)이 트렌치들(T1, T2, T3, T4) 내에 제공될 수 있다. 제1 및 제2 트렌치들(T1, T2)은 제2 방향(D2)으로 연장되며, 제3 및 제4 트렌치들(T3, T4)은 제1 방향(D1)으로 연장될 수 있다. 이 때, 제2 방향(D2)은 기판(100)의 상부면과 평행하며, 제1 방향(D1)과 교차할 수 있다.
메모리 셀들(MC) 각각은 선택 소자부(200), 오믹 패턴(250), 하부 전극 패턴(300), 상변화 패턴(500), 스페이서 패턴(550), 보호 패턴들(410, 420, 430, 440), 및 상부 전극 패턴(600)을 포함할 수 있다. 선택 소자부(200)는 워드 라인들(WL) 상에 배치되며, 앞서 도 1에서 설명한 선택 소자(D)와 동일한 기능 및 역할을 수행할 수 있다. 선택 소자부(200)는 폴리 실리콘을 포함할 수 있다. 예를 들어, 선택 소자부(200)는 서로 반대되는 타입의 불순물이 도핑된 제 1 및 제 2 반도체 패턴들(미도시)을 포함할 수 있다. 선택 소자부(200)는 대략 60nm 내지 대략 100nm의 두께를 가질 수 있다.
오믹 패턴(250)이 선택 소자부(200) 및 하부 전극 패턴(300) 사이에 개재될 수 있다. 오믹 패턴(250)은 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드(NiSix), 텅스텐 실리사이드와 같은 금속 실리사이드를 포함할 수 있다. 오믹 패턴(250)은 반도체 장치(1) 구동 시, 선택 소자부(200) 및 하부 전극 패턴(300) 사이의 저항을 감소시키는 역할을 할 수 있다. 다른 예로, 오믹 패턴(250)은 생략될 수 있다.
하부 전극 패턴(300)이 오믹 패턴(250) 상에 배치되어, 상변화 패턴(500)과 접촉할 수 있다. 도 2c에 도시된 바와 같이, 하부 전극 패턴(300)은 “L”자 형상의 단면을 가질 수 있다. 하부 전극 패턴(300)은 수평부(310) 및 상기 수평부(310)와 연결된 수직부(320)를 포함할 수 있다. 수평부(310)는 오믹 패턴(250)의 상면을 덮을 수 있다. 수평부(310)는 대략 1nm 내지 대략 10nm의 두께를 가질 수 있다. 수직부(320)는 수평부(310) 상에서 상변화 패턴(500)을 향하여 제3 방향(D3)을 따라 연장되어, 상변화 패턴(500)의 하면(500b)과 접촉할 수 있다. 수직부(320)는 제3 방향(D3)을 따라 연장될 수 있다. 여기에서 제3 방향(D3)은 기판(100)의 상부면과 수직한 방향일 수 있다. 수직부(320)는 대략 1nm 내지 대략 10nm의 두께를 가질 수 있다. 수직부(320)의 폭(A1)는 수평부(310)의 두께(A2)와 실질적으로 동일할 수 있다. 본 명세서에서, 동일한 두께란 하나의 동일한 증착 공정을 통하여 형성된 막에 발생할 수 있는 두께의 오차 범위를 포함한다. 수직부(320)는 수평부(310)보다 더 작은 평면적을 가질 수 있다. 하부 전극 패턴(300)은 도전성 물질을 포함할 수 있다. 일 예로, 하부 전극 패턴(300)은 TiN, TaN, TiON, WSi, WN, 및/또는 TiW와 같은 고융점 금속 물질을 포함할 수 있다. 다른 예로, 하부 전극 패턴(300)은 TiAlN, TiSiN, TaSiN, 및/또는 TaAlN과 같은 금속 질화물을 포함할 수 있다.
보호 패턴들(410, 420, 430, 440)이 기판(100) 상에서 하부 전극 패턴(300)의 측면을 덮을 수 있다. 보호 패턴들(410, 420, 430, 440)은 하부 전극 패턴(300)의 측면들 및 절연 패턴들(111,112,113,114) 사이에 개재될 수 있다. 하부 전극 패턴(300)은 절연 패턴들(111,112,113,114)과 이격될 수 있다. 보호 패턴들(410, 420, 430, 440)은 반도체 장치(1)의 제조 공정에서 하부 전극 패턴(300)이 산화되는 것을 방지할 수 있다. 보호 패턴들(410, 420, 430, 440)은 하부 전극 패턴(300)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다. 보호 패턴들(410, 420, 430, 440)은 상변화 패턴(500)의 측벽들 상으로 연장될 수 있다.
상변화 패턴(500)이 하부 전극 패턴(300) 상에 배치될 수 있다. 상변화 패턴(500)의 하면(500b)은 단차를 가질 수 있다. 상변화 패턴(500)은 앞서 도 1의 예에서 설명한 메모리 소자(Rp)일 수 있다. 상변화 패턴(500)은 앞서 도 1의 예로 설명한 상변화 물질 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 상변화 패턴(500)은 페로브스카이트(perovskite) 화합물들 또는 전이 금속 산화물(transition metal oxide)을 포함할 수 있다. 상변화 패턴(500)은 C, N, Si, O, N, 및/또는 B 와 같은 도펀트를 더 포함할 수 있다.
제1 방향(D1)에서 상변화 패턴(500)의 폭(B1)는 하부 전극 패턴(300)의 수직부(320)의 폭(A1)보다 클 수 있다. 하부 전극 패턴(300)의 수직부(320)의 상면(300a)은 상변화 패턴(500)의 하면(500b)보다 작은 면적을 가질 수 있다. 예를 들어, 수직부(320)의 상면(300a)의 면적은 대략 54nm2이고, 상변화 패턴(500)의 하면(500b)의 면적은 대략 143nm2일 수 있다. 이 때의 면적은 복수의 메모리 셀들(MC)에서의 평균값일 수 있다. 예를 들어, 수직부(320)의 폭(A1)은 대략 4nm이고, 너비는 대략 13.5nm일 수 있다. 상변화 패턴(500)의 하면(500b)의 직경은 대략 6.75nm일 수 있다. 상변화 패턴(500)의 하면(500b)의 일부는 하부 전극 패턴(300)과 접촉하며, 하면(500b)의 다른 일부는 제1 및 제2 보호 패턴들(410, 420)과 접촉할 수 있다. 상변화 패턴(500) 및 하부 전극 패턴(300)의 접촉 면적이 증가하면, 반도체 장치(1)의 프로그래밍 시, 높은 동작 전류가 요구될 수 있다. 본 발명에 따르면, 하부 전극 패턴(300)의 상면(300a)이 상변화 패턴(500)의 하면(500b)과 동일한 면적을 갖는 경우보다, 상변화 패턴(500) 및 하부 전극 패턴(300) 사이의 접촉 면적이 감소할 수 있다. 이에 따라, 반도체 장치(1)의 동작에 요구되는 프로그램 전류가 낮아져, 반도체 장치(1)의 동작 특성이 향상될 수 있다.
도 2b에 도시된 바와 같이, 스페이서 패턴(550)이 상변화 패턴(500) 및 절연 패턴들(111,112,113,114) 사이에 제공될 수 있다. 스페이서 패턴(550)은 상변화 패턴(500)의 측벽들을 덮을 수 있다. 평면적 관점에서, 스페이서 패턴(550)은 상변화 패턴(500)을 둘러싸을 수 있다. 스페이서 패턴(550)은 절연 물질, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 및/또는 실리콘 산화질화물(SiON)을 포함할 수 있다. 다른 예로, 스페이서 패턴(550)은 고유전 물질, 예를 들어, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 마그네슘 산화물(MgOx), 및/또는 하프늄 산화물(HfOx)을 포함할 수 있다. 스페이서 패턴(550)에 의해 하부 전극 패턴(300) 및 상부 전극 패턴(600) 사이의 접촉 면적이 더욱 감소할 수 있다. 이에 따라, 반도체 장치(1)의 동작 전류 특성이 더욱 향상될 수 있다.
상부 전극 패턴(600)이 상변화 패턴(500) 상에 배치될 수 있다. 스페이서 패턴(550)은 상부 전극 패턴(600) 및 보호 패턴들(410, 420, 430, 440) 사이로 연장될 수 있다. 상부 전극 패턴(600)은 도전성 물질, 예를 들어, 티타늄 질화물과 같은 금속 질화물을 포함할 수 있다.
비트 라인들(BL)이 기판(100) 상에서 제1 방향(D1)과 나란하게 연장되어, 워드 라인들(WL)과 교차할 수 있다. 비트 라인들(BL)은 앞서 도 1의 예에서 설명한 비트 라인들(BL1~BLn)일 수 있다. 비트 라인들(BL)은 도전성 금속 물질, 예를 들어, 구리를 포함할 수 있다. 비트 라인들(BL) 각각은 절연 패턴들(111,112,113,114) 상에서 하나의 행을 구성하는 메모리 셀들(MC)과 공통적으로 접촉할 수 있다. 상변화 패턴(500)이 비트 라인들(BL)과 직접 접촉하는 경우, 상변화 패턴(500)에 포함된 물질들이 비트 라인들(BL)에 포함된 물질들과 반응할 수 있다. 본 발명에 따르면, 상부 전극 패턴(600)은 상변화 패턴(500) 및 비트 라인들(BL) 사이의 반응을 방지할 수 있다.
이하, 복수의 메모리 셀들(MC)에 대하여 설명한다. 도 2a에 도시된 바와 같이, 메모리 셀들(MC)은 제1 방향(D1) 및 제2 방향(D2) 따라 이차원적으로 배열될 수 있다. 메모리 셀들(MC)의 수직부들(320)은 평면적 관점에서 점선 (dash line) 형태로 배열될 수 있다. 예를 들어, 메모리 셀들(MC)의 수직부들(320)은 제2 방향(D2)을 따라 연장되는 열들 상에 배치될 수 있다. 상기 열들은 워드 라인들(WL)일 수 있다. 열들 중에서 어느 하나를 구성하는 메모리 셀들(MC)의 수직부들(320)은 제2 방향(D2)을 따라 일정한 간격으로 이격될 수 있다. 평면적 관점에서, 상기 수직부들(320) 각각은 제2 방향(D2)을 따라 연장되는 장축을 가질 수 있다. 서로 인접한 두 열들에서 메모리 셀들(MC)의 수직부들(320)은 서로 좌우 대칭으로 배열될 수 있다. 도 2b에 도시된 바와 같이, 서로 인접한 두 열들의 메모리 셀들(MC)은 좌우 대칭인 형상을 가질 수 있다. 예를 들어, 서로 인접한 두 열들의 하부 전극 패턴들(300)은 좌우 대칭인 형상을 가질 수 있다.
도 2a를 도 2b와 함께 참조하면, 메모리 셀들(MC)은 서로 동일한 평면적 및 형상을 가질 수 있다. 평면적 관점에서, 메모리 셀들(MC)은 정사각형의 형상을 가실 수 있다. 메모리 셀들(MC) 사이의 피치는 균일할 수 있다. 일 예로, 메모리 셀들(MC)의 폭들은 인접한 메모리 셀들(MC) 사이의 간격과 동일할 수 있다.
메모리 셀들(MC)의 수직부들(320)은 서로 실질적으로 동일한 크기를 가질 수 있다. 예를 들어, 제1 방향(D1)에서 수직부들(320)의 폭들(A1)은 서로 동일할 수 있다. 수직부들(320)의 상면들(300a)은 서로 실질적으로 동일한 면적을 가질 수 있다. 각각의 메모리 셀들(MC)에서 하부 전극 패턴들(300) 및 상변화 패턴(500)들 사이의 접촉 면적이 균일할 수 있다. 이에 따라, 반도체 장치(1)의 프로그래밍 시, 각각의 메모리 셀들(MC)에 균일한 동작 전류가 흐를 수 있다. 본 발명에 따르면, 반도체 장치(1)의 신뢰성이 향상될 수 있다.
이하, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 3a 내지 도 3q는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 도 3g 및 도 3o는 각각 도 3f 및 도 3n의 Ⅲ 영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a를 참조하면, 워드 라인층(WLa), 선택 소자층(201), 오믹층(251), 제1 희생 패턴(710), 식각 정지층(715), 제2 희생 패턴(720), 및 마스크막들(810, 820, 830, 840)이 기판(100) 상에 차례로 형성될 수 있다. 기판(100)은 도 2a 내지 도 2c의 예에서 설명한 바와 동일할 수 있다. 워드 라인층(WLa)이 기판(100) 상에 형성될 수 있다. 워드 라인층(WLa)은 도전성 물질, 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다.
선택 소자층(201)은 워드 라인층(WLa) 상에 형성되며, 앞서 도 1의 선택 소자(D)의 예에서 설명한 바와 같은 다이오드를 포함할 수 있다. 선택 소자층(201)는 폴리 실리콘을 포함할 수 있다. 예를 들어, 선택 소자층(201)은 서로 반대되는 타입의 불순물이 도핑된 제 1 및 제 2 반도체 패턴들(미도시)을 포함할 수 있다. 선택 소자층(201)은 대략 60nm 내지 100nm의 두께를 가질 수 있다. 오믹층(251)이 선택 소자층(201) 상에 형성될 수 있다. 오믹층(251)은 금속 실리사이드(예를 들어, 텅스텐 실리사이드) 및/또는 금속 질화물(티타늄 질화물)을 포함할 수 있다.
제1 희생 패턴(710)이 오믹층(251) 상에 형성될 수 있다. 제1 희생 패턴(710)은 오믹층(251), 식각 정지층(715), 제2 희생 패턴(720), 그리고 제1 및 제2 마스크막들(830, 840)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 희생 패턴(710)은 오믹층(251), 식각 정지층(715), 제2 희생 패턴(720), 및 마스크막들(810, 820, 830, 840)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일 예로, 제1 희생 패턴(710)은 실리콘 산화물을 포함할 수 있다. 제1 희생 패턴(710)은 대략 20nm 내지 50nm의 두께를 가질 수 있다.
식각 정지층(715)은 제1 희생 패턴(710) 상에 형성될 수 있다. 식각 정지층(715)은 제1 희생 패턴(710)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물(SiN), 및/또는 실리콘 산화질화물(SiON)을 포함할 수 있다. 다른 예로, 식각 정지층(715)은 생략될 수 있다. 제2 희생 패턴(720)이 식각 정지층(715) 상에 형성될 수 있다. 일 예로, 제2 희생 패턴(720)은 폴리 실리콘을 증착하여, 대략 70nm 내지 100nm의 두께로 형성될 수 있다.
하부 마스크막(810), 버퍼 마스크막(820), 제1 마스크막(830), 및 제2 마스크막(840)이 차례로 기판(100) 상에 형성될 수 있다. 하부 마스크막(810)은 실리콘 질화물을 포함하며, 대략 50nm의 두께를 가질 수 있다. 버퍼 마스크막(820)은 비정질 탄소막(amorphous carbon layer, ACL)을 포함할 수 있다. 제1 마스크막(830)은 버퍼 마스크막(820) 상면 상에 배치되며, 버퍼 마스크막(820)에 대해 식각 선택비가 있는 물질을 포함할 수 있다. 제1 마스크막(830)은 금속 산화물, 예를 들어, 알루미늄 산화물(Al2O3)을 포함할 수 있다. 제2 마스크막(840)은 하부 마스크막(810)의 상면 상에서 버퍼 마스크막(820)의 측면, 및 제1 마스크막(830)을 덮을 수 있다. 제2 마스크막(840)은 원자층 증착법(Atomic Layer Deposition, ALD)에 의해 콘포말하게 형성될 수 있으며, 실리콘 산화물을 포함할 수 있다.
도 3b를 참조하면, 개구부(800)가 제2 마스크막(840) 내에 형성되어, 제2 희생 패턴(720)을 노출시킬 수 있다. 예를 들어, 제2 마스크막(840)이 식각 공정에 의해 패터닝되어, 제2 마스크막(840) 내에 개구부(800)가 형성될 수 있다. 이 때, 제1 마스크막(830) 상의 제2 마스크막(840)이 함께 제거되어, 제2 마스크막(840)이 제1 마스크막(830)의 상면을 노출시킬 수 있다. 개구부(800)에 의해 노출된 하부 마스크막(810)이 식각되어, 개구부(800)가 하부 마스크막(810) 내로 연장될 수 있다. 이에 따라, 개구부(800)는 제2 희생 패턴(720)을 노출시킬 수 있다.
도 3c를 참조하면, 제2 희생 패턴(720), 식각 정지층(715), 및 제1 희생 패턴(710) 내에 제1 트렌치(T1)가 형성될 수 있다. 예를 들어, 제2 희생 패턴(720), 식각 정지층(715), 및 제1 희생 패턴(710)이 제1 마스크막(830) 및 제2 마스크막(840)을 식각 마스크로 사용하여 식각될 수 있다. 일 예로, 하부 개구부(800)에 의해 노출된 제2 희생 패턴(720)이 식각되어, 식각 정지층(715)이 노출될 수 있다. 노출된 식각 정지층(715)은 제1 및 제2 마스크막들(830, 840)을 사용하여 식각되어, 제1 트렌치(T1)가 식각 정지층(715) 내로 연장될 수 있다. 식각 정지층(715)에 의해 노출된 제1 희생 패턴(710)이 식각되어, 제1 트렌치(T1)는 제1 희생 패턴(710) 내로 연장될 수 있다. 제1 트렌치(T1)는 오믹층(251)의 상면을 노출시킬 수 있다. 제1 트렌치(T1)에 의해 제1 희생 패턴(710)이 패터닝되어, 제1 희생 패턴(710)은 제1 방향(D1)에서 대략 60nm 내지 80nm의 폭(W1)를 가질 수 있다. 식각 정지층(715)의 폭 및 제2 희생 패턴(720)의 폭은 제1 희생 패턴(710)의 폭(W1)와 동일할 수 있다.
도 3d를 도 3c와 함께 참조하면, 제1 희생 패턴(도 3c에서 710)의 측벽들이 리세스되어, 리세스 희생 패턴(711)이 형성될 수 있다. 제1 희생 패턴(710)은 선택적으로 식각될 수 있다. 일 예로, 제1 희생 패턴(710)은 실리콘 산화물을 포함하며, 불소 함유 가스를 사용하여 식각될 수 있다. 리세스 희생 패턴(711)의 폭(W2)는 앞서 도 3c의 제1 희생 패턴(710)의 폭(W1)보다 좁을 수 있다. 제1 희생 패턴(710)의 식각 공정 조건이 조절되어, 리세스 희생 패턴(711)의 폭(W2)가 제어될 수 있다. 이 때, 제2 희생 패턴(720) 및 식각 정지층(715)은 식각되지 않아, 리세스 희생 패턴(711)은 식각 정지층(715)의 하면(715b)을 노출시킬 수 있다. 제1 리세스 영역(R1)이 리세스 희생 패턴(711)의 측벽(711c) 상에 형성되며, 오믹층(251) 및 식각 정지층(715) 사이에 제공될 수 있다. 제1 리세스 영역(R1)은 식각 공정에 의해 제거된 제1 희생 패턴(710)들의 영역으로 정의될 수 있다. 제1 트렌치(T1)는 제1 리세스 영역(R1) 내로 연장될 수 있다.
도 3e를 참조하면, 하부 전극막(301)이 제1 리세스 영역(R1) 내에 형성되어, 리세스 희생 패턴(711)의 측벽(711c), 노출된 식각 정지층(715)의 하면(715b), 및 오믹층(251)의 상면(251a)을 콘포말하게 덮을 수 있다. 예를 들어, 하부 전극막(301)은 스텝 커버리지가 우수한 물질(예를 들어, 티타늄 질화물)을 사용하여 균일한 두께로 증착될 수 있다. 본 명세서에서, 균일한 두께란 하나의 동일한 증착 공정을 통하여 형성된 막에 발생할 수 있는 두께의 차이를 포함한다. 예를 들어, 하부 전극막(301)은 대략 1nm 내지 10nm, 보다 상세하게는 대략 4nm의 두께를 가지도록 형성될 수 있다. 하부 전극막(301)의 두께는 대략 1% 이하의 편차를 가질 수 있다. 하부 전극막(301)은 제1 트렌치(T1) 및 개구부(800) 내에 콘포말하게 형성될 수 있다. 예를 들어, 하부 전극막(301)은 오믹층(251)의 상면(251a), 제2 희생 패턴(720)의 측면, 식각 정지층(715)의 측면, 제2 마스크막(840)의 측면, 및 제1 마스크막(830)의 상면 상으로 연장될 수 있다.
도 3f 및 3g를 도 3e와 함께 참조하면, 하부 전극막(도 3e에서 301)이 식각되어, 하부 전극 패턴(300)이 형성될 수 있다. 예를 들어, 식각 정지층(715)의 측면, 제2 희생 패턴(720)의 측면, 및 마스크막들(810, 820, 830, 840)의 측면 및 상면 상의 하부 전극막(301)은 식각 공정에 의해 제거될 수 있다. 제1 및 제2 마스크막들(830, 840)에 의해 노출된 오믹층(251)이 함께 식각될 수 있다. 제1 리세스 영역(R1) 내의 하부 전극막(301)은 식각 공정에 의해 노출되지 않아, 하부 전극 패턴(300)이 제1 리세스 영역(R1) 내에 형성될 수 있다. 하부 전극 패턴(300)은 수평부(310), 수직부(320), 및 상부 수평부(330)를 포함할 수 있다. 수평부(310)는 오믹층(251)의 일측에 인접하여 배치되며, 오믹층(251)의 상면(251a)의 일부를 덮을 수 있다. 수직부(320)는 리세스 희생 패턴(711)의 측벽(711c) 상에 배치되며, 제3 방향(D3)을 따라 연장될 수 있다. 상부 수평부(330)는 노출된 식각 정지층(715)의 하면(715b) 상에 배치될 수 있다. 하부 전극 패턴(300)은 리세스 희생 패턴(711) 상에 복수개로 형성될 수 있다. 예를 들어, 리세스 희생 패턴(711)의 양 측벽들 상에 각각 하부 전극 패턴들(300)이 형성되며, 상기 하부 전극 패턴들(300)은 좌우 대칭인 형상을 가질 수 있다. 하부 전극 패턴들(300)이 포토리소그래피 공정 및 식각 공정에 의하여 패터닝되는 경우, 각각의 하부 전극 패턴들(300)의 크기 및 분포는 포토리소그래피 공정의 한계 해상도 등에 의해 제약될 수 있다. 도 3c에서 설명한 바와 같이 하부 전극막(301)이 균일한 두께로 형성됨에 따라, 수직부(320)의 폭(A1)은 수평부(310)의 두께(A2) 및 상부 수평부(330)의 두께와 실질적으로 동일할 수 있다.
하부 전극 패턴들(300)이 포토리소그래피 공정에 의해 패터닝되는 경우, 하부 전극 패턴들(300)의 수직부들(320)은 대략 13.5nm의 폭을 가질 수 있다. 증착 공정에 의해 패터닝된 하부 전극 패턴들(300)의 수직부들(320)은 포토리소그래피 공정의 경우보다 대략 1/3의 폭(A1)를 가질 수 있다. 예를 들어, 수직부들(320)의 폭들(A1)은 각각 대략 1nm 내지 10nm, 보다 상세하게는 대략 4nm일 수 있다. 수평부들(310)의 두께들(A2) 및 수직부들(320)의 폭들(A1)은 각각 대략 1nm 내지 10nm, 보다 상세하게는 대략 4nm일 수 있다.
본 발명의 하부 전극 패턴들(300)은 원자층 증착법에 의하여 형성되므로, 증착된 하부 전극막(301)의 두께에 의해 산포가 결정될 수 있다. 이에 따라, 하부 전극 패턴들(300)은 포토 리소그래피 공정에 의해 형성된 경우보다 균일한 산포를 가질 수 있다. 더불어, 하부 전극 패턴들(300)은 실질적으로 서로 동일한 면적의 상면들을 가질 수 있다. 실시예에 따르면, 하부 전극 패턴들(300)의 상면들(300a) 중에서 최소 평면적 대 최대 평면적은 약 1.36배 차이를 가질 수 있다. 이와 달리, 하부 전극 패턴들(300)이 포토리소그래피 공정에 의해 패터닝되는 경우, 하부 전극 패턴들(300)의 상면들(300a) 중에서 최소 평면적 대 최대 평면적은 약 1.86배 차이를 가질 수 있다. 이에 따라, 하부 전극 패턴들(300)의 산포가 개선될 수 있다.
제1 보호 패턴(410)이 하부 전극 패턴들(300) 상에 형성될 수 있다. 제1 보호 패턴(410)은 제1 트렌치(T1) 내에 콘포말하게 증착될 수 있다. 제1 보호 패턴(410)은 제1 리세스 영역(R1) 내에 제공될 수 있다. 도 3g에 도시된 바와 같이, 제1 보호 패턴(410)은 식각 정지층(715)의 하면(715b), 리세스 희생 패턴(711)의 측벽(711c), 및 오믹층(251)의 상면(251a) 상에서 각각의 하부 전극 패턴들(300)을 덮을 수 있다. 도 3f를 참조하면, 제1 보호 패턴(410)은 선택 소자층(201)의 상면, 오믹 패턴(250)의 측면, 식각 정지층(715)의 측면, 제2 희생 패턴(720)의 측면, 그리고 마스크막들(810, 820)의 측면 및 상면 상으로 연장될 수 있다. 제1 보호 패턴(410)은 원자층 증착법 및/또는 화학 기상 증착법에 의해 대략 1nm 내지 대략 5nm의 두께로 형성 수 있다. 제1 보호 패턴(410)은 하부 전극 패턴들(300)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 포함할 수 있다.
도 3h를 참조하면, 선택 소자층(201) 및 워드 라인층(WLa)이 식각되어, 제1 트렌치(T1)가 선택 소자층(201) 및 워드 라인층(WLa) 내로 연장될 수 있다. 예를 들어, 제1 및 제2 마스크막들(830, 840), 및 선택 소자층(201) 상의 제1 보호 패턴(410)이 제거될 수 있다. 선택 소자층(201) 및 워드 라인층(WLa)의 식각 공정에서 제1 및 제2 마스크막들(830, 840)이 식각 마스크로 사용될 수 있다. 제1 트렌치(T1)는 기판(100)의 상면을 노출시킬 수 있다. 다른 예로, 제1 트렌치(T1)는 기판(100)의 일부 내로 더 연장될 수 있다. 제1 리세스 영역(R1) 내의 제1 보호 패턴(410)은 식각 공정에 의해 노출되지 않아, 남아있을 수 있다.
제1 절연 패턴(111)이 기판(100) 상에 형성되어, 제1 트렌치(T1)를 채울 수 있다. 제1 절연 패턴(111)은 우수한 스텝 커버리지 특성을 갖는 절연성 물질, 예를 들어, TOSZ(Tonen SilaZene), TEOS(tetraethly orthosilicate), 및/또는 USG(Undoped Silcate Glass)를 포함할 수 있다. 이에 따라, 제1 절연 패턴(111)은 제1 리세스 영역(R1) 내로 연장되어, 제1 보호 패턴(410)을 덮을 수 있다. 하부 전극 패턴들(300)은 제1 보호 패턴(410)에 의해 제1 절연 패턴(111)과 접촉하지 않을 수 있다. 제1 보호 패턴(410)이 생략되는 경우, 하부 전극 패턴들(300)이 선택 소자층(201) 및 워드 라인층(WLa)의 식각 공정 및 제1 절연 패턴(111) 증착 공정에 노출될 수 있다. 본 발명에 따르면, 제1 보호 패턴(410)에 의해 하부 전극 패턴(300)의 산화가 방지될 수 있다.
도 3i를 참조하면, 제1 절연 패턴(111) 상에 평탄화 공정을 수행하여, 제1 마스크막(830)이 제거될 수 있다. 이 때, 제1 마스크막(830), 제1 절연 패턴(111)의 상부 및 제1 보호 패턴(410)의 상부도 함께 제거될 수 있다. 평탄화 공정은 버퍼 마스크막(820)이 노출될 때까지 진행될 수 있다. 버퍼 마스크막(820)이 제거되어, 제2 희생 패턴(720)이 노출될 수 있다. 예를 들어, 버퍼 마스크막(820)은 애싱(ashing) 공정에 의해 제거될 수 있다.
도 3j를 참조하면, 하부 마스크막(810)을 식각 마스크막으로 사용한 식각 공정에 의해, 제2 트렌치(T2)가 형성될 수 있다. 제2 트렌치(T2)는 제2 희생 패턴(720), 식각 정지층(715), 리세스 희생 패턴(711), 오믹층(251), 선택 소자층(201), 및 워드 라인층(WLa)을 관통하여 기판(100)의 상면을 노출시킬 수 있다. 다른 예로, 제2 트렌치(T2)는 기판(100)의 일부 내로 더 연장될 수 있다. 제2 트렌치(T2)에 의하여 워드 라인층(WLa)이 워드 라인들(WL)로 분리될 수 있다. 워드 라인들(WL)은 앞서 도 2a 내지 도 2c에서 설명한 바와 동일할 수 있다. 예를 들어, 워드 라인들(WL)은 제1 방향(D1)을 따라 연장될 수 있다. 제2 트렌치(T2)는 리세스 희생 패턴(711)을 노출시킬 수 있다.
도 3k를 도 3j와 함께 참조하면, 제2 트렌치(T2)에 의해 노출된 리세스 희생 패턴(도 3j에서 711)이 제거되어, 제2 리세스 영역(R2)이 형성될 수 있다. 리세스 희생 패턴(711)은 식각 공정에 의하여 선택적으로 제거될 수 있다. 예를 들어, 리세스 희생 패턴(711)은 실리콘 산화물을 포함하고, 리세스 희생 패턴(711)은 불소 함유 가스를 사용한 식각 공정에 의해 제거될 수 있다. 수 있다. 제2 리세스 영역(R2)은 오믹층(251) 및 식각 정지층(715) 사이에 제공되어, 하부 전극 패턴들(300)의 측면들(300c), 식각 정지층(715)의 하면(715b), 및 오믹층(251)의 상면(251a)을 노출시킬 수 있다. 제2 트렌치(T2)는 제2 리세스 영역(R2) 내로 연장될 수 있다. 제2 리세스 영역(R2) 형성 시 제거된 리세스 희생 패턴(711)의 폭은 앞서 도 3d의 예의 식각 공정에 의해 제거된 희생 패턴(710)의 폭보다 넓을 수 있다. 이에 따라, 도 2a에 도시된 바와 같이 수직부(320)의 중심축은 메모리 셀들(MC)의 중심축으로부터 오프셋될 수 있다. 인접한 워드 라인들(WL)에서 어느 하나의 워드 라인 상의 수직부들(320)의 중심축은 메모리 셀들(MC)의 중심축으로부터 제1 방향(D1)으로 오프셋되고, 다른 하나의 워드 라인 상의 수직부들(320)의 중심축은 메모리 셀들(MC)의 중심축으로부터 제1 방향(D1)과 반대되는 방향으로 오프셋될 수 있다.
도 3l을 참조하면, 제2 보호 패턴(420)이 제2 트렌치(T2) 내에 콘포말하게 형성될 수 있다. 제2 보호 패턴(420)은 제2 리세스 영역(R2) 내로 연장되어, 오믹층(251)의 상면(251a), 하부 전극 패턴들(300)의 측면들(300c), 및 식각 정지층(715)의 하면(715b)을 덮을 수 있다. 제2 보호 패턴(420)은 선택 소자층(201)의 측면, 오믹층(251)의 측면, 식각 정지층(715)의 측면, 제2 희생 패턴(720)의 측면, 하부 및 제2 마스크막들(810, 840) 상으로 연장될 수 있다. 제2 보호 패턴(420)은 원자층 증착법에 의해 대략 1nm 내지 대략 5nm의 두께로 형성 수 있다. 제2 보호 패턴(420)은 앞서 제1 보호 패턴(410) 과 동일한 물질, 예를 들어, 실리콘 질화물을 포함할 수 있다.
제2 절연 패턴(112)이 기판(100) 상에 증착되어, 제2 트렌치(T2)를 채울 수 있다. 제2 절연 패턴(112)은 제2 리세스 영역(R2) 내로 연장되어, 제2 보호 패턴(420)을 덮을 수 있다. 제2 절연 패턴(112)은 제1 절연 패턴(111)과 동일한 물질을 포함할 수 있다.
도 3m을 참조하면, 제3 및 제4 트렌치들(T3, T4)과 제3 및 제4 절연 패턴들(113, 114)이 제2 방향(D2)과 나란하게 형성되어, 선택 소자부들(200), 및 오믹 패턴들(250)이 분리될 수 있다. 제3 트렌치(T3) 및 제3 절연 패턴(113)의 형성은 앞서 제1 및 제2 트렌치들(T1, T2), 제1 및 제2 절연 패턴들(111, 112)의 제조예에서 설명한 바와 동일 또는 유사한 패터닝 공정에 의하여 진행될 수 있다. 예를 들어, 절연 패턴들(111, 112) 및 하부 마스크막(도 3l에서 810) 상에 마스크 패턴들(미도시)이 형성되고, 상기 마스크 패턴들을 사용하여, 하부 마스크막(도 3l에서 810), 제2 희생 패턴(720), 식각 정지층(715), 하부 전극 패턴(300), 오믹층(도 3l에서 251), 선택 소자층(201)이 식각될 수 있다. 제3 트렌치(T1)가 제2 희생 패턴(720), 식각 정지층(715), 하부 전극 패턴(300), 오믹 패턴(250), 및 선택 소자부(300) 내에 형성되어, 워드 라인들(WL)을 노출시킬 수 있다. 제3 보호 패턴(430)이 제3 트렌치(T3) 내에 형성되어, 제2 희생 패턴(720) 의 측벽, 식각 정지층(715)의 측벽, 하부 전극 패턴(300)의 측벽, 오믹 패턴들(250)의 측벽, 및 선택 소자부들(200)의 측벽을 덮을 수 있다. 제3 절연 패턴(113)이 제3 트렌치(T3) 상에 형성되어, 제3 보호 패턴(430)을 덮을 수 있다. 이 후, 제4 트렌치(T4), 제4 보호 패턴(440), 및 제4 절연 패턴(114)이 제3 트렌치(T3)에 인접하여 사이에 형성될 수 있다. 제4 트렌치(T4), 제4 보호 패턴(440), 및 제4 절연 패턴(114)은 제3 트렌치(T3), 제3 보호 패턴(430), 및 제3 절연 패턴(113)의 형성과 동일 또는 유사한 방법에 의하여 형성될 수 있다. 예를 들어, 제4 트렌치(T4)가 제2 희생 패턴(720), 식각 정지층(715), 하부 전극 패턴(300), 오믹 패턴(250), 및 선택 소자부(300) 내에 형성되어, 워드 라인들(WL)의 상면을 노출시킬 수 있다. 제4 보호 패턴(440) 및 제4 절연 패턴(114)이 제4 트렌치(T4) 내에 차례로 형성될 수 있다. 제3 및 제4 트렌치들(T3, T4)의 형성 공정에서, 워드 라인들(WL)은 식각되지 않을 수 있다. 하부 마스크막(도 3l에서 810)은 평탄화 공정에 의해 제거되어, 제2 희생 패턴(720)이 노출될 수 있다. 이 때, 제3 및 제4 보호 패턴들(430, 440) 및 절연 패턴들(111,112,113,114)이 함께 평탄화될 수 있다.
도 3n 및 3o를 참조하면, 제2 희생 패턴(도 3m에서 720)이 습식 식각에 의해 제거되어, 콘택홀(501)이 형성될 수 있다. 콘택홀(501)의 바닥면은 식각 정지층(715)을 노출시키고, 측면은 보호 패턴들(410, 420, 430, 440)을 노출시킬 수 있다. 이 후, 식각 정지층(715)이 식각 공정에 의해 제거되고, 하부 전극 패턴들(300)의 상부 수평부들(330)의 상면 및 제1 및 제2 보호 패턴들(410, 420)이 노출될 수 있다. 제1 및 제2 보호 패턴들(410, 420) 상에 배치된 하부 전극 패턴들(300)의 상부 수평부들(330)이 식각될 수 있다. 하부 전극 패턴들(300)의 수직부들(320)는 식각 공정에 의해 제거되지 않을 수 있다.
도 3p를 참조하면, 스페이서 패턴(550)이 콘택홀(501)의 측벽 상에 배치될 수 있다. 예를 들어, 스페이서막(미도시)이 콘택홀(501) 내에 콘포말하게 형성되고, 상기 스페이서막을 식각하여 스페이서 패턴(550)이 형성될 수 있다. 스페이서 패턴(550)은 실리콘 함유 물질, 예를 들어, 실리콘 산화물을 포함할 수 있다. 스페이서 패턴(550)은 도 2a 내지 2c의 예에서 설명한 절연 물질 또는 고유전물질을 포함할 수 있다. 스페이서 패턴(550)은 대략 2nm 내지 5nm의 폭을 가질 수 있다.
상변화 패턴(500)이 콘택홀(501) 내에 형성될 수 있다 상변화 패턴(500)은 앞서 도 2a 내지 2c의 예에서 설명한 와 동일 또는 유사할 수 있다. 상변화 패턴(500)은 앞서 도 1의 예에서 설명한 물질 중에서 적어도 하나를 포함할 수 있다. 상변화 패턴(500)의 하면(500b)은 하부 전극 패턴들(300)의 상면들(300a)과 접촉할 수 있다. 상기 하면(500b)의 다른 일부는 제1 및 제2 보호 패턴들(410, 420)과 접촉할 수 있다. 본 발명에 따르면, 각각의 하부 전극 패턴들(300)은 “L”자 형상을 가질 수 있다. 증착 공정에 의해 패터닝된 하부 전극 패턴들(300)의 수직부들(320)은 포토리소그래피 공정의 경우보다 대략 1/3의 폭들(A1)를 가질 수 있다. 이에 따라, 상변화 패턴들(500) 및 하부 전극 패턴들(300)의 접촉 면적이 감소할 수 있다. 반도체 장치의 동작 전류 특성이 향상될 수 있다.
상변화 패턴(500)은 스퍼터링법, 화학 기상 증착(CVD)법, 또는 물리적 기상 증착(PVD)법에 의하여 형성될 수 있다. 예를 들어, 상변화 패턴(500)은 상면화 물질층(미도시)을 콘택홀(501) 및 절연 패턴들(111,112,113,114) 상에 도포하고, 절연 패턴들(111,112,113,114)이 노출될 때까지 제거될 때까지 상기 상변화 물질층을 평탄화하여 형성될 수 있다.
도 3q를 참조하면, 상변화 패턴(500)의 상부가 식각 공정에 의해 제거되고, 상변화 패턴(500) 상에 상부 전극 패턴(600)이 형성될 수 있다. 상부 전극 패턴(600)은 금속 질화물(예를 들어, 티타늄 질화물)을 포함할 수 있다. 절연 패턴들(111,112,113,114) 상에 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 상부 전극 패턴(600)들과 접촉하며, 제2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)에 포함된 물질은 상변화 패턴(500)에 물질에 포함된 물질과 반응할 수 있다. 본 발명에 따르면, 상부 전극 패턴(600)이 상변화 패턴(500)들 및 비트 라인들(BL) 사이에 각각 개재되어, 상변화 패턴(500) 및 비트 라인들(BL) 사이의 반응을 방지할 수 있다. 이에 따라, 본 발명의 반도체 장치(1)의 제조가 완성될 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치를 설명한다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a는 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 평면도이다. 도 4b는 도 4a의 Ⅰ-Ⅰ’및 Ⅱ-Ⅱ’선에 따른 단면도들이다. 도 4c는 도 4b의 Ⅲ 영역을 확대 도시하였다.
도 4a 및 도 4b를 참조하면, 반도체 장치(2)는 기판(100) 상의 워드 라인들(WL), 비트 라인들(BL), 및 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC)은 워드 라인들(WL) 및 비트 라인들(BL)이 교차하는 지점들에 배치될 수 있다. 메모리 셀들(MC)은 절연 패턴들(111,112,113,114)에 의해 정의될 수 있다. 절연 패턴들(111,112,113,114)은 기판(100) 상에서 워드 라인들(WL) 사이로 더 연장되며, 메모리 셀들(MC)을 둘러싸을 수 있다. 서로 인접한 두 워드 라인들(WL) 상의 메모리 셀들(MC)은 좌우 대칭인 형상을 가질 수 있다. 메모리 셀들(MC) 각각은 선택 소자부(200), 오믹 패턴(250), 하부 전극 패턴(300), 보호 패턴들(410, 420, 430, 440), 상변화 패턴(500), 스페이서 패턴(550), 및 상부 전극 패턴(600)을 포함할 수 있다. 반도체 장치(2)는 앞서 도 3a 및 도 3q의 예에서 설명한 바와 동일 또는 유사한 방법에 의하여 형성될 수 있다.
하부 전극 패턴(300)이 오믹 패턴(250) 상에 배치되어, 상변화 패턴(500)과 접촉할 수 있다. 도 4b에서 하부 전극 패턴(300)은 “L”자 형상의 단면을 가질 수 있다. 도 4c에서 하부 전극 패턴(300)은 수평부(310) 및 상기 수평부(310)와 연결된 수직부(320)를 포함할 수 있다. 수직부(320)의 폭(A1)는 수평부(310)의 두께(A2)와 실질적으로 동일할 수 있다. 수직부(320)는 하부 전극 패턴(300)보다 더 작은 평면적을 가질 수 있다. 수직부(320)는 그를 포함하는 메모리 셀(MC)과 동일한 중심축을 가질 수 있다. 예를 들어, 도 3d에서 설명한 제1 리세스 영역(R1) 형성 시, 식각에 의해 제거되는 제1 희생 패턴(710)의 폭이 조절될 수 있다. 이에 따라, 형성되는 수직부(320)의 위치가 제어될 수 있다. 예를 들어, 도 3d에서 설명한 식각 공정에 의해 제거되는 제1 희생 패턴(710)의 폭은 도 3j에서 설명한 식각 공정에 의해 제거되는 리세스 희생 패턴(711)의 폭과 실질적으로 동일할 수 있다.
이하, 복수의 메모리 셀들(MC) 및 하부 전극 패턴들(300)에 대하여 설명한다.
도 4a에 도시된 바와 같이 메모리 셀들(MC)은 제1 방향(D1) 및 제2 방향(D2) 따라 이차원적으로 배열될 수 있다. 메모리 셀들(MC)의 수직부들(320)은 평면적 관점에서 점선(dash line) 형태로 배열될 수 있다. 제2 방향(D2)에서 메모리 셀들(MC)의 수직부들(320)은 서로 일정한 간격으로 이격될 수 있다. 수직부들(320)의 중심축들이 메모리 셀들(MC)의 중심축들과 동일하여, 제1 방향(D1)에서 메모리 셀들(MC)의 수직부들(320) 사이의 간격들은 서로 동일할 수 있다. 각각의 메모리 셀들(MC)을 동일한 평면적 및 형상을 가질 수 있다. 하부 전극 패턴(300)들의 수직부(320)의 상면들은 서로 실질적으로 동일한 평면적을 가질 수 있다. 수직부(320)의 산포가 개선되어, 반도체 장치(2)의 동작에 요구되는 프로그램 전류가 낮아질 수 있다.
도 4b 및 도 4c를 도 4a와 함께 참조하면, 서로 인접한 두 워드 라인들(WL) 상의 하부 전극 패턴(300)은 좌우 대칭인 형상을 가질 수 있다 보호 패턴들(410, 420, 430, 440)은 하부 전극 패턴들(300) 및 절연 패턴들(111,112,113,114) 사이에 개재될 수 있다. 상변화 패턴들(500)이 하부 전극 패턴들(300) 상에 배치될 수 있다. 하부 전극 패턴들(300)의 수직부들(320)의 상면들(300a)은 상변화 패턴들(500)의 하면들(500b)보다 작은 면적을 가질 수 있다. 상변화 패턴들(500)의 하면들(500b)이 하부 전극 패턴들(300)의 수직부들(320)의 상면들(300a)과 접촉함에 따라, 상변화 패턴들(500) 및 하부 전극 패턴들(300) 사이의 접촉 면적이 감소할 수 있다. 이에 따라, 반도체 장치(2)의 동작에 요구되는 프로그램 전류가 더욱 낮아질 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치를 설명한다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5a는 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 평면도이다. 도 5b는 도 5a의 Ⅰ-Ⅰ’및 Ⅱ-Ⅱ’선에 따른 단면도들이다. 도 5c는 도 5b의 Ⅲ 영역을 확대 도시하였다.
도 5a 및 도 5b를 참조하면, 반도체 장치(3)는 기판(100) 상의 워드 라인들(WL), 비트 라인들(BL), 및 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC)은 절연 패턴들(111,112,113,114)에 의해 정의될 수 있다. 메모리 셀들(MC) 각각은 선택 소자부(200), 오믹 패턴(250), 하부 전극 패턴(300), 상변화 패턴(500), 스페이서 패턴(550), 보호 패턴들(410, 420, 430, 440), 및 상부 전극 패턴(600)을 포함할 수 있다. 반도체 장치(3)는 앞서 도 3a 및 도 3q의 예에서 설명한 바와 동일 또는 유사한 방법에 의하여 형성될 수 있다.
이하, 메모리 셀들(MC)에 대하여 설명한다.
하부 전극 패턴들(300)이 오믹 패턴들(250) 상에 배치되어, 상변화 패턴들(500)과 접촉할 수 있다. 하부 전극 패턴들(300)은 “L”자 형상의 단면을 가질 수 있다. 서로 인접한 두 열들의 하부 전극 패턴들(300)은 좌우 대칭인 형상을 가질 수 있다. 하부 전극 패턴들(300)은 수평부들(310) 및 상기 수평부들(310)와 연결된 수직부들(320)을 포함할 수 있다. 수직부들(320)의 폭들(A1)는 수평부들(310)의 두께들(A2)과 실질적으로 동일할 수 있다. 수직부들(320)는 메모리 셀들(MC)보다 더 작은 평면적을 가질 수 있다. 하부 전극 패턴(300)의 수직부(320)의 중심축은 메모리 셀들(MC)의 중심축으로부터 옆으로 오프셋될 수 있다. 도 3d에서 설명한 제1 리세스 영역(R1) 형성 시, 식각에 의해 제거되는 제1 희생 패턴(710)이 조절되어, 형성되는 수직부들(320)의 위치가 제어될 수 있다. 예를 들어, 도 3d에서 설명한 식각 공정에 의해 제거되는 제1 희생 패턴(710)의 폭은 도 3j에서 설명한 식각 공정에 의해 제거되는 리세스 희생 패턴(711)의 폭보다 넓을 수 있다.
도 5a에 도시된 바와 같이 메모리 셀들(MC)은 제1 방향(D1) 및 제2 방향(D2) 따라 이차원적으로 배열될 수 있다. 메모리 셀들(MC)의 수직부들(320)은 평면적 관점에서 점선 (dash line) 형태로 배열될 수 있다. 제2 방향(D2)으로 배열된 메모리 셀들(MC)의 수직부들(320)은 서로 일정한 간격으로 이격될 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명한다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 도 6d 및 도 6g는 각각 도 6c 및 도 6f의 Ⅲ영역을 확대 도시하였다.
도 6a를 참조하면, 제2 트렌치(T2) 및 제2 절연 패턴(112)가 형성될 수 있다. 예를 들어, 앞서 도 3a 내지 도 3k의 예에서 설명한 바와 같이, 워드 라인들(WL), 선택 소자층(201), 오믹층(251), 하부 전극 패턴들(300), 식각 정지층(715), 제2 리세스 영역(R2), 하부 마스크막(810)가 기판(100) 상에 형성될 수 있다. 제2 트렌치(T2)의 형성 공정은 앞서 도 3k의 예에서 설명한 바와 동일한 방법에 의해 형성될 수 있다. 예를 들어, 제2 트렌치(T2)는 제2 리세스 영역(R2) 내로 연장될 수 있다. 본 실시예에서, 도 3l의 제2 보호 패턴(420)은 생략될 수 있다. 제2 절연 패턴(112)는 제2 트렌치(T2)를 채우며, 제2 리세스 영역(R2) 내로 연장될 수 있다.
도 6b를 참조하면, 제3 및 제4 트렌치들(T3, T4)과 제3 및 제4 절연 패턴들(113, 114)이 제2 방향(D2)과 나란하게 형성되어, 선택 소자부들(200), 및 오믹 패턴들(250)이 분리될 수 있다. 제3 트렌치(T3) 및 제3 절연 패턴(113)의 형성은 앞서 도 3m의 제조예에서 설명한 바와 동일 또는 유사한 패터닝 공정에 의하여 진행될 수 있다. 제3 및 제4 보호 패턴들(430, 440)이 각각 제3 및 제4 트렌치들(T3, T4) 내에 형성될 수 있다. 제3 및 제4 절연 패턴들(113, 114)은 각각 제3 제4 보호 패턴들(430, 440) 상에 형성될 수 있다. 다른 예로, 제3 및 제4 보호 패턴들(430, 440)은 생략될 수 있다.
도 6c 및 6d를 참조하면, 제2 희생 패턴(도 6b에서 720) 및 식각 정지층(도 6b에서 715)이 습식 식각에 의해 제거되어, 콘택홀(501)이 형성될 수 있다. 제2 희생 패턴(도 6b에서 720) 및 식각 정지층(도 6b에서 715)의 식각 공정은 앞서 도 3n에서 설명한 식각 공정들과 동일한 방법에 의하여 진행될 수 있다. 다만, 식각 정지층(715)의 식각 공정에서 제2 절연 패턴(112)의 일부가 함께 식각되어, 콘택홀(501)의 바닥면이 편평할 수 있다. 콘택홀(501)의 바닥면은 하부 전극 패턴들(300)의 상부 수평부들(330), 제1 보호 패턴(410), 및 제2 절연 패턴(112)을 노출시킬 수 있다. 콘택홀(501)의 측면은 보호 패턴들(410, 430, 440) 및 제2 절연 패턴(112)을 노출시킬 수 있다. 하부 전극 패턴들(300)의 수직부들(320)는 식각 공정에 의해 제거되지 않을 수 있다.
도 6e를 참조하면, 스페이서 패턴(550)이 콘택홀(501)의 측벽 상에 배치될 수 있다. 상변화 패턴(500)이 콘택홀(501) 내에 형성될 수 있다. 스페이서 패턴(550) 및 상변화 패턴(500)의 형성은 앞서 도 3p의 예에서 설명한 바와 동일 또는 유사한 방법에 의해 진행될 수 있다. 상변화 패턴(500)의 하면(500b)은 하부 전극 패턴들(300)의 상면들(300a)과 접촉할 수 있다. 상기 하면(500b)의 다른 일부는 제1 보호 패턴(410) 및 제2 절연 패턴(112)과 접촉할 수 있다. 본 발명에 따르면, 각각의 하부 전극 패턴들(300)은 “L”자 형상을 가져, 상변화 패턴들(500) 및 하부 전극 패턴들(300)의 접촉 면적이 감소할 수 있다.
도 6f 및 도6g를 참조하면, 상부 전극 패턴(600) 및 비트 라인들(BL)이 상변화 패턴(500) 상에 형성될 수 있다. 상부 전극 패턴(600) 및 비트 라인들(BL)이 상변화 패턴(500)은 도 3q의 예에서 설명한 바와 동일 또는 유사한 방법에 의해 진행될 수 있다. 이에 따라, 실시예의 반도체 장치(4)의 제조가 완성될 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치의 블록도이다.
본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1000)는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다.
도 7을 참조하면, 전자 장치(1000)는 본 발명의 실시예들에 따른 반도체 장치(예를 들어, PRAM; 1100) 및 메모리 컨트롤러(1200)로 구성되는 반도체 메모리 장치(1300), 시스템 버스(1450)에 전기적으로 연결된 중앙처리장치(1500), 사용자 인터페이스(1600), 전원 공급 장치(1700)를 포함한다.
메모리(1100)에는 사용자 인터페이스(1600)를 통해서 제공되거나 또는, 중앙처리장치(1500)에 의해서 처리된 데이터가 메모리 컨트롤러(1200)를 통해 저장된다. 메모리(1100)는 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 전자 장치(1000)의 동작 속도가 획기적으로 빨라질 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 복수의 메모리 셀들이 제공된 기판; 및
상기 기판 상에서 상기 메모리 셀들을 정의하는 절연 패턴을 포함하되,
상기 메모리 셀들 각각은:
상기 기판 상의 선택 소자부;
상기 선택 소자부 상에 배치되며, 수평부 및 수직부를 포함하는 하부 전극 패턴;
상기 하부 전극 패턴 상의 상변화 패턴; 및
상기 하부 전극 패턴 및 상기 절연 패턴 사이에 개재되어, 상기 상변화 패턴의 측벽 상으로 연장되는 보호 패턴을 포함하되,
상기 수직부는 상기 수평부 상에서 상기 상변화 패턴을 향하여 연장되며, 상기 수직부의 상면은 상기 상변화 패턴의 하면보다 작은 면적을 갖는 반도체 장치.
- 제1 항에 있어서,
상기 수평부의 두께는 상기 수직부의 폭과 동일한 반도체 장치.
- 제1 항에 있어서,
상기 상변화 패턴의 측면들 상에 스페이서 패턴이 더 배치되는 반도체 장치.
- 제1 항에 있어서,
상기 수직부는 1nm내지 10nm의 폭을 갖는 반도체 장치.
- 제1 항에 있어서,
상기 기판 상에서 일 방향으로 연장되는 워드 라인들; 및
상기 워드 라인들과 교차하는 방향으로 연장되는 비트 라인들을 더 포함하되,
상기 메모리 셀들은 상기 워드 라인들 및 상기 비트 라인들이 교차하는 영역에 배치되는 반도체 장치.
- 제5 항에 있어서,
서로 인접한 두 워드라인들 상에 배치된 메모리 셀들은 서로 좌우 대칭인 형상을 갖는 반도체 장치.
- 기판 상에 선택 소자층, 제1 희생 패턴, 및 제2 희생 패턴을 형성하는 것;
상기 제1 희생 패턴 및 상기 제2 희생 패턴을 관통하는 제1 트렌치를 형성하는 것;
상기 제1 희생 패턴의 측벽을 리세스 시켜, 상기 제2 희생 패턴의 하면을 노출시키는 리세스 영역을 형성하되, 상기 제1 트렌치는 상기 리세스 영역 내로 연장되는 것;
상기 리세스 영역 내에 하부 전극 패턴을 콘포말하게 형성하여, 상기 선택 소자층의 상면, 상기 제1 희생 패턴의 상기 측면, 및 상기 제2 희생 패턴의 상기 하면을 덮는 것;
상기 제1 트렌치 및 상기 리세스 영역 내에 제1 보호 패턴을 형성하여, 상기 하부 전극 패턴 및 상기 제2 희생 패턴을 덮는 것; 및
상기 제1 트렌치 내에 상기 절연 패턴을 형성하되, 상기 절연 패턴은 상기 제1 보호 패턴을 덮는 것을 포함하는 반도체 장치 제조방법.
- 제 7항에 있어서,
상기 제1 희생 패턴 및 상기 제2 희생 패턴을 관통하는 제2 트렌치를 형성하는 것;
상기 제2 트렌치에 의해 노출된 제1 희생 패턴을 제거하여, 상기 하부 전극 패턴을 노출시키는 것;
상기 제2 트렌치 내에 제2 보호 패턴을 형성하여, 상기 하부 전극 패턴을 덮는 것; 및
상기 제2 트렌치 내에 제2 절연 패턴을 형성하여, 상기 제2 보호 패턴을 덮는 것을 더 포함하는 반도체 장치 제조방법.
- 제8 항에 있어서,
상기 제2 희생 패턴을 제거하여, 상기 제1 보호 패턴을 노출시키는 콘택홀을 형성하는 것; 및
상기 콘택홀 내에 상변화 패턴을 형성하는 것을 더 포함하는 반도체 장치 제조방법.
- 기판
상기 기판 상의 선택 소자층;
상기 선택 소자층 상의 오믹 패턴;
상기 오믹 패턴 상의 상변화 패턴;
상기 오믹 패턴 및 상기 상변화 패턴 사이에 제공되며, 상기 오믹 패턴의 상면의 일부를 덮는 수평부 및 상기 수평부로부터 연장되어 상기 상변화 패턴과 접촉하는 수직부를 포함하는 하부 전극 패턴, 상기 하부 전극 패턴의 양측에 상기 상변화 패턴의 하면이 노출되는 것;
상기 하부 전극 패턴의 일측면 상에서 상기 상변화 패턴의 상기 하면 및 일측벽 상으로 연장되는 제1 보호 패턴; 및
상기 하부 전극 패턴의 타측면 상에서 상기 상변화 패턴의 상기 하면 타측벽 상으로 연장되는 제2 보호 패턴을 포함하되,
상기 제1 보호 패턴 상의 상기 상변화 패턴의 상기 하면은 상기 수직부의 상면과 동일하거나 높은 레벨을 가지고,
상기 제2 보호 패턴 상의 상기 상변화 패턴의 상기 하면은 상기 제1 보호 패턴 상의 상기 상변화 패턴의 상기 하면보다 높은 레벨을 갖는 반도체 장치.
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