KR20130044496A - 배선 상에 셀 패턴이 형성되는 반도체 메모리 소자 및 그 제조 방법 - Google Patents

배선 상에 셀 패턴이 형성되는 반도체 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

배선 상에 셀 패턴이 형성되며 배선 저항을 감소시킬 수 있는 반도체 메모리 소자 및 그 제조 방법에 있어서, 반도체 메모리 소자는 셀 영역, 코어 영역 및 주변 영역이 정의되며 하부구조가 형성된 반도체 기판, 반도체 기판의 전체 구조 상에 형성되는 도전라인, 셀 영역의 도전라인 상에 형성되는 메모리 셀 패턴 및 코어 영역의 도전라인 상부 또는 주변 영역의 도전 라인 상부 중 적어도 한 측에 형성되는 더미 도전 패턴을 포함할 수 있다.

Description

배선 상에 셀 패턴이 형성되는 반도체 메모리 소자 및 그 제조 방법{Phase Change Random Access Memory Device and Fabrication Method Thereof}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 구체적으로는 배선 상에 셀 패턴이 형성되는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 메모리 소자의 제조 시에는 셀 및 코어 영역과 주변 영역의 공정이 구분되어 진행된다. 즉, 셀 동작 및 특성을 확보하기 위해 셀 영역에 패턴 및 스택을 형성하고, 셀과 주변 회로를 연결하는 것이다.
도 1은 일반적인 반도체 메모리 소자의 구조를 설명하기 위한 단면도로서, 예를 들어 상변화 메모리 소자의 구조를 나타낸다.
셀 및 코어 영역과 주변 영역이 정의된 반도체 기판(101)에 소자 분리막(103)이 형성된다. 그리고, 셀 및 코어 영역의 반도체 기판(101) 상에는 워드라인 선택용 스위치(105)가 형성된다. 이때, 셀 및 코어 영역과 주변 영역 간의 높이를 맞추기 위해 주변 영역에도 회로 패턴이 형성된다.
이후, 전체 구조 상에 도전라인(107)을 형성한다. 이 도전라인(107)은 텅스텐과 같은 금속 물질을 이용하여 형성할 수 있으며, 셀 동작시 워드라인으로 작용한다. 셀 및 코어 영역에서, 도전라인(107)은 그 하부에 기 형성된 스위치(105)와 전기적으로 접속됨은 물론이다. 주변 영역에 형성된 도전라인(107)은 하부의 회로 패턴과 콘택되어 배선으로 작용한다.
또한, 셀 및 코어 영역의 도전라인(107) 상에는 셀 패턴이 형성된다. 특히, 상변화 메모리 소자에서, 셀 패턴은 액세스 소자(예를 들어, 다이오드)를 통해 도전라인(107)과 접속된다.
액세스 소자로서의 다이오드는 베리어 메탈층(109) 및 N타입 반도체층(111)으로 이루어질 수 있고, 접촉 저항을 감소시키기 위해 N타입 반도체층(111) 표면을 실리사이드화시킨 실리사이드층(113)을 더 포함할 수 있으나, 이에 한정되는 것은 아니다. 아울러, 액세스 소자(109, 111(113)) 상에는 하부전극(115), 상변화 물질 패턴(117), 상부전극(119) 및 비트라인(121)이 공지의 방법으로 형성된다.
도 2는 도 1에 도시한 반도체 메모리 소자의 레이아웃도이다.
셀 영역에 복수의 단위 메모리 셀(MC)이 형성되고, 코어 영역에는 워드라인 콘택(WC)이 형성된 상태는 나타낸다. 아울러, 주변 영역에 주변 회로 및 셀 영역과의 배선 연결을 위한 콘택이 형성된 상태를 나타낸다.
메모리 소자의 단위 셀은 그 동작 특성을 담보하기 위해 요구되는 사이즈를 확보하여야 한다. 따라서, 반도체 소자에 대한 축소율이 낮아질수록 워드라인 즉, 제 1 도전라인(107)의 사이즈가 작아져 제 1 도전라인(107)의 직렬 저항이 증가하게 된다. 그리고, 제 1 도전라인(107)의 직렬 저항 증가는 전압 강하에 따른 센싱 마진 확보를 저해한다.
이를 극복하기 위해서는 워드라인 선택 스위치(105)가 제 1 도전라인(107)으로 충분한 구동 전류를 제공할 수 있도록 설계되어야 한다. 하지만, 스위치(105)의 구동력을 증가시키기 위해서는 트랜지스터의 사이즈를 크게 설계하여야 하고, 이는 결국 칩 사이즈를 증가시키는 결과를 가져오게 된다.
이를 해결하기 위한 다른 방법으로, 제 1 도전라인(107) 형성을 위한 트렌치를 깊이 형성하는 방안을 고려할 수 있다. 하지만 이 또한 축소율 감소에 따른 제약이 존재하여 도입하기 어려운 실정이다.
본 발명의 실시예는 배선 저항이 감소된 메모리 소자 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 의한 배선 상에 셀 패턴이 형성되는 메모리 소자는 셀 영역, 코어 영역 및 주변 영역이 정의되며 하부구조가 형성된 반도체 기판; 상기 반도체 기판의 전체 구조 상에 형성되는 도전라인; 상기 셀 영역의 상기 도전라인 상에 형성되는 메모리 셀 패턴; 및 상기 코어 영역의 상기 도전라인 상부 또는 상기 주변 영역의 상기 도전 라인 상부 중 적어도 한 측에 형성되는 더미 도전 패턴;을 포함할 수 있다.
한편, 본 발명의 일 실시예에 의한 배선 상에 셀 패턴이 형성되는 메모리 소자 제조 방법은 셀 영역, 코어 영역 및 주변 영역이 정의된 반도체 기판의 전체 구조 상에 도전 라인을 형성하는 단계; 및 상기 셀 영역의 상기 도전 라인 상에 셀 패턴을 형성하고, 상기 코어 영역 또는 상기 주변 영역의 상기 도전 라인 상에 더미 도전 패턴을 형성하는 단계;를 포함할 수 있다.
본 기술에 의하면 셀 패턴이 형성되는 배선 저항을 감소시킬 수 있다. 이 배선은 워드라인일 수 있으며, 배선 저항이 감소됨에 따라 동작을 위해 인가되는 전압을 낮출 수 있어 동일 인가 전압에서 센싱 마진을 증대시킬 수 있다.
도 1은 일반적인 반도체 메모리 소자의 구조를 설명하기 위한 단면도,
도 2는 도 1에 도시한 반도체 메모리 소자의 레이아웃도,
도 3은 본 발명의 일 실시예에 의한 반도체 메모리 소자의 구조를 설명하기 위한 단면도,
도 4는 도 3에 도시한 반도체 메모리 소자의 레이아웃도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 3은 본 발명의 일 실시예에 의한 반도체 메모리 소자의 구조를 설명하기 위한 단면도이다.
본 발명의 일 실시예에 의한 반도체 메모리 소자는 도전라인(207), 바람직하게는 워드라인 상에 셀 패턴이 형성되는 반도체 메모리 소자이며, 상변화 메모리 소자가 될 수 있으나 이에 한정되는 것은 아니다.
한편, 셀 및 코어 영역에 형성된 도전라인(207)의 셀 영역 상에는 셀 패턴이 형성되고, 코어 영역의 도전라인(207) 상부 및/또는 주변 영역의 도전라인(207) 상부에는 더미 도전 패턴(223, 225)이 형성된다.
보다 구체적으로 설명하면 다음과 같다.
셀 및 코어 영역과 주변 영역이 정의된 반도체 기판(201)에 소자 분리막(203)이 형성된다.
그리고, 소자 분리막(203)이 형성된 반도체 기판(201)의 셀 및 코어 영역에는 워드라인 선택용 스위치(205)가 형성된다. 이때, 주변 영역에도 셀 및 코어 영역과의 높이를 맞추기 위한 회로 패턴이 형성된다.
이후, 스위치(205)가 형성된 레이어의 전체 구조 상에 스위치(205)와 전기적으로 접속되는 도전라인(207)이 형성된다. 도전라인(207)은 워드라인으로 작용할 수 있으며, 예를 들어 텅스텐과 같은 금속 물질을 이용하여 형성하는 것이 바람직하다.
셀 및 코어 영역의 도전라인(207) 상에는 셀 패턴 및 더미 도전 패턴(223)이 형성되며, 동시에 주변 영역의 도전라인(207) 상에도 더미 도전 패턴(225)이 형성된다. 즉, 셀 영역의 도전라인(207) 상에 액세스 소자(209, 211)를 형성할 때, 코어 영역 및 주변 영역에도 동일한 물질을 형성 및 패터닝하여 더미 도전 패턴(223, 225)을 형성하는 것이다.
이를 위해, 도전라인(207)이 형성된 전체 구조 상에 액세스 소자로서 작용할 물질층을 순차적으로 형성하고 패터닝한다. 액세스 소자는 예를 들어 다이오드가 될 수 있으며, 이 경우 다이오드는 예를 들어 베리어 메탈층(209) 및 N타입 반도체층(211)의 적층 구조를 채택할 수 있으나 이에 한정되는 것은 아니다. 아울러, 셀 영역에 형성된 액세스 소자의 상부 표면을 실리사이드화시켜 실리사이드층(213)을 형성하는 것도 가능하다.
한편, 도 3에는 더미 도전 패턴(223, 225)이 코어 영역 및 주변 영역에 모두 형성되는 것을 도시하였으나 이에 한정되는 것은 아니다. 즉 더미 도전 패턴은 코어 영역과 주변 영역에 선택적으로 형성되는 것도 가능하다.
액세스 소자 형성 후에는 그 상부에 셀 패턴 즉 하부전극(215), 상변화 물질층(217) 및 상부전극(219)을 공지의 방법으로 형성할 수 있고, 셀 패턴 상부에는 비트라인(221)을 공지의 방법으로 형성할 수 있다.
결국, 코어 영역의 도전라인(207) 상부 및 주변 영역의 도전라인(209) 상에 각각 더미 도전 패턴(223, 225)이 형성되게 되며, 더미 도전 패턴(223, 225)은 액세스 소자와 동일한 구조가 될 수 있다. 도 3의 예에서는 액세스 소자로서 베리어 메탈층(209) 및 N타입 반도체층(211)으로 이루어진 다이오드를 도시하였으며, 이 경우 더미 도전 패턴(223, 225) 또한 베리어 메탈층(209) 및 N 타입 반도체층(211)의 적층 구조가 될 수 있다.
도 4는 도 3에 도시한 반도체 메모리 소자의 레이아웃도이다.
도 4를 참조하면, 코어 영역 및 주변 영역에 더미 도전 패턴(223, 225)이 형성된 것을 알 수 있다. 이 더미 도전 패턴(223, 225)은 도 2에 도시한 것과 달리, 도전라인(207) 상에 형성되어 도전라인(207)에 병렬 저항 성분으로 작용한다.
결국, 도전라인(207)의 저항은 도전라인(207) 고유의 저항과 더미 도전 패턴(223, 225)의 저항 성분이 병렬로 작용하여 도전라인(207) 고유의 저항보다 낮은 저항을 갖게 된다.
따라서 도전라인(207)이 워드라인으로 작용하는 경우, 셀에 대한 데이터 기록 동작시 워드라인의 전압 강하 현상을 감소시킬 수 있다. 이는 메모리 소자의 동작을 위해 인가되는 전압을 낮출 수 있는 효과를 가져오며, 동일한 인가 전압에서 동작하는 메모리 소자와 비교할 때 보다 향상된 센싱 마진을 확보할 수 있다.
나아가, 워드라인을 구동하기 위한 스위치의 구동 능력을 증가시키지 않고도 저항 성분을 감소시킬 수 있어, 큰 구동력의 트랜지스터 개발에 따르는 부담 및 면적 증가 문제를 해결할 수 있고, 전체적인 칩 사이즈를 감소시킬 수 있다.
공적적인 측면에서도, 워드라인 형성을 위한 트렌치를 깊이 형성할 필요가 없기 때문에 공정개발 부담이 줄어들게 된다. 그리고, 셀 및 코어 영역과 주변 영역 간의 높이 차이가 줄어들게 되어 셀/코어 영역과 주변 영역 간의 높이 균형이 개선되어 양산성을 증대시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
201 : 반도체 기판
203 : 소자 분리막
205 : 스위치
207 : 도전라인
209/211 : 액세스 소자
213 : 실리사이드층
215 : 하부전극
217 : 상변화 물질층
219 : 상부전극
221 : 비트라인
223, 225 : 더미 도전 패턴

Claims (5)

  1. 셀 영역, 코어 영역 및 주변 영역이 정의되며 하부구조가 형성된 반도체 기판;
    상기 반도체 기판의 전체 구조 상에 형성되는 도전라인;
    상기 셀 영역의 상기 도전라인 상에 형성되는 메모리 셀 패턴; 및
    상기 코어 영역의 상기 도전라인 상부 또는 상기 주변 영역의 상기 도전 라인 상부 중 적어도 한 측에 형성되는 더미 도전 패턴;
    을 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 셀 패턴은 상기 도전라인과 전기적으로 접속되는 액세스 소자를 포함하고, 상기 더미 도전 패턴은 상기 액세스 소자는 동일한 구조를 갖는 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 셀 패턴은 적층 구조를 가지며, 상기 셀 패턴의 하부 구조와 상기 더미 도전 패턴은 동일한 구조를 갖는 반도체 메모리 소자.
  4. 셀 영역, 코어 영역 및 주변 영역이 정의된 반도체 기판의 전체 구조 상에 도전 라인을 형성하는 단계; 및
    상기 셀 영역의 상기 도전 라인 상에 셀 패턴을 형성하고, 상기 코어 영역 또는 상기 주변 영역의 상기 도전 라인 상에 더미 도전 패턴을 형성하는 단계;
    를 포함하는 반도체 메모리 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 셀 패턴은 상기 도전 라인과 전기적으로 접촉되는 액세스 소자를 포함하고, 상기 더미 도전 패턴은 상기 액세스 소자와 동시에 형성되는 반도체 메모리 소자 제조 방법.
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