KR20210152840A - 3차원 반도체 메모리 장치 - Google Patents
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Abstract
3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 제 1 방향으로 연장되는 제 1 도전 라인; 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인; 상기 제 1 도전 라인과 상기 제 2 도전 라인이 교차하는 위치에 제공되는 셀 스택; 및 상기 셀 스택의 측벽을 덮는 매립 절연 패턴을 포함하되, 상기 셀 스택은: 차례로 적층된 제 1, 제 2, 및 제 3 전극들; 상기 제 1 및 제 2 전극들 사이의 스위칭 패턴; 및 상기 제 2 및 제 3 전극들 사이의 가변 저항 패턴을 포함하되, 상기 매립 절연 패턴의 상면은 상기 제 3 전극의 상면과 하면 사이에 위치할 수 있다.
Description
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 가변 저항 메모리 셀들을 포함하는 3차원 반도체 메모리 장치에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다.
최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
나아가, 반도체 장치의 집적도를 증가시키는 것이 요구되고 있으며, 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 가변 저항 메모리 소자의 전기적 특성을 향상시키며, 공정 불량을 줄일 수 있는 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 제 1 방향으로 연장되는 제 1 도전 라인; 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인; 상기 제 1 도전 라인과 상기 제 2 도전 라인이 교차하는 위치에 제공되는 셀 스택; 및 상기 셀 스택의 측벽을 덮는 매립 절연 패턴을 포함하되, 상기 셀 스택은: 차례로 적층된 제 1, 제 2, 및 제 3 전극들; 상기 제 1 및 제 2 전극들 사이의 스위칭 패턴; 및 상기 제 2 및 제 3 전극들 사이의 가변 저항 패턴을 포함하되, 상기 매립 절연 패턴의 상면은 상기 제 3 전극의 상면과 하면 사이에 위치할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판의 상면과 평행한 제 1 방향으로 연장되는 제 1 도전 라인들; 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인들; 상기 제 1 도전 라인들과 상기 제 2 도전 라인들의 교차점들에 제공되는 셀 스택들; 상기 셀 스택들 사이를 채우는 제 1 매립 절연 패턴; 및 상기 제 2 도전 라인들 사이를 채우는 제 2 매립 절연 패턴을 포함하되, 상기 제 1 도전 라인들은 상기 셀 스택의 하부 폭보다 작은 상부 폭을 갖고, 상기 제 2 도전 라인들은 상기 셀 스택의 상부 폭보다 큰 하부 폭을 갖고, 상기 제 2 매립 절연 패턴의 바닥면은 상기 셀 스택들의 상면들보다 낮은 레벨에 위치할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판의 상면과 평행한 제 1 방향으로 연장되는 제 1 도전 라인들; 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인들; 상기 제 1 도전 라인들과 상기 제 2 도전 라인들의 교차점들에 제공되는 셀 스택들로서, 상기 셀 스택들 각각은 차례로 적층된 제 1, 제 2, 및 제 3 전극들, 상기 제 1 및 제 2 전극들 사이의 스위칭 패턴, 및 상기 제 2 및 제 3 전극들 사이의 가변 저항 패턴을 포함하는 것; 상기 셀 스택들 사이를 채우는 제 1 매립 절연 패턴; 상기 셀 스택들의 측벽들과 상기 제 1 매립 절연 패턴 사이의 제 1 캡핑 패턴; 상기 셀 스택들의 상기 가변 저항 패턴들과 상기 제 1 캡핑 패턴 사이의 측벽 스페이서; 상기 제 2 도전 라인들과 상기 셀 스택들 사이에서 상기 제 2 방향으로 연장되는 배리어 금속 패턴들; 및 상기 제 1 매립 절연 패턴 상에서 상기 제 2 도전 라인들의 측벽들 및 상기 배리어 금속 패턴들의 측벽들을 덮는 제 2 매립 절연 패턴을 포함하되, 상기 스위칭 패턴은 그것의 상면과 하면 사이에서 최대 폭을 갖고, 상기 가변 저항 패턴은 그것의 상면과 하면 사이에서 최소 폭을 갖고, 상기 제 1 매립 절연 패턴의 상면은 상기 셀 스택의 상기 제 3 전극의 상면과 하면 사이에 위치할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판 상에서 제 1 방향으로 연장되는 복수 개의 제 1 도전 라인들; 상기 제 1 방향과 교차하는 제 2 방향으로 연장되어 상기 제 1 도전 라인들과 교차하는 복수 개의 제 2 도전 라인들; 상기 제 1 도전 라인들과 상기 제 2 도전 라인들의 교차점들에 배치되는 제 1 셀 스택들; 상기 제 1 방향으로 연장되어 상기 제 2 도전 라인들과 교차하는 복수 개의 제 3 도전 라인들; 상기 제 2 도전 라인들과 상기 제 3 도전 라인들의 교차점들에 배치되는 제 2 셀 스택들; 상기 제 2 도전 라인들 사이를 채우는 제 1 매립 절연 패턴들; 및 상기 제 3 도전 라인들 사이를 채우는 제 2 매립 절연 패턴들을 포함하되, 상기 제 1 매립 절연 패턴의 바닥면은 상기 제 1 셀 스택들의 상면들 보다 낮은 레벨에 위치하고, 상기 제 2 매립 절연 패턴의 바닥면은 상기 제 2 셀 스택들의 상면들 보다 낮은 레벨에 위치할 수 있다.
본 발명의 실시예들에 따르면 3차원 반도체 메모리 장치의 셀 스택을 형성시 제 1 도전 라인 및 제 2 도전 라인과 별도로 패터닝 공정이 진행될 수 있다. 이에 따라 셀 스택을 형성시 종횡비가 증가되어 셀 스택들이 쓰러지는 것을 방지할 수 있다. 또한, 1회의 식각 공정을 수행하여 셀 스택을 형성하므로, 제 1 도전 라인 또는 제 2 도전 라인을 형성하는 동안 셀 스택의 측벽 손상을 줄일 수 있다.
나아가, 가변 저항 패턴이 상면 및 하면 사이의 레벨에서 최소 폭을 가지므로, 3차원 반도체 메모리 장치의 동작시 동작 전류 및 소비 전력이 감소되어 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개념도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 블록을 간략히 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 메모리 셀 어레이를 개략적으로 나타내는 사시도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 4의 I-I'선 및 II-II'선을 따라 자른 단면들을 나타낸다.
도 6a는 도 5a의 A 부분을 확대한 도면이다.
도 6b, 도 6c, 및 도 6d는 도 5a의 B 부분을 확대한 도면들이다.
도 7 내지 도 12는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 4의 I-I'선 및 II-II'선을 따라 자른 단면들을 나타낸다.
도 13은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 14 내지 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 4의 I-I' 선 및 II-II' 선을 따라 자른 단면들이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 블록을 간략히 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 메모리 셀 어레이를 개략적으로 나타내는 사시도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 4의 I-I'선 및 II-II'선을 따라 자른 단면들을 나타낸다.
도 6a는 도 5a의 A 부분을 확대한 도면이다.
도 6b, 도 6c, 및 도 6d는 도 5a의 B 부분을 확대한 도면들이다.
도 7 내지 도 12는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 4의 I-I'선 및 II-II'선을 따라 자른 단면들을 나타낸다.
도 13은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 14 내지 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 4의 I-I' 선 및 II-II' 선을 따라 자른 단면들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개념도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판(100) 상에 차례로 적층된 복수의 메모리 셀 어레이층들(MCA)을 포함할 수 있다. 메모리 셀 어레이층들(MCA) 각각은 2차원적으로 배열된 복수의 가변 저항 메모리 셀들을 포함할 수 있다. 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 메모리 셀 어레이층들(MCA) 사이에 배치되고 메모리 셀들의 기입, 독출 및 소거를 위한 복수의 도전 라인들을 포함할 수 있다. 도 1에는 5개의 메모리 셀 어레이층들(MCA)이 도시되었으나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 메모리 셀 어레이를 간략히 나타내는 회로도이다.
도 2를 참조하면, 제 1 내지 제 4 메모리 셀 어레이층들(MCA1~MCA4)이 서로 교차하는 제 1 방향(D1)과 제 2 방향(D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 적층될 수 있다. 제 1 내지 제 4 메모리 셀 어레이층들(MCA1~MCA4) 각각은 서로 교차하는 도전 라인들(CL1, CL2) 및 이들의 교차점들에 각각 배치되는 복수 개의 메모리 셀들(MC)을 포함할 수 있다. 제 1 내지 제 4 메모리 셀 어레이층들(MCA1~MCA4) 각각에서 메모리 셀들(MC)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 제 3 방향(D3)으로 인접하는 메모리 셀들(MC)은 이들 사이에 배치되는 도전 라인들(CL1 또는 CL2)을 공유할 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서 하나의 셀 어레이층을 나타내는 사시도이다.
도 3을 참조하면, 셀 어레이층(MCA)은 서로 교차하는 제 1 및 제 2 도전 라인들(CL1, CL2) 및 메모리 셀들(MC)을 포함할 수 있다.
메모리 셀들(MC) 각각은 제 1 도전 라인들(CL1) 및 제 2 도전 라인들(CL2)의 교차점들에 각각 배치될 수 있다. 메모리 셀들(MC) 각각은 스위칭 소자(SW) 및 가변 저항체(VR)를 포함할 수 있다. 메모리 셀들(MC)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 서로 이격되어 배치될 수 있다.
제 1 도전 라인들(CL1)과 제 2 도전 라인들(CL2)의 교차점에 가변 저항체들(VR)이 각각 배치될 수 있으며, 가변 저항체들(VR)과 제 2 도전 라인들(CL1) 사이에 각각 스위칭 소자들(SW)이 배치될 수 있다.
실시예들 예에서, 스위칭 소자(SW)가 가변 저항체(VR)와 제 1 도전 라인(CL1) 사이에 배치되는 것으로 도시하였으나, 스위칭 소자(SW)가 가변 저항체(VR)와 제 2 도전 라인(CL2) 사이에 배치될 수도 있다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 4의 I-I'선 및 II-II'선을 따라 자른 단면들을 나타낸다. 도 6a는 도 5의 A 부분을 확대한 도면이다. 도 6b, 도 6c, 및 도 6d는 도 5의 B 부분을 확대한 도면들이다.
도 4 및 도 5를 참조하면, 기판(100) 상에 제 1 방향(D1)으로 연장되는 제 1 도전 라인들(CL1)이 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 제 1 방향(D1) 및 제 2 방향(D2)은 기판(100)의 상면에 평행할 수 있고, 서로 교차할 수 있다.
제 1 도전 라인들(CL1)은 하부 폭 보다 작은 상부 폭을 가질 수 있으며, 경사진 측벽을 가질 수 있다. 제 1 도전 라인들(CL1)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
제 1 도전 라인들(CL1)과 기판(100) 사이에 층간 절연막(110)이 제공될 수 있다. 층간 절연막(110)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
제 1 도전 라인들(CL1) 사이에 하부 절연 패턴들(115)이 배치될 수 있다. 하부 절연 패턴들(115)은 제 1 도전 라인들(CL1)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 하부 절연 패턴들(115)의 상면들은 제 1 도전 라인들(CL1)의 상면들과 실질적으로 동일한 레벨에 위치하거나, 제 1 도전 라인들(CL1)의 상면들보다 낮은 레벨에 위치할 수 있다. 하부 절연 패턴들(115)의 하부 부분들은 층간 절연막(110) 내에 배치될 수 있다. 하부 절연 패턴들(115)의 바닥면들은 제 1 도전 라인들(CL1)의 바닥면들보다 낮은 레벨에 위치할 수 있다. 하부 절연 패턴들(115), 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제 2 도전 라인들(CL2)이 제 1 도전 라인들(CL1)을 가로지르도록 제공될 수 있다. 제 2 도전 라인들(CL2)은 제 2 방향(D2)으로 연장되고 제 1 방향(D1)으로 서로 이격될 수 있다. 제 2 도전 라인들(CL2)은 제 1 도전 라인들(CL1)과 기판(100)의 상면에 대해 수직한 제 3 방향(D3)으로 이격될 수 있다. 제 2 도전 라인들(CL2)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
셀 스택들(CS)이 제 1 도전 라인들(CL1)과 제 2 도전 라인들(CCL)의 교차점들에 배치될 수 있다. 다시 말해, 셀 스택들(CS)은 각각의 제 1 도전 라인들(CL1) 상에 제 1 방향(D1)으로 서로 이격되어 배치될 수 있다. 셀 스택들(CS) 각각은 기둥 형태를 가질 수 있으며, 원형의 상면을 가질 수 있다. 셀 스택들(CS) 각각은 하부 폭보다 작은 상부 폭을 가질 수 있으며, 이와 달리, 하부 폭과 실질적으로 동일한 상부 폭을 가질 수도 있다.
셀 스택들(CS) 각각은 제 1 도전 라인(CL1)과 제 2 도전 라인(CL2) 사이에 제공되는 스위칭 패턴(SP) 및 스위칭 패턴(SP)과 제 2 도전 라인(CL2) 사이의 가변 저항 패턴(RP)을 포함할 수 있다.
일 예로, 셀 스택들(CS) 각각은 차례로 적층된 제 1 전극(BE), 스위칭 패턴(SP), 제 2 전극(ME), 가변 저항 패턴(RP), 및 제 3 전극(TE)을 포함할 수 있다. 나아가, 셀 스택들(CS) 각각은 제 2 전극(ME)과 가변 저항 패턴(RP) 사이의 제 1 금속 패턴(BM1) 및 제 3 전극(TE)과 가변 저항 패턴(RP) 사이의 제 2 금속 패턴(BM2)을 포함할 수 있다.
이하 설명에서는 스위칭 패턴(SP)이 제 1 전극(BE)과 제 2 전극(ME) 사이에 배치되고, 가변 저항 패턴(RP)이 제 2 전극(ME)과 제 3 전극(TE) 사이에 배치되는 것으로 설명되나, 이와 달리, 제 1 전극(BE)과 제 2 전극(ME) 사이에 가변 저항 패턴(RP)이 배치되고, 제 2 전극(ME)과 제 3 전극(TE) 사이에 스위칭 패턴(SP)이 배치될 수도 있다.
셀 스택들(CS)의 스위칭 패턴들(SP)은 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 일 예로, 스위칭 패턴들(SP)은 비선형적(일 예로, S자형) I-V 커브를 갖는 쓰레숄드(threshold) 스위칭 현상에 기초한 소자들일 수 있다. 스위칭 패턴들(SP)은 가변 저항 패턴들(RP)보다 높은 결정질-비정질간의 상전이 온도를 가질 수 있다. 일 예로, 스위칭 패턴들(SP)의 상전이 온도는 약 350℃내지 약 450℃일 수 있다. 따라서, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 동작 시, 가변 저항 패턴들(RP)은 동작 전압 하에서 결정질과 비정질 사이에서 가역적으로 상변화가 이루어지나, 스위칭 패턴들(SP)은 동작 전압 하에서 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 본 명세서에서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다.
스위칭 패턴들(SP)은 칼코게나이드(chalcogenide)계 원소인 Te, Se, 및 S 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 스위칭 패턴들(SP)은 화합물에 추가하여 열적 안정화 원소를 더 포함할 수 있다. 열적 안정화 원소는 B, C, N, 및 O 중 적어도 하나일 수 있다. 스위칭 패턴들(SP)은 단일막 또는 복수 개의 막들이 적층된 다층막 구조를 가질 수도 있다.
일 예로, 스위칭 패턴들(SP)은 GeSe, GeS, AsSe, AsTe, AsS SiTe, SiSe, SiS, GeAs, SiAs, SnSe, SnTe 중 적어도 하나를 포함할 수 있다. 일 예로, 스위칭 패턴들(SP)은 GeAsTe, GeAsSe, AlAsTe, AlAsSe, SiAsSe, SiAsTe, GeSeTe, GeSeSb, GaAsSe, GaAsTe, InAsSe, InAsTe, SnAsSe, SnAsTe 중 적어도 하나를 포함할 수 있다. 일 예로, 스위칭 패턴들(SP)은 GeSiAsTe, GeSiAsSe, GeSiSeTe, GeSeTeSb, GeSiSeSb, GeSiTeSb, GeSeTeBi, GeSiSeBi, GeSiTeBi, GeAsSeSb, GeAsTeSb, GeAsTeBi, GeAsSeBi, GeAsSeIn, GeAsSeGa, GeAsSeAl, GeAsSeTl, GeAsSeSn, GeAsSeZn, GeAsTeIn, GeAsTeGa, GeAsTeAl, GeAsTeTl, GeAsTeSn, GeAsTeZn 중 적어도 하나를 포함할 수 있다. 일 예로, 스위칭 패턴들(SP)은 GeSiAsSeTe, GeAsSeTeS, GeSiAsSeS, GeSiAsTeS, GeSiSeTeS, GeSiAsSeP, GeSiAsTeP, GeAsSeTeP, GeSiAsSeIn, GeSiAsSeGa, GeSiAsSeAl, GeSiAsSeTl, GeSiAsSeZn, GeSiAsSeSn, GeSiAsTeIn, GeSiAsTeGa, GeSiAsTeAl, GeSiAsTeTl, GeSiAsTeZn, GeSiAsTeSn, GeAsSeTeIn, GeAsSeTeGa, GeAsSeTeAl, GeAsSeTeTl, GeAsSeTeZn, GeAsSeTeSn, GeAsSeSIn, GeAsSeSGa, GeAsSeSAl, GeAsSeSTl, GeAsSeSZn, GeAsSeSSn, GeAsTeSIn, GeAsTeSGa, GeAsTeSAl, GeAsTeSTl, GeAsTeSZn, GeAsTeSSn, GeAsSeInGa, GeAsSeInAl, GeAsSeInTl, GeAsSeInZn, GeAsSeInSn, GeAsSeGaAl, GeAsSeGaTl, GeAsSeGaZn, GeAsSeGaSn, GeAsSeAlTl, GeAsSeAlZn, GeAsSEAlSn, GeAsSeTlZn, GeAsSeTlSn, GeAsSeZnSn 중 적어도 하나를 포함할 수 있다. 일 예로, 스위칭 패턴들(SP)은 GeSiAsSeTeS, GeSiAsSeTeIn, GeSiAsSeTeGa, GeSiAsSeTeAl, GeSiAsSeTeTl, GeSiAsSeTeZn, GeSiAsSeTeSn, GeSiAsSeTeP, GeSiAsSeSIn, GeSiAsSeSGa, GeSiAsSeSAl, GeSiAsSeSTl, GeSiAsSeSZn, GeSiAsSeSSn, GeAsSeTeSIn, GeAsSeTeSGa, GeAsSeTeSAl, GeAsSeTeSTl, GeAsSeTeSZn, GeAsSeTeSSn, GeAsSeTePIn, GeAsSeTePGa, GeAsSeTePAl, GeAsSeTePTl, GeAsSeTePZn, GeAsSeTePSn, GeSiAsSeInGa, GeSiAsSeInAl, GeSiAsSeInTl, GeSiAsSeInZn, GeSiAsSeInSn, GeSiAsSeGaAl, GeSiAsSeGaTl, GeSiAsSeGaZn, GeSiAsSeGaSn, GeSiAsSeAlSn, GeAsSeTeInGa, GeAsSeTeInAl, GeAsSeTeInTl, GeAsSeTeInZn, GeAsSeTeInSn, GeAsSeTeGaAl, GeAsSeTeGaTl, GeAsSeTeGaZn, GeAsSeTeGaSn, GeAsSeTeAlSn, GeAsSeSInGa, GeAsSeSInAl, GeAsSeSInTl, GeAsSeSInZn, GeAsSeSInSn, GeAsSeSGaAl, GeAsSeSGaTl, GeAsSeSGaZn, GeAsSeSGaSn, GeAsSeSAlSn 중 적어도 하나를 포함할 수 있다.
실시예들에 따르면, 스위칭 패턴들(SP) 각각은, 도 6a에 도시된 바와 같이, 라운드진 측벽을 가질 수도 있다. 스위칭 패턴(SP)은 제 1 및 제 2 전극들(BE, ME)의 측벽들에 비해 옆으로 볼록한 측벽을 가질 수 있다. 스위칭 패턴(SP)은 하면에서 제 1 하부 폭(W1)을 가질 수 있으며, 상면에서 제 1 하부 폭(W1)보다 작은 제 1 상부 폭(W2)을 가질 수 있다. 스위칭 패턴(SP)은 하면과 상면 사이의 레벨에서 최대 폭(W3)을 가질 수 있다.
서로 인접하는 스위칭 패턴들(SP) 간의 간격은 서로 인접하는 제 1 전극들(BE) 간의 간격 또는 서로 인접하는 제 2 전극들(ME) 간의 간격보다 작을 수 있다.
셀 스택들(CS)의 가변 저항 패턴들(RP)은 정보 저장을 가능하게 하는 물성을 갖는 물질들 중의 적어도 하나로 형성될 수 있다. 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치가 상변화 메모리 소자(Phase change memory device)인 경우, 가변 저항 패턴들(RP)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 일 예로, 가변 저항 패턴들(RP)의 결정질-비정질간의 상전이 온도는 약 250℃ 내지 약 350℃일 수 있다.
가변 저항 패턴들(RP)은 칼코게나이드(chalcogenide)계 원소인 Te, Se, 및 S 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다.
일 예로, 가변 저항 패턴들(RP)은 GeTe, GeSe, GeS, SbSe, SbTe, SbS, SbSe, SnSb, InSe, InSb, AsTe, AlTe, GaSb, AlSb, BiSb, ScSb, Ysb, CeSb, DySb, NdSb 중 적어도 하나를 포함할 수 있다. 일 예로, 가변 저항 패턴들(RP)은 GeSbSe, AlSbTe, AlSbSe, SiSbSe, SiSbTe, GeSeTe, InGeTe, GeSbTe, GeAsTe, SnSeTe, GeGaSe, BiSbSe, GaSeTe, InGeSb, GaSbSe, GaSbTe, InSbSe, InSbTe, SnSbSe, SnSbTe, ScSbTe, ScSbSe, ScSbS, YSbTe, YSbSe, YSbS, CeSbTe, CeSbSe, CeSbS, DySbTe, DySbSe, DySbS, NdSbTe, NdSbSe, NdSbS, 중 적어도 하나를 포함할 수 있다. 일 예로, 가변 저항 패턴들(RP)은 GeSbTeS, BiSbTeSe, AgInSbTe, GeSbSeTe, GeSnSbTe, SiGeSbTe, SiGeSbSe, SiGeSeTe, BiGeSeTe, BiSiGeSe, BiSiGeTe, GeSbTeBi, GeSbSeBi, GeSbSeIn, GeSbSeGa, GeSbSeAl, GeSbSeTl, GeSbSeSn, GeSbSeZn, GeSbTeIn, GeSbTeGa, GeSbTeAl, GeSbTeTl, GeSbTeSn, GeSbTeZn, ScGeSbTe, ScGeSbSe, ScGeSbS, YGeSbTe, YGeSbSe, YGeSbS, CeGeSbTe, CeGeSbSe, CeGeSbS, DyGeSbTe, DyGeSbSe, DyGeSbS, NdGeSbTe, NdGeSbSe, NdGeSbS 중 적어도 하나를 포함할 수 있다. 일 예로, 가변 저항 패턴들(RP)은 InSbTeAsSe, GeScSbSeTe, GeSbSeTeS, GeScSbSeS, GeScSbTeS, GeScSeTeS, GeScSbSeP, GeScSbTeP, GeSbSeTeP, GeScSbSeIn, GeScSbSeGa, GeScSbSeAl, GeScSbSeTl, GeScSbSeZn, GeScSbSeSn, GeScSbTeIn, GeScSbTeGa, GeSbAsTeAl, GeScSbTeTl, GeScSbTeZn, GeScSbTeSn, GeSbSeTeIn, GeSbSeTeGa, GeSbSeTeAl, GeSbSeTeTl, GeSbSeTeZn, GeSbSeTeSn, GeSbSeSIn, GeSbSeSGa, GeSbSeSAl, GeSbSeSTl, GeSbSeSZn, GeSbSeSSn, GeSbTeSIn, GeSbTeSGa, GeSbTeSAl, GeSbTeSTl, GeSbTeSZn, GeSbTeSSn, GeSbSeInGa, GeSbSeInAl, GeSbSeInTl, GeSbSeInZn, GeSbSeInSn, GeSbSeGaAl, GeSbSeGaTl, GeSbSeGaZn, GeSbSeGaSn, GeSbSeAlTl, GeSbSeAlZn, GeSbSeAlSn, GeSbSeTlZn, GeSbSeTlSn, GeSbSeZnSn 중 적어도 하나를 포함할 수 있다.
다른 예로, 가변 저항 패턴들(RP)은 단일막 또는 복수 개의 막들이 적층된 다층막 구조를 가질 수도 있다. 다른 예로, 가변 저항 패턴들(RP)은 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복적층된 초격자 구조를 가질 수 있다. 일 예로, 가변 저항 패턴들(RP)은 GeTe층과 SbTe층이 반복 적층된 구조를 가질 수 있다.
다른 실시예에서, 가변 저항 패턴들(RP)은 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 가변 저항 패턴들은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nickel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다. 가변 저항 패턴들(RP)이 전이금속 산화물들을 포함하는 경우, 가변 저항 패턴들(RP)의 유전 상수는 실리콘 산화막의 유전 상수보다 클 수 있다.
다른 실시예에서, 가변 저항 패턴들(RP)은 도전성 금속 산화물과 터널 절연막의 이중 구조이거나, 제 1 도전성 금속산화물, 터널 절연막, 및 제 2 도전성 금속 산화물의 삼중 구조일 수 있다. 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.
실시예들에 따르면, 가변 저항 패턴들(RP)의 두께는 스위칭 패턴(SP)의 두께보다 클 수 있다.
가변 저항 패턴들(RP) 각각은, 도 6b에 도시된 바와 같이, 라운드진 측벽을 가질 수도 있다. 상세하게, 가변 저항 패턴(RP)은 상기 제 2 및 제 3 전극들(ME, TE)의 측벽들에 비해 함몰된 측벽을 가질 수 있다. 가변 저항 패턴(RP)은 하면에서 제 2 하부 폭(Wa)을 가질 수 있으며, 상면에서 제 2 하부 폭(Wa)보다 큰 제 2 상부 폭(Wb)을 가질 수 있다. 가변 저항 패턴(RP)은 상면과 하면 사이의 레벨에서 최소 폭(Wc)을 가질 수 있다. 가변 저항 패턴(RP)의 중심 부분에서 최소 폭을 가지므로, 가변 저항 패턴(RP)의 중심 부분에서 저항이 증가할 수 있다. 따라서, 3차원 반도체 메모리 장치의 동작시 열 발생이 유리할 수 있다.
측벽 스페이서(SS)가 제 1 금속 패턴(BM1) 상에서 가변 저항 패턴(RP)의 측벽을 덮을 수 있다. 측벽 스페이서(SS)는 제 1 금속 패턴(BM1)의 측벽에 정렬될 수 있다. 측벽 스페이서(SS)는 단일막 또는 복수의 막들을 포함하는 다층막일 수 있다. 측벽 스페이서(SS)는 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다.
제 1 및 제 2 금속 패턴들(BM1, BM2)은 가변 저항 패턴들(RP)의 상면 및 하면을 각각 덮을 수 있다. 일 예로, 제 2 금속 패턴(BM2)의 폭은 제 1 금속 패턴(BM1)의 폭보다 작을 수 있다. 제 1 및 제 2 금속 패턴들(BM1, BM2)은 가변 저항 패턴들(RP)을 구성하는 물질의 확산을 방지할 수 있다. 또한, 제 1 금속 패턴들(BM1)은 가변 저항 패턴들(RP)과 스위칭 패턴들(SP) 사이에 제공되어 접촉 저항을 개선할 수 있다. 제 1 및 제 2 금속 패턴들(BM1, BM2)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다.
제 1, 제 2, 및 제 3 전극들(BE, ME, TE)은 도전성 물질을 포함할 수 있다. 일 예로, 제 1, 제 2, 및 제 3 전극들(BE, ME, TE)은 탄소를 포함하는 탄소 전극일 수 있다. 제 1, 제 2, 및 제 3 전극들(BE, ME, TE)은 금속 및/또는 금속 질화물을 포함할 수 있다. 제 1, 제 2, 및 제 3 전극들(BE, ME, TE)은 금속 및/또는 금속 질화물을 포함할 수 있다. 제 1 전극(BE)의 하부 폭은 도 6a에 도시된 바와 같이, 그 아래 제공되는 제 1 도전 라인(CL1)의 상부 폭보다 크거나 실질적으로 동일할 수 있다. 제 3 전극(TE)은 도 5에 도시된 바와 같이, 제 1 및 제 2 전극들(BE, ME)보다 두꺼울 수 있다.
제 1 매립 절연 패턴(144)이 셀 스택들(CS) 사이를 채울 수 있다. 제 1 매립 절연 패턴(144)은 제 1 방향(D1) 및 제 2 방향(D2)으로 연장되어 셀 스택들(CS)을 제 1 방향(D1) 및 제 2 방향(D2)으로 절연시킬 수 있다. 제 1 매립 절연 패턴(144)은 저유전막을 포함할 수 있다. 일 예로, 제 1 매립 절연 패턴(144)은 SiN, SiON, SiC, SiCN, SiOC, SiOCN, SiO2, 및 Al2O3 중 적어도 하나를 포함할 수 있다.
제 1 방향(D1)으로 인접하는 셀 스택들(CS) 사이에서, 제 1 매립 절연 패턴(144)의 상면이 셀 스택들(CS)의 상면들보다 낮은 레벨에 위치할 수 있다. 상세하게, 제 1 매립 절연 패턴(144)의 상면은 각 셀 스택(CS)의 제 3 전극(TE)의 상면과 하면 사이에 위치할 수 있다. 또한, 제 1 매립 절연 패턴(144)은 제 1 방향(D1)으로 인접하는 셀 스택들(CS) 사이에서 라운드진 상면을 가질 수 있다.
제 1 캡핑 패턴(142)이 제 1 매립 절연 패턴(144)과 셀 스택들(CS)의 측벽들 사이에 배치될 수 있다. 제 1 캡핑 패턴(142)은 스위칭 패턴들(SP)의 측벽들 및 측벽 스페이서(SS)와 직접 접촉할 수 있다. 제 1 캡핑 패턴(142)의 바닥부는 제 1 매립 절연 패턴(144)의 바닥면과 하부 절연 패턴들(115)의 상면들 사이, 그리고 제 1 매립 절연 패턴(144)의 바닥면과 제 1 도전 라인들(CL1)의 상면들 사이에 배치될 수 있다. 제 1 캡핑 패턴(142)은 셀 스택들(CS)의 측벽들 및 제 1 매립 절연 패턴(144)의 바닥면을 실질적으로 균일한 두께로 덮을 수 있다. 제 1 캡핑 패턴(142)은 제 1 매립 절연 패턴(144)과 다른 절연 물질을 포함할 수 있다. 제 1 캡핑 패턴(142)은 예를 들어, SiN, SiO2, SiON, SiBN, SiCN, SIOCN, Al2O3, AlN, 및 AlON 중 적어도 하나를 포함할 수 있다.
제 2 도전 라인들(CL2)은 셀 스택들(CS) 상에서 제 2 방향(D2)으로 연장될 수 있다. 제 2 도전 라인들(CL2)은 제 1 도전 라인들(CL1)과 동일한 금속 물질을 포함할 수 있다. 제 2 도전 라인들(CL2)의 두께는 제 1 도전 라인들(CL1)의 두께보다 클 수 있다. 제 2 도전 라인들(CL2)은 제 1 도전 라인들(CL1)보다 적어도 2배 이상의 두께를 가질 수 있다. 제 2 도전 라인(CL2)의 상부 폭은 하부 폭보다 작을 수 있으며, 경사진 측벽을 가질 수 있다. 제 2 도전 라인들(CL2)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
배리어 금속 패턴(152)이 각각의 제 2 도전 라인들(CL2)과 제 2 방향(D2)을 따라 배열된 셀 스택들(CS) 사이에 배치될 수 있다. 배리어 금속 패턴(152)은 제 2 도전 라인(CL2)과 나란하게 제 2 방향(D2)으로 연장될 수 있다. 배리어 금속 패턴(152)은 제 2 도전 라인들(CL2)에 대해 식각 선택성을 갖는 도전성 물질로 이루어질 수 있다.
배리어 금속 패턴(152)은 금속 및/또는 금속 질화물을 포함할 수 있다. 배리어 금속 패턴(152)은, 예를 들어, Ti, Ta, TiN, TaN, 및 AlN 중 선택된 어느 하나이거나 이들의 조합을 포함할 수 있다. 배리어 금속 패턴(152)은 약 30Å 내지 150Å의 두께 범위를 가질 수 있다.
도 6b를 참조하면, 배리어 금속 패턴(152)은 하부 폭보다 작은 상부 폭을 가질 수 있으며, 경사진 측벽을 가질 수 있다. 배리어 금속 패턴(152)의 하부 폭은 셀 스택(CS)의 제 3 전극(TE)의 상부 폭보다 클 수 있다. 배리어 금속 패턴(152)의 상부 폭은 제 2 도전 라인(CL2)의 하부 폭보다 작을 수 있다.
배리어 금속 패턴(152)의 상면은 제 2 도전 라인(CL2)의 바닥면과 접촉할 수 있으며, 배리어 금속 패턴(152)의 하면은 셀 스택들(CS)의 제 3 전극들(TE)의 상면들과 접촉할 수 있다. 배리어 금속 패턴(152)의 하면은, 도 6b에 도시된 바와 같이, 각 셀 스택(CS)의 제 3 전극(TE)의 상면 전체와 접촉할 수 있다.
제 2 매립 절연 패턴들(162)이 제 2 도전 라인들(CL2) 사이 그리고 배리어 금속 패턴들(152) 사이를 채울 수 있다. 제 2 매립 절연 패턴들(162)은 제 2 도전 라인들(CL2)과 나란하게 제 2 방향(D2)으로 연장될 수 있다. 제 2 매립 절연 패턴들(162)은 제 1 캡핑 패턴(142) 및 제 1 매립 절연 패턴(144)과 접촉할 수 있다. 제 2 매립 절연 패턴들(162)은, 도 6c에 도시된 바와 같이, 셀 스택(CS)의 제 3 전극(TE)의 일부와 접촉할 수도 있다.
제 2 매립 절연 패턴들(162)의 바닥면은 배리어 금속 패턴(152)의 바닥면보다 낮은 레벨에 위치할 수 있다. 제 2 매립 절연 패턴들(162)의 바닥면은 셀 스택(CS)의 제 3 전극(TE)의 상면과 바닥면 사이에 위치할 수 있다. 제 2 매립 절연 패턴들(162)은 라운드진 바닥면을 가질 수 있으며, 제 2 매립 절연 패턴들(162)의 최저점이 셀 스택(CS)의 제 3 전극(TE)의 상면과 바닥면 사이에 위치할 수 있다. 제 2 매립 절연 패턴들(162)은 저유전막을 포함할 수 있다. 일 예로, 제 2 매립 절연 패턴들(162)은 SiN, SiON, SiC, SiCN, SiOC, SiOCN, SiO2, 및 Al2O3 중 적어도 하나를 포함할 수 있다.
도 6d를 참조하면, 제 2 캡핑 패턴(161)이 제 2 도전 라인들(CL2)의 측벽들과 제 2 매립 절연 패턴(162) 사이, 그리고 배리어 금속 패턴(152)의 측벽들과 제 2 매립 절연 패턴들(162) 사이에 배치될 수도 있다. 제 2 캡핑 패턴(161)은 균일한 두께를 가지며, 제 2 도전 라인(CL2)의 측벽 상에서 배리어 금속 패턴(152)의 측벽 상으로 연속적으로 연장될 수 있다. 제 2 캡핑 패턴(161)의 일부분은 제 2 매립 절연 패턴(162)의 바닥면과 제 1 매립 절연 패턴(144)의 상면 사이, 배치될 수 있다. 제 2 캡핑 패턴(161)은 제 1 및 제 2 매립 절연 패턴들(144, 162)과 다른 절연 물질을 포함할 수 있다. 제 2 캡핑 패턴(161)은 예를 들어, SiN, SiO2, SiON, SiBN, SiCN, SIOCN, Al2O3, AlN, 및 AlON 중 적어도 하나를 포함할 수 있다.
도 7 내지 도 12는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 4의 I-I'선 및 II-II'선을 따라 자른 단면들을 나타낸다. 앞서 설명된 3차원 반도체 메모리 장치와 동일한 구성에 대하여는 동일한 참조 번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 7을 참조하면, 제 1 캡핑 패턴(142)은 제 1 캡핑층(142a) 및 제 2 캡핑층(142b)을 포함할 수 있다. 제 1 및 제 2 캡핑층들(142a, 142b)은 서로 다른 물질을 포함할 수 있다. 제 1 및 제 2 캡핑층들(142a, 142b)은 SiN, SiO2, SiON, SiBN, SiCN, SIOCN, Al2O3, AlN, 및 AlON 중에서 선택될 수 있다.
도 8을 참조하면, 셀 스택들(CS)의 중심이 제 1 도전 라인들(CL1)의 중심과 어긋나게 배치될 수 있다. 셀 스택(CS)의 제 1 전극(BE)이 하부 절연 패턴(115) 일부와 접촉할 수 있으며, 제 1 캡핑 패턴(142)의 일부가 제 1 도전 라인(CL1)과 접촉할 수도 있다.
도 9를 참조하면, 셀 스택들(CS)의 중심이 제 2 도전 라인들(CL2)의 중심과 어긋나게 배치될 수 있다. 배리어 금속 패턴(152)의 일부가 제 1 캡핑 패턴(142)의 일부 및 제 1 매립 절연 패턴(144)의 일부와 접촉할 수 있으며, 제 2 매립 절연 패턴(162)의 일부가 셀 스택(CS)의 제 3 전극(TE)의 일부와 접촉할 수 있다.
도 10을 참조하면, 3차원 반도체 메모리 장치는 기판(100) 상에 수직적으로 적층된 제 1 및 제 2 셀 스택들(CS1, CS2)을 포함할 수 있다. 제 1 셀 스택들(CS1)이 제 1 도전 라인들(CL1)과 제 2 도전 라인들(CL2)의 교차점들에 배치될 수 있으며, 제 2 셀 스택들(CS2)이 제 2 도전 라인들(CL2)과 제 3 도전 라인들의(CL3) 교차점들에 배치될 수 있다. 제 1 및 제 2 셀 스택들(CS1, CS2)은, 앞서 도 5를 참조하여 설명한 셀 스택들과 동일한 특징들을 포함할 수 있다.
제 2 도전 라인들(CL2)은 제 1 도전 라인들(CL1)과 기판(100)의 상면에 대해 수직한 방향으로 이격되며, 제 3 도전 라인들(CL3)은 제 2 도전 라인들(CL2)과 수직 방향으로 이격될 수 있다.
제 1 및 제 3 도전 라인들(CL1, CL3)은 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다. 제 2 도전 라인들(CL2)은 제 2 방향(D2)으로 연장되며, 제 1 방향(D1)으로 서로 이격될 수 있다.
제 2 도전 라인들(CL2)과 제 1 셀 스택들(CS1) 사이에 제 1 배리어 금속 패턴(152)이 배치될 수 있다. 제 3 도전 라인들(CL3)과 제 2 셀 스택들(CS2) 사이에 제 2 배리어 금속 패턴(252)이 배치될 수 있다. 제 1 및 제 2 배리어 금속 패턴들(152, 252)은 앞서 설명한 배리어 금속 패턴과 동일한 특징들을 포함할 수 있다.
제 1 셀 스택들(CS1) 사이에 제 1 매립 절연 패턴(144)이 배치될 수 있으며, 제 2 도전 라인들(CL2) 사이에 제 2 매립 절연 패턴(162)이 배치될 수 있다. 제 2 셀 스택들(CS2) 사이에 제 3 매립 절연 패턴(244)이 배치될 수 있으며, 제 3 도전 라인들(CL3) 사이에 제 4 매립 절연 패턴(262)이 배치될 수 있다.
제 2 매립 절연 패턴(162)의 바닥면은 제 1 셀 스택(CS1)의 제 3 전극(TE)의 상면과 하면 사이에 위치할 수 있다. 제 4 매립 절연 패턴(262)의 바닥면은 제 2 셀 스택(CS2)의 제 3 전극(TE)의 상면과 하면 사이에 위치할 수 있다.
제 1 캡핑 패턴(142)이 제 1 셀 스택(CS1)의 측벽과 제 1 매립 절연 패턴(144) 사이에 배치될 수 있으며, 제 2 캡핑 패턴(242)이 제 2 셀 스택(CS2)의 측벽과 제 3 매립 절연 패턴(244) 사이에 배치될 수 있다. 제 2 캡핑 패턴(242)은 제 2 매립 절연 패턴(162)의 상면과 접촉할 수 있으며, 제 3 매립 절연 패턴(244)은 라운드진 상면을 가질 수 있다.
도 11을 참조하면, 3차원 반도체 메모리 장치는 기판(100) 상에 수직적으로 적층된 제 1, 제 2, 및 제 3 셀 스택들(CS1, CS2, CS3)을 포함할 수 있다.
제 1 셀 스택들(CS1)이 제 1 도전 라인들(CL1)과 제 2 도전 라인들(CL2)의 교차점들에 배치될 수 있으며, 제 2 셀 스택들(CS2)이 제 2 도전 라인들(CL2)과 제 3 도전 라인들(CL3)의 교차점들에 배치될 수 있다. 제 3 셀 스택들(CS3)은 제 3 도전 라인들(CL3)과 제 4 도전 라인들(CL4)의 교차점들에 배치될 수 있다. 제 1, 제 2, 및 제 3 셀 스택들(CS1, CS2, CS3)은, 도 5를 참조하여 설명한 셀 스택들과 동일한 특징들을 포함할 수 있다.
설명의 간소화를 위해 도 10에 도시된 실시예들과 중복되는 구성들에 대한 설명은 생략하기로 한다.
제 3 셀 스택들(CS3)이 제 3 도전 라인들(CL3) 상에 배치될 수 있으며, 제 4 도전 라인들(CL4)은 제 3 셀 스택들(CS3) 상에서 제 2 방향(D2)으로 연장되며, 제 1 방향(D1)으로 서로 이격될 수 있다. 제 4 도전 라인들(CL4)과 제 3 셀 스택들(CS3) 사이에 제 3 배리어 금속 패턴(352)이 배치될 수 있다.
제 3 셀 스택들(CS3) 사이에 제 5 매립 절연 패턴(344)이 배치될 수 있으며, 제 4 도전 라인들(CL4) 사이에 제 6 매립 절연 패턴(362)이 배치될 수 있다. 제 3 캡핑 패턴(342)이 제 3 셀 스택(CS3)의 측벽과 제 5 매립 절연 패턴(344) 사이에 배치될 수 있다. 제 6 매립 절연 패턴(362)의 바닥면은 제 3 셀 스택(CS3)의 제 3 전극(TE)의 상면과 하면 사이에 위치할 수 있다.
도 12를 참조하면, 3차원 반도체 메모리 장치는 기판(100) 상에 수직 적으로 적층된 제 1, 제 2, 제 3, 및 제 4 셀 스택들(CS1, CS2, CS3, CS4)을 포함할 수 있다.
제 1 셀 스택들(CS1)이 제 1 도전 라인들(CL1)과 제 2 도전 라인들(CL2)의 교차점들에 배치될 수 있으며, 제 2 셀 스택들(CS2)이 제 2 도전 라인들(CL2)과 제 3 도전 라인들(CL3)의 교차점들에 배치될 수 있다. 제 3 셀 스택들(CS3)은 제 3 도전 라인들(CL3)과 제 4 도전 라인들(CL4)의 교차점들에 배치될 수 있다. 제 4 셀 스택들(CS4)은 제 4 및 제 5 도전 라인들(CL4, CL5)의 교차점들에 배치될 수 있다. 제 1, 제 2, 제 3, 및 제 4 셀 스택들(CS1, CS2, CS3, CS4)은, 도 5를 참조하여 설명한 셀 스택들과 동일한 특징들을 포함할 수 있다.
설명의 간소화를 위해 도 11에 도시된 실시예들과 중복되는 구성들에 대한 설명은 생략하기로 한다.
제 4 셀 스택들(CS4)이 제 4 도전 라인들(CL4) 상에 배치될 수 있으며, 제 5 도전 라인들(CL5)은 제 4 셀 스택들(CS4) 상에서 제 1 방향(D1)으로 연장되며, 제 2 방향(D2)으로 서로 이격될 수 있다. 제 5 도전 라인들(CL5)과 제 4 셀 스택들(CS4) 사이에 제 4 배리어 금속 패턴(452)이 배치될 수 있다.
제 4 셀 스택들(CS4) 사이에 제 7 매립 절연 패턴(444)이 배치될 수 있으며, 제 5 도전 라인들(CL5) 사이에 제 8 매립 절연 패턴(462)이 배치될 수 있다. 제 4 캡핑 패턴(442)이 제 4 셀 스택(CS4)의 측벽과 제 7 매립 절연 패턴(444) 사이에 배치될 수 있다. 제 8 매립 절연 패턴(462)의 바닥면은 제 4 셀 스택(CS4)의 제 3 전극(TE)의 상면과 하면 사이에 위치할 수 있다.
도 13은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다. 앞서 설명된 3차원 반도체 메모리 장치와 동일한 구성에 대하여는 동일한 참조 번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 13을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 주변 회로 구조체(PCS) 및 주변 회로 구조체(PCS) 상의 셀 어레이 구조체(CAS)를 포함할 수 있다.
상세히 설명하면, 주변 회로 구조체(PCS)는 기판(100)의 전면 상에 집적되는 주변 로직 회로들(PC) 및 주변 로직 회로들(PC)을 덮는 층간 절연막(110)을 포함할 수 있다.
기판(100)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 기판(100)은 소자 분리막에 의해 정의된 활성 영역들을 포함할 수 있다.
주변 로직 회로들(PC)은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있다. 보다 상세하게, 주변 로직 회로들(PC)은 기판(100) 상의 게이트 절연막, 게이트 절연막 상의 게이트 전극, 게이트 전극 양측의 소오스/드레인 영역들을 포함할 수 있다.
주변 회로 배선들(INC)이 주변 콘택 플러그들(PCT)을 통해 주변 로직 회로들(PC)과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에 주변 콘택 플러그들(PCT) 및 주변 회로 배선들(INC)이 접속될 수 있다.
층간 절연막(110)이 기판(100) 전면 상에 제공될 수 있다. 층간 절연막(110)은 기판(100) 상에서 주변 로직 회로들(PC), 주변 콘택 플러그들(PCT) 및 주변 회로 배선들(INC)을 덮을 수 있다. 층간 절연막(110)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 층간 절연막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
셀 어레이 구조체(CAS)가 층간 절연막(110) 상에 배치될 수 있으며, 셀 어레이 구조체(CAS)는 앞서 설명한 바와 같이, 수직적으로 적층된 셀 어레이층들을 포함할 수 있다. 즉, 셀 어레이 구조체(CAS)는, 도 4 내지 도 12를 참조하여 설명한 바와 같이, 서로 교차하는 도전 라인들 및 이들의 교차점들에 배치된 셀 스택들을 포함할 수 있다.
도 14 내지 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 4의 I-I' 선 및 II-II' 선을 따라 자른 단면들이다.
도 4 및 도 14를 참조하면, 기판(100) 상에 제 1 방향(D1)으로 연장되며 제 2 방향(D2)으로 서로 이격되는 제 1 도전 라인들(CL1)이 형성될 수 있다.
제 1 도전 라인들(CL1)을 형성하는 것은, 기판(100) 상에 제 1 도전막을 증착하는 것, 제 1 도전막 상에 제 1 방향(D1)으로 연장되는 마스크 패턴들(미도시)을 형성하는 것, 마스크 패턴들을 식각 마스크로 이용하여 제 1 도전막을 식각하는 것을 포함할 수 있다. 제 1 도전 라인들(CL1)은 상부 폭보다 큰 하부 폭을 가질 수 있으며, 경사진 측벽을 가질 수 있다.
제 1 도전 라인들(CL1)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
제 1 도전 라인들(CL1)을 형성하기 전에, 기판(100) 상에 층간 절연막(110)이 형성될 수 있으며, 제 1 도전 라인들(CL1)을 패터닝할 때, 제 1 도전 라인들(CL1) 사이에서 층간 절연막(110) 상면이 리세스될 수 있다. 층간 절연막(110)은 실리콘산화물과 같은 산화물 또는 실리콘질화물과 같은 질화물로 형성될 수 있다.
제 1 도전 라인들(CL1)을 형성한 후, 제 1 도전 라인들(CL1) 사이를 채우는 하부 절연 패턴들(115)이 형성될 수 있다. 하부 절연 패턴들(115)은 제 1 도전 라인들(CL1)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 하부 절연 패턴들(115)을 형성하는 것은 제 1 도전 라인들(CL1) 사이를 채우는 하부 절연막을 증착하는 것 및 제 1 도전 라인들(CL1)의 상면들이 노출되도록 하부 절연막을 평탄화하는 것을 포함할 수 있다. 하부 절연 패턴들(115)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
도 4 및 도 15를 참조하면, 제 1 도전 라인들(CL1) 및 하부 절연 패턴들(115) 상에 제 1 전극층(121), 스위칭층(123), 제 2 전극층(125), 가변 저항층(127), 및 제 3 전극층(129)이 차례로 적층될 수 있다. 이에 더하여, 제 2 전극층(125)과 가변 저항층(127) 사이의 제 1 금속층(126) 및 제 3 전극층(129)과 가변 저항층(127) 사이의 제 2 금속층(128)이 형성될 수 있다.
제 3 전극층(129)은 제 1 및 제 2 전극층들(121, 125)보다 두꺼울 수 있다. 이와 달리, 제 1, 제 2, 및 제 3 전극층들(121, 125, 129)은 실질적으로 동일한 두께를 가질 수도 있다.
제 1, 제 2, 및 제 3 전극층들(121, 125, 129)은 화학 기상 증착(CVD) 방법, 유기 금속 화학 기상 증착(MOCVD) 또는 플라즈마 강화 화학 기상 증착 방법(PECVD)을 이용하여 형성될 수 있다.
제 3 전극층(129) 상에 제 1 마스크 패턴들(MP1)이 형성될 수 있다. 제 1 마스크 패턴들(MP1)은 제 3 전극층(129) 상에서 제 1 방향(D1) 및 제 2 방향(D2)을 따라 서로 이격되어 형성될 수 있다. 제 1 마스크 패턴들(MP1)은 실리콘 질화막, 실리콘 탄화막, 실리콘 산화질화막, 및/또는 폴리실리콘막을 포함할 수 있다.
도 4 및 도 16을 참조하면, 제 1 마스크 패턴들(MP1)을 식각 마스크로 이용하여 제 3 전극층(129), 가변 저항층(127), 제 2 금속층(128), 및 가변 저항층(127)이 차례로 식각될 수 있다. 이에 따라, 제 1 금속층(126) 상에 가변 저항 패턴(RP), 제 2 금속 패턴(BM2), 및 제 3 전극(TE)이 형성될 수 있다.
가변 저항 패턴(RP), 제 2 금속 패턴(BM2), 및 제 3 전극(TE)을 형성시 제 1 마스크 패턴들(MP1)의 두께가 감소될 수 있으며, 제 1 금속층(126)이 식각 정지막으로 이용될 수 있다.
가변 저항 패턴(RP), 제 2 금속 패턴(BM2), 및 제 3 전극(TE)을 형성시 직진성이 강한 이방성 식각 공정이 수행될 수 있다. 일 예로, 식각 공정은 이온 빔 식각(Ion Beam Etch) 및/또는 반응성 이온 식각(Reactive Ion Etch)을 포함할 수 있다.
가변 저항 패턴(RP)은 이방성 식각 공정에 의해 경사진 측벽 또는 라운드진 측벽을 가질 수 있다. 일 예로, 가변 저항 패턴(RP)에 대한 식각 공정시 식각 공정 조건(예를 들어, 식각 가스, 폴리머 양, 온도, 및 압력 등)을 조절하여 가변 저항 패턴(RP)의 측벽을 리세스시킬 수 있다. 이에 따라, 도 6a에 도시된 바와 같이, 가변 저항 패턴(RP)의 측벽은 제 3 전극(TE)의 측벽에 비해 함몰될 수 있으며, 가변 저항 패턴(RP)은 상면과 하면 사이의 중간 레벨에서 최소 폭을 가질 수 있다.
도 17을 참조하면, 가변 저항 패턴(RP)의 측벽을 덮는 스페이서막(130)이 형성될 수 있다. 상세하게, 스페이서막(130)은 제 1 금속층(126) 상에 형성된 결과물을 컨포말하게 덮을 수 있다. 스페이서막(130)은 단일막 또는 다층막일 수 있다. 스페이서막(130)은 실리콘 산화물을 포함할 수 있으며, 원자층 증착 및/또는 화학 기상 증착으로 형성될 수 있다.
도 18을 참조하면, 스페이서막(130)에 대한 전면 이방성 식각 공정을 수행하여 가변 저항 패턴들(RP)의 측벽들 상에 측벽 스페이서들(SS)이 형성될 수 있다. 식각 공정은 이온 빔 식각(Ion Beam Etch) 및/또는 반응성 이온 식각(Reactive Ion Etch)을 포함할 수 있다.
측벽 스페이서들(SS)을 형성하는 동안 제 1 금속층(126)이 식각되어 제 1 금속 패턴(BM1)이 형성될 수 있다. 측벽 스페이서들(SS)은 제 1 마스크 패턴들(MP1)의 상면들을 노출할 수 있다.
일 예에서, 측벽 스페이서(SS)는 단일층으로 이루어지는 것으로 도시하였으나, 본 발명은 이에 한정되는 않으며, 측벽 스페이서(SS)는 복수의 막들을 포함하는 다층막으로 이루어질 수도 있다.
도 19를 참조하면, 제 1 마스크 패턴들(MP1) 및 측벽 스페이서들(SS)을 식각 마스크로 이용하여 제 1 금속층(126), 제 2 전극층(125), 스위칭층(123), 및 제 1 전극층(121)이 차례로 식각될 수 있다. 이에 따라, 제 1 전극(BE), 스위칭 패턴(SP), 및 제 2 전극(ME)이 형성될 수 있다. 다시 말해, 각각의 제 1 도전 라인들(CL1) 상에서 서로 이격되는 셀 스택들(CS)이 형성될 수 있다.
제 1 금속층(126), 제 2 전극층(125), 스위칭층(123), 및 제 1 전극층(121)을 형성하는 것은 직진성이 강한 이방성 식각 공정을 통하여 수행될 수 있다. 일 예로, 식각 공정은 이온 빔 식각(Ion Beam Etch) 및/또는 반응성 이온 식각(Reactive Ion Etch)을 포함할 수 있다.
제 1 금속층(126), 제 2 전극층(125), 스위칭층(123), 및 제 1 전극층(121)에 대한 식각 공정은 하부 절연 패턴들(115)의 일부분들 및 제 1 도전 라인들(CL1)의 일부분들을 노출시킬 수 있다.
스위칭 패턴(SP)의 폭은 가변 저항 패턴(RP)의 폭보다 클 수 있다. 스위칭 패턴(SP)은 상부 폭이 하부 폭보다 작을 수 있으며, 경사진 측벽을 가질 수 있다.
스위칭 패턴(SP)을 형성한 후, 스위칭 패턴(SP)의 측벽이 제 1 및 제 2 전극들(BE, ME)의 측벽들에 비해 옆으로 돌출될 수 있으며, 도 6b에 도시된 바와 같이 상면 및 하면 사이의 레벨에서 최대 폭을 가질 수 있다.
도 20을 참조하면, 셀 스택들(CS)을 덮는 캡핑층(141)이 형성될 수 있다. 캡핑층(141)은 셀 스택들(CS)의 측벽들을 공통적으로 덮고 셀 스택들(CS) 사이에 노출된 하부 절연 패턴들(115)의 상면들을 덮을 수 있다. 캡핑층(141)은 예를 들어, SiN, SiO2, SiON, SiBN, SiCN, SIOCN, Al2O3, AlN, AlON 중 적어도 어느 하나를 포함할 수 있다.
캡핑층(141)은 원자층 증착, 화학적 기상 증착, 및/또는 물리적 기상 증착으로 형성될 수 있다. 캡핑층(141)의 두께는 인접하는 셀 스택들(CS) 간의 거리의 절반보다 작을 수 있다. 이에 따라, 캡핑층(141)을 증착한 후, 셀 스택들(CS) 사이에 빈 공간이 형성될 수 있다.
캡핑층(141)을 증착한 후, 막질을 강화시키도록 후처리 공정이 수행될 수 있다. 일 예로, 후처리 공정은 열처리, UV 처리, 플라즈마 처리 공정이 수행될 수 있다. 후처리 공정시 N, He, 및 Ar와 같은 비활성 가스가 이용될 수 있다.
이어서, 셀 스택들(CS) 사이를 채우도록 매립 절연막(143)이 형성될 수 있다. 매립 절연막(143)은 캡핑층(141)과 다른 절연 물질로 형성될 수 있다.
매립 절연막(143)은 캡핑층(141) 상에서 셀 스택들(CS) 사이를 완전히 채울 수 있다. 매립 절연막(143)은 갭-필(gap-fill) 특성이 우수한 박막 형성 방법을 이용하여 형성될 수 있으며, 예를 들어, 유동성 화학 기상 증착(Flowable Chemical Vapor Deposition: FCVD) 방법 또는 스핀 온 코팅(SOG) 방법을 이용하여 형성될 수 있다. 다른 예로, 매립 절연막(143)은 원자층 증착, 화학적 기상 증착, 및/또는 물리적 기상 증착으로 형성될 수도 있다
매립 절연막(143)은 저유전막으로 형성될 수 있다. 매립 절연막(143)은 예를 들어, SiN, SiON, SiC, SiCN, SiOC, SiOCN, SiO2, Al2O3 중 적어도 하나를 포함할 수 있다.
도 4 및 도 21을 참조하면, 셀 스택들(CS)의 제 3 전극들(TE)이 노출되도록 매립 절연막(143) 및 캡핑층(141)에 대한 평탄화 공정이 수행될 수 있다. 이에 따라, 셀 스택들(CS) 사이에 캡핑 패턴(142) 및 매립 절연 패턴(144)이 형성될 수 있다. 평탄화 공정으로 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정이 수행될 수 있다. 평탄화 공정 동안 제 1 마스크 패턴들(MP1)이 제거될 수 있다. 평탄화 공정 동안 캡핑 패턴(142) 및 매립 절연 패턴(144)의 상면들이 셀 스택들(CS)의 상면들에 비해 리세스될 수도 있다.
이어서, 배리어 금속막(151) 및 금속막(153)이 셀 스택들(CS) 상에 차례로 적층될 수 있다. 배리어 금속막(151)은 셀 스택들(CS)의 상면들 및 매립 절연 패턴(144)의 상면을 덮을 수 있다. 배리어 금속막(151) 및 금속막(153)은 원자층 증착 및/또는 화학 기상 증착으로 형성될 수 있다.
배리어 금속막(151)은 셀 스택들(CS)의 제 3 전극들(TE)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 배리어 금속막(151)은 도전성 물질로 이루어질 수 있으며, 금속 물질을 포함할 수 있다. 배리어 금속막(151)은, 예를 들어, Ti, Ta, TiN, TaN, 및 AlN 중 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다. 배리어 금속막(151)은 약 30Å 내지 150Å의 두께로 증착될 수 있다.
금속막(153)은 제 1 도전 라인들(CL1)과 동일한 도전성 물질로 이루어질 수 있다. 금속막(153)은 제 1 도전 라인들(CL1)의 두께에 대해 약 2배 이상의 두께로 증착될 수 있다. 금속막(153)은 구리, 텅스텐, 알루미늄, 루테늄, 및/또는 백금 중 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다.
이어서 금속막(153) 상에 제 2 마스크 패턴들(MP2)이 형성될 수 있다. 제 2 마스크 패턴들(MP2)은 금속막(153) 상에서 제 2 방향(D2)을 따라 연장되는 라인 형태를 가질 수 있다. 제 2 마스크 패턴들(MP2)은 실리콘 질화막, 실리콘 탄화막 및/또는 실리콘 산화질화막을 포함할 수 있다.
도 4 및 도 22를 참조하면, 제 2 마스크 패턴(MP2)을 식각 마스크로 이용하여 금속막(153) 및 배리어 금속막(151)에 대한 이방성 식각 공정이 수행될 수 있다. 이에 따라, 셀 스택들(CS) 상에 제 2 방향(D2)으로 연장되는 제 2 도전 라인들(CL2) 및 배리어 금속 패턴(152)이 형성될 수 있다. 제 2 도전 라인들(CL2) 및 배리어 금속 패턴(152)을 형성한 후, 매립 절연 패턴(144)의 일부분들이 노출될 수 있다.
제 2 도전 라인들(CL2)은 상면에서 폭이 하면에서 폭보다 작을 수 있으며, 경사진 측벽을 가질 수 있다. 배리어 금속 패턴(152), 또한, 상면에서 폭이 하면에서 폭보다 작을 수 있으며, 경사진 측벽을 가질 수 있다.
제 2 도전 라인들(CL2) 및 배리어 금속 패턴(152)을 형성하는 이방성 식각 공정시, 금속막(153)과 배리어 금속막(151)의 물질이 서로 다르기 때문에 도 6b에 도시된 바와 같이, 배리어 금속 패턴(152)과 제 2 도전 라인들(CL2)의 경계에서 단차 또는 리세스가 발생할 수 있다.
배리어 금속 패턴(152)을 형성하는 식각 공정 동안, 과식각에 의해 제 1 매립 절연 패턴(144) 상면 및/또는 제 1 캡핑 패턴(142) 상면이 리세스될 수 있다. 제 2 도전 라인들(CL2) 및 배리어 금속 패턴(152)을 형성한 후, 제 1 매립 절연 패턴(144) 및 제 1 캡핑 패턴(142)은 라운드진 상면을 가질 수 있다. 일 예로, 배리어 금속 패턴(152)을 형성시 제 1 캡핑 패턴(142)의 일부가 노출될 수 있다. 다른 예로, 배리어 금속 패턴(152)을 형성시 셀 스택들(CS1)의 제 3 전극들(TE)의 일부가 노출될 수도 있다.
이후, 도 4 및 도 5를 참조하면, 제 2 도전 라인들(CL2) 사이 및 배리어 금속 패턴들(152) 사이에 제 2 매립 절연 패턴들(162)이 채워질 수 있다.
제 2 매립 절연 패턴들(162)은 불순물이 도우프된 실리콘 산화막 계열 물질로 형성될 수 있다. 예를 들어, 불순물이 도우프된 산화막 계열로는 불소가 도핑된 산화막(fluorine-doped oxide 또는 FSG), 탄소가 도우프된 산화막(SiOC), 실리콘 산화막, HSQ(hydrogen silsesquioxane; SiO:H), MSQ(methyl silsesquioxane; SiO:CH3) 또는 a-SiOC(SiOC:H) 등으로 형성될 수 있다.
제 2 매립 절연 패턴들(162)을 형성하는 것은, 제 2 도전 라인들(CL2) 및 배리어 금속 패턴들(152)을 덮는 제 2 매립 절연막을 형성하는 것, 및 제 2 도전 라인들(CL2)의 상면들이 노출되도록 제 2 매립 절연막에 대한 평탄화 공정을 수행하는 것을 포함할 수 있다.
제 2 매립 절연막은 갭-필(gap-fill) 특성이 우수한 박막 형성 방법을 이용하여 형성될 수 있으며, 예를 들어, 유동성 화학 기상 증착(Flowable Chemical Vapor Deposition: FCVD) 방법 또는 스핀 온 코팅(SOG) 방법을 이용하여 형성될 수 있다.
다른 예로, 제 2 매립 절연막을 형성하기 전에, 제 2 캡핑막(미도시)이 형성될 수도 있다. 제 2 캡핑막은 제 2 도전 라인들(CCL) 및 배리어 금속 패턴들(152)의 측벽들을 컨포말하게 덮을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 제 1 방향으로 연장되는 제 1 도전 라인;
상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인;
상기 제 1 도전 라인과 상기 제 2 도전 라인이 교차하는 위치에 제공되는 셀 스택; 및
상기 셀 스택의 측벽을 덮는 매립 절연 패턴을 포함하되,
상기 셀 스택은:
차례로 적층된 제 1, 제 2, 및 제 3 전극들;
상기 제 1 및 제 2 전극들 사이의 스위칭 패턴; 및
상기 제 2 및 제 3 전극들 사이의 가변 저항 패턴을 포함하되,
상기 매립 절연 패턴의 상면은 상기 제 3 전극의 상면과 하면 사이에 위치하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 스위칭 패턴은 상기 제 1 및 제 2 전극들의 측벽들에 비해 옆으로 볼록한 측벽을 갖는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 스위칭 패턴은 상면과 하면 사이의 레벨에서 최대 폭을 갖는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 가변 저항 패턴은 상면과 하면 사이의 레벨에서 최소 폭을 갖는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 가변 저항 패턴은 라운드진 측벽을 갖는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 가변 저항 패턴은 상기 제 2 및 제 3 전극들의 측벽들에 비해 함몰된 측벽을 갖는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 2 도전 라인과 상기 제 3 전극 사이에서 상기 제 2 방향으로 연장되는 배리어 금속 패턴을 더 포함하되,
상기 배리어 금속 패턴의 하부 폭은 상기 배리어 금속 패턴의 상부 폭보다 큰 3차원 반도체 메모리 장치. - 제 7 항에 있어서,
상기 배리어 금속 패턴의 상부 폭은 상기 제 2 도전 라인의 하부 폭보다 작은 3차원 반도체 메모리 장치. - 제 7 항에 있어서,
상기 배리어 금속 패턴의 하부 폭은 상기 셀 스택들의 상부 폭보다 큰 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 셀 스택은 원형의 상면을 갖는 3차원 반도체 메모리 장치. - 상기 셀 스택의 하부 폭은 상기 제 1 도전 라인의 상부 폭보다 큰 3차원 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 매립 절연 패턴과 상기 가변 저항 패턴의 측벽 사이에 배치된 측벽 스페이서를 더 포함하는 3차원 반도체 메모리 장치. - 제 12 항에 있어서,
상기 셀 스택은:
상기 제 2 전극과 상기 가변 저항 패턴 사이의 제 1 금속 패턴; 및
상기 제 3 전극과 상기 가변 저항 패턴 사이의 제 2 금속 패턴을 더 포함하되,
상기 측벽 스페이서는 상기 제 1 금속 패턴 상에서 상기 가변 저항 패턴의 측벽을 덮는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 매립 절연 패턴과 상기 셀 스택 사이에 배치된 캡핑 패턴을 더 포함하되,
상기 캡핑 패턴은 상기 셀 스택의 측벽을 덮는 측벽부 및 상기 매립 절연 패턴의 바닥면을 덮는 바닥부를 포함하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 2 도전 라인들 사이에 배치되는 분리 절연 패턴들을 더 포함하되,
상기 분리 절연 패턴들은 상기 매립 절연 패턴의 상면과 접촉하는 3차원 반도체 메모리 장치. - 기판의 상면과 평행한 제 1 방향으로 연장되는 제 1 도전 라인들;
상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인들;
상기 제 1 도전 라인들과 상기 제 2 도전 라인들의 교차점들에 제공되는 셀 스택들;
상기 셀 스택들 사이를 채우는 제 1 매립 절연 패턴; 및
상기 제 2 도전 라인들 사이를 채우는 제 2 매립 절연 패턴을 포함하되,
상기 제 1 도전 라인들은 상기 셀 스택의 하부 폭보다 작은 상부 폭을 갖고,
상기 제 2 도전 라인들은 상기 셀 스택의 상부 폭보다 큰 하부 폭을 갖고,
상기 제 2 매립 절연 패턴의 바닥면은 상기 셀 스택들의 상면들보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치. - 제 16 에 있어서,
상기 셀 스택들 각각은
차례로 적층된 제 1, 제 2, 및 제 3 전극들;
상기 제 1 및 제 2 전극들 사이의 스위칭 패턴;
상기 제 2 및 제 3 전극들 사이의 가변 저항 패턴;
상기 제 2 전극과 상기 가변 저항 패턴 사이의 제 1 금속 패턴; 및
상기 제 3 전극과 상기 가변 저항 패턴 사이의 제 2 금속 패턴을 포함하되,
서로 인접하는 상기 스위칭 패턴들 간의 간격은 서로 인접하는 상기 제 1 전극들 간의 간격보다 작은 3차원 반도체 메모리 장치. - 제 16 항에 있어서,
상기 제 2 도전 라인들과 상기 셀 스택들 사이에 제공된 배리어 금속 패턴을 더 포함하되,
상기 배리어 금속 패턴의 상부 폭은 상기 제 2 도전 라인의 하부 폭보다 작고,
상기 배리어 금속 패턴의 하부 폭은 상기 배리어 금속 패턴의 상기 상부 폭보다 큰 3차원 반도체 메모리 장치. - 기판의 상면과 평행한 제 1 방향으로 연장되는 제 1 도전 라인들;
상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인들;
상기 제 1 도전 라인들과 상기 제 2 도전 라인들의 교차점들에 제공되는 셀 스택들로서, 상기 셀 스택들 각각은 차례로 적층된 제 1, 제 2, 및 제 3 전극들, 상기 제 1 및 제 2 전극들 사이의 스위칭 패턴, 및 상기 제 2 및 제 3 전극들 사이의 가변 저항 패턴을 포함하는 것;
상기 셀 스택들 사이를 채우는 제 1 매립 절연 패턴;
상기 셀 스택들의 측벽들과 상기 제 1 매립 절연 패턴 사이의 제 1 캡핑 패턴;
상기 셀 스택들의 상기 가변 저항 패턴들과 상기 제 1 캡핑 패턴 사이의 측벽 스페이서;
상기 제 2 도전 라인들과 상기 셀 스택들 사이에서 상기 제 2 방향으로 연장되는 배리어 금속 패턴들; 및
상기 제 1 매립 절연 패턴 상에서 상기 제 2 도전 라인들의 측벽들 및 상기 배리어 금속 패턴들의 측벽들을 덮는 제 2 매립 절연 패턴을 포함하되,
상기 스위칭 패턴은 그것의 상면과 하면 사이에서 최대 폭을 갖고,
상기 가변 저항 패턴은 그것의 상면과 하면 사이에서 최소 폭을 갖고,
상기 제 1 매립 절연 패턴의 상면은 상기 셀 스택의 상기 제 3 전극의 상면과 하면 사이에 위치하는 3차원 반도체 메모리 장치.
- 기판 상에서 제 1 방향으로 연장되는 복수 개의 제 1 도전 라인들;
상기 제 1 방향과 교차하는 제 2 방향으로 연장되어 상기 제 1 도전 라인들과 교차하는 복수 개의 제 2 도전 라인들;
상기 제 1 도전 라인들과 상기 제 2 도전 라인들의 교차점들에 배치되는 제 1 셀 스택들;
상기 제 1 방향으로 연장되어 상기 제 2 도전 라인들과 교차하는 복수 개의 제 3 도전 라인들;
상기 제 2 도전 라인들과 상기 제 3 도전 라인들의 교차점들에 배치되는 제 2 셀 스택들;
상기 제 2 도전 라인들 사이를 채우는 제 1 매립 절연 패턴들; 및
상기 제 3 도전 라인들 사이를 채우는 제 2 매립 절연 패턴들을 포함하되,
상기 제 1 매립 절연 패턴의 바닥면은 상기 제 1 셀 스택들의 상면들 보다 낮은 레벨에 위치하고,
상기 제 2 매립 절연 패턴의 바닥면은 상기 제 2 셀 스택들의 상면들 보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
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