JP4810581B2 - 不揮発性記憶装置 - Google Patents

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Description

本発明は、不揮発性記憶装置に関する。
トランジスタを用いたＮＡＮＤ型の不揮発性記憶装置においては、装置の微細化に伴ういわゆる短チャネル効果の影響により、デバイス動作が困難となってきている。「短チャネル効果」とは、装置の微細化によってソース部とドレイン部との距離が近くなることによって生じる現象であり、例えば、ソースとドレインとの間に生じるリーク電流の増加などがある。そのため、トランジスタを用いた記憶装置に代わる記憶装置が求められている。その一つとして、遷移金属絶縁膜などに電界パルスを印加すると物質の抵抗が変化するという特性を利用した不揮発性記憶装置（抵抗変化型メモリ、ＲｅＲＡＭ）が検討されている（例えば、特許文献１を参照）。
そして、現在、ビット線とワード線とが交叉する部分に記憶層を配置したクロスポイント型の不揮発性記憶装置（抵抗変化型メモリ）が検討されている。これによれば、セル面積を理論上ＮＡＮＤ型不揮発性記憶装置と同じ４Ｆ２（「Ｆ」は、設計ルール（最小設計寸法））とすることができる。また、この様な構成の不揮発性記憶装置（抵抗変化型メモリ）は、記憶層を含む積層体を多層に積層することで集積度をさらに向上させることができるという利点をも有する。
ここで、記憶層の積層方向に略垂直な方向の断面寸法が積層された各層毎に異なるものとなると、各層毎のスイッチング特性が異なるものとなるおそれがある。そのため、積層体の各要素（例えば、記憶層や整流素子など）の断面寸法が同一となるように直方体形状の積層体を形成するようにしている（例えば、特許文献１の図１２、図１３を参照）。
この場合、例えば、低電力化を図るためには記憶層の積層方向に略垂直な方向の断面寸法を小さくすることが好ましい。一方、整流素子の負荷軽減を図るためには整流素子の積層方向に略垂直な方向の断面寸法を大きくすることが好ましい。
そのため、積層方向に略垂直な方向の断面寸法が同一となるような積層体とすれば、不揮発性記憶装置（抵抗変化型メモリ、ＲｅＲＡＭ）の電気特性の向上が図れなくなるおそれがある。
特開２００７−１４９１７０号公報
本発明は、電気特性の向上を図ることができる不揮発性記憶装置を提供する。
本発明の一態様によれば、 第１の方向に延在する第１の配線と、前記第１の方向と非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され前記第１の配線と前記第２の配線とを介して供給される電流により第１の状態と第２の状態との間を可逆的に遷移可能な記憶層と、前記第１の配線と、前記記憶層と、の間に設けられた整流素子と、を備え、前記記憶層は、前記第１及び前記第２の方向に対して平行な断面が前記第２の配線に近づくにつれて小さくなり、前記整流素子は、前記第１及び前記第２の方向に対して平行な断面が前記第２の配線に近づくにつれて小さくなること、を特徴とする不揮発性記憶装置が提供される。
本発明によれば、電気特性の向上を図ることができる不揮発性記憶装置が提供される。
不揮発性記憶装置の模式図である。 不揮発性記憶装置の模式断面図である。 比較例に係る不揮発性記憶装置の模式断面図である。 電気特性の向上について例示をするための模式図である。 本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。 本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。 本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。 本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。 本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。 三層に積層するとともにワード線、ビット線を共通化した場合である。 四層に積層するとともにワード線、ビット線を共通化し、ビット線を最上層に設けた場合である。 エッチングマスク（ハードマスク）の寸法制御を例示するための模式工程断面図である。 他の実施形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。 他の実施形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。 他の実施形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。 他の実施形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。
以下、図面を参照しつつ、本発明の実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
図１は、不揮発性記憶装置２の模式図である。なお、図１（ａ）は、不揮発性記憶装置２の模式斜視図であり、図１（ｂ）は、不揮発性記憶装置２の模式回路図である。
図２は、不揮発性記憶装置２の模式断面図である。なお、図２（ａ）は、不揮発性記憶装置２を第１の方向（Ｘ軸方向）から見た模式断面図であり、図２（ｂ）は、図２（ａ）のＡ−Ａ線断面図である。
図３は、比較例に係る不揮発性記憶装置１０２の模式断面図である。なお、図３（ａ）は、不揮発性記憶装置１０２を第１の方向（Ｘ軸方向）から見た模式断面図であり、図３（ｂ）は、図３（ａ）のＢ−Ｂ線断面図である。
また、図１においては、図２に表したバリア層３２、電極層４２、４６を省略している。 また、１つの第１の配線２０と１つの第２の配線５０とが交叉する領域に設けられた１つの記憶部４０が１つの記憶用単位要素であり、これを「メモリセル」という。
また、図１、図２に示す不揮発性記憶装置２は、一例として一層に積層されたメモリセルを例示するものである。
図１（ａ）に示すように、不揮発性記憶装置２は、基板１０と、基板１０の主面上に設けられ、第１の方向（Ｘ軸方向）に延在する第１の配線２０（ビット線ＢＬ）と、第１の方向と非平行な（交叉する）第２の方向（Ｙ軸方向）に延在する第２の配線５０（ワード線ＷＬ）と、第１の配線２０と第２の配線５０との間に挟持され、第１の配線２０と第２の配線５０とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記憶層４４と、を備えている。また、第１の配線２０と記憶層４４との間に、これらによって挟持されるようにして設けられた整流素子３０を備えている。
ここで、「主面」とは、第１の配線２０、整流素子３０、記憶層４４などが積層する方向（図１において、Ｚ軸方向）に対して垂直な面（図１において、ＸＹ面）をいう。
また、図２に示すように、記憶層４４のＺ軸方向両側に、記憶層４４を挟持する電極層４２、４６を備えていてもよい。ここで、記憶層４４と、電極層４２、４６とを併せて「記憶部４０」と呼ぶことにする。また、第１の配線２０と整流素子３０との間に、バリア層３２を備えていてもよい。
配線Ｌ（第１の配線２０及び第２の配線５０）には、導電性を有する材料を用いることができる。また、さらに耐熱性をも有する材料とすることができる。例えば、導電性と耐熱性とを有する材料として、タングステン（Ｗ）を用いることができる。
また、図１、図２に示すように、記憶層４４（記憶部４０）と第２の配線５０との間には、製造工程（平坦化工程）で必要となるストッパ層５２を設けるようにすることができる。この場合、例えば、平坦化工程においてＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法を用いる場合には、ストッパ層５２をＣＭＰストッパ層とすることができる。ただし、ストッパ層５２は、必ずしも必要ではなく必要に応じて設けるようにすればよい。例えば、電極層４６の厚さを充分厚くして、電極層４６にストッパ層の機能を付与すれば、ストッパ層５２を設ける必要はない。
ここで、ストッパ層５２と第２の配線５０とを同じ材料で形成すれば、両者が一体化して第２の配線としての機能を担うことになる。このような場合の第２の配線を、「第２の配線５４」と呼ぶことにする。そのため、第２の配線５４は、各メモリセルにおいて記憶層４４側に突出した突出部（ストッパ層５２）を有することになる。
整流素子３０は、整流特性を有し、記憶層４４に印加される電圧の極性に方向性を与えるために設けられる。整流素子３０には、例えば、ＰＮ接合ダイオード、ツェナーダイオード、ショットキーダイオード等を用いることができる。
また、第１の配線２０と整流素子３０との間には、これらの間における元素の拡散などを抑制するためにバリア層３２を設けるようにすることができる。
次に、記憶部４０について、図２を参照しつつ例示をする。
図２に示すように、記憶部４０は、記憶層４４と、記憶層４４をＺ軸方向（積層方向）から挟持する電極層４２、４６とを有している。
電極層４２、４６は、記憶層４４が電気的接続を得やすいように、必要に応じて設けられる。また、電極層４２、４６は、例えば、記憶層４４とＺ軸方向（積層方向）の構成要素との間における元素の拡散などを抑制するためのバリア層としての機能をも有していてもよい。
また、消去（リセット）動作において記憶層４４の加熱を効率よく行うために、記憶層４４の陰極側（ここでは、ワード線ＷＬ側）に、ヒータ層（抵抗率が約１０−５Ωｃｍ以上の材料）を設けてもよい。この場合、ヒータ層とワード線ＷＬとの間にバリア層を設けるようにすることができる。
次に、記憶層４４について例示をする。
後述するように、不揮発性記憶装置２は、第１の配線２０と第２の配線５０とに与える電位の組合せによって、各記憶部４０に印加される電圧を変化させることができる。そして、その時の記憶部４０の特性（例えば、抵抗値）によって、情報を記憶（書き込み）したり消去したりすることができる。そのため、記憶層４４は、印加される電圧によって特性が変化するものとされている。記憶層４４としては、例えば、抵抗値が可逆的に遷移可能な可変抵抗層や、印加される電圧によって結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層などを例示することができる。
また、記憶層４４の材料としては、例えば、金属酸化物を例示することができる。この場合、例えば、クロム（Ｃｒ）、タングステン（Ｗ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、トリウム（Ｔｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、鉛（Ｐｂ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、あるいは、ランタン（Ｌａ）からルテチウム（Ｌｕ）までのいわゆる希土類元素などの酸化物などとすることができる。
また、酸化アルミニウム（Ａｌ２Ｏ３）、酸化銅（ＣｕＯ）、酸化シリコン（ＳｉＯ２）等とすることもできる。
また、複合酸化物とすることもできる。この場合、例えば、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）、ニオブ酸カリウム（ＫＮｂＯ３）、ビスマス酸化鉄（ＢｉＦｅＯ３）、ニオブ酸リチウム（ＬｉＮｂＯ３）、バナジウム酸ナトリウム（Ｎａ３ＶＯ４）、バナジウム酸鉄（ＦｅＶＯ３）、チタン酸バナジウム（ＴｉＶＯ３）、クロム酸バナジウム（ＣｒＶＯ３）、バナジウム酸ニッケル（ＮｉＶＯ３）、バナジウム酸マグネシウム（ＭｇＶＯ３）、バナジウム酸カルシウム（ＣａＶＯ３）、バナジウム酸ランタン（ＬａＶＯ３）、モリブデン酸バナジウム（ＶＭｏＯ５）、モリブデン酸バナジウム（Ｖ２ＭｏＯ８）、バナジウム酸リチウム（ＬｉＶ２Ｏ５）、珪酸マグネシウム（Ｍｇ２ＳｉＯ４）、珪酸マグネシウム（ＭｇＳｉＯ３）、チタン酸ジルコニウム（ＺｒＴｉＯ４）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、マグネシウム酸鉛（ＰｂＭｇＯ３）、ニオブ酸鉛（ＰｂＮｂＯ３）、ホウ酸バリウム（ＢａＢ２Ｏ４）、クロム酸ランタン（ＬａＣｒＯ３）、チタン酸リチウム（ＬｉＴｉ２Ｏ４）、銅酸ランタン（ＬａＣｕＯ４）、チタン酸亜鉛（ＺｎＴｉＯ３）、タングステン酸カルシウム（ＣａＷＯ４）等とすることができる。
また、カルコゲナイド系の可変抵抗材料とすることもできる。カルコゲナイドとは、Ｓｅ、Ｔｅ等の１６族元素を含む化合物の総称であり、１６族元素がカルコゲンと呼ばれることに由来する。このカルコゲナイド系材料は、電圧を印加することによって結晶状態と非晶質状態との間で可逆的に遷移可能な可変抵抗材料の一種である。
また、窒素をドープした非晶質の炭素（ta−C：Ｎ ; nitrogen doped tetrahedral amorphous carbon）とすることもできる。
また、各メモリセルの間には、図２に示すように素子間絶縁層７０が設けられている。 また、メモリセルの位置を基準として配線Ｌ（第１の配線２０及び第２の配線５０；ビット線ＢＬ及びワード線ＷＬ）の延在方向外側には、図示しないコンタクトプラグが設けられている。コンタクトプラグは、データの記憶（書き込み）及び読み出しを行うための読み出し／記憶回路（書き込み回路）等の周辺回路と接続されている（図示せず）。記憶部４０には、コンタクトプラグ及び配線Ｌを通じて電流が流され、これにより記憶部４０の記憶（書き込み）や消去等の各種動作を行うことが可能となる。
この様に、ビット線ＢＬとワード線ＷＬとが交叉する部分に記憶部４０が設けられた不揮発性記憶装置２は、いわゆるクロスポイント型不揮発性記憶装置（メモリ）と呼ばれている。
また、図１（ａ）、図２（ｂ）に示すように、基板１０の主面上に積層された積層体１１（第１の配線２０（ビット線ＢＬ）、バリア層３２、整流素子３０、記憶部４０（電極層４２、記憶層４４、電極層４６）、ストッパ層５２）は、積層方向に略垂直な方向の断面寸法が第１の配線２０（ビット線ＢＬ）から離隔するにつれ漸減するようになっている。すなわち、積層体１１の積層方向に略垂直な方向の面１１ａは、第１の配線２０（ビット線ＢＬ）から離隔するにつれ互いに近接するような傾斜面となっている。
ここで、図３に示す比較例に係る不揮発性記憶装置１０２について例示をする。
図３に示すように、不揮発性記憶装置１０２においても、基板１０の主面上に配線１２０（ビット線ＢＬ）、バリア層１３２、整流素子１３０、記憶部１４０（電極層１４２、記憶層１４４、電極層１４６）、配線１５４（ストッパ層１５２、配線１５０）が積層するようにして設けられている。そして、基板１０の主面上に積層された積層体１１１（配線１２０（ビット線ＢＬ）、バリア層１３２、整流素子１３０、記憶部１４０（電極層１４２、記憶層１４４、電極層１４６）、ストッパ層１５２）は、積層方向に略垂直な方向の断面寸法が一定となっている。すなわち、積層体１１１は直方体形状を呈している。
この様な積層体１１１を有する不揮発性記憶装置１０２において、例えば、低電力化を図るためには記憶層１４４を流れる電流が小さくなるようにすればよい。そのため、記憶層１４４の積層方向に略垂直な方向の断面寸法を小さくすることが好ましい。
また、消去（リセット）動作を行わせる際には、低電圧で且つ大きな電流が整流素子１３０を流れることになる。そのため、整流素子１３０の負荷軽減を図るためには整流素子１３０の積層方向に略垂直な方向の断面寸法を大きくすることが好ましい。
しかしながら、積層体１１１においては、積層方向に略垂直な方向の断面寸法が一定となっているので、記憶層１４４、整流素子１３０の双方にとって都合のよい断面寸法にできないおそれがある。その結果、不揮発性記憶装置１０２の電気特性の向上が図れなくなるおそれがある。
図４は、電気特性の向上について例示をするための模式図である。
前述したように、低電力化を図るためには記憶層４４を流れる電流が小さくなるようにすればよく、整流素子３０の負荷軽減を図るためには大きな電流が流せるようにすればよい。そのため、記憶層４４の積層方向に略垂直な方向の断面寸法は小さくすることが好ましく、整流素子３０の積層方向に略垂直な方向の断面寸法は大きくすることが好ましい。
本実施の形態においては、低電力化を図るために都合のよいように記憶層４４の一方の端部の断面寸法Ｌ１を小さくしている。すなわち、記憶層４４は、第１及び第２の方向に対して平行な断面が前記第２の配線５０に近づくにつれて小さくなるようになっている。 また、整流素子３０の負荷軽減を図るために都合のよいように整流素子３０の一方の端部の断面寸法Ｌ２を大きくしている。すなわち、第１の配線２０と、記憶層４４と、の間に設けられた整流素子３０は、第１及び第２の方向に対して平行な断面が第２の配線５０に近づくにつれて小さくなるようになっている。
また、記憶層４４の第１の配線２０の側の端部の大きさと、整流素子３０の前記第２の配線５０の側の端部の大きさと、は略同一とされている。すなわち、記憶層４４の底面と整流素子３０の頂面の大きさが略同一とされている。そのため、断面寸法の変化を連続的なものとすることができるので、電気特性の急激な変化を抑制することができる。
なお、図１、図２、図４に例示をしたものは、積層体１１の互いに対向する一組の面１１ａを傾斜面とすることで断面寸法を変化させるようにしているが、これに限定されるわけではない。例えば、傾斜面を一面とすることもできるし、角錐台や円錐台などのように側面をすべて傾斜面とすることもできる。また、傾斜面は直線で形成されるようにしてもよいし、曲線で形成されるようにしてもよい。また、直線と曲線とで形成されるようにすることもできる。
また、図１、図２、図４では、整流素子３０が第１の配線２０（ビット線ＢＬ）側に設けられている場合を例示したが、記憶層４４が第１の配線２０（ビット線ＢＬ）側に設けられていてもよい。そのような場合には、積層方向に略垂直な方向の断面寸法が第１の配線２０（ビット線ＢＬ）に近接するにつれ漸減するようにすればよい。
すなわち、積層方向に略垂直な方向の断面寸法が整流素子３０から記憶層４４に向かうにつれ漸減するようにすればよい。
また、メモリセルの層が一層からなる不揮発性記憶装置とすることもできるが、記憶容量の大容量化を図るためにメモリセルをＺ軸方向に積層させることもできる。この場合、例えば、層間絶縁膜を設けて第２の配線５０（ワード線ＷＬ）が各層毎に設けられるようにすることができる。また、第２の配線５０（ワード線ＷＬ）が共通化されるように積層させることもできる。また、積層数には特に限定はなく適宜変更することができる。
また、例えば、第１の配線２０、第２の配線５０、記憶部４０（記憶層４４）などの数やこれらの配置などは、図１、図２において例示をしたものに限定されるわけではなく適宜変更することができる。
また、前述したものの場合には、第１の配線２０を「ビット線ＢＬ」、第２の配線５０を「ワード線ＷＬ」と呼んでいるが、逆に、第１の配線２０を「ワード線ＷＬ」、第２の配線５０を「ビット線ＢＬ」と呼んでもよい。
また、不揮発性記憶装置２のＺ軸方向（積層方向）の両端においては、同種配線（例えば、２つのビット線ＢＬまたは２つのワード線ＷＬ）が配置されていてもよく、異種配線（例えば、ビット線ＢＬ及びワード線ＷＬ）が配置されていてもよい。
次に、不揮発性記憶装置２の作用、すなわち、メモリセルへの記憶（書き込み）動作、読み出し動作、及び消去動作を実行する場合について例示をする。
記憶（書き込み）動作をさせるためには、選択されたメモリセルに電圧を印加し、そのメモリセル内に電位勾配を発生させて電流パルスを流せばよい。この場合、例えば、ビット線ＢＬを接地電位としワード線ＷＬに負の電位を与えて、ワード線ＷＬの電位がビット線ＢＬの電位よりも相対的に低い状態を作るようにすればよい。
そして、選択されたメモリセルは、相変化等により電子伝導性を有するようになるため、記憶（書き込み）動作が完了する。
なお、記憶（書き込み）動作のための電流パルスは、ワード線ＷＬの電位がビット線ＢＬの電位よりも相対的に高い状態を作ることにより発生させてもよい。
読み出し動作は、電流パルスを選択されたメモリセルに流し、そのメモリセルの抵抗値を検出することにより行う。ただし、電流パルスは、メモリセルを構成する材料が抵抗変化を起こさない程度の微小な値とすることが必要である。
消去（リセット）動作をさせるためには、選択されたメモリセルを大電流パルスによりジュール加熱して、そのメモリセルの抵抗状態を元に戻せばよい。
本実施の形態によれば、積層方向に略垂直な方向の断面寸法を整流素子３０から記憶層４４に向かうにつれ漸減するようにしているので、低電力化、整流素子３０の負荷軽減を図ることができる。また、断面寸法の変化を連続的なものとしているので電気特性の急激な変化を抑制することができる。そのため、不揮発性記憶装置２の電気特性の向上を図ることができる。
次に、本実施の形態に係る不揮発性記憶装置の製造方法について例示をする。
図５〜図９は、本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。
なお、本実施の形態においては、一例として、周辺回路を形成した後の配線形成工程において、二層に積層させたクロスポイント型の不揮発性記憶装置を製造する場合を例示する。また、前述したストッパ層５２を設けない場合を例示する。
まず、図５（ａ）、（ｂ）に示すように、基板１０の主面上に、第１の配線２０（ビット線ＢＬ）、バリア層３２、整流素子３０、電極層４２、記憶層４４、電極層４６となる各層を下からこの順番で形成する。すなわち、これらを第１の方向（Ｘ軸方向）及び第２の方向（Ｙ軸方向）に対して略垂直な方向（Ｚ軸方向）に積層して積層体を形成する。形成方法としては、例えばスパッタリング法、熱ＣＶＤ（Chemical Vapor Deposition）法、プラズマＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法などを例示することができる。この場合、ＡＬＤ法を用いるものとすれば低温で良質な成膜を行うことができるので、良好な熱履歴や段差被覆性を得ることができる。
第１の配線２０の材料としては、例えばタングステン（Ｗ）を例示することができる。記憶層４４の材料としては前述したものを用いることができる。整流素子３０としては、例えばｐｉｎ（ｐ型半導体／絶縁体／ｎ型半導体）ダイオードを例示することができる。バリア層３２、及び電極層４２、４６は、必要に応じて設けるものである。これらの材料としては、例えば、チタンや窒化チタンを例示することができる。
そして、積層体（第１の配線２０〜電極層４６が積層されたもの）の主面に、第１の方向（Ｘ軸方向）に延在する開口を有する図示しないエッチングマスク（レジストマスク）を形成し、エッチングを行い、第１の素子分離領域８０を形成させる。この際エッチングは、基板１０と第１の配線２０との界面深さまで行う。なお、第１の素子分離領域８０を形成する際に積層体の積層方向に略垂直な方向の断面寸法が第１の配線２０から離隔するにつれ漸減することに関しては後述する。
次に、図示しないエッチングマスクを除去した後、例えばスピンコート法を用いて埋込を行い素子間絶縁層７０を形成する。この際に用いられる塗布剤としては、例えばポリシラザンなどを例示することができる。
そして、この様にして埋込が行われた積層体の主面を、例えばＣＭＰ法を用いて平坦化する。
次に、図６（ａ）、（ｂ）に示すように二層目を積層する。
すなわち、前述のようにして平坦化された積層体の主面に第２の配線５０（ワード線ＷＬ）、バリア層３２、整流素子３０、電極層４２、記憶層４４、電極層４６となる各層を下からこの順番で形成する。この場合、第１の配線２０の材料としては、例えばタングステンを例示することができる。なお、その他の各層の材料や各層の形成方法は、前述したものと同様とすることができる。
次に、図７（ｂ）に示すように第２の方向（Ｙ軸方向）に延在する開口を有する図示しないエッチングマスク（レジストマスク）を形成し、エッチングを行い、第２の素子分離領域８０ａを形成する。この際エッチングは、第１の配線２０とバリア層３２との界面深さまで行う。すなわち、二層目の主面（上面）から第１の配線２０の主面までの間がエッチングされ第２の素子分離領域８０ａが形成される。なお、第２の素子分離領域８０ａを形成する際に積層体の積層方向に略垂直な方向の断面寸法が第１の配線２０から離隔するにつれ漸減することに関しては後述する。
そして、前述したものと同様に図示しないエッチングマスクを除去した後、例えばスピンコート法を用いて埋込を行い素子間絶縁層７０ａを形成する。この際に用いられる塗布剤としては、例えばポリシラザンなどを例示することができる。この後、この様にして埋込が行われた積層体の主面を、例えばＣＭＰ法を用いて平坦化する。
次に、図８（ａ）、（ｂ）に示すように前述のようにして平坦化された積層体の主面に第３の配線２０ａ（ビット線ＢＬ）となる層を形成する。
次に、図９（ａ）、（ｂ）に示すように、積層体の主面に、第１の方向（Ｘ軸方向）に延在する開口を有する図示しないエッチングマスク（レジストマスク）を形成し、エッチングを行い、第３の素子分離領域８０ｂを形成させる。この際エッチングは、バリア層３２と第２の配線５０との界面深さまで行う。なお、第３の素子分離領域８０ｂを形成する際に積層体の積層方向に略垂直な方向の断面寸法が第１の配線２０から離隔するにつれ漸減することに関しては後述する。
次に、図示しないエッチングマスクを除去した後、例えばスピンコート法を用いて埋込を行い素子間絶縁層７０ｂを形成する。この際に用いられる塗布剤としては、例えばポリシラザンなどを例示することができる。
そして、この様にして埋込が行われた積層体の主面を、例えばＣＭＰ法を用いて平坦化する。
この様にして、第２の配線５０（ワード線ＷＬ）を共通化し、Ｚ軸方向の端部に第１の配線２０（ビット線ＢＬ）、第３の配線２０ａ（ビット線ＢＬ）を備えるクロスポイント型不揮発性記憶装置が形成される。
ここで、前述した第１の素子分離領域８０、第２の素子分離領域８０ａ、第３の素子分離領域８０ｂの形成に関してさらに例示をする。
エッチングにより素子分離領域を形成する場合に、加工表面からの寸法が大きくなるほど（深さが深くなるほど）Ｚ軸方向に略垂直な方向の断面寸法が小さくなることがある。例えば、図９（ｂ）に示す断面寸法Ｌ１０より断面寸法Ｌ１１の方が寸法が小さくなることがある。そして、等方性の高いエッチング処理法を用いるほどこの傾向が顕著となる。一方、加工表面からの寸法があまり変わらなければ、Ｚ軸方向に略垂直な方向の断面寸法は同等となる傾向がある。例えば、図９（ｂ）に示す断面寸法Ｌ１２、Ｌ１３は、前述した断面寸法Ｌ１０と同等となる。
このことは、積層体の積層方向に略垂直な方向の断面寸法が第１の配線２０から離隔するにつれ漸減することを意味する。
しかしながらこのことは、加工表面からの寸法が異なれば積層体の断面寸法が異なるものとなってしまうことにもなる。そのため、例えば、記憶層４４の積層方向に略垂直な方向の断面寸法が積層された各層毎に異なるものとなり、各層毎のスイッチング特性が異なるものとなるおそれがある。
この様な場合、図９（ｂ）に示すような複数の層を貫通する素子分離領域８０ａを形成するのではなく、図９（ａ）に示すような各層毎に設けられた素子分離領域８０、８０ｂを形成するようにすれば、各層に設けられた記憶層４４や整流素子３０の積層方向に略垂直な方向の断面寸法が略同等となるようにすることができる。しかしながら、そのようにすれば、リソグラフィ工程が１工程増加することになり製造コストが増加するおそれがある。また、リソグラフィ工程における合わせずれを生じるおそれがあるため、歩留まりの低下を招くおそれもある。
そのため、素子分離領域を形成する際に積層体の積層方向に略垂直な方向の断面寸法が第１の配線２０から離隔するにつれ漸減するようにするとともに、複数の層を貫通する素子分離領域を形成する場合であっても各層に設けられた記憶層４４や整流素子３０の積層方向に略垂直な方向の断面寸法が略同等となるようにすることが好ましい。
そこで、本実施の形態においては、エッチング処理法、エッチング条件などを適宜決定することで、素子分離領域を形成する際に積層体の積層方向に略垂直な方向の断面寸法が第１の配線２０から離隔するにつれ漸減するようにしている。すなわち、エッチング処理法、エッチング条件などを適宜決定することで積層方向に略垂直な方向のエッチング量を制御して、積層体の積層方向に略垂直な方向の断面寸法が第１の配線２０から離隔するにつれ漸減するようにしている。積層方向に略垂直な方向のエッチング量を制御する方法としては、例えば、ドライエッチング法において等方性エッチングのためのラジカルの量と異方性エッチングのためのイオンの量とを制御することなどを例示することができる。
なお、素子分離領域の深さがある程度深ければ、積層体の積層方向に略垂直な方向の断面寸法が第１の配線２０から離隔するにつれ漸減する傾向が強くなる。そのため、素子分離領域の深さによっては積層方向に略垂直な方向のエッチング量の意図的な制御を省くこともできる。例えば、メモリセルが複数の層に積層され複数の層を貫通する素子分離領域が形成されるような場合には、積層方向に略垂直な方向のエッチング量の意図的な制御を省くことができる。
そして、複数の層を貫通する素子分離領域が形成されるような場合には、各層に設けられた記憶層４４や整流素子３０の積層方向に略垂直な方向の断面寸法が略同等となるようにエッチングマスク（レジストマスク）の寸法を制御するようにしている。すなわち、この様な素子分離領域を形成する際のリソグラフィ工程（エッチングマスクの形成工程）においてエッチングマスク（レジストマスク）の寸法を制御するようにしている。例えば、素子分離領域の深さが深くなるほどエッチングマスクの開口寸法を小さくするように制御することを例示することができる。
この場合、エッチングマスクの開口寸法の制御は、フォトマスク（レチクル）の寸法を変えることで行うことができる。また、リソグラフィ条件（例えば、ドーズやフォーカスなど）を変えることで行うこともできる。なお、リソグラフィ条件を変えることでエッチングマスクの開口寸法の制御を行うようにすれば、素子分離領域の深さが変わった場合であっても迅速な対応を図ることができる。また、フォトマスク（レチクル）の種類を減らすことができるので、作業の煩雑化を抑制することができるとともにコストの低減を図ることもできる。
なお、エッチングマスクの寸法制御量（開口寸法の制御量）は、素子分離領域の深さ、エッチング処理法、エッチング条件、エッチング対象の材料などを考慮して適宜決定することができる。
また、エッチングマスクの寸法制御量を決定する際には、図４において例示をした記憶層４４や整流素子３０の断面寸法を考慮することが好ましい。
例えば、低電力化を図るためには記憶層４４の断面寸法を小さくし、整流素子３０の負荷軽減を図るためには整流素子３０の断面寸法を大きくすることが好ましい。そのため、低電力化と整流素子３０の負荷軽減の双方にとって都合のよいような断面寸法Ｌ１、Ｌ２（図４を参照）となるようなエッチングマスクの寸法制御量とすることが好ましい。
また、図５〜図９において例示をしたものは、二層に積層させたクロスポイント型の不揮発性記憶装置を製造する場合であるが、三層以上に積層する場合も同様である。
図１０は、三層に積層するとともに第２の配線５０（ワード線ＷＬ）、第３の配線２０ａ（ビット線ＢＬ）を共通化した場合である。
なお、図１０に例示をしたものの場合には、前述した手順を繰り返すことで三層に積層し、素子分離領域８０、８０ａ、８０ｃ、８０ｄを形成するとともに素子間絶縁層７０、７０ａ、７０ｃ、７０ｄを設けるようにしている。
図１１は、四層に積層するとともに第２の配線５０（ワード線ＷＬ）、第３の配線２０ａ（ビット線ＢＬ）、第４の配線５０ａ（ワード線ＷＬ）を共通化し、第５の配線２０ｂ（ビット線ＢＬ）を最上層に設けた場合である。
なお、図１１に例示をしたものの場合には、前述した手順を繰り返すことで四層に積層し、素子分離領域８０、８０ａ、８０ｃ、８０ｅ、８０ｆを形成するとともに素子間絶縁層７０、７０ａ、７０ｃ、７０ｅ、７０ｆを設けるようにしている。
図１０や図１１に示すような場合であっても、形成される素子分離領域の深さなどに応じてエッチングマスクの寸法制御を行うようにすることができる。そのため、各層に設けられた記憶層４４や整流素子３０の積層方向に略垂直な方向の断面寸法が略同等となるようにすることができる。また、低電力化と整流素子３０の負荷軽減の双方にとって都合のよいような断面寸法とすることもできる。
なお、積層数や共通化される配線の種類などは例示をしたものに限定されるわけではなく適宜変更することができる。
以上に例示をしたものは、エッチングマスクとしてレジストマスクを用いる場合であるが、ハードマスクを用いて素子分離領域を形成する場合にもエッチングマスク（ハードマスク）の寸法制御を行うようにすることができる。
図１２は、エッチングマスク（ハードマスク）の寸法制御を例示するための模式工程断面図である。
まず、図１２（ａ）に示すように、ハードマスクを形成する面（例えば、図８に例示をした第３の配線２０ａ（ビット線ＢＬ）となる層の主面）に、ハードマスク６０となる層、下層レジストマスク６１となる層、ＳＯＧ(Spin on Glass)層６２、上層レジストマスク６３となる層を下からこの順番で形成する。この場合、ハードマスク６０の材料は、例えばＳｉＮ、ＳｉＯ２、ＳｉＣなどとすることができる。
そして、リソグラフィ法を用いて開口を有する上層レジストマスク６３を形成する。
次に、図１２（ｂ）に示すように上層レジストマスク６３を用いてＳＯＧ(Spin on Glass)層６２をエッチングする。エッチング処理法としては、例えば、プロセスガスとしてＣＦx系のガスを用いたプラズマエッチング処理を例示することができる。
次に、図１２（ｃ）に示すように残余の上層レジストマスク６３とエッチングされたＳＯＧ層６２をマスクとして下層レジストマスク６１を形成する。下層レジストマスク６１の形成には、例えば、プロセスガスとしてＮＨ３、ＣＨ４、Ｎ２、Ｏ２などのガスを用いたプラズマエッチング処理を用いることができる。
次に、残余のＳＯＧ層６２と下層レジストマスク６１を用いてハードマスク６０を形成する。ハードマスク６０の形成には、例えば、プロセスガスとしてＣＦx系のガスを用いたプラズマエッチング処理を用いることができる。
そして、残余の下層レジストマスク６１を除去し、形成されたハードマスク６０を用いて前述した素子分離領域を形成する。
この場合、例えば、ＳＯＧ層６２から形成されるマスク、下層レジストマスク６１、ハードマスク６０の形成過程において少なくともいずれかのエッチング条件、ガス混合比、パワー、圧力などを制御することで、形成されるハードマスク６０（エッチングマスク）の寸法制御を行うようにすることができる。
なお、リソグラフィとしては、ＡｒＦレジストを用いた光露光とすることもできるし、ナノインプリントリソグラフィ法を用いることもできる。また、ＳＯＧ層６２と下層レジストマスク６１となる層は、塗布により形成することもできるし、プラズマＣＶＤ法などを用いて形成することもできる。
すなわち、本実施の形態に係る不揮発性記憶装置の製造方法は、第１の方向に延在する第１の配線２０と、第１の方向と非平行な第２の方向に延在する第２の配線５０と、第１の配線２０と第２の配線５０との間に挟持され、第１の配線２０と第２の配線５０とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記憶層４４と、を有するメモリセルを複数の層に積層した不揮発性記憶装置の製造方法であって、基板上１０に、少なくとも、第１の配線２０となる層と、記憶層４４となる層と、第２の配線となる層５０と、を、第１の方向及び第２の方向に対して略垂直な第３の方向に積層して積層体を形成する工程と、積層体に開口を有するエッチングマスクを設ける工程と、エッチングマスクを介して積層体をエッチングして素子分離領域を形成する工程と、を有し、エッチングマスクを設ける工程において、素子分離領域の第３の方向の寸法が大きくなるほど（深さが深くなるほど）エッチングマスクの開口寸法が小さくされる。
この場合、エッチングマスクは、レジストマスクまたはハードマスクとすることができる。
本実施の形態に係る不揮発性記憶装置の製造方法によれば、必要に応じてエッチング処理法、エッチング条件などを適宜決定することで、積層体の積層方向に略垂直な方向の断面寸法が第１の配線２０から離隔するにつれ漸減するようにすることができる。
また、エッチングマスク（レジストマスクまたはハードマスク）の寸法を制御することで、複数の層を貫通する素子分離領域が形成されるような場合であっても、各層に設けられた記憶層４４や整流素子３０の積層方向に略垂直な方向の断面寸法が略同等となるようにすることができる。また、低電力化と整流素子３０の負荷軽減とを図ることができる記憶層４４、整流素子３０を形成することができる。そのため、電気特性に優れた不揮発性記憶装置を得ることができる。
次に、他の実施形態に係る不揮発性記憶装置の製造方法について例示をする。
図１３〜図１６は、他の実施形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。
まず、図５に例示をした場合と同様にして基板１０の主面上に、第１の配線２０（ビット線ＢＬ）、バリア層３２、整流素子３０、電極層４２、記憶層４４、電極層４６となる各層を下からこの順番で形成する。そして、第１の素子分離領域８０を形成し、埋込を行うことで素子間絶縁層７０を形成する。
次に、埋込が行われた積層体（第１の配線２０〜電極層４６が積層されたもの）の主面を、例えばＣＭＰ法を用いて平坦化する。
そして、図６に例示をした場合と同様にして、平坦化された積層体の主面に第２の配線５０（ワード線ＷＬ）、バリア層３２、整流素子３０、電極層４２、記憶層４４、電極層４６となる各層を下からこの順番で形成する。
次に、図１３（ｂ）に示すように第２の方向（Ｙ軸方向）に延在する開口を有する図示しないエッチングマスクを形成し、エッチング処理を行い、素子分離領域８１を形成する。この際エッチングは、第２の配線５０と電極層４６との界面深さまで行う。
次に、図１４（ｂ）に示すように素子分離領域８１の内壁面に保護層８２を形成する。なお、保護層８２は、エッチングされた積層体の少なくとも側壁面に形成すればよい。保護層８２の材料としては、例えばＳｉＮなどを例示することができる。また、保護層８２の形成方法としては、例えば、ＡＬＤ（Atomic Layer Deposition）法、ＬＰ−ＣＶＤ法などを例示することができる。
次に、図１５（ｂ）に示すように、素子分離領域８１を積層方向（Ｚ軸方向）にさらにエッチングすることで素子分離領域８３を形成する。この際エッチングは、第１の配線２０とバリア層３２との界面深さまで行う。
この様な深さの深い素子分離領域８３を形成した場合には、前述したように第１の配線２０に近くなるほど積層方向（Ｚ軸方向）に略垂直な方向の断面寸法が小さくなる。すなわち、第１の配線２０に近くなるほど積層体の断面が大きくなる。そのため、本実施の形態においては、第１の配線２０を含む積層体部分の側壁８４をエッチングすることで断面寸法を制御するようにしている。例えば、各層に設けられた記憶層４４や整流素子３０の積層方向に略垂直な方向の断面寸法が略同等となるように制御するようにしている。
例えば、図１５（ｂ）に示すように、等方性の高いウェットエッチング法などを用いて第１の配線２０を含む積層体部分の側壁８４をエッチングすることで断面寸法を制御するようにすることができる。
この場合、図４において例示をした記憶層４４や整流素子３０の断面寸法を考慮して側壁８４のエッチング量を決定するようにすることが好ましい。
例えば、低電力化を図るためには記憶層４４の断面寸法を小さくし、整流素子３０の負荷軽減を図るためには整流素子３０の断面寸法を大きくすることが好ましい。そのため、低電力化と整流素子３０の負荷軽減の双方にとって都合のよいような断面寸法Ｌ１、Ｌ２（図４を参照）となるような側壁８４のエッチング量とすることが好ましい。
すなわち、本実施の形態に係る不揮発性記憶装置の製造方法は、第１の方向に延在する第１の配線２０と、第１の方向と非平行な第２の方向に延在する第２の配線５０と、第１の配線２０と第２の配線５０との間に挟持され、第１の配線２０と第２の配線５０とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記憶層４４と、を有するメモリセルを複数の層に積層した不揮発性記憶装置の製造方法であって、基板１０上に、少なくとも、第１の配線２０となる層と、記憶層４４となる層と、第２の配線５０となる層と、を、第１の方向及び第２の方向に対して略垂直な第３の方向に積層して積層体を形成する工程と、積層体に開口を有するエッチングマスクを設ける工程と、第３の方向にエッチングマスクを介して素子分離領域の第３の方向の寸法よりも小さい寸法のエッチングを行う工程と、エッチングされた積層体の少なくとも側壁面に保護層を形成する工程と、素子分離領域の第３の方向の寸法にまでさらにエッチングをする工程と、側壁面の前記保護層が形成されていない部分をエッチングして、素子分離領域の第１及び第２の方向に対して平行な断面の大きさを制御する工程と、を備えている。
本実施の形態に係る不揮発性記憶装置の製造方法によれば、第１の配線２０を含む積層体部分の側壁８４をエッチングすることで、複数の層を貫通する素子分離領域が形成されるような場合であっても、各層に設けられた記憶層４４や整流素子３０の積層方向に略垂直な方向の断面寸法が略同等となるようにすることができる。また、低電力化と整流素子３０の負荷軽減とを図ることができる記憶層４４、整流素子３０を形成することができる。そのため、電気特性に優れた不揮発性記憶装置を得ることができる。
以上、本実施の形態について例示をした。しかし、本発明はこれらの記述に限定されるものではない。
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。
例えば、不揮発性記憶装置２などが備える各要素の形状、寸法、材質、配置などは、例示をしたものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
２ 不揮発性記憶装置、１０ 基板、２０ 第１の配線、３０ 整流素子、４０ 記憶部、４２ 電極層、４４ 記憶層、４６ 電極層、５０ 第２の配線、６０ ハードマスク、７０ 素子間絶縁層、７０ａ 素子間絶縁層、７０ｂ 素子間絶縁層、８０ 第１の素子分離領域、８０ａ 第２の素子分離領域、８０ｂ 第３の素子分離領域、８１ 素子分離領域、８２ 保護層、８３ 素子分離領域

Claims (2)

  1. 第１の方向に延在する第１の配線と、
    前記第１の方向と非平行な第２の方向に延在する第２の配線と、
    前記第１の配線と前記第２の配線との間に挟持され前記第１の配線と前記第２の配線とを介して供給される電流により第１の状態と第２の状態との間を可逆的に遷移可能な記憶層と、
    前記第１の配線と、前記記憶層と、の間に設けられた整流素子と、
    を備え、
    前記記憶層は、前記第１及び前記第２の方向に対して平行な断面が前記第２の配線に近づくにつれて小さくなり、
    前記整流素子は、前記第１及び前記第２の方向に対して平行な断面が前記第２の配線に近づくにつれて小さくなること、を特徴とする不揮発性記憶装置。
  2. 前記記憶層の前記第１の配線の側の端部の大きさと、
    前記整流素子の前記第２の配線の側の端部の大きさと、は、略同一であること、を特徴とする請求項１記載の不揮発性記憶装置。
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