KR102453349B1 - 가변 저항 메모리 장치 및 이의 제조 방법 - Google Patents

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Abstract

가변 저항 메모리 장치는 선택 패턴, 선택 패턴의 제1 면과 접촉하는 중간 전극, 중간 전극에 대해 선택 패턴과 대향하는 가변 저항 패턴, 및 선택 패턴의 제1 면과 대향하는 제2 면과 접촉하며 n형 반도체 물질을 포함하는 제1 전극을 포함한다.

Description

가변 저항 메모리 장치 및 이의 제조 방법{VARIABLE RESISTANCE MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 가변 저항 메모리 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 복수의 메모리 셀들을 포함하는 가변 저항 메모리 장치 및 이의 제조 방법에 관한 것이다.
최근 신규한 반도체 장치로서, 가변 저항 특성을 갖는 메모리 장치들이 개발되고 있다. 상기 메모리 장치의 예로서, 상변화 메모리(Phase Change Random Access Memory: PRAM) 장치, 저항 변화 메모리(Resistive Random Access Memory: ReRAM) 장치, 자기 저항 메모리(Magnetic RAM: MRAM) 장치 등을 들 수 있다.
상기 메모리 장치에 있어서, 상부 및 하부 전극, 또는 상부 및 하부 도전 라인 사이에 선택 소자 및 가변 저항 소자를 포함하는 메모리 셀들이 배치될 수 있다. 상기 메모리 셀들이 어레이(array) 형태로 배치된 경우, 각 메모리 셀에서의 동작 신뢰성이 향상될 필요가 있다.
본 발명의 일 과제는 동작 신뢰성이 향상된 포함하는 가변 저항 메모리 장치를 제공하는 것이다.
본 발명의 일 과제는 동작 신뢰성이 향상된 가변 저항 메모리 장치의 제조 방법을 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 가변 저항 메모리 장치는 선택 패턴, 상기 선택 패턴의 제1 면과 접촉하는 중간 전극, 상기 중간 전극에 대해 상기 선택 패턴과 대향하는 가변 저항 패턴, 및 상기 선택 패턴의 상기 제1 면과 대향하는 제2 면과 접촉하며 n형 반도체 물질을 포함하는 제1 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 선택 패턴은 칼코게나이드(chalcogenide) 계열의 오보닉 문턱 스위치(ovonic threshold switch: OTS) 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 선택 패턴은 비소(As)를 포함하며, 실리콘(Si), 게르마늄(Ge), 안티몬(Sb), 텔루륨(Te), 셀레늄(Se), 인듐(In) 또는 주석(Sn)으로부터 적어도 2 이상을 더 포함하는 화합물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 선택 패턴은 Se를 포함하며, As, Si, Ge, Sb, Te, In 또는 Sn으로부터 적어도 2 이상을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극은 n형 불순물이 도핑된 Si, Ge, SiGe 및/또는 III-V족 화합물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극은 n형 칼코게나이드 계열 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 Ge-Sb-Te(GST) 계열 물질, In-Sb-Te(IST) 계열 물질, 비스무트(Bi)-Sb-Te(BST) 계열 물질 및/또는 GeTe-SbTe의 초격자(super lattice)를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 중간 전극은 탄소(C), 탄질화물(CN), 티타늄 탄질화물(TiCN) 및/또는 탄탈륨 탄질화물(TaCN)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 상기 중간 전극에 대해 상기 가변 저항 패턴과 대향하는 제2 전극을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 전극은 티타늄(Ti) 또는 티타늄 질화물(TiN)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 상기 제1 전극에 대해 상기 선택 패턴과 대향하는 제3 전극을 더 포함하며, 상기 제3 전극은 Ti 또는 TiN을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극 및 상기 선택 패턴에 의해 P-N 정션이 생성될 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴 또는 상기 선택 패턴 중 적어도 하나는 평면 방향에서 상기 중간 전극의 면적보다 작은 면적을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 상기 가변 저항 패턴 또는 상기 선택 패턴 중 적어도 하나의 측벽을 감싸는 스페이서를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 기판, 상기 기판의 상면에 평행한 제2 방향으로 연장되며, 상기 기판의 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 배열되는 제1 도전 라인들, 및 상기 제1 도전 라인들과 상기 기판의 높이 방향으로 이격되며 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 배열되는 제2 도전 라인들을 더 포함할 수 있다. 상기 제1 전극, 상기 선택 패턴, 상기 중간 전극 및 상기 가변 저항 패턴을 포함하는 복수의 메모리 셀들이 상기 제1 도전 라인들 및 상기 제2 도전 라인들의 교차부들에 각각 배열될 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 상기 제2 도전 라인들과 상기 높이 방향으로 이격되며, 상기 제2 방향으로 연장되며 상기 제1 방향을 따라 배열되는 제3 도전 라인들을 더 포함할 수 있다. 상기 복수의 메모리 셀들은 상기 제2 도전 라인들 및 상기 제3 도전 라인들의 교차부들에 각각 배열될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 가변 저항 메모리 장치는 칼코게나이드 계열의 OTS 물질을 포함하는 선택 패턴, 상기 선택 패턴의 제1 면과 접촉하는 중간 전극, 상기 중간 전극에 대해 상기 선택 패턴과 대향하는 가변 저항 패턴, 및 상기 선택 패턴의 상기 제1 면과 대향하는 제2 면과 접촉하며 약 4 전자볼트(eV)보다 큰 일함수를 갖는 도전 물질을 포함하는 제1 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극은 약 5 eV 이상의 일함수를 갖는 도전 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극은 비정질 탄소, 코발트(Co), 니켈(Ni) 및/또는 루테늄(Ru)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극은 탄소가 혼합된 도전 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극은 TiCN 또는 TiCSiN을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 칼코게나이드 계열의 상변화 물질을 포함하며, 상기 중간 전극은 탄소 계열 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극 및 상기 선택 패턴 사이에 쇼트키(Schottky) 배리어가 형성될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 가변 저항 메모리 장치는 기판, 상기 기판의 상면에 평행한 제2 방향으로 연장되며, 상기 기판의 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 배열되는 제1 도전 라인들, 상기 제1 도전 라인들과 상기 기판의 높이 방향으로 이격되며, 상기 제1 방향으로 연장되며 상기 제2 방향을 따라 배열되는 제2 도전 라인들, 및 상기 제1 도전 라인들 및 상기 제2 도전 라인들의 교차부들 각각에 배열된 복수의 메모리 셀들을 포함할 수 있다. 상기 메모리 셀은 칼코게나이드 계열의 OTS 물질을 포함하는 선택 패턴, 상기 선택 패턴의 제1 면과 접촉하는 중간 전극, 상기 중간 전극에 대해 상기 선택 패턴과 대향하는 가변 저항 패턴, 및 상기 선택 패턴의 상기 제1 면과 대향하는 제2 면과 접촉하며, n형 반도체 물질 또는 약 4 eV보다 큰 일함수를 갖는 도전 물질을 포함하는 제1 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극은 상기 제1 도전 라인의 상면과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 상기 가변 저항 패턴 상에 적층되는 제2 전극을 더 포함하며, 상기 제2 전극은 상기 제2 도전 라인의 저면과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 상기 제1 전극 및 상기 제1 도전 라인 사이에 삽입되는 제3 전극을 더 포함하고, 상기 제3 전극은 티타늄 또는 티타늄 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극은 상기 제2 도전 라인의 저면과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 상기 가변 저항 패턴 및 상기 제1 도전 라인 사이에 삽입되는 제2 전극을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 전극은 상기 가변 저항 패턴의 저면과 부분적으로 접촉하며, 절곡부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 상기 가변 저항 패턴 또는 상기 선택 패턴 중 적어도 하나의 측벽을 감싸는 스페이서를 더 포함하며, 상기 가변 저항 패턴 또는 상기 선택 패턴 중 적어도 하나는 평면 방향에서 상기 중간 전극의 면적보다 작은 면적을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 상기 제2 도전 라인들과 상기 높이 방향으로 이격되며, 상기 제2 방향으로 연장되며 상기 제1 방향을 따라 배열되는 제3 도전 라인들을 더 포함할 수 있다. 상기 복수의 메모리 셀들은 상기 제2 도전 라인들 및 상기 제3 도전 라인들의 교차부들에 각각 배열될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극은 비정질 탄소 또는 루테늄(Ru)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 선택 패턴은 p형 반도체 특성을 보유할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 가변 저항 메모리 장치는 기판, 상기 기판의 상면에 평행한 제2 방향으로 연장되며, 상기 기판의 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 배열되는 제1 도전 라인들, 상기 제1 도전 라인들과 상기 기판의 높이 방향으로 이격되며, 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 배열되는 제2 도전 라인들, 및 상기 제1 도전 라인들 및 상기 제2 도전 라인들의 교차부들 각각에 배열되는 복수의 메모리 셀들을 포함할 수 있다. 상기 메모리 셀은 칼코게나이드 계열의 OTS 물질을 포함하는 선택 패턴, 상기 선택 패턴의 제1 면과 접촉하는 중간 전극, 상기 중간 전극에 대해 상기 선택 패턴과 대향하는 가변 저항 패턴, 및 상기 선택 패턴의 상기 제1 면과 대향하는 제2 면과 접촉하며, 상기 선택 패턴과 P-N 정션 또는 쇼트키 배리어를 형성하는 배리어 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 배리어 패턴은 n형 반도체 또는 약 4 eV보다 큰 일함수를 갖는 도전 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 배리어 패턴은 약 5 eV 이상의 일 함수를 갖는 도전 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 상기 배리어 패턴 및 상기 제1 도전 라인 사이, 또는 상기 배리어 패턴 및 상기 제2 도전 라인 사이에 삽입되며, Ti 또는 TiN을 포함하는 전극 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 중간 전극은 히터 전극으로 제공되며, 상기 가변 저항 패턴은 상기 중간 전극으로부터 전달되는 열에 의해 상전이가 발생하는 상변화 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴 또는 상기 선택 패턴 중 적어도 하나는 평면 방향에서 상기 중간 전극보다 작은 면적을 가질 수 있다.
전술한 바와 같이 예시적인 실시예들에 따르면, 예를 들면 칼코게나이드 계열의 스위칭 물질을 포함하는 선택 패턴과 접촉하는 전극을 N-타입 반도체 또는 고 일함수의 도전 물질로 형성할 수 있다. 이에 따라, 상기 선택 패턴 및 상기 전극 사이에 쇼트키 배리어 또는 P-N 정션이 형성되어 각 메모리 셀에서의 오프 전류가 감소될 수 있다. 따라서, 상기 오프 전류에 의한 인접 메모리 셀들 간의 교란, 간섭 현상을 억제할 수 있다.
다만, 본 발명의 과제 및 효과는 상기 언급한 바에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 및 도 2는 예시적인 실시예들에 따른 가변 저항 메모리 셀들을 나타내는 단면도들이다.
도 3 및 도 4는 일부 예시적인 실시예들에 따른 가변 저항 메모리 셀들을 나타내는 단면도들이다.
도 5는 예시적인 실시예들에 따른 가변 저항 메모리 셀에 있어서, 오프 전류의 감소를 나타내는 그래프이다.
도 6 내지 도 8은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 평면도 및 단면도들이다.
도 9 내지 도 12는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13 및 도 14는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다.
도 15 및 도 16은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다.
도 17 내지 도 23은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 24 및 도 25는 일부 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 단면도들이다.
도 26 및 도 27은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다.
도 28 내지 도 37은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 38 및 도 39는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다.
도 40a 및 도 40b, 내지 도 46a 및 도 46b는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 47 및 도 48은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다.
도 49, 내지 도 53a 및 도 53b는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 54는 일부 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도이다.
도 55 내지 도 60은 일부 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 61 및 62는 예시적인 실시예들에 따른 정보처리 시스템의 개략적인 구성을 나타내는 블록도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 대해 보다 상세하게 설명하고자 한다.
도 1 및 도 2는 예시적인 실시예들에 따른 가변 저항 메모리 셀들을 나타내는 단면도들이다.
도 1을 참조하면, 상기 가변 저항 메모리 셀은 순차적으로 적층된 하부 전극(100), 선택 패턴(110), 중간 전극(120), 가변 저항 패턴(130) 및 상부 전극(140)을 포함할 수 있다. 일부 실시예들에 있어서, 상부 전극(140)은 생략될 수도 있다.
하부 전극(100)은 선택 패턴(110)의 저면과 접촉할 수 있다. 예를 들면, 하부 전극(100)은 선택 패턴(110)으로 전류를 전달하는 중개 패턴으로 기능할 수 있다.
일부 예시적인 실시예들에 따르면, 하부 전극(100)은 n형 반도체 물질을 포함할 수 있다. 예를 들면, 하부 전극(100)은 인(P) 또는 비소(As)와 같은 n형 불순물이 도핑된 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 또한, 하부 전극(100)은 상기 n형 불순물이 도핑된 III-V족 화합물을 포함할 수도 있다. 상기 III-V족 화합물의 예로서 InP, GaP, GaAs, GaSb 등을 들 수 있다.
일부 실시예들에 있어서, 하부 전극(100)은 n형 칼코게나이드(chalcogenide) 계열 물질을 포함할 수 있다. 상기 칼코게나이드 계열 물질에 있어서, Ge 및/또는 Si의 함량이 증가할수록 n형 성질이 증가할 수 있다. 예를 들면, 상기 n형 칼코게나이드 계열 물질에 있어서, Ge 및/또는 Si의 함량비는 약 70 중량% 이상일 수 있다.
일부 예시적인 실시예들에 있어서, 하부 전극(100)은 소정의 타겟 일함수 이상의 일함수를 갖는 도전 물질을 포함할 수 있다.
일부 실시예들에 있어서, 상기 타겟 일함수는 약 4 전자볼트(electron volt: eV)로 설정될 수 있다. 예를 들면, 통상적인 전극 물질로 활용되는 티타늄(Ti) 또는 티타늄 질화물(TiN)의 일함수 값인 약 4 eV를 상기 타겟 일함수로 설정하고, 예시적인 실시예들에 따른 하부 전극(100)은 상기 타겟 일함수보다 큰 일함수를 갖는 도전 물질로 형성할 수 있다.
예를 들면, 하부 전극(100)은 약 4.8 eV의 일함수를 갖는 텅스텐(W),텅스텐 질화물(WN), 탄탈륨(Ta) 또는 탄탈륨 질화물(TaN)을 포함할 수 있다.
일부 실시예들에 있어서, 상기 타겟 일함수는 약 5 eV로 설정될 수 있다. 이 경우, 하부 전극(100)은 비정질 탄소(약 5 eV의 일함수), 코발트(Co) (약 5 eV의 일함수), 니켈(Ni)(약 5.2 eV의 일함수) 및/또는 루테늄(Ru)(약 5.8 eV의 일함수)을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
일 실시예에 있어서, 하부 전극(100)은 비정질 탄소 또는 Ru를 포함할 수 있다.
일부 실시예들에 있어서, 탄소가 도펀트로 혼합된 도전 물질이 사용되어 하부 전극(100)의 일함수를 증가시킬 수 있다. 이 경우, 하부 전극(100)은 예를 들면, TiCN, TiCSiN 등을 포함할 수 있다.
선택 패턴(110)은 하부 전극(100)의 상면과 접촉할 수 있다. 선택 패턴(110)은 하부 전극(100) 및 중간 전극(120) 사이에서 실질적으로 비정질 상태를 유지하며, 저항이 변화하는 물질을 포함할 수 있다. 예를 들면, 선택 패턴(110) 내에서 상대적으로 고 저항 상태(예를 들면, 오프(off) 상태) 및 상대적으로 저저항 상태(예를 들면, 온(on) 상태)가 가역적으로 반복될 수 있다.
예시적인 실시예들에 따르면, 선택 패턴(110)은 칼코게나이드 계열의 오보닉 문턱 스위치(ovonic threshold switch: OTS) 물질을 포함할 수 있다. 일 실시예에 있어서, 선택 패턴(110)은 비소(As)를 포함하며, 실리콘(Si), 게르마늄(Ge), 안티몬(Sb), 텔루륨(Te), 셀레늄(Se), 인듐(In) 또는 주석(Sn) 중에서 적어도 2 이상을 포함하는 화합물을 포함할 수 있다. 일 실시예에 있어서 선택 패턴(110)은 Se를 포함하며, As, Si, Ge, Sb, Te, In 또는 Sn 중에서 적어도 2 이상을 포함하는 화합물을 포함할 수 있다.
일 실시예에 있어서, 선택 패턴(110)은 AsTeGeSiIn와 같은 5원계 화합물, AsTeGeSiSbS와 같은 6원계 화합물을 포함할 수 있다. 일 실시예에 있어서, 선택 패턴(110)은 C, 붕소(B), 산소(O), 질소(N), 황(S) 및/또는 P과 같은 도펀트를 더 포함할 수도 있다.
선택 패턴(110)은 실질적으로 p형 반도체 성질을 보유할 수 있다. 예를 들면, 선택 패턴(110)내에 Te, Se, As, S 등의 원소의 함량이 증가할수록 p형 성질이 증가할 수 있다.
일부 예시적인 실시예들에 있어서, 하부 전극(100)이 상술한 n형 반도체 물질을 포함하는 경우, 선택 패턴(110) 및 하부 전극(100)에 의해 실질적으로 P-N 정션(junction)이 형성될 수 있다.
일부 예시적인 실시예들에 있어서, 하부 전극(100)이 상술한 타겟 일함수(예를 들면, 4 eV) 이상의 일함수를 갖는 도전 물질을 포함하는 경우, 선택 패턴(110) 및 하부 전극(100) 사이에 실질적으로 쇼트키(Schottky) 배리어가 형성될 수 있다.
하부 전극(100)에 의해 형성되는 상기 P-N 정션 및 쇼트키 배리어에 의해 선택 패턴(110)의 화학적, 기계적, 전기적 특성들(예를 들면, 열적 안정성, 문턱 전압 등)의 변화 없이 상기 가변 저항 메모리 셀에서의 오프 전류(off-current)를 감소시킬 수 있다.
중간 전극(120)은 선택 패턴(110) 및 가변 저항 패턴(130) 사이에 배치될 수 있다. 예를 들면, 중간 전극(120)은 가열 전극으로 제공되어 주울 열(Joule heat)을 가변 저항 패턴(130)으로 전달할 수 있다.
중간 전극(120)은 예를 들면, 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물, 지르코늄 질화물, 지르코늄 실리콘 질화물 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다.
일부 실시예들에 있어서, 중간 전극(120) 히터 물질로서 C가 포함되는 탄소 계열 전극을 포함할 수도 있다. 예를 들면, 중간 전극(120)은 C, CN, TiCN, TaCN 등을 포함할 수 있다.
가변 저항 패턴(130)은 중간 전극(120)으로부터 전달된 상기 주울 열에 의해 예를 들면, 비정질 상태 및 결정질 상태 사이에서 상전이가 발생할 수 있는 상변화 물질을 포함할 수 있다. 가변 저항 패턴(130)은 상기 상전이에 의해 저항이 변화할 수 있으며, 가변 저항 패턴(130) 또는 상기 가변 저항 메모리 셀이 셋(set) 상태 및 리셋(reset) 상태 사이에서 변환될 수 있다. 이 경우, 상기 가변 저항 메모리 셀은 상변화 메모리 장치(Phase Change RAM: PRAM) 장치의 메모리 셀로서 제공될 수 있다.
상기 상변화 물질의 예로서, 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 GST 계열의 물질을 들 수 있다. 일부 실시예들에 있어서, 가변 저항 패턴(130)은 GeTe-SbTe의 반복 적층 구조를 갖는 초격자 구조를 가질 수도 있다. 또한, 가변 저항 패턴(130)은 In-Sb-Te(IST) 계열 물질, 또는 비스무트(Bi)-Sb-Te(BST) 계열 물질을 포함할 수도 있다.
일부 실시예들에 있어서, 가변 저항 패턴(130)은 자기장 또는 스핀 전달 토크(Spin Transfer Torque: STT)에 의해 저항이 변하는 물질을 포함할 수 있다. 예를 들면, 가변 저항 패턴(130)은 철(Fe), 니켈(Ni), 코발트(Co), 디스프로슘(Dy), 가돌리늄(Gd) 등을 포함하는 강자성체를 포함할 수 있다. 이 경우, 상기 가변 저항 메모리 장치는 자기 저항 메모리(Magnetic RAM: MRAM) 장치의 메모리 셀로서 제공될 수 있다.
일부 실시예들에 있어서, 가변 저항 패턴(130)은 STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등과 같은 페로브스카이트(perovskite) 계열의 물질, 또는 지르코늄 산화물, 하프늄 산화물, 알루미늄 산화물 등과 같은 전이 금속 산화물을 포함할 수 있다. 이 경우, 상기 가변 저항 메모리 장치는 저항 변화 메모리(Resistive Random Access Memory: ReRAM) 장치의 메모리 셀로서 제공될 수 있다.
상부 전극(140)은 가변 저항 패턴(130) 상에 적층되며, Ti 또는 TiN과 같은 금속 혹은 금속 질화물을 포함할 수 있다.
도 2를 참조하면, 가변 저항 메모리 셀은 도 1에 도시된 가변 저항 메모리 셀의 역 구조를 가질 수 있다. 예를 들면, 선택 패턴(110a)이 중간 전극(120)을 사이에 두고 가변 저항 패턴(130a)의 상부에 위치할 수 있다.
이 경우, 상부 전극(140a)은 선택 패턴(110a) 상에 적층될 수 있다. 상부 전극(140a)은 상술한 n형 반도체 물질 또는 상술한 타겟 일함수(예를 들면, 4 eV) 이상의 일함수(이하에서는, 고 일함수로 지칭한다)를 갖는 도전 물질을 포함하며, 선택 패턴(110a)과 실질적으로 P-N 정션 또는 쇼트키 배리어를 생성할 수 있다.
하부 전극(100a)은 예를 들면, 가변 저항 패턴(130a)의 저면과 접촉하며, Ti 또는 TiN과 같은 금속 혹은 금속 질화물을 포함할 수 있다. 일부 실시예들에 있어서, 하부 전극(100a)은 생략될 수도 있다.
도 3 및 도 4는 일부 예시적인 실시예들에 따른 가변 저항 메모리 셀들을 나타내는 단면도들이다.
도 3을 참조하면, 상기 가변 저항 메모리 셀은 순차적으로 적층되는 하부 전극(100a), 배리어 패턴(105), 선택 패턴(110), 중간 전극(120), 가변 저항 패턴(130) 및 상부 전극(140)을 포함할 수 있다.
하부 전극(100a) 및 상부 전극(140)은 Ti 또는 TiN과 같은 금속 혹은 금속 질화물을 포함할 수 있다. 배리어 패턴(105)은 하부 전극(100a) 및 선택 패턴(110) 사이에 삽입되며, 선택 패턴(110)과 P-N 정션 또는 쇼트키 배리어를 형성할 수 있는 물질을 포함할 수 있다.
예시적인 실시예들에 따르면, 배리어 패턴(105)은 상술한 n형 반도체 물질 또는 고 일함수 도전 물질을 포함할 수 있다.
도 4를 참조하면, 가변 저항 메모리 셀은 도 3에 도시된 가변 저항 메모리 셀의 역 구조를 가질 수 있다. 예를 들면, 선택 패턴(110a)이 중간 전극(120)을 사이에 두고 가변 저항 패턴(130a)의 상부에 위치할 수 있다.
이 경우, 배리어 패턴(125)은 상부 전극(140) 및 선택 패턴(110a) 사이에 배치될 수 있다. 배리어 패턴(125)은 상술한 n형 반도체 물질 또는 고 일함수 도전 물질을 포함하며, 선택 패턴(110a)과 실질적으로 P-N 정션 또는 쇼트키 배리어를 생성할 수 있다.
도 5는 예시적인 실시예들에 따른 가변 저항 메모리 셀에 있어서, 오프 전류의 감소를 나타내는 그래프이다.
도 5를 참조하면, 전압이 인가되면서 하부 전극(BE)로부터 상술한 OTS 물질을 포함하는 선택 패턴으로 전류가 흐를 수 있다. 상기 전압이 문턱 전압(Vth)에 도달하면서 전류가 급속히 증가하며, 상기 문턱 전압에 도달하기 전에 오프 전류가 발생할 수 있다.
도 1 내지 도 4를 참조로 설명한 바와 같이, 상기 선택 패턴과 접촉하는 전극을 상술한 n형 반도체 물질 또는 고 일함수 도전 물질을 사용하여 형성함으로써, 선택 패턴과 상기 전극 사이에 P-N 정션 또는 쇼트키 배리어를 형성할 수 있다. 따라서, 도 5에서 화살표로 표시된 바와 같이 상기 오프 전류가 감소할 수 있다.
상술한 바와 같이, 선택 패턴에 포함된 물질의 조성 및 고유 성질을 변화시키지 않으면서, 상기 선택 패턴과 접촉하는 전극의 조성을 변화시킴으로써 상기 오픈 전류를 감소시킬 수 있다. 따라서, 가변 저항 메모리 셀의 동작 특성 및 내구성을 유지하면서 상기 오프 전류에 의한 메모리 셀들간의 간섭, 교란 등을 방지할 수 있다.
도 6 내지 도 8은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 평면도 및 단면도들이다. 구체적으로 도 6은 상기 가변 저항 메모리 장치를 나타내는 개략적인 평면도이다. 도 7은 상기 가변 저항 메모리 장치의 상기 제1 방향으로의 단면도이다. 도 8은 상기 가변 저항 메모리 장치의 상기 제2 방향으로의 단면도이다.
예를 들면, 도 6 내지 도 8은 도전 라인들의 교차부들마다 메모리 셀들이 배치되는 크로스-포인트 셀 어레이 구조를 포함하는 가변 저항 메모리 장치를 도시하고 있다.
한편, 도 6 내지 도 8에 있어서, 기판의 상면에 평행하며, 예를 들면 서로 수직하게 교차하는 두 방향을 상기 제1 방향 및 제2 방향으로 정의한다. 상기 방향의 정의는 나머지 도면들에서도 실질적으로 동일하게 적용된다.
도 6 내지 도 8을 참조하면, 상기 가변 저항 메모리 장치는 기판(200)으로부터 높이 방향을 따라 서로 이격되게 배치되는 제1 도전 라인(215) 및 제2 도전 라인(285)를 포함할 수 있다. 제1 도전 라인(215) 및 제2 도전 라인(285)의 교차부(예를 들면, 크로스-포인트)에는 메모리 셀(290)이 배치될 수 있다.
일부 실시예들에 있어서, 제1 도전 라인(215)은 상기 가변 저항 메모리 장치의 워드 라인으로 제공되며, 제2 도전 라인(285)은 비트 라인으로 제공될 수 있다. 일부 실시예들에 있어서, 제1 도전 라인(215)은 상기 가변 저항 메모리 장치의 비트 라인으로 제공되며, 제2 도전 라인(285)은 워드 라인으로 제공될 수 있다.
기판(200)은 Si 기판, Ge 기판, Si-Ge 기판, 실리콘-온-인슐레이터(Silicon-on-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 포함할 수 있다. 기판(200)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다. 한편, 도시하지는 않았으나, 기판(200) 상부에 p형 혹은 n형 불순물을 주입하여 웰(well)을 형성할 수도 있다.
일부 실시예들에 있어서, 기판(200) 상에는 트랜지스터, 콘택, 배선 등을 포함하는 주변 회로(도시되지 않음)가 형성될 수 있다. 또한, 상기 주변 회로를 적어도 부분적으로 덮는 하부 절연막(도시되지 않음)이 기판(200) 상에 형성될 수 있다.
제1 도전 라인(215)은 기판(200) 상에 배치될 수 있다. 예를 들면, 제2 도전 라인(215)은 상기 하부 절연막 상에 배치되어 상기 주변 회로와 전기적으로 연결될 수 있다.
제1 도전 라인(215)은 기판(200) 상에서 상기 제2 방향으로 연장할 수 있다. 또한, 복수의 제1 도전 라인들(215)이 상기 제1 방향을 따라 서로 이격되며 배열될 수 있다.
제2 도전 라인(285)은 제1 도전 라인(215)과 상기 높이 방향으로 이격되며, 상기 제1 방향으로 연장할 수 있다. 또한, 복수의 제2 도전 라인들(285)이 상기 제2 방향을 따라 서로 이격되며 배열될 수 있다.
제1 및 제2 도전 라인들(215, 285)은 예를 들면, W, 구리(Cu), 알루미늄(Al), Ti 또는 Ta과 같은 금속 물질을 포함할 수 있다.
제1 도전 라인들(215) 및 제2 도전 라인들(285)이 교차 혹은 중첩되는 상기 교차부들 각각에는 메모리 셀(290)이 배치될 수 있다. 이에 따라, 복수의 메모리 셀들(290)이 상기 제1 방향 및 제2 방향을 따라 배열되어 상기 크로스-포인트 셀 어레이가 정의될 수 있다.
예를 들면, 복수의 메모리 셀들(290)이 상기 제1 방향을 따라 배열되어 메모리 셀 행이 정의될 수 있다. 또한, 복수의 메모리 셀들(290)이 상기 제2 방향을 따라 배열되어 메모리 셀 열이 정의될 수 있다.
예시적인 실시예들에 따르면, 메모리 셀(290)은 제1 도전 라인(215)의 상면으로부터 순차적으로 적층되는 하부 전극(225), 선택 패턴(235), 중간 전극(245), 가변 저항 패턴(255) 및 상부 전극(265)을 포함할 수 있다. 일부 실시예들에 있어서, 상부 전극(265)은 생략될 수도 있다.
하부 전극(225)은 도 1을 참조로 설명한 바와 같이, n형 반도체 물질을 포함할 수 있다. 예를 들면, 하부 전극(225)은 n형 불순물이 도핑된 Si, Ge 또는 SiGe을 포함할 수 있다. 하부 전극(225)은 상기 n형 불순물이 도핑된 III-V족 화합물을 포함할 수도 있다.
일부 실시예들에 있어서, 하부 전극(225)은 n형 칼코게나이드(chalcogenide) 계열 물질을 포함할 수 있다.
일부 예시적인 실시예들에 있어서, 하부 전극(225)은 소정의 고 일함수 도전 물질을 포함할 수 있다. 일부 실시예들에 있어서, 하부 전극(225)은 약 4 eV 보다 큰, 또는 약 5 eV 이상의 일함수를 갖는 도전 물질을 포함할 수 있다.
일 실시예에 있어서, 하부 전극(225)은 비정질 탄소 또는 Ru를 포함할 수 있다. 일 실시예에 있어서, 하부 전극(225)은 예를 들면, TiCN, TiCSiN 과 같이 탄소가 도핑 티타늄 질화물 또는 티타늄 실리사이드 질화물을 포함할 수 있다.
선택 패턴(235)은 상술한 칼코게나이드 계열의 OTS 물질을 포함할 수 있다. 중간 전극(245) 및 가변 저항 패턴(255) 은 도 1을 참조로 설명한 물질들과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 상부 전극(265)은 예를 들면, Ti 또는 TiN을 포함할 수 있다.
일부 실시예들에 있어서, 가변 저항 패턴(255)은 GST 계열, IST 계열 또는 BST 계열 물질과 같은 상변화 물질을 포함할 수 있다.
인접하는 상기 메모리 셀 열들 사이 및 인접하는 제1 도전 라인들(215) 사이에는 제1 절연 패턴(270)이 형성될 수 있다. 제1 절연 패턴(270)은 예를 들면, 실리콘 산화물을 포함하며, 상기 제2 방향으로 연장될 수 있다.
인접하는 상기 메모리 셀 행들 사이 및 인접하는 제2 도전 라인들(285) 사이에는 제2 절연 패턴(275)이 형성될 수 있다. 제2 절연 패턴(275)은 예를 들면, 실리콘 산화물을 포함하며, 상기 제1 방향으로 연장될 수 있다.
제1 및 제2 절연 패턴들(270, 275)은 실질적으로 병합될 수 있다. 메모리 셀들(290)의 측벽들은 제1 및 제2 절연 패턴들(270, 275)에 의해 둘러싸여 서로 절연 또는 분리될 수 있다.
상술한 크로스-포인트 셀 어레이 구조의 가변 저항 메모리 장치에 있어서, 상기 OTS 물질을 포함하는 선택 패턴(235)에서의 오프 전류가 지나치게 증가하는 경우, 상기 오프 전류에 의해 메모리 셀들(290) 사이의 동작 교란이 발생할 수 있다.
그러나, 상술한 예시적인 실시예들에 따르면, 하부 전극(225)이 선택 패턴(235)과 P-N 정션 또는 쇼트키 배리어를 생성할 수 있는 물질을 포함하므로, 상기 오프 전류를 감소시킬 수 있다. 따라서, 메모리 셀(290)의 동작 신뢰성이 향상되며, 상기 크로스-포인트 셀 어레이의 셀 밀도를 더욱 증가시킬 수 있다.
일부 실시예들에 있어서, 도 3을 참조로 설명한 바와 같이, 선택 패턴(235) 및 하부 전극(225) 사이에 배리어 패턴이 삽입될 수도 있다. 이 경우, 하부 전극(225)은 Ti 또는 TiN을 포함하며, 상기 배리어 패턴은 상술한 n형 반도체 물질 또는 고일함수 도전 물질을 포함할 수 있다.
도 9 내지 도 12는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 9 내지 도 12는 도 6 내지 도 8을 참조로 설명한 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
구체적으로, 도 9, 도 10 및 도 11a는 상기 제1 방향으로의 단면도들이다. 도 11b 및 도 12는 상기 제2 방향으로의 단면도들이다.
도 9를 참조하면, 기판(200) 상에 제1 도전막(210), 하부 전극막(220), 선택 물질막(230), 중간 전극막(240), 가변 저항 물질막(250) 및 상부 전극막(260)을 순차적으로 형성할 수 있다.
기판(200)은 Si 기판, Ge 기판, Si-Ge 기판, SOI 기판, GOI 기판 등과 같은 반도체 기판을 포함할 수 있다. 기판(200)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다.
일부 실시예들에 있어서, 기판(200) 상에는 트랜지스터, 콘택, 배선 등을 포함하는 주변 회로(도시되지 않음)를 형성할 수 있다. 또한, 상기 주변 회로를 적어도 부분적으로 덮는 하부 절연막(도시되지 않음)을 기판(200) 상에 형성할 수 있다.
제1 도전막(210)은 W, Cu, Al, Ti, Ta 등과 같은 금속을 포함하도록 형성될 수 있다. 상부 전극막(260)은 예를 들면, Ti 또는 TiN과 같은 금속 또는 금속 질화물을 포함하도록 형성될 수 있다. 중간 전극막(240)은 상부 전극막(260) 및/또는 제1 도전막(210)보다 저항이 큰 금속, 금속 질화물 또는 금속 실리콘 질화물을 포함하도록 형성될 수 있다. 중간 전극막(240)은 C, CN, TiCN, TaCN 등과 같이 탄소가 함유된 도전 물질을 포함하도록 형성될 수도 있다.
선택 물질막(230)은 상술한 칼코게나이드 계열의 OTS 물질을 포함하도록 형성될 수 있다. 가변 저항 물질막(250)은 예를 들면, GST 계열, IST 계열, BST 계열 물질과 같은 상변화 물질을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 가변 저항 물질막(250)은 강자성체 물질을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 가변 저항 물질막(250)은 페로브스카이트 계열 물질 또는 전이 금속 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 따르면, 하부 전극막(220)은 상술한 n형 반도체 물질, 또는 상술한 고 일함수 도전 물질을 포함하도록 형성될 수 있다.
제1 도전막(210), 하부 전극막(220), 선택 물질막(230), 중간 전극막(240), 가변 저항 물질막(250) 및 상부 전극막(260)은 예를 들면, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 스퍼터링(sputtering) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 또는 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 통해 형성될 수 있다.
도 10을 참조하면, 상부 전극막(260), 가변 저항 물질막(250), 중간 전극막(240), 선택 물질막(230), 하부 전극막(220) 및 제1 도전막(210)들을 순차적으로 부분적으로 식각할 수 있다.
예시적인 실시예들에 따르면, 상부 전극막(260) 상에 상기 제2 방향으로 연장하는 제1 마스크 패턴들(도시되지 않음)을 형성할 수 있다. 상기 제1 마스크 패턴들을 식각 마스크로 사용한 식각 공정을 예를 들면, 제1 도전막(210)이 제1 도전 라인들(215)로 분리될 때까지 수행할 수 있다.
상기 식각 공정에 의해, 상부 전극막(260), 가변 저항 물질막(250), 중간 전극막(240), 선택 물질막(230), 하부 전극막(220)은 각각 상기 제2 방향으로 연장하는 라인 패턴으로 변환될 수 있다.
제1 도전 라인(215) 및 상기 라인 패턴들을 포함하는 적층체들 사이에는 상기 제2 방향으로 연장하는 제1 개구부(266)가 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 제1 개구부들(266)을 채우는 제1 절연 패턴들(270)을 형성하고, 제1 절연 패턴(270) 및 상부 전극막(260) 상에 제2 도전막(280)을 형성할 수 있다.
예를 들면, 기판(200) 및 상부 전극막(260) 상에 제1 개구부들(266)을 충분히 채우는 제1 절연막을 형성할 수 있다. 상기 제1 절연막의 상부를 예를 들면, 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 통해 상부 전극막(260)의 상면이 노출될 때까지 평탄화하여 제1 절연 패턴(270)을 형성할 수 있다.
상기 제1 절연막은 예를 들면, 실리콘 산화물을 포함하도록 CVD 공정 또는 ALD 공정을 통해 형성될 수 있다. 제2 도전막(280)은 제1 도전막(210)과 실질적으로 동일하거나 유사한 금속을 포함하도록 형성될 수 있다.
도 12를 참조하면, 제2 도전막(280)을 상기 제1 방향을 따라 식각하여 제2 도전 라인들(285)을 형성할 수 있다.
예를 들면, 제2 도전막(280) 상에 상기 제1 방향으로 연장하는 제2 마스크 패턴들(도시되지 않음)을 형성할 수 있다. 상기 제2 마스크 패턴들을 사용하여 제2 도전막(280)을 부분적으로 식각하여 제2 도전 라인들(285)이 형성될 수 있다.
이후, 상부 전극막(260), 가변 저항 물질막(250), 중간 전극막(240), 선택 물질막(230) 및 하부 전극막(220)을 예를 들면, 제1 도전 라인(215)이 노출될 때까지 식각할 수 있다. 상기 식각 공정에 의해 제1 절연 패턴들(270)도 부분적으로 제거되어 상기 제1 방향으로 연장하는 제2 개구부들(267)이 형성될 수 있다.
상기 식각 공정에 의해, 제1 도전 라인(215) 및 제2 도전 라인(285) 사이에는 하부 전극(225), 선택 패턴(235), 중간 전극(245), 가변 저항 패턴(255) 및 상부 전극(265)이 적층된 메모리 셀(290)이 형성될 수 있다. 복수의 메모리 셀들(290)이 제1 도전 라인(215) 및 제2 도전 라인(285)의 교차부들마다 형성되어 크로스-포인트 셀 어레이가 형성될 수 있다.
이후, 제1 도전 라인(215) 및 제2 도전 라인(285) 상에 제2 개구부들(267)을 충분히 채우는 제2 절연막을 형성할 수 있다. 상기 제2 절연막을 제2 도전 라인(285)의 상면이 노출될 때까지 CMP 공정을 통해 평탄화하여 제2 개구부(267)를 채우는 제2 절연 패턴(275)이 형성될 수 있다.
상기 제2 절연막은 상기 제1 절연막과 실질적으로 동일하거나 유사한 실리콘 산화물을 포함하도록 형성될 수 있다. 제1 및 제2 절연 패턴들(270, 275)은 서로 교차하며 실질적으로 병합될 수 있다.
도 13 및 도 14는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다. 구체적으로, 도 13 및 도 14는 각각 상기 가변 저항 메모리 장치의 상기 제1 방향 및 상기 제2 방향으로의 단면도이다.
도 6 내지 도 8에 도시된 가변 저항 메모리 장치와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호가 사용된다.
도 13 및 도 14를 참조하면, 메모리 셀(290a)은 도 6 내지 도 8을 참조로 설명한 메모리 셀의 역 구조를 가질 수 있다. 예시적인 실시예들에 따르면, 메모리 셀(290a)에 있어서, 선택 패턴이 가변 저항 패턴 상부에 위치할 수 있다.
예를 들면, 메모리 셀(290a)은 제1 도전 라인(215) 상에 순차적으로 적층되는 하부 전극(225a), 가변 저항 패턴(255a), 중간 전극(245), 선택 패턴(235a) 및 상부 전극(265a)을 포함할 수 있다.
하부 전극(225a)은 예를 들면, Ti 또는 TiN과 같은 금속 또는 금속 질화물을 포함할 수 있다. 상부 전극(265a)은 상술한 n형 반도체 물질, 또는 상술한 고 일함수 도전 물질을 포함하도록 형성될 수 있다.
이에 따라, 상부 전극(265a) 및 선택 패턴(235a) 사이에 P-N 정션 또는 쇼트키 배리어가 형성되어, 선택 패턴(235a) 또는 메모리 셀(290a)에서의 오프 전류가 감소될 수 있다.
일부 실시예들에 있어서, 하부 전극(225a)은 생략될 수도 있다. 일부 실시예들에 있어서, 도 4를 참조로 설명한 바와 같이, 선택 패턴(235a) 및 상부 전극(265a) 사이에 배리어 패턴이 삽입될 수도 있다. 이 경우, 상부 전극(265a)은 Ti 또는 TiN을 포함하며, 상기 배리어 패턴은 상술한 n형 반도체 물질 또는 고일함수 도전 물질을 포함할 수 있다.
도 15 및 도 16은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다. 구체적으로, 도 15 및 도 16는 각각 상기 가변 저항 메모리 장치의 상기 제1 방향 및 상기 제2 방향으로의 단면도이다.
도 6 내지 도 8에 도시된 가변 저항 메모리 장치와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호가 사용된다.
도 15 및 도 16을 참조하면, 기판(200) 상에 제1 도전 라인들(215) 및 제2 도전 라인들(287)이 서로 교차하며, 높이 방향으로 이격되어 배치될 수 있다.
제1 도전 라인들(215) 및 제2 도전 라인들(287)의 교차부들에는 메모리 셀들(290b)이 배열되어, 크로스-포인트 셀 어레이가 형성될 수 있다.
메모리 셀(290b)은 제1 도전 라인(215) 및 제2 도전 라인(287) 사이에 순차적으로 적층되는 하부 전극(225), 선택 패턴(235), 중간 전극(245), 가변 저항 패턴(254) 및 상부 전극(262)을 포함할 수 있다.
도 6 내지 도 8을 참조로 설명한 바와 같이, 하부 전극(225)은 상술한 n형 반도체 물질 또는 고 일함수 도전 물질을 포함하며, 선택 패턴(235)과 P-N 정션 또는 쇼트키 배리어를 생성할 수 있다.
예시적인 실시예들에 따르면, 가변 저항 패턴(254)은 평면 방향에서 중간 전극(245) 또는 선택 패턴(235) 보다 작은 너비 또는 작은 면적을 가질 수 있다.
가변 저항 패턴(254)의 측벽 상에는 스페이서(249)가 형성될 수 있다. 예를 들면, 스페이서(249)는 가변 저항 패턴(254)의 측부를 둘러쌀 수 있다. 스페이서(249)는 예를 들면, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
상술한 바와 같이, 스페이서(249)에 의해 가변 저항 패턴(254)의 너비 또는 면적이 축소될 수 있다. 따라서, 예를 들면 중간 전극(245)에서 가변 저항 패턴(254)로의 열 전달 효율이 향상될 수 있다.
상부 전극(262)은 스페이서(249) 및 가변 저항 패턴(254)을 캡핑할 수 있다.
제1 절연막(252)은 메모리 셀들(290b) 및 제1 도전 라인들(215)을 서로 분리 또는 절연시킬 수 있다. 제1 절연막(252) 상에는 제2 절연막(289)이 형성되어 제2 도전 라인들(287)을 서로 분리 또는 절연시킬 수 있다. 제1 및 제2 절연막들(252, 289)은 예를 들면, 실리콘 산화물을 포함할 수 있다.
일부 실시예들에 있어서, 도 3을 참조로 설명한 바와 같이, 선택 패턴(235) 및 하부 전극(225) 사이에 배리어 패턴이 삽입될 수도 있다. 이 경우, 하부 전극(225)은 Ti 또는 TiN을 포함하며, 상기 배리어 패턴은 상술한 n형 반도체 물질 또는 고일함수 도전 물질을 포함할 수 있다.
도 17 내지 도 23은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 17 내지 도 23은 도 15 및 도 16을 참조로 설명한 가변 저항 메모리 장치의 제조 방법을 도시하고 있다.
구체적으로, 도 17 내지 도 23은 상기 제1 방향으로의 단면도들이다.
도 9 내지 도 12를 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략된다.
도 17을 참조하면, 기판(200) 상에 순차적으로 제1 도전막(210), 하부 전극막(220), 선택 물질막(230), 중간 전극막(240) 및 희생막(242)을 형성할 수 있다.
희생막(242)은 예를 들면, 실리콘 질화물과 같은 질화물을 사용하여 CVD 공정, ALD 공정 또는 PVD 공정을 통해 형성될 수 있다.
도 18을 참조하면, 희생막(242), 중간 전극막(240), 선택 물질막(230), 하부 전극막(220) 및 제1 도전막(210)을 부분적으로 식각하여, 기판(200) 상에 순차적으로 적층되는 제1 도전 라인(215), 하부 전극(225), 선택 패턴(235), 중간 전극(245) 및 희생 패턴(244)이 형성될 수 있다.
예를 들면, 희생막(242), 제1 중간 전극막(240), 선택 물질막(230), 하부 전극막(220) 및 제1 도전막(210)을 상기 제2 방향을 따라 식각할 수 있다. 이에 따라, 제1 도전막(210)으로부터 제1 도전 라인들(215)이 형성되며, 희생막(242), 중간 전극막(240), 선택 물질막(230) 및 하부 전극막(220)은 상기 제2 방향으로 연장하는 라인 패턴들로 변환될 수 있다. 제1 도전 라인들(215) 및 상기 라인 패턴들 사이를 매립하는 제1 매립 절연막을 형성할 수 있다.
이후, 희생막(242), 중간 전극막(240), 선택 물질막(230), 하부 전극막(220) 및 상기 제1 매립 절연막을 상기 제1 방향을 따라 식각할 수 잇다. 이에 따라, 제1 도전 라인(215) 상에 순차적으로 하부 전극(225), 선택 패턴(235), 중간 전극(245) 및 희생 패턴(244)이 적층된 필라 구조물들이 형성될 수 있다.
이어서, 상기 필라 구조물들 사이를 채우며 상기 제2 방향으로 연장하는 제2 매립 절연막을 형성할 수 있다. 상기 제1 및 제2 매립 절연막은 실질적으로 병합되어 제1 절연막(252)으로 제공될 수 있다.
도 19를 참조하면, 상기 제1 필라 구조물들로부터 희생 패턴(244)을 제거할 수 있다. 희생 패턴(244)이 제거된 공간에 의해 예를 들면, 중간 전극(245)의 상면이 노출되는 제1 홀(246)이 형성될 수 있다. 예를 들면, 제1 희생 패턴은 상기 질화물에 식각 선택비를 갖는 인산 혹은 질산과 같은 식각액을 사용하여 제거될 수 있다.
이후, 제1 절연막(252)의 상면, 및 제1 홀들(246)의 측벽들 및 저면들을 따라 컨포멀하게 스페이서 막(248)을 형성할 수 있다. 예를 들면, 스페이서 막(248)은 실리콘 질화물 또는 실리콘 산질화물을 포함하도록 ALD 공정을 통해 형성될 수 있다.
도 20을 참조하면, 예를 들면 에치-백(etch-back) 공정을 통해 스페이서 막(248)을 부분적으로 제거하여 스페이서(249)를 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 에치-백 공정에 의해 제1 절연막(252)의 상면 및 제1 홀(246)의 저면에 형성된 스페이서막(248) 부분이 제거될 수 있다. 이에 따라, 제1 홀(246)의 측벽 상에 스페이서(249)가 형성될 수 있다.
도 21을 참조하면, 중간 전극(245) 및 제1 절연막(252)의 상기 상면 상에 제1 홀들(246)을 충분히 채우는 가변 저항 물질막(250a)을 형성할 수 있다.
도 22를 참조하면, 예를 들면 CMP 공정을 통해 가변 저항 물질막(250a)의 상부를 제1 절연막(252)의 상기 상면이 노출될 때까지 평탄화할 수 있다.
이후, 에치-백 공정을 통해 제1 홀(246)의 상부에 형성된 스페이서(249) 및 가변 저항 물질막(250a) 부분들을 제거할 수 있다. 이에 따라, 스페이서(249)에 의해 측벽이 둘러싸인 가변 저항 패턴(254)이 형성될 수 있다. 또한, 제1 홀(246)의 상기 상부에 의해 깊이가 감소된 제2 홀(246a)이 정의될 수 있다.
도 23을 참조하면, 제2 홀(246a)를 채우며 스페이서(249) 및 가변 저항 패턴(254)을 캡핑하는 상부 전극(262)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 절연막(252)의 상기 상면 상에 제2 홀들(246a)을 충분히 채우는 상부 전극막을 형성할 수 있다. 이후, CMP 공정을 통해 상기 상부 전극막의 상부를 제1 절연막(252)의 상기 상면이 노출될 때까지 평탄화하여 각 제2 홀(246a)를 채우는 상부 전극(262)이 형성될 수 있다.
상술한 바와 같이, 다마신(damascene) 공정을 통해 스페이서(249)에 의해 너비 또는 면적이 축소된 가변 저항 패턴(254)이 형성될 수 있다. 또한, 상부 전극(262)은 제2 홀(246a)에 의해 자기 정렬될 수 있다.
한편, 제1 도전 라인(215) 상에 순차적으로 적층된 하부 전극(225), 선택 패턴(235), 중간 전극(245), 가변 저항 패턴(254) 및 상부 전극(262)에 의해 메모리 셀(290b)이 정의될 수 있다.
다시 도 15 및 도 16을 참조하면, 제1 절연막(252) 및 상부 전극들(262) 상에 제2 도전막을 형성하고, 상기 제2 도전막을 패터닝하여 상기 제1 방향을 따라 연장하며 복수의 상부 전극들(262)과 전기적으로 연결되는 제2 도전 라인들(287)을 형성할 수 있다. 제1 절연막(252) 상에는 제2 도전 라인들(287) 사이를 채우는 제2 절연막(289)을 형성할 수 있다.
도 24 및 도 25는 일부 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 단면도들이다. 구체적으로, 도 24는 상기 가변 저항 메모리 장치의 상기 제1 방향으로의 단면도이다. 도 25는 상기 가변 저항 메모리 장치의 상기 제2 방향으로의 단면도이다.
도 15 및 도 16을 참조로 설명한 바와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대한 상세한 설명은 생략된다.
도 24 및 도 25를 참조하면, 메모리 셀(290c)에 포함된 선택 패턴(237) 역시 다마신 공정을 통해 형성될 수 있다.
예를 들면, 기판(100) 상에 하부 절연막(207) 및 제1 도전 라인(215a)이 형성되고, 하부 절연막(207) 및 제1 도전 라인(215a) 상에 순차적으로 하부 전극막 및 희생막(도시되지 않음)을 형성할 수 있다. 상기 하부 전극막은 상술한 n형 반도체 물질 또는 고 일함수 도전 물질을 포함하도록 형성될 수 있다.
이후, 상기 하부 전극막 및 상기 희생막을 도 18을 참조로 설명한 바와 같이 상기 제1 방향 및 상기 제2 방향을 따라 식각하여, 하부 전극(227) 및 희생 패턴을 포함하는 필라 구조물들을 형성할 수 있다. 상기 필라 구조물들의 측벽을 감싸는 제1 절연막(252a)이 형성될 수 있다.
상기 희생 패턴을 제거하여 하부 전극(227)의 상면을 노출시키는 제1 홀(251a)을 형성할 수 있다. 제1 홀(251a)의 측벽 상에 도 19 및 도 20을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 제1 스페이서(249a)를 형성할 수 있다.
이후, 제1 홀(251a)을 채우는 선택 물질막을 형성하고, 상기 선택 물질막의 상부를 CMP 공정 및 에치-백 공정을 통해 제거하여 선택 패턴(237)을 형성할 수 있다. 상기 에치-백 공정에 의해 제1 스페이서(249a)도 함께 부분적으로 제거될 수 있으며, 선택 패턴(237)의 측벽은 제1 스페이서(249a)에 의해 둘러싸일 수 있다.
중간 전극(247)은 선택 패턴(237b) 및 제1 스페이서(249a) 상에 형성되어, 제1 홀(251a)의 상부를 캡핑할 수 있다.
상술한 다마신 공정에 의해, 선택 패턴(237)은 제1 스페이서(249a)에 의해 둘러싸이며, 평면 방향에서 선택 패턴(237)의 면적은 중간 전극(247)의 면적보다 작을 수 있다.
제1 절연막(252a) 상에는 중간 전극들(247)을 덮는 제2 절연막(252b)이 형성될 수 있다. 제2 절연막(252b)을 부분적으로 식각하여 각각 중간 전극(247)의 상면을 노출시키는 제2 홀(251b)을 형성할 수 있다.
제2 홀(251b)내에는 가변 저항 패턴(254)이 형성될 수 있다. 일부 실시예들에 있어서, 가변 저항 패턴(254)은 도 19 내지 도 22를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 형성될 수 있다.
예를 들면, 제2 홀(251b)의 측벽 상에 제2 스페이서(249b)가 형성되며, 가변 저항 패턴(254)의 측벽은 제2 스페이서(249b)에 의해 둘러싸일 수 있다. 가변 저항 패턴(254) 및 제2 스페이서(249b) 상에는 상부 전극(262)이 형성되어 제2 홀(251b)의 상부를 캡핑할 수 있다.
도 26 및 도 27은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다. 구체적으로, 도 26 및 도 27은 각각 상기 가변 저항 메모리 장치의 상기 제1 방향 및 상기 제2 방향으로의 단면도이다.
도 6 내지 도 8, 또는 도 15 및 도 16에 도시된 가변 저항 메모리 장치와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호가 사용된다.
도 26 및 도 27을 참조하면, 기판(300) 상에 제1 도전 라인들(315) 및 제2 도전 라인들(394)이 서로 교차하며, 높이 방향으로 이격되어 배치될 수 있다.
제1 도전 라인들(315) 및 제2 도전 라인들(394)의 교차부들에는 메모리 셀들(390)이 배열되어, 크로스-포인트 셀 어레이가 형성될 수 있다.
메모리 셀(390)은 도 15 및 도 16에 도시된 메모리 셀의 역 구조를 가질 수 있다. 예시적인 실시예들에 따르면, 메모리 셀(390)에 있어서, 선택 패턴이 가변 저항 패턴의 상부에 위치할 수 있다.
예를 들면, 메모리 셀(390)은 제1 도전 라인(315) 상에 순차적으로 적층되는 하부 전극(325), 가변 저항 패턴(350), 중간 전극(360), 선택 패턴(375) 및 상부 전극(385)을 포함할 수 있다.
하부 전극(325)은 예를 들면, Ti 또는 TiN과 같은 금속 또는 금속 질화물을 포함할 수 있다. 상부 전극(385)은 상술한 n형 반도체 물질, 또는 상술한 고 일함수 도전 물질을 포함하도록 형성될 수 있다.
이에 따라, 상부 전극(385) 및 선택 패턴(375) 사이에 P-N 정션 또는 쇼트키 배리어가 형성되어, 선택 패턴(375) 또는 메모리 셀(390)에서의 오프 전류가 감소될 수 있다.
일부 실시예들에 있어서, 하부 전극(325)은 생략될 수도 있다. 일부 실시예들에 있어서, 도 4를 참조로 설명한 바와 같이, 선택 패턴(375) 및 상부 전극(385) 사이에 배리어 패턴이 삽입될 수도 있다. 이 경우, 상부 전극(385)은 Ti 또는 TiN을 포함하며, 상기 배리어 패턴은 상술한 n형 반도체 물질 또는 고일함수 도전 물질을 포함할 수 있다.
예시적인 실시예들에 따르면, 가변 저항 패턴(350)은 도 15 및 도 16을 참조로 설명한 가변 저항 패턴과 실질적으로 동일하거나 유사한 형상을 가질 수 있다. 가변 저항 패턴(350)은 스페이서(347)에 의해 너비 및/또는 면적이 감소될 수 있다.
제1 내지 제3 절연막들(340, 384, 387)에 의해 메모리 셀들(390), 제1 도전 라인들(315) 및 제2 도전 라인들(394)이 서로 분리 또는 절연될 수 있다. 제1 내지 제3 절연막들(340, 384, 387)은 예를 들면, 실리콘 산화물을 포함할 수 있다.
도 28 내지 도 37은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 28 내지 도 37는 도 26 및 도 27을 참조로 설명한 가변 저항 메모리 장치의 제조 방법을 도시하고 있다.
구체적으로, 도 28 내지 도 35는 상기 제1 방향으로의 단면도들이다. 도 36 및 도 37은 상기 제2 방향으로의 단면도들이다.
도 9 내지 도 12, 또는 도 17 내지 도 23을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략된다.
도 28을 참조하면, 기판(300) 상에 순차적으로 제1 도전막(310), 하부 전극막(320) 및 희생막(330)을 형성할 수 있다. 일부 실시예들에 있어서, 하부 전극막(320)은 Ti 또는 TiN과 같은 금속 또는 금속 질화물을 포함하도록 형성될 수 있다.
도 29를 참조하면, 도 18을 참조로 설명한 바와 실질적으로 동일하거나 유사한 식각 공정을 수행할 수 있다. 이에 따라, 상기 제1 방향으로 연장하는 제1 도전 라인들(315)이 형성되며, 제1 도전 라인(315) 상에 하부 전극(325) 및 희생 패턴(335)을 포함하는 복수의 필라 구조물들이 형성될 수 있다. 또한, 상기 필라 구조물들의 측벽들 및 제1 도전 라인들(315)의 측벽을 감싸는 제1 절연막(340)이 형성될 수 있다.
도 30을 참조하면, 예를 들면, 인산과 같은 식각액을 사용하여 희생 패턴(335)을 제거함으로써, 하부 전극(325)의 상면을 노출시키는 제1 홀들(337)이 형성될 수 있다.
도 31을 참조하면, 도 19 및 도 20을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 통해 제1 홀(337)의 측벽 상에 스페이서(347)를 형성할 수 있다.
도 32를 참조하면, 도 21 및 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 통해 제1 홀(337)의 저부를 채우는 가변 저항 패턴(350)을 형성할 수 있다.
도 33을 참조하면, 도 23을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해, 제1 홀(337)의 나머지 부분을 채우며, 가변 저항 패턴(350) 및 스페이서(347)를 캡핑하는 중간 전극(360)이 형성될 수 있다.
상술한 바와 같이, 다마신 공정을 통해 스페이서(347)에 의해 너비 또는 면적이 축소된 가변 저항 패턴(350)이 형성될 수 있다. 또한, 중간 전극(360)은 제1 홀(337)에 의해 자기 정렬될 수 있다.
도 34를 참조하면, 제1 절연막(340) 및 중간 전극들(360) 상에 순차적으로 선택 물질막(370) 및 상부 전극막(380)을 형성할 수 있다.
예시적인 실시예들에 따르면, 상부 전극막(380)은 상술한 n형 반도체 물질, 또는 고 일함수 도전 물질을 포함하도록 형성될 수 있다.
도 35를 참조하면, 상부 전극막(380) 및 선택 물질막(370)을 상기 제2 방향을 따라 식각하여 라인 패턴들로 변환시킬 수 있다. 제1 절연막(340) 상에는 상기 라인 패턴들 사이에서 상기 제2 방향으로 연장하는 제2 절연막(384)을 형성할 수 있다.
이후, 제2 절연막(384) 및 상부 전극막(380) 상에 제2 도전막(392)을 형성할 수 있다.
도 36을 참조하면, 제2 도전막(392)을 상기 제1 방향을 따라 식각하여 제2 도전 라인들(394)을 형성할 수 있다. 이후, 상부 전극막(380) 및 선택 물질막(370)을 추가적으로 상기 제1 방향을 따라 식각하여 상부 전극(385) 및 선택 패턴(375)이 형성될 수 있다.
이에 따라, 제1 도전 라인(315) 및 제2 도전 라인(394)의 교차부마다, 하부 전극(325), 가변 저항 패턴(350), 중간 전극(360), 선택 패턴(375) 및 상부 전극(385)이 순차적으로 적층된 메모리 셀(390)이 형성될 수 있다.
도 37을 참조하면, 제1 절연막(340) 상에 이웃하는 메모리 셀들(390) 및 제2 도전 라인들(394) 사이에서 상기 제1 방향으로 연장하는 제3 절연막(387)이 형성될 수 있다. 제3 절연막(387)은 제2 절연막(384)과 교차하며 실질적으로 병합될 수 있다.
도 38 및 도 39는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다. 구체적으로, 도 38 및 도 39는 각각 상기 가변 저항 메모리 장치의 상기 제1 방향 및 상기 제2 방향으로의 단면도들이다.
도 6 내지 도 8, 또는 도 13 및 도 14에 도시된 가변 저항 메모리 장치와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호가 사용된다.
도 38 및 도 39를 참조하면, 도 6 내지 도 8을 참조로 설명한 바와 같이, 기판(400)으로부터 높이 방향을 따라 제1 도전 라인들(410) 및 제2 도전 라인들(494) 이 서로 이격되며 교차하도록 배치될 수 있다. 제1 도전 라인들(410)은 제1 절연 패턴들(405)에 의해 서로 절연될 수 있다. 제2 도전 라인들(494)은 제2 절연 패턴들(496)에 의해 서로 절연될 수 있다.
제1 도전 라인(410) 및 제2 도전 라인(494)의 교차부에는 메모리 셀(490)이 배치될 수 있다. 예시적인 실시예들에 따르면, 메모리 셀(490)은 도 13 및 도 14를 참조로 설명한 바와 같이, 도 6 내지 도 8을 참조로 설명한 메모리 셀의 역 구조를 가질 수 있다. 예를 들면, 메모리 셀(490)에 있어서, 선택 패턴이 가변 저항 패턴 상부에 위치할 수 있다.
메모리 셀(490)은 제1 도전 라인(410) 상에 순차적으로 적층되는 하부 전극(437), 가변 저항 패턴(455), 중간 전극(465), 선택 패턴(475) 및 상부 전극(485)을 포함할 수 있다.
예시적인 실시예들에 따르면, 상부 전극(485)은 상술한 n형 반도체 물질, 또는 상술한 고 일함수 도전 물질을 포함하도록 형성될 수 있다. 이에 따라, 상부 전극(485) 및 선택 패턴(475) 사이에 P-N 정션 또는 쇼트키 배리어가 형성되어, 선택 패턴(475) 또는 메모리 셀(490)에서의 오프 전류가 감소될 수 있다.
일부 실시예들에 있어서, 도 4를 참조로 설명한 바와 같이, 선택 패턴(475) 및 상부 전극(485) 사이에 배리어 패턴이 삽입될 수도 있다. 이 경우, 상부 전극(485)은 Ti 또는 TiN을 포함하며, 상기 배리어 패턴은 상술한 n형 반도체 물질 또는 고일함수 도전 물질을 포함할 수 있다.
예시적인 실시예들에 따르면, 하부 전극(437)은 절곡 패턴 형상을 가질 수 있다. 예를 들면, 하부 전극(437)은 수직부 및 수평부를 포함하는 절곡 패턴 형상을 가질 수 있다. 상기 수직부는 가변 저항 패턴(455)의 저면과 부분적으로 접촉하는 막대 형상을 가질 수 있다. 상기 수평부는 제1 도전 라인(410)의 상면과 접촉하는 타일 형상을 가질 수 있다.
상기 수직부를 통해 하부 전극(437)과 가변 저항 패턴(455)의 접촉 면적이 감소되어 열 발생 효율이 향상될 수 있다.
하부 전극들(437)은 각각의 메모리 셀(490) 마다 제공되며 하부 절연막(415) 내부에 매립될 수 있다. 도 38에 도시된 바와 같이, 한 쌍의 하부 전극들(437)은 매립 절연 패턴(447)을 사이에 두고 거울상으로 마주볼 수 있다. 하부 전극(437) 및 매립 절연 패턴(447) 사이, 및 가변 저항 패턴(455) 아래에는 스페이서(445)가 형성될 수 있다.
하부 절연막(415), 매립 절연 패턴(447) 및 제1 절연 패턴(405) 상에는 제1 및 제2 절연막들(492a, 492b)이 형성되며, 제1 및 제2 절연막들(492a, 492b)에 의해 메모리 셀들(490)이 서로 절연 또는 분리될 수 있다.
상술한 하부 절연막(415), 매립 절연 패턴(447), 제1 및 제2 절연막(492a, 492b), 및 제1 및 제2 절연 패턴들(405, 496)은 실리콘 산화물을 포함할 수 있다. 스페이서(445)는 예를 들면, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 40a 및 도 40b, 내지 도 46a 및 도 46b는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 40a 및 도 40b, 내지 도 46a 및 도 46b는 도 38 및 도 39에 도시된 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
구체적으로, 도 40a, 도 41 내지 도 44, 도 45a 및 도 46a는 상기 제1 방향으로의 단면도들이다. 도 40b, 도 45b 및 도 46b는 상기 제2 방향으로의 단면도들이다.
도 40a 및 도 40b를 참조하면, 기판(400) 상에 제1 도전 라인(410) 및 제1 절연 패턴(405)을 형성하고, 제1 도전 라인(410) 및 제1 절연 패턴(405) 상에 하부 절연막(415)을 형성할 수 있다.
예시적인 실시예들에 따르면, 기판(400) 상에 제1 도전막을 형성한 후, 상기 제1 도전막을 상기 제1 방향을 따라 식각하여 복수의 제1 도전 라인들(410)이 형성될 수 있다. 이후, 제1 도전 라인들(410) 사이를 채우는 제1 절연 패턴(405)을 형성할 수 있다.
하부 절연막(415)을 식각하여 개구부(420)를 형성할 수 있다. 개구부(420)는 상기 제2 방향으로 연장하며, 제1 도전 라인(410) 및 제1 절연 패턴(405)의 상면들을 노출시킬 수 있다.
도 41을 참조하면, 하부 절연막(415)의 상면, 및 개구부(420)의 측벽들 및 저면들을 따라 컨포멀하게 하부 전극막(430)을 형성할 수 있다. 하부 전극막(430)은 Ti 또는 TiN과 같은 금속 또는 금속 질화물을 포함하도록 ALD 공정 또는 스퍼터링 공정을 통해 형성될 수 있다.
도 42를 참조하면, 하부 전극막(430) 상에 개구부(420)를 부분적으로 채우는 스페이서 막(440)을 형성할 수 있다.
예를 들면, 스페이서 막(440)은 실리콘 산화물 또는 실리콘 산질화물을 포함하도록 CVD 공정 또는 ALD 공정을 통해 형성될 수 있다.
도 43을 참조하면, 스페이서 막(440) 및 하부 전극막(430)을 부분적으로 제거하여 스페이서(445) 및 예비 하부 전극(435)을 형성할 수 있다.
예시적인 실시예들에 따르면, CMP 공정을 통해 하부 절연막(415)의 상면이 노출될 때까지 스페이서 막(440) 및 하부 전극막(430)의 상부들을 평탄화할 수 있다. 이후, 에치-백 공정 또는 이방성 식각 공정을 통해 개구부(420)의 상기 저면 상에 형성된 스페이서 막(440) 및 하부 전극막(430) 부분들을 제거할 수 있다.
이에 따라, 절곡된 형태로 상기 제2 방향으로 연장하는 예비 하부 전극들(435)이 형성되며, 예비 하부 전극(435) 상에는 스페이서(445)가 형성될 수 있다.
일부 실시예들에 있어서, 잔류하는 개구부(420)를 사이에 두고 한 쌍의 예비 하부 전극들(435) 및 한쌍의 스페이서들(445)이 서로 마주볼 수 있다.
도 44를 참조하면, 개구부(420)를 채우며 실리콘 산화물을 포함하는 매립 절연 패턴(447)을 형성할 수 있다. 예를 들면, 하부 절연막(415) 상에 개구부들(420)을 채우는 매립 절연막을 형성한 후, 상기 매립 절연막을 스페이서(445) 또는 예비 하부 전극(435)이 노출될 때까지 CMP 공정을 통해 평탄화하여 매립 절연 패턴(447)이 형성될 수 있다.
도 45a 및 도 45b를 참조하면, 하부 절연막(415), 스페이서(445) 및 매립 절연 패턴(447) 상에 순차적으로 가변 저항 물질막(450), 중간 전극막(460), 선택 물질막(470) 및 상부 전극막(480)을 형성할 수 있다.
예시적인 실시예들에 따르면, 상부 전극막(480)은 상술한 n형 반도체 물질 또는 고 일함수 도전 물질을 포함하도록 형성될 수 있다.
도 46a 및 도 46b를 참조하면, 상부 전극막(480), 선택 물질막(470), 중간 전극막(460), 가변 저항 물질막(450) 및 예비 하부 전극(435)을 상기 제1 방향 및 상기 제2 방향으로 순차적으로 식각할 수 있다.
상기 제2 방향으로의 식각 공정은 예를 들면, 매립 절연 패턴(447)이 노출될 때까지 수행될 수 있다. 상기 제2 방향으로의 식각 공정에 의해 하부 절연막(415) 및 매립 절연 패턴(447)의 상부들도 부분적으로 식각될 수 있다.
상기 제2 방향으로의 식각 공정 후, 하부 절연막(415) 및 매립 절연 패턴(447) 상에 제1 절연막(492a)을 형성할 수 있다.
상기 제1 방향으로의 식각 공정은 예를 들면, 제1 절연 패턴(405)이 노출될 때까지 수행될 수 있다. 상기 제1 방향으로의 식각 공정 이후, 제1 절연 패턴(405) 상에 제2 절연막(492b)을 형성할 수 있다. 제1 및 제2 절연막들(492a, 492b)은 실질적으로 병합될 수 있다.
상기 식각 공정에 의해, 예비 하부 전극(435)은 상기 제2 방향을 따라 메모리 셀 단위로 절단되어 하부 전극(437)이 형성될 수 있다. 하부 전극(437) 상에는 순차적으로 가변 저항 패턴(455), 중간 전극(465), 선택 패턴(475) 및 상부 전극(485)이 형성될 수 있다.
이에 따라, 하부 전극(437), 가변 저항 패턴(455), 중간 전극(465), 선택 패턴(475) 및 상부 전극(485)이 적층된 메모리 셀(490)이 형성될 수 있다.
다시 도 38 및 도 39를 참조하면, 상기 제2 방향을 따라 복수의 상부 전극들(485)과 연결되는 제2 도전 라인들(494)을 형성할 수 있다. 제1 절연막(492a) 상에는 제2 도전 라인들(494) 사이의 공간을 채우며, 예를 들면 실리콘 산화물을 포함하는 제2 절연 패턴(496)이 형성될 수 있다.
도 47 및 도 48은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다. 구체적으로, 도 47 및 도 48은 상기 가변 저항 메모리 장치의 상기 제1 방향 또는 상기 제2 방향으로의 단면도들이다.
한편, 도 6 내지 도 8을 참조로 설명한 바와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대한 상세한 설명은 생략된다.
예를 들면, 도 47 및 도 48은 도전 라인들의 교차부들마다 메모리 셀들이 배치되는 크로스-포인트 셀 어레이의 적층 구조를 포함하는 가변 저항 메모리 장치를 도시하고 있다. 도 47 및 도 48에서는 2층 구조의 크로스-포인트 셀 어레이 구조를 도시하고 있으나, 상기 가변 저항 메모리 장치는 3층 이상의 적층 구조를 포함할 수 있다.
도 47 및 도 48을 참조하면, 상기 가변 저항 메모리 장치는 기판(500)으로부터 높이 방향을 따라 서로 이격되게 배치되는 제1 도전 라인(515), 제2 도전 라인(605) 및 제3 도전 라인(675)을 포함할 수 있다. 제1 도전 라인(515) 및 제2 도전 라인(605)의 교차부에는 제1 메모리 셀(580)이 배치되며, 제2 도전 라인(605) 및 제3 도전 라인(675)의 교차부에는 제2 메모리 셀(690)이 배치될 수 있다.
일부 실시예들에 있어서, 제1 도전 라인(515) 및 제3 도전 라인(675)은 상기 가변 저항 메모리 장치의 워드 라인으로 제공되며, 제2 도전 라인(605)은 비트 라인으로 제공될 수 있다. 일부 실시예들에 있어서, 제1 도전 라인(515) 및 제3 도전 라인(675)이 상기 가변 저항 메모리 장치의 비트 라인으로 제공되며, 제2 도전 라인(605)은 워드 라인으로 제공될 수도 있다.
제1 도전 라인(515)은 기판(500) 상에서 상기 제2 방향으로 연장할 수 있다. 또한, 복수의 제1 도전 라인들(515)이 상기 제1 방향을 따라 서로 이격되며 배열될 수 있다.
제2 도전 라인(605)은 제1 도전 라인(515)과 상기 높이 방향으로 이격되며, 상기 제1 방향으로 연장할 수 있다. 또한, 복수의 제2 도전 라인들(605)이 상기 제2 방향을 따라 서로 이격되며 배열될 수 있다.
제3 도전 라인(675)은 제2 도전 라인(605)과 상기 높이 방향으로 이격되며, 상기 제2 방향으로 연장할 수 있다. 또한, 복수의 제3 도전 라인들(675)이 상기 제1 방향으로 따라 서로 이격되며 배열될 수 있다.
제1 도전 라인들(515) 및 제2 도전 라인들(605)이 교차 혹은 중첩되는 상기 교차부들 각각에는 제1 메모리 셀(580)이 배치될 수 있다. 이에 따라, 복수의 제1 메모리 셀들(580)이 상기 제1 방향 및 제2 방향을 따라 배열되어 제1 크로스-포인트 셀 어레이가 정의될 수 있다.
예를 들면, 복수의 제1 메모리 셀들(580)이 상기 제1 방향을 따라 배열되어 제1 메모리 셀 행이 정의될 수 있다. 또한, 복수의 제1 메모리 셀들(580)이 상기 제2 방향을 따라 배열되어 제1 메모리 셀 열이 정의될 수 있다.
예시적인 실시예들에 따르면, 제1 메모리 셀(580)은 제1 도전 라인(515)의 상면으로부터 순차적으로 적층되는 제1 하부 전극(525), 제1 선택 패턴(535), 제1 중간 전극(545), 제1 가변 저항 패턴(555) 및 제1 상부 전극(565)을 포함할 수 있다. 일부 실시예들에 있어서, 제1 상부 전극(565)은 생략될 수도 있다.
예시적인 실시예들에 따르면, 제1 하부 전극(525)은 상술한 n형 반도체 물질 또는 고 일함수 도전 물질을 포함하며, 제1 선택 패턴(535)과 P-N 정션 또는 쇼트키 배리어를 형성할 수 있다.
이웃하는 상기 제1 메모리 셀 열들 사이에는 제1 절연 패턴(570)이 형성될 수 있다. 예를 들면, 제1 절연 패턴(570)은 상기 제1 메모리 셀 열들 사이에서 상기 제2 방향으로 연장될 수 있다.
상기 제1 크로스-포인트 셀 어레이 상에는 제2 메모리 셀들(690)을 포함하는 제2 크로스-포인트 셀 어레이가 적층될 수 있다. 예시적인 실시예들에 따르면, 복수의 제2 메모리 셀들(690)이 제2 도전 라인(605) 및 제3 도전 라인(675)의 교차부들에 각각 배치될 수 있다.
예를 들면, 복수의 제2 메모리 셀들(690)이 상기 제1 방향을 따라 배열되어 제2 메모리 셀 행이 정의될 수 있다. 또한, 복수의 제2 메모리 셀들(690)이 상기 제2 방향을 따라 배열되어 제2 메모리 셀 열이 정의될 수 있다.
예시적인 실시예들에 따르면, 제2 메모리 셀(690)은 제2 도전 라인(605)의 상면으로부터 순차적으로 적층되는 제2 하부 전극(615), 제2 선택 패턴(625), 제2 중간 전극(635), 제2 가변 저항 패턴(645) 및 제2 상부 전극(655)을 포함할 수 있다. 일부 실시예들에 있어서, 제2 상부 전극(655)은 생략될 수도 있다.
예시적인 실시예들에 있어서, 제2 하부 전극(615)은 상술한 n형 반도체 물질 또는 고 일함수 도전 물질을 포함하며, 제2 선택 패턴(625)과 P-N 정션 또는 쇼트키 배리어를 형성할 수 있다.
도 47에 도시된 바와 같이, 이웃하는 상기 제2 메모리 셀 열들 사이에는 제3 절연 패턴(695)이 형성될 수 있다. 예를 들면, 제3 절연 패턴(695)은 상기 제2 메모리 셀 열들 사이에서 상기 제2 방향으로 연장될 수 있다.
일부 실시예들에 있어서, 도 47 및 도 48에 도시된 바와 같이, 하나의 상기 제1 메모리 셀 행 및 하나의 상기 제2 메모리 셀 행이 하나의 제2 도전 라인(605)을 공유할 수 있다.
이웃하는 상기 메모리 셀 행들 사이에는 제2 절연 패턴(660)이 배치될 수 있다. 일부 실시예들에 있어서, 제2 절연 패턴(660)은 상기 제1 및 제2 크로스-포인트 셀 어레이들을 공통으로 관통하며, 상기 제1 방향을 따라 연장될 수 있다. 제2 절연 패턴(660)은 제2 도전 라인들(605) 사이를 함께 관통할 수 있다.
제2 절연 패턴(660)은 제1 및 제2 절연 패턴들(570, 695)과 실질적으로 병합될 수 있다. 제1 메모리 셀(590)의 측벽은 제1 절연 패턴(570) 및 제2 절연 패턴(660)에 의해 둘러싸이며, 제2 메모리 셀(690)의 측벽은 제3 절연 패턴(695) 및 제2 절연 패턴(660)에 의해 둘러싸일 수 있다.
도 47 및 도 48에서는 도 1, 또는 도 6 내지 도 8을 참조로 설명한 바와 실질적으로 동일하거나 유사한 메모리 셀들이 포함되는 크로스-포인트 셀 어레이 적층 구조를 도시하고 있다. 그러나, 상기 메모리 셀들은 도 2 내지 도 4, 도 13 및 도 14, 도 15 및 도 16, 도 24 및 도 25, 도 26 및 도 27, 또는 도 38 및 도 39에 도시된 메모리 셀과 실질적으로 동일하거나 유사한 구조를 가질 수도 있다.
도 49, 내지 도 53a 및 도 53b는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 49, 내지 도 53a 및 도 53b는 도 47 및 도 48을 참조로 설명한 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
구체적으로, 도 49 내지 도 51, 및 도 53a는 상기 제1 방향으로의 단면도들이다. 도 52 및 도 53b는 상기 제2 방향으로의 단면도들이다.
도 49를 참조하면, 기판(500) 상에 제1 도전막(510), 제1 하부 전극막(520), 제1 선택 물질막(530), 제1 중간 전극막(540), 제1 가변 저항 물질막(550) 및 제1 상부 전극막(560)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 하부 전극막(520)은 상술한 n형 반도체 물질 또는 고 일함수 도전 물질을 포함하도록 형성될 수 있다.
도 50을 참조하면, 제1 상부 전극막(560), 제1 가변 저항 물질막(550), 제1 중간 전극막(540), 제1 선택 물질막(530), 제1 하부 전극막(520) 및 제1 도전막(510)을 순차적으로 부분적으로 제거할 수 있다.
상기 식각 공정에 의해, 제1 상부 전극막(560), 제1 가변 저항 물질막(550), 제1 중간 전극막(540), 제1 선택 물질막(530) 및 제1 하부 전극막(520)은 각각 상기 제2 방향으로 연장하는 라인 패턴으로 변환될 수 있다. 또한, 제1 도전막(510)으로부터 상기 제1 방향을 따라 배열되며 각각 상기 제2 방향으로 연장하는 제1 도전 라인(515)이 형성될 수 있다.
도 51을 참조하면, 제1 도전 라인들(515) 및 상기 라인 패턴들의 적층체들 사이의 공간을 채우는 제1 절연 패턴(570)을 형성할 수 있다. 제1 절연 패턴(570) 및 제1 상부 전극막(560) 상에 순차적으로 제2 도전막(600), 제2 하부 전극막(610), 제2 선택 물질막(620), 제2 중간 전극막(630), 제2 가변 저항 물질막(640) 및 제2 상부 전극막(650)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 하부 전극막(610)은 상술한 n형 반도체 물질 또는 고일함수 도전 물질을 포함하도록 형성될 수 있다.
도 52를 참조하면, 제2 상부 전극막(650), 제2 가변 저항 물질막(640), 제2 중간 전극막(630), 제2 선택 물질막(620), 제2 하부 전극막(610), 제2 도전막(600), 제1 상부 전극막(560), 제1 가변 저항 물질막(550), 제1 중간 전극막(540), 제1 선택 물질막(530) 및 제1 하부 전극막(520)을 순차적으로 상기 제1 방향을 따라 식각할 수 있다.
예를 들면, 상기 식각 공정은 제1 도전 라인(515)의 상면이 노출될 때까지 수행될 수 있다. 일부 실시예들에 있어서, 상기 식각 공정에 의해 제1 도전 라인(515)의 상부도 부분적으로 함께 식각될 수 있다.
상기 식각 공정에 의해 제2 도전막(600)으로부터 각각 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 배열되는 제2 도전라인(605)이 형성될 수 있다.
상기 식각 공정에 의해, 제1 도전 라인(515) 및 제2 도전 라인(605)의 교차부에는 제1 하부 전극(525), 제1 선택 패턴(535), 제1 중간 전극(545), 제1 가변 저항 패턴(555) 및 제1 상부 전극(565)이 적층된 제1 메모리 셀(580)이 형성될 수 있다.
또한, 상기 식각 공정에 의해, 제2 하부 전극막(610), 제2 선택 물질막(620), 제2 중간 전극막(630), 제2 가변 저항 물질막(640) 및 제2 상부 전극막(650)은 각각 상기 제1 방향으로 연장하며 제2 도전 라인(605) 상에 적층되는 라인 패턴들로 변환될 수 있다.
도 53a 및 도 53b를 참조하면, 인접하는 제1 메모리 셀들(580), 제2 도전 라인들(605) 및 상기 라인 패턴들의 적층체들 사이의 공간을 채우며, 상기 제1 방향으로 연장하는 제2 절연 패턴(660)을 형성할 수 있다. 제2 절연 패턴(660)은 제1 절연 패턴(570)과 교차하며 실질적으로 병합될 수 있다.
이후, 제2 상부 전극막(650) 및 제2 절연 패턴(660) 상에 제3 도전막(670)을 형성할 수 있다.
다시 도 47 및 도 48을 참조하면, 제3 도전막(670), 제2 상부 전극막(650), 제2 가변 저항 물질막(640), 제2 중간 전극막(630), 제2 선택 물질막(620) 및 제2 하부 전극막(610)을 순차적으로 상기 제2 방향을 따라 식각할 수 있다.
상기 식각 공정은 예를 들면, 제2 도전 라인(605)의 상면이 노출될 때까지 수행될 수 있다.
상기 식각 공정에 의해, 제3 도전막(670)으로부터 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 배열되는 제3 도전 라인들(675)이 형성될 수 있다. 또한, 제3 도전 라인(675) 및 제2 도전 라인(605)의 교차부들에는 제2 하부 전극(615), 제2 선택 패턴(625), 제2 중간 전극(635), 제2 가변 저항 패턴(645) 및 제2 상부 전극(655)이 적층된 제2 메모리 셀(690)이 형성될 수 있다.
이후, 이웃하는 제2 메모리들(690) 및 제3 도전 라인들(675) 사이의 공간을 채우며, 상기 제2 방향으로 연장하는 제3 절연 패턴(695)이 형성될 수 있다. 제3 절연 패턴(695)은 제2 절연 패턴(660)과 교차하며 실질적으로 병합될 수 있다.
도 54는 일부 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도이다.
예를 들면, 도 54는 주변 회로 상에 메모리 셀들(예를 들면, 크로스-포인트 셀 어레이)이 적층된 셀 온 페리(Cell On Peri: COP) 구조를 갖는 가변 저항 메모리 장치를 도시하고 있다.
도 54를 참조하면, 기판(500) 상에 배치되는 게이트 구조물(40), 층간 절연막들(60, 70, 80), 콘택들(65, 75, 85) 및 배선들(67, 77)에 의해 주변 회로 영역이 정의될 수 있다. 상기 주변 회로 영역 상에 예를 들면, 도 47 및 도 48을 참조로 설명한 바와 같이, 제1 도전 라인(515), 제2 도전 라인(605), 제3 도전 라인(675), 제1 메모리 셀들(580) 및 제2 메모리 셀들(690)을 포함하는 크로스-포인트 셀 어레이가 적층될 수 있다.
기판(500) 상부에는 소자 분리막(502)이 형성되어 기판(500)의 액티브 영역 및 필드 영역이 정의될 수 있다.
게이트 구조물(40)은 기판(500) 상에 순차적으로 적층되는 게이트 절연 패턴(10), 게이트 전극(20) 및 게이트 마스크(30)를 포함할 수 있다.
게이트 절연 패턴(10)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 게이트 전극(20)은 불순물이 도핑된 폴리실리콘, 금속 혹은 금속 질화물을 포함할 수 있다. 게이트 마스크(30)는 실리콘 질화물을 포함할 수 있다. 일 실시예에 있어서, 게이트 구조물(40)의 측벽 상에는 게이트 스페이서(50)가 형성될 수 있다.
게이트 구조물(40)과 인접한 기판(500) 상부에는 불순물 영역(505)이 형성될 수 있다. 예를 들면, 불순물 영역(505)은 인(P) 또는 비소(As)와 같은 n형 불순물을 포함할 수 있다. 이 경우, 게이트 구조물(40) 및 불순물 영역(505)에 의해 엔모스(Negative Metal Oxide Semiconductor: NMOS) 트랜지스터가 정의될 수 있으며, 도 54에 도시된 기판(500) 부분은 NMOS 영역에 해당될 수 있다.
일 실시예에 있어서, 기판(500)은 피모스(Positive Metal Oxide Semiconductor: PMOS) 영역을 더 포함할 수 있으며, 상기 PMOS 영역의 기판(500) 상에는 p형 불순물 영역 및 게이트 구조물에 의해 PMOS 트랜지스터(도시되지 않음)가 추가로 구비될 수 있다. 이 경우, 상기 기판(500) 상에는 상보형(Complementary Metal Oxide Semiconductor Transistor: CMOS) 트랜지스터가 형성될 수 있다.
일 실시예에 있어서, 게이트 구조물(40)은 기판(500) 내부로 적어도 일부가 매립된 매립 게이트 구조를 가질 수도 있다. 이 경우, 기판(500)을 일부 식각하여 리세스를 형성한 후, 상기 리세스 내부에 게이트 절연 패턴 및 게이트 전극을 형성할 수 있다.
기판(500) 상에는 게이트 구조물(40), 게이트 스페이서(50) 및 불순물 영역(505)을 커버하는 제1 층간 절연막(60)이 형성되고, 제1 층간 절연막(60)을 관통하여 불순물 영역(505)과 접촉하는 제1 콘택(65)이 구비될 수 있다. 제1 층간 절연막(60) 상에는 제1 배선(67)이 형성되어, 제1 콘택(65)과 전기적으로 연결될 수 있다.
제1 층간 절연막(60) 상에는 제1 배선(67)을 덮는 제2 층간 절연막(70)이 형성되고, 제2 층간 절연막(70)을 관통하여 제1 배선(67)과 접속되는 제2 콘택(75)이 구비될 수 있다. 제2 층간 절연막(70) 상에는 제2 배선(77)이 형성되어, 제2 콘택(75)과 전기적으로 연결될 수 있다. 일 실시예에 있어서, 제2 배선(77) 중 일부는 상기 PMOS 영역까지 연장되어 상기 PMOS 트랜지스터의 불순물 영역과 전기적으로 연결될 수 있다.
제2 층간 절연막(70) 상에는 제2 배선(77)을 덮는 제3 층간 절연막(80)이 형성되고, 제3 층간 절연막(80)을 관통하여 제2 배선(77)과 접속되는 제3 콘택(85)이 구비될 수 있다.
제1 내지 제3 층간 절연막들(60, 70, 80)은 실리콘 산화물을 포함할 수 있다. 제1 내지 제3 콘택들(65, 75, 85), 제1 배선(67) 및 제2 배선(77)은 텅스텐, 알루미늄, 구리, 티타늄 등과 같은 금속 및/또는 이들 금속의 질화물을 포함할 수 있다.
제3 층간 절연막(80) 상에는 상술한 바와 같이 상기 크로스-포인트 셀 어레이가 적층될 수 있다. 예를 들면, 제1 도전 라인(515)은 제3 콘택(85)과 전기적으로 연결될 수 있다.
도 54에서는 상기 주변 회로 영역이 2층의 배선 구조를 갖는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 주변 회로 영역은 회로 설계에 따라 단층의 배선 구조 또는 3층 이상의 배선 구조를 가질 수도 있다.
도 55 내지 도 60은 일부 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 55를 참조하면, 기판(700) 상부에 불순물을 주입하여 불순물 영역을 형성한 후, 소자 분리막 패턴(705)을 형성하여 기판(700)을 액티브 영역과 필드 영역으로 구분하고, 상기 불순물 영역을 분리시켜 제1 도전 라인들(702)을 형성할 수 있다.
소자 분리막 패턴(705)은 얕은 트렌치 소자 분리(Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다. 예를 들면, 기판(700) 상에 트렌치들(707)을 형성하고, 트렌치들(707)을 충분히 채우는 소자 분리막을 기판(700) 상에 형성한 후, 기판(700) 상면이 노출될 때까지 상기 소자 분리막을 평탄화하여 소자 분리막 패턴(705)을 형성할 수 있다. 상기 소자 분리막은 실리콘 산화물 계열의 절연 물질을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 트렌치(707)는 상기 제1 방향을 따라 연장하며, 상기 제2 방향을 따라 복수로 형성될 수 있다. 이에 따라, 상기 제1 방향으로 연장하는 제1 도전 라인(702) 및 소자 분리막 패턴(705)이 상기 제2 방향을 따라 복수로 형성될 수 있다.
일 실시예에 있어서, STI 공정을 통해 소자 분리막 패턴(705)을 먼저 형성한 후, 이온 주입 공정을 수행하여 제1 도전 라인들(702)을 형성할 수도 있다.
도 56을 참조하면, 제1 도전 라인(702) 및 소자 분리막 패턴(705) 상에 제1 층간 절연막(710)을 형성한 후, 제1 층간 절연막(710)을 부분적으로 제거하여 제1 개구부(715)를 형성할 수 있다.
예를 들면, 제1 개구부(715)는 제1 도전 라인(702) 상면을 노출시키는 홀(hole) 형상을 가질 수 있다. 복수의 제1 개구부들(715)이 상기 제1 방향을 따라 형성되어 제1 개구부 열이 형성될 수 있다. 상기 제1 개구부 열이 각 제1 도전 라인(702) 마다 대응되어 형성될 수 있다.
도 57을 참조하면, 제1 개구부(715)의 저부를 채우는 하부 전극(720)을 형성할 수 있다.
예시적인 실시예들에 따르면, 하부 전극(720)은 제1 개구부(715)에 의해 노출된 기판(700) 또는 제1 도전 라인(702)의 상면을 씨드로 사용하는 선택적 에피텍셜 성장(Selective Epitaxial Growth: SEG) 공정을 통해 형성될 수 있다. 상기 SEG 공정 수행 시, n형 불순물이 함께 주입될 수 있다. 따라서, 하부 전극(720)은 실질적으로 n형 반도체 물질을 포함할 수 있다.
도 58을 참조하면, 하부 전극(720) 상에 제1 개구부(715)의 나머지 부분을 채우는 선택 패턴(730) 및 중간 전극(740)을 형성할 수 있다.
예시적인 실시예들에 따르면, 하부 전극(720) 상에 제1 개구부(715)를 채우며 OTS 물질을 포함하는 선택 물질막을 형성할 수 있다. CMP 공정 및 에치-백 공정을 통해 상기 선택 물질막을 부분적으로 제거하여 제1 개구부(715)를 부분적으로 채우는 선택 패턴(730)을 형성할 수 있다.
이후, 잔류하는 제1 개구부들(715)을 채우는 중간 전극막을 형성하고, 상기 중간 전극막의 상부를 CMP 공정을 통해 평탄화하여, 각 제1 개구부(715)를 캡핑하는 중간 전극(740)이 형성될 수 있다.
도 59를 참조하면, 제1 층간 절연막(710) 상에 중간 전극들(740)을 덮는 제2 층간 절연막(750)을 형성한 후, 제2 층간 절연막(750)을 부분적으로 제거하여 제2 개구부(755)를 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 개구부(755)에 의해 중간 전극(740) 상면이 노출될 수 있다. 제2 개구부(755)는 제1 개구부(715)와 실질적으로 동일하거나 유사한 형상으로 배열될 수 있다.
이후, 도 19 내지 도 23을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제2 개구부(755)의 측벽 상에 스페이서(760)가 형성되고, 스페이서(760)에 의해 둘러싸인 가변 저항 패턴(765)이 형성될 수 있다. 제2 개구부(755)의 상부에는 스페이서(760) 및 가변 저항 패턴(765)을 캡핑하는 상부 전극(770)이 형성될 수 있다.
도 60을 참조하면, 제2 층간 절연막(750) 상에 상부 전극들(770)을 덮는 제3 층간 절연막(780)을 형성하고, 제3 층간 절연막(780)을 관통하여 상부 전극(770)과 접촉하는 도전 콘택(785)을 형성할 수 있다. 이후, 제3 층간 절연막(780) 상에 상기 제2 방향으로 연장하며 도전 콘택들(785)과 전기적으로 연결되는 제2 도전 라인(790)이 형성될 수 있다.
일부 실시예들에 있어서, 도전 콘택(785)의 형성은 생략되며, 제2 도전 라인(790)은 상부 전극(770)과 직접 접촉하도록 형성될 수 있다.
도 61 및 62는 예시적인 실시예들에 따른 정보처리 시스템의 개략적인 구성을 나타내는 블록도들이다.
도 61을 참조하면, 정보처리 시스템(800)은 컨트롤러(CONTROLLER, 810), 메모리 장치(MEMORY DEVICE, 820), 입출력 장치(I/O DEVICE, 830), 및 무선 인터페이스(WIRELESS INTERFACE, 840)를 포함할 수 있으며, 이들은 예를 들어, 버스(bus, 850)를 통해 서로 연결될 수 있다.
컨트롤러(810)는 예를 들어, 마이크로프로세서(microprocessor), 디지털 신호 프로세서(digital signal processor), 마이크로컨트롤러(microcontroller) 등을 포함할 수 있다.
메모리 장치(820)는 시스템(800)으로 전송되거나 혹은 시스템(800)에 의해 전송되는 메시지, 데이터 등을 저장할 수 있다. 예시적인 실시예들에 있어서, 메모리 장치(820)는 상술한 예시적인 실시예들에 따른 가변 저항 메모리 장치를 포함할 수 있다.
입출력 장치(830)는 사용자에 의해 메시지, 데이터 등을 생성하도록 사용될 수 있다.
무선 인터페이스(840)는 무선 주파수(radio frequency: RF)를 통해 무선 통신 네트워크와 메시지, 데이터 등을 주고 받는 데 사용될 수 있다. 무선 인터페이스(840)는 예를 들어, 안테나(antenna), 무선 트랜시버(transceiver) 등을 포함할 수 있다.
도 62를 참조하면, 정보 처리 시스템(900)은 중앙처리장치(CPU) 패키지(910) 및 듀얼 인라인 메모리 모듈(Dual Inline Memory Module: DIMM, 970)을 포함할 수 있다.
예시적인 실시예들에 있어서, CPU 패키지(910)는 프로세서(PROCESSOR)(920), 및 적어도 하나 이상의 디램(Dynamic Random Access Memory: DRAM) 장치(950)를 포함할 수 있다. DRAM 장치(950)는 예를 들어, 고대역 링크(960)를 통해 프로세서(920)에 연결될 수 있다.
프로세서(920)는 내부에 집적 메모리 컨트롤러(Integrated Memory Controller: IMC)(930) 및 메모리 사이드 캐시 컨트롤러(Memory Side Cache Controller: MSC CTRL)(940)를 포함할 수 있다.
DIMM(970)은 예를 들어, 디디알 프로토콜(DDR protocol) 및 트랜잭션 프로토콜(transactional protocol)을 전달할 수 있는 디디알(DDR) 채널(980)을 통해 CPU 패키지(910)와 통신할 수 있는 가변 저항 메모리 장치를 포함할 수 있다. 상기 가변 저항 메모리 장치는 상술한 예시적인 실시예들에 따른 가변 저항 메모리 장치를 포함할 수 있다.
전술한 예시적인 실시예들에 따른 가변 저항 메모리 장치에 있어서, 선택 패턴과 접촉하는 전극의 조성을 변화시켜 메모리 셀에서의 오프 전류를 감소시키고, 개별 메모리 셀들의 동작 신뢰성 및 셀 특성 산포를 감소시킬 수 있다. 예시적인 실시예들에 따른 가변 저항 메모리 장치는 높은 신뢰성이 요구되는 PRAM, ReRAM, MRAM 장치 등에 효과적으로 적용될 수 있다
10: 게이트 절연 패턴 20: 게이트 전극
30: 게이트 마스크 40: 게이트 구조물
50: 게이트 스페이서
60, 70, 80: 제1 내지 제3 층간 절연막
65, 75, 85: 제1 내지 제3 콘택 67, 77: 제1 및 제2 배선
100, 100a, 225, 225a, 325, 437, 720: 하부 전극
105, 125: 배리어 패턴
110, 110a, 235, 235a, 237, 375, 475, 730: 선택 패턴
120, 245, 360, 465, 740: 중간 전극
130, 130a, 254, 255, 255a, 350, 455, 765: 가변 저항 패턴
140, 140a, 262, 265, 265a, 385, 485, 770: 상부 전극
200, 300, 400, 500, 700: 기판 210, 310, 510: 제1 도전막
215, 315, 410, 505, 702: 제1 도전 라인
220, 320, 430: 하부 전극막 230, 370, 470: 선택 물질막
240, 460: 중간 전극막 242, 330: 희생막
244, 335: 희생 패턴 246, 251a, 337: 제1 홀
246a, 251b: 제2 홀 248, 440: 스페이서 막
249, 347, 445, 760: 스페이서
250, 250a, 450: 가변 저항 물질막
252, 252a, 340, 492a: 제1 절연막
260, 380, 480: 상부 전극막 266: 제1 개구부
267: 제2 개구부 270, 405, 570: 제1 절연 패턴
275, 496, 660: 제2 절연 패턴 280, 392, 600: 제2 도전막
285, 287, 394, 494. 605, 790: 제2 도전 라인
252b, 289, 384, 492b: 제2 절연막
290, 290a, 290b, 290c, 390, 490: 메모리 셀
387: 제3 절연막 415: 하부 절연막
420: 개구부 435: 예비 하부 전극
447: 매립 절연 패턴 502: 소자 분리막
505: 불순물 영역 520: 제1 하부 전극막
525: 제2 하부 전극 530: 제1 선택 물질막
535: 제1 선택 패턴 540: 제1 중간 전극막
545: 제1 중간 전극 550: 제1 가변 저항 물질막
555: 제1 가변 저항 패턴 560: 제1 상부 전극막
565: 제1 상부 전극 580: 제1 메모리 셀
610: 제2 하부 전극막 615: 제2 하부 전극
620: 제2 선택 물질막 625: 제2 선택 패턴
630: 제2 중간 전극막 635: 제2 중간 전극
640: 제2 가변 저항 물질막 645: 제2 가변 저항 패턴
650: 제2 상부 전극막 655: 제2 상부 전극
675: 제3 도전 라인 690: 제2 메모리 셀
695: 제3 절연 패턴 705: 소자 분리막 패턴
707: 트렌치 710: 제1 층간 절연막
715: 제1 개구부 750: 제2 층간 절연막
755: 제2 개구부 780: 제3 층간 절연막

Claims (20)

  1. 선택 패턴;
    상기 선택 패턴의 제1 면과 접촉하는 중간 전극;
    상기 중간 전극에 대해 상기 선택 패턴과 대향하는 가변 저항 패턴; 및
    상기 선택 패턴의 상기 제1 면과 대향하는 제2 면과 접촉하며, n형 반도체 물질을 포함하는 제1 전극을 포함하며,
    상기 제1 전극과 상기 선택 패턴에 의해서 이들 사이의 경계면에 P-N 졍션(junction) 혹은 쇼트키 배리어가 형성되고,
    상기 제1 전극은 n형 칼코게나이드 계열 물질을 포함하는 가변 저항 메모리 장치.
  2. 제1항에 있어서, 상기 선택 패턴은 칼코게나이드(chalcogenide) 계열의 오보닉 문턱 스위치(ovonic threshold switch: OTS) 물질을 포함하는 가변 저항 메모리 장치.
  3. 제2항에 있어서, 상기 선택 패턴은 비소(As)를 포함하며, 실리콘(Si), 게르마늄(Ge), 안티몬(Sb), 텔루륨(Te), 셀레늄(Se), 인듐(In) 및 주석(Sn)으로 구성된 그룹에서 선택된 적어도 2 이상을 더 포함하는 화합물을 포함하는 가변 저항 메모리 장치.
  4. 제2항에 있어서, 상기 선택 패턴은 Se를 포함하며, As, Si, Ge, Sb, Te, In 및 Sn으로 구성된 그룹에서 선택된 적어도 2 이상을 더 포함하는 화합물을 포함하는 가변 저항 메모리 장치.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 가변 저항 패턴은 Ge-Sb-Te(GST) 계열 물질, In-Sb-Te(IST) 계열 물질, 비스무트(Bi)-Sb-Te(BST) 계열 물질 및 GeTe-SbTe의 초격자(super lattice)로 구성된 그룹에서 선택된 적어도 하나를 포함하는 가변 저항 메모리 장치.
  8. 제1항에 있어서, 상기 중간 전극은 탄소(C), 탄질화물(CN), 티타늄 탄질화물(TiCN) 및 탄탈륨 탄질화물(TaCN)로 구성된 그룹에서 선택된 적어도 하나를 포함하는 가변 저항 메모리 장치.
  9. 제1항에 있어서, 상기 중간 전극에 대해 상기 가변 저항 패턴과 대향하는 제2 전극을 더 포함하는 가변 저항 메모리 장치.
  10. 제9항에 있어서, 상기 제2 전극은 티타늄(Ti) 또는 티타늄 질화물(TiN)을 포함하는 가변 저항 메모리 장치.
  11. 제1항에 있어서, 상기 제1 전극에 대해 상기 선택 패턴과 대향하는 제3 전극을 더 포함하며, 상기 제3 전극은 Ti 또는 TiN을 포함하는 가변 저항 메모리 장치.
  12. 제1항에 있어서, 상기 가변 저항 패턴 또는 상기 선택 패턴 중 적어도 하나는 평면 방향에서 상기 중간 전극의 면적보다 작은 면적을 갖는 가변 저항 메모리 장치.
  13. 제1항에 있어서,
    기판;
    상기 기판의 상면에 평행한 제2 방향으로 연장되며, 상기 기판의 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 배열되는 제1 도전 라인들; 및
    상기 제1 도전 라인들과 상기 기판의 높이 방향으로 이격되며, 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 배열되는 제2 도전 라인들을 더 포함하며,
    상기 제1 전극, 상기 선택 패턴, 상기 중간 전극 및 상기 가변 저항 패턴을 포함하는 복수의 메모리 셀들이 상기 제1 도전 라인들 및 상기 제2 도전 라인들의 교차부들에 각각 배열되는 가변 저항 메모리 장치.
  14. 제13항에 있어서, 상기 제2 도전 라인들과 상기 높이 방향으로 이격되며, 상기 제2 방향으로 연장되며 상기 제1 방향을 따라 배열되는 제3 도전 라인들을 더 포함하고,
    상기 복수의 메모리 셀들은 상기 제2 도전 라인들 및 상기 제3 도전 라인들의 교차부들에 각각 배열되는 가변 저항 메모리 장치.
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