KR102638628B1 - 가변 저항 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
제 1 방향으로 연장되는 제 1 도전 라인, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인, 상기 제 1 도전 라인과 상기 제 2 도전 라인의 교차점에 배치되는 메모리 셀, 상기 제 1 도전 라인과 상기 메모리 셀 사이에 배치되는 제 1 전극, 및 상기 제 2 도전 라인과 상기 메모리 셀 사이에 배치되는 제 2 전극을 포함하는 가변 저항 메모리 소자를 제공하되, 상기 메모리 셀은 상기 제 1 도전 라인과 상기 제 2 도전 라인 사이에서 직렬로 연결되는 스위칭 패턴, 중간 전극, 제 1 비저항 조절 패턴 및 가변 저항 패턴을 포함하고, 상기 제 1 비저항 조절 패턴의 비저항은 상기 제 2 전극의 비저항보다 작을 수 있다.
Description
본 발명은 가변 저장 메모리 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자들은 메모리 소자 및 논리 소자로 구분될 수 있다. 메모리 소자는 데이터를 저장하는 소자이다. 일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면 저장된 데이터가 소멸하는 메모리 장치이고, 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치이다.
최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항 값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항 값을 그대로 유지하는 특성을 갖는다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 가변 저항 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 가변 저항 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 가변 저항 메모리 소자는 제 1 방향으로 연장되는 제 1 도전 라인, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인, 상기 제 1 도전 라인과 상기 제 2 도전 라인의 교차점에 배치되는 메모리 셀, 상기 제 1 도전 라인과 상기 메모리 셀 사이에 배치되는 제 1 전극, 및 상기 제 2 도전 라인과 상기 메모리 셀 사이에 배치되는 제 2 전극을 포함할 수 있다. 상기 메모리 셀은 상기 제 1 도전 라인과 상기 제 2 도전 라인 사이에서 직렬로 연결되는 스위칭 패턴, 중간 전극, 제 1 비저항 조절 패턴 및 가변 저항 패턴을 포함할 수 있다. 상기 제 1 비저항 조절 패턴의 비저항은 상기 제 2 전극의 비저항보다 작을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법은 제 1 도전층, 스위치층, 제 1 비저항 조절층, 가변 저항층 및 제 2 비저항 조절층을 적층하는 것, 상기 제 1 도전층, 상기 스위치층, 상기 제 1 비저항 조절층, 상기 가변 저항층 및 상기 제 2 비저항 조절층에 제 1 패터닝 공정을 수행하여 제 1 방향으로 연장되는 제 1 트렌치들을 형성하는 것, 상기 제 2 비저항 조절층 상에 제 2 도전층을 형성하는 것, 및 상기 스위치층, 상기 제 1 비저항 조절층, 상기 가변 저항층, 상기 제 2 비저항 조절층 및 제 2 도전층에 제 2 패터닝 공정을 수행하여 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 트렌치들을 형성하는 것을 포함할 수 있다. 상기 제 2 비저항 조절층의 비저항은 상기 제 1 비저항 조절층의 비저항보다 클 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 가변 저항 메모리 소자는 일 방향으로 연장되는 제 1 워드 라인 및 제 2 워드 라인, 상기 제 1 및 제 2 워드 라인들 사이에서 상기 제 1 및 제 2 워드 라인들과 교차하는 방향으로 연장되는 비트 라인, 상기 제 1 워드 라인과 상기 비트 라인의 교차점에 배치되는 제 1 메모리 셀, 및 상기 제 2 워드 라인과 상기 비트 라인의 교차점에 배치되는 제 2 메모리 셀을 포함할 수 있다. 상기 제 1 메모리 셀은 상기 제 1 워드 라인으로부터 상기 비트 라인으로 배열되는 제 1 스위칭 패턴, 제 1 중간 전극, 제 1 비저항 조절 패턴, 제 1 가변 저항 패턴 및 제 2 비저항 조절 패턴을 포함할 수 있다. 상기 제 2 메모리 셀은 상기 비트 라인으로부터 상기 제 2 워드 라인으로 배열되는 제 2 스위칭 패턴, 제 2 중간 전극, 제 3 비저항 조절 패턴, 제 2 가변 저항 패턴 및 제 4 비저항 조절 패턴을 포함할 수 있다.
본 발명에 따르면, 가변 저항 패턴의 상변화를 위하여 가변 저항 패턴의 상부가 국부적으로 가열될 수 있다. 이에 따라, 가변 저항 패턴 전체가 가열되는 것을 방지할 수 있으며, 가변 저항 패턴이 열에 의해 손상되는 것을 막을 수 있다. 즉, 본 발명의 실시예들에 따른 가변 저항 메모리 소자는 동작에서의 신뢰성 및 안정성이 향상될 수 있다.
더하여, 열이 발생하는 제 2 비저항 조절 패턴과 가변 저항 패턴 사이의 계면의 면적이 작기 때문에 리셋 동작에 소모되는 전력이 적을 수 있으며, 가변 저항 메모리 소자의 전기적 특성이 향상될 수 있다.
본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법은 제 2 비저항 조절 패턴만을 선택적으로 식각하여 제 2 비저항 조절 패턴의 폭을 조절하기 용이할 수 있으며, 다양한 특성의 가변 저항 메모리 소자를 설계하기 용이할 수 있다.
본 발명에 따르면, 가변 저항 메모리 소자의 구동 시, 적층된 메모리 셀 스택들은 전기적 특성 산포가 개선될 수 있으며, 가변 저항 메모리 소자의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 개념도이다.
도 2a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다.
도 2b는 도 2a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 2c 및 도 2d는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 설명하기 위한 단면도들이다.
도 3a 내지 도 9a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 3b 내지 도 9b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 설명하기 위한 사시도이다.
도 10b는 도 10a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 10c 및 도 10d는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 설명하기 위한 단면도들이다.
도 2a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다.
도 2b는 도 2a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 2c 및 도 2d는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 설명하기 위한 단면도들이다.
도 3a 내지 도 9a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 3b 내지 도 9b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 설명하기 위한 사시도이다.
도 10b는 도 10a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 10c 및 도 10d는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 가변 저항 메모리 소자의 제조 방법을 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 개념도이다.
도 1을 참조하면, 가변 저항 메모리 소자는 기판(100) 상에 차례로 적층된 복수의 메모리 셀 스택들(MCA)을 포함할 수 있다. 메모리 셀 스택들(MCA)의 각각은 2차원적으로 배열된 복수의 메모리 셀들을 포함할 수 있다. 상기 가변 저항 메모리 소자는 메모리 셀 스택들(MCA) 사이에 배치되고 상기 메모리 셀들의 쓰기, 읽기, 및/또는 소거 동작을 위한 복수의 도전 라인들을 포함할 수 있다. 도 1에는 5개의 메모리 셀 스택들(MCA)이 도시되었으나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 2a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다. 도 2b는 도 2a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다. 도 2c 및 도 2d는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 설명하기 위한 단면도들이다. 설명의 편의를 위하여 도 2a 내지 도 2d에서 일부 구성요소는 생략되어 있다.
도 2a 및 도 2b를 참조하여, 기판(미도시) 상에 제 1 도전 라인들(CL1) 및 제 2 도전 라인들(CL2)이 제공될 수 있다. 제 1 도전 라인들(CL1)은 제 1 방향(D1)으로 연장될 수 있고 제 2 방향(D2)으로 서로 이격될 수 있다. 제 1 도전 라인들(CL1)은 워드 라인(word line)일 수 있다. 제 2 도전 라인들(CL2)은 제 1 방향(D1) 및 제 2 방향(D2)에 수직한 제 3 방향(D3)을 따라 제 1 도전 라인들(CL1)로부터 이격될 수 있다. 제 2 도전 라인들(CL2)은 제 2 방향(D2)으로 연장될 수 있고 제 1 방향(D1)으로 서로 이격될 수 있다. 제 2 도전 라인들(CL2)은 비트 라인(bit line)일 수 있다. 제 1 도전 라인들(CL1) 및 제 2 도전 라인들(CL2)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
제 1 메모리 셀 스택(MCA1)은 제 1 도전 라인들(CL1)과 제 2 도전 라인들(CL2) 사이에 제공될 수 있다. 제 1 메모리 셀 스택(MCA1)은 제 1 도전 라인들(CL1)과 제 2 도전 라인들(CL2) 사이의 교차점들에 각각 제공되는 메모리 셀들(MC1)을 포함할 수 있다. 메모리 셀들(MC1)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 설명의 편의를 위해 하나의 메모리 셀 스택(MCA1)이 제공되는 것으로 도시되었으나, 복수의 메모리 셀 스택들이 기판(미도시) 상에 상기 제 3 방향(D3)을 따라 적층될 수 있다. 이 경우, 제 1 메모리 셀 스택(MCA1), 및 제 1 및 제 2 도전 라인들(CL1, CL2)에 상응하는 구조들이 기판(미도시) 상에 교대로 반복하여 제공될 수 있다.
메모리 셀들(MC1)은 제 1 전극들(210) 및 제 2 전극들(220)을 통해 제 1 도전 라인들(CL1) 및 제 2 도전 라인들(CL2)과 전기적으로 연결될 수 있다. 예를 들어, 제 1 전극들(210) 각각은 하나의 제 1 도전 라인(CL1)과 하나의 메모리 셀(MC1) 사이에 배치되어, 제 1 도전 라인들(CL1)과 메모리 셀들(MC1)을 전기적으로 연결할 수 있다. 제 2 전극들(220) 각각은 하나의 메모리 셀(MC1)과 하나의 제 2 도전 라인(CL2) 사이에 배치되어, 메모리 셀들(MC1)과 제 2 도전 라인들(CL2)을 전기적으로 연결할 수 있다. 제 1 전극들(210) 및 제 2 전극들(220)은 W, Ti, Al, Cu, C, 및/또는 CN 중에서 적어도 하나를 포함할 수 있다.
메모리 셀들(MC1)의 각각은 스위칭 패턴(SW), 중간 전극(310), 제 1 비저항 조절 패턴(410), 가변 저항 패턴(VR) 및 제 2 비저항 조절 패턴(420)을 포함할 수 있다. 메모리 셀들(MC1)의 각각에 포함된 스위칭 패턴(SW), 중간 전극(310), 제 1 비저항 조절 패턴(410), 가변 저항 패턴(VR) 및 제 2 비저항 조절 패턴(420)은 그에 연결되는 한 쌍의 제 1 도전 라인(CL1)과 제 2 도전 라인(CL2) 사이에서 직렬로 연결될 수 있다. 도 2a 및 도 2b에는 스위칭 패턴(SW) 상에 가변 저항 패턴(VR)이 연결되는 것으로 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다. 예를 들어, 도 2a 및 도 2b에 도시된 바와 달리, 가변 저항 패턴(VR) 상에 스위칭 패턴(SW)이 연결될 수도 있다.
가변 저항 패턴(VR)은 정보 저장을 가능케 하는 물질로 형성될 수 있다. 몇몇 실시예들에 따르면, 가변 저항 패턴(VR)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 일 예로, 가변 저항 패턴(VR)의 결정질-비정질 간의 상전이 온도는 약 250℃ 내지 약 350℃일 수 있다. 이러한 실시예들에서, 가변 저항 패턴(VR)은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 가변 저항 패턴(VR)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 가변 저항 패턴(VR)은 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복 적층된 초격자 구조(예를 들어, GeTe층과 SbTe층이 반복 적층된 구조)를 가질 수 있다.
다른 실시예들에 따르면, 가변 저항 패턴(VR)은 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중에서 적어도 하나를 포함할 수 있다. 일 예로, 가변 저항 패턴(VR)는 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 및 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 가변 저항 패턴(VR)는 도전성 금속 산화막과 터널 절연막의 이중 구조이거나, 제 1 도전성 금속 산화막, 터널 절연막, 및 제 2 도전성 금속 산화막의 삼중 구조일 수 있다. 이 경우, 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.
스위칭 패턴(SW)은 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 스위칭 패턴(SW)은 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 스위칭 패턴(SW)은 가변 저항 패턴(VR)보다 높은 결정질-비정질 간의 상전이 온도를 가질 수 있다. 일 예로, 스위칭 패턴(SW)의 상전이 온도는 약 350℃ 내지 약 450℃일 수 있다. 따라서, 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 동작 시, 가변 저항 패턴(VR)은 결정질과 비정질 사이에서 가역적으로 상변화가 이루어지나, 스위칭 패턴(SW)은 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 본 명세서에서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다. 스위칭 패턴(SW)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 스위칭 패턴(SW)은 열적 안정화 원소를 더 포함할 수 있다. 열적 안정화 원소는 C, N, 및 O 중 적어도 하나일 수 있다. 일 예로, 스위칭 패턴(SW)은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 또는 GeAsBiSe을 포함할 수 있다.
스위칭 패턴(SW) 및 가변 저항 패턴(VR)은 그들의 사이에 배치되는 중간 전극(310)에 의해 전기적으로 연결될 수 있다. 중간 전극들(310)은 W, Ti, Al, Cu, C 및/또는 CN 중에서 적어도 하나를 포함할 수 있다.
중간 전극(310)과 가변 저항 패턴(VR) 사이에 제 1 비저항 조절 패턴(410)이 배치되고, 가변 저항 패턴(VR)과 제 2 전극(220) 사이에 제 2 비저항 조절 패턴(420)이 배치될 수 있다. 제 1 비저항 조절 패턴(410)은 가변 저항 패턴(VR)의 하면과 접할 수 있고, 제 2 비저항 조절 패턴(420)은 가변 저항 패턴(VR)의 상면과 접할 수 있다. 평면적 관점에서, 제 1 비저항 조절 패턴(410)과 제 2 비저항 조절 패턴(420)은 동일한 형상을 가질 수 있다. 제 1 비저항 조절 패턴(410)의 제 1 방향(D1)의 폭과 제 2 비저항 조절 패턴(420)의 제 1 방향(D1)의 폭은 동일하고, 제 1 비저항 조절 패턴(410)의 제 2 방향(D2)의 폭과 제 2 비저항 조절 패턴(420)의 제 2 방향(D2)의 폭은 동일할 수 있다. 제 1 비저항 조절 패턴(410)의 측면과 제 2 비저항 조절 패턴(420)의 측면은 가변 저항 패턴(VR)의 측면과 정렬될 수 있다. 제 2 비저항 조절 패턴(420)의 비저항은 제 1 비저항 조절 패턴(410)의 비저항보다 높을 수 있다. 예를 들어, 제 1 비저항 조절 패턴(410)의 비저항은 50 μΩ·cm 내지 500 μΩ·cm일 수 있다. 제 2 비저항 조절 패턴(420)의 비저항은 5000 μΩ·cm 내지 20000 μΩ·cm일 수 있다. 이때, 제 1 비저항 조절 패턴(410)의 비저항은 제 2 전극(220)의 비저항보다 작을 수 있다. 제 1 비저항 조절 패턴(410)은 TiN을 포함할 수 있다. 제 2 비저항 조절 패턴(420)은 TiSiN, W, Ti, Co 및/또는 TiN을 포함할 수 있다. 제 1 비저항 조절 패턴(410) 및 제 2 비저항 조절 패턴(420)을 구성하는 물질은 이에 한정되지 않으며, 제 2 비저항 조절 패턴(420)의 비저항이 제 1 비저항 조절 패턴(410)의 비저항보다 높도록 구성되는 물질들을 포함할 수 있다.
실시예들에 따르면, 제 2 비저항 조절 패턴(420)은 제공되지 않을 수 있다. 이때, 제 2 전극(220)은 가변 저항 패턴(VR)의 상면과 접할 수 있다. 제 2 전극(220)의 비저항은 제 1 비저항 조절 패턴(410)의 비저항보다 높을 수 있다. 예를 들어, 제 2 전극(220)의 비저항은 5000 μΩ·cm 내지 20000 μΩ·cm일 수 있다. 이하, 제 2 비저항 조절 패턴(420)을 포함하는 가변 저항 메모리 소자를 기준으로 설명한다.
도시하지는 않았지만, 중간 전극(310)과 제 1 비저항 조절 패턴(410)의 사이 및 제 2 비저항 조절 패턴(420)과 제 2 전극의 사이 중 적어도 하나에 베리어 금속막이 배치될 수 있다. 상기 베리어 금속막은 중간 전극(310)과 제 1 비저항 조절 패턴(410)의 사이 및 제 2 비저항 조절 패턴(420)과 제 2 전극(220)의 사이에서의 물질들의 확산을 막을 수 있다. 상기 베리어 금속막은 필요에 따라 제공되지 않을 수 있다.
본 발명의 실시예들에 따르면, 제 2 비저항 조절 패턴(420)은 가변 저항 패턴(VR)을 가열하여 상변화시킬 수 있다. 가변 저항 패턴(VR)의 일부(VRa)가 상변화되어 리셋 동작이 수행될 수 있다.
가변 저항 패턴(VR)의 상면에 높은 비저항의 제 2 비저항 조절 패턴(420)이 접하고, 가변 저항 패턴(VR)의 하면에 낮은 비저항의 제 1 비저항 조절 패턴(410)이 접할 수 있다. 가변 저항 패턴(VR)의 상면 상에 높은 비저항의 제 2 비저항 조절 패턴(420)이 접하기 때문에, 가변 저항 패턴(VR)과 제 2 비저항 조절 패턴(420) 사이의 계면에서 줄 열(Joul heating)이 발생할 수 있다. 상세하게는, 제 2 도전 라인들(CL2)로부터 제 1 도전 라인들(CL1)을 향하여 전류(I)가 흐를 수 있다. 이때, 제 2 비저항 조절 패턴(420)과 가변 저항 패턴(VR)의 사이에서 전자는 에너지를 잃을 수 있다. 예를 들어, 제 2 비저항 조절 패턴(420)과 가변 저항 패턴(VR) 사이의 계면(일 예로, 가변 저항 패턴의 상면)에서 열이 발생할 수 있다. 가변 저항 패턴(VR)과 제 1 비저항 조절 패턴(410)의 사이에서 전자는 에너지를 얻을 수 있다. 예를 들어, 가변 저항 패턴(VR)과 제 1 비저항 조절 패턴(410) 사이의 계면(일 예로, 가변 저항 패턴의 하면)은 열을 빼앗길(일 예로, 냉각) 수 있다.
본 발명의 실시예들에 따른 가변 저항 메모리 소자는 가변 저항 패턴(VR)의 상변화를 위하여 가변 저항 패턴(VR)의 상부(VRa)가 국부적으로 가열될 수 있다. 일 예로, 가변 저항 패턴(VR)의 양측에 다른 비저항의 비저항 조절 패턴들(410, 420)을 배치할 수 있으며, 이에 따라 가변 저항 패턴(VR)의 일측의 계면에서만 열이 발생할 수 있다. 이에 따라, 가변 저항 패턴(VR) 전체가 가열되는 것을 방지할 수 있으며, 가변 저항 패턴(VR)이 열에 의해 손상되는 것을 막을 수 있다. 즉, 본 발명의 실시예들에 따른 가변 저항 메모리 소자는 동작에서의 신뢰성 및 안정성이 향상될 수 있다.
제 1 비저항 조절 패턴(410) 및 제 2 비저항 조절 패턴(420)은 서로 다른 형상을 가질 수 있다. 평면적 관점에서, 제 2 비저항 조절 패턴(420)의 면적은 제 1 비저항 조절 패턴(410)의 면적 및/또는 가변 저항 패턴(VR)의 면적보다 작을 수 있다. 일 예로, 제 2 비저항 조절 패턴(420)의 폭은 제 1 비저항 조절 패턴(410)의 폭 및/또는 가변 저항 패턴의 폭과 다를 수 있다.
도 2c에 도시된 바와 같이, 제 2 비저항 조절 패턴(420)의 제 2 방향(D2)의 폭(W2)은 제 1 비저항 조절 패턴(410)의 제 2 방향(D2)의 폭(W1)보다 작을 수 있다. 이때, 제 1 비저항 조절 패턴(410)의 측면은 가변 저항 패턴(VR)의 측면과 정렬될 수 있다. 제 2 비저항 조절 패턴(420)은 제 1 방향(D1)의 제 1 측면(420a) 및 제 2 방향(D2)의 제 2 측면(420b)을 가질 수 있다. 제 2 비저항 조절 패턴(420)의 제 1 측면(420a)은 가변 저항 패턴(VR)의 측면과 정렬되고, 제 2 비저항 조절 패턴(420)의 제 2 측면(420b)은 가변 저항 패턴(VR)의 측면과 정렬되지 않을 수 있다. 즉, 제 2 비저항 조절 패턴(420)의 제 2 측면(420b)은 가변 저항 패턴(VR)의 측면으로부터 함몰된 형상을 가질 수 있다.
또는, 도 2d에 도시된 바와 같이, 제 2 비저항 조절 패턴(420)의 제 1 방향(D1)의 폭(W4)은 제 1 비저항 조절 패턴(410)의 제 1 방향(D1)의 폭(W3)보다 작을 수 있다. 이때, 제 1 비저항 조절 패턴(410)의 측면은 가변 저항 패턴(VR)의 측면과 정렬될 수 있다. 제 2 비저항 조절 패턴(420)의 제 2 측면(420b)은 가변 저항 패턴(VR)의 측면과 정렬되고, 제 2 비저항 조절 패턴(420)의 제 1 측면(420a)은 가변 저항 패턴(VR)의 측면과 정렬되지 않을 수 있다. 즉, 제 2 비저항 조절 패턴(420)의 제 1 측면(420a)은 가변 저항 패턴(VR)의 측면으로부터 함몰된 형상을 가질 수 있다.
이와는 다르게, 도시하지는 않았지만, 제 2 비저항 조절 패턴(420)의 제 1 방향(D1)의 폭(W4)은 제 1 비저항 조절 패턴(410)의 제 1 방향(D1)의 폭(W3)보다 작고, 동시에 제 2 비저항 조절 패턴(420)의 제 2 방향(D2)의 폭(W2)은 제 1 비저항 조절 패턴(410)의 제 2 방향(D2)의 폭(W1)보다 작을 수 있다.
본 발명의 실시예들에 따르면, 제 2 비저항 조절 패턴(420)의 면적이 가변 저항 패턴(VR)의 면적보다 작을 수 있다. 즉, 제 2 비저항 조절 패턴(420)과 가변 저항 패턴(VR)의 접촉 면적이 가변 저항 패턴(VR)의 면적보다 작을 수 있다. 이에 따라, 열이 발생하는 제 2 비저항 조절 패턴(420)과 가변 저항 패턴(VR) 사이의 계면의 면적이 작을 수 있으며, 리셋 동작에 소모되는 전력이 물어들 수 있다. 즉, 가변 저항 메모리 소자의 전기적 특성이 향상될 수 있다.
또한, 가변 저항 패턴(VR)의 상변화 특성에 따라 제 2 비저항 조절 패턴(420)의 면적을 다르게 설계할 수 있으며, 다양한 특성의 가변 저항 메모리 소자를 설계하기 용이할 수 있다.
도 3a 내지 도 9a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다. 도 3b 내지 도 9b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들로, 도 3a 내지 도 9a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다. 도 2a 및 도 2b를 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조 번호가 제공될 수 있으며, 중복되는 설명은 생략될 수 있다.
도 3a 및 도 3b를 참조하여, 기판(미도시) 상에 제 1 도전층(510), 제 1 예비 전극층(215), 스위치층(610), 예비 중간 전극층(315), 제 1 비저항 조절층(415), 가변 저항층(710), 제 2 비저항 조절층(425) 및 제 2 예비 전극층(225)이 순차적으로 적층될 수 있다.
도 4a 및 도 4b를 참조하여, 제 1 도전층(510), 제 1 예비 전극층(215), 스위치층(610), 예비 중간 전극층(315), 제 1 비저항 조절층(415), 가변 저항층(710), 제 2 비저항 조절층(425) 및 제 2 예비 전극층(225)에 제 1 패터닝 공정이 수행될 수 있다. 예를 들어, 제 2 예비 전극층(225) 상에 제 1 마스크(M1)가 형성될 수 있다. 제 1 마스크(M1)를 식각 마스크로 제 1 도전층(510), 제 1 예비 전극층(215), 스위치층(610), 예비 중간 전극층(315), 제 1 비저항 조절층(415), 가변 저항층(710), 제 2 비저항 조절층(425) 및 제 2 예비 전극층(225)이 식각될 수 있다. 제 1 패터닝 공정을 통해, 제 1 트렌치(T1)가 형성될 수 있다. 제 1 트렌치(T1)는 제 3 방향(D3)으로 제 1 도전층(510), 제 1 예비 전극층(215), 스위치층(610), 예비 중간 전극층(315), 제 1 비저항 조절층(415), 가변 저항층(710), 제 2 비저항 조절층(425) 및 제 2 예비 전극층(225)을 관통할 수 있다. 제 1 트렌치(T1)는 제 1 방향(D1)으로 연장될 수 있다. 상기 제 1 패터닝 공정 시, 제 1 도전층(510)이 식각되어 제 1 도전 라인들(CL1)이 형성될 수 있다.
도 5a 및 도 5b를 참조하여, 패터닝된 제 2 비저항 조절층(425)의 일부가 식각될 수 있다. 예를 들어, 제 1 트렌치(T1)를 통해 노출되는 제 2 비저항 조절층(425)의 제 3 측면(425a)이 식각될 수 있다. 상기 식각 공정은 습식 식각을 포함할 수 있다. 이때, 제 1 도전 라인들(CL1), 제 1 예비 전극층(215), 스위치층(610), 예비 중간 전극층(315), 제 1 비저항 조절층(415), 가변 저항층(710) 및 제 2 예비 전극층(325)은 식각되지 않을 수 있다. 일 예로, 제 2 비저항 조절층(425)은 제 1 비저항 조절층(415)과 다른 물질을 포함할 수 있으며, 제 2 비저항 조절층(425)은 제 1 도전 라인들(CL1), 제 1 예비 전극층(215), 스위치층(610), 예비 중간 전극층(315), 제 1 비저항 조절층(415), 가변 저항층(710) 및 제 2 예비 전극층(325)과 식각 선택비를 가질 수 있다. 이에 따라, 제 2 예비 전극층(325)은 선택적으로 식각될 수 있다. 제 2 비저항 조절층(425)이 원하는 폭(W5)을 가질 때까지, 상기 식각 공정은 계속될 수 있다. 상기 제 2 비저항 조절층(425)의 식각은 필요에 따라 수행되지 않을 수 있다. 이하, 도 4a 및 도 4b의 결과물을 기준으로 계속 설명한다.
도 6a 및 도 6b를 참조하여, 상기 제 1 패터닝 공정 후, 제 1 마스크(M1)가 제거될 수 있다. 이후, 제 1 트렌치(T1) 내를 채우는 제 1 절연층(810)이 형성될 수 있다. 제 1 절연층(810)의 상면 및 제 2 예비 전극층(225)의 상면은 동일한 평면 상에 배치될 수 있다. 제 1 절연층(810) 및 제 2 예비 전극층(225) 상에 제 2 도전층(520)이 형성될 수 있다. 제 2 도전층(520)은 제 1 절연층(810)의 상면 및 제 2 예비 전극층(225)의 상면을 덮을 수 있다. 제 1 절연층(810)은 실리콘 질화물을 포함할 수 있다.
도 7a 및 도 7b를 참조하여, 제 1 예비 전극층(215), 스위치층(610), 예비 중간 전극층(315), 제 1 비저항 조절층(415), 가변 저항층(710), 제 2 비저항 조절층(425), 제 2 예비 전극층(225) 및 제 2 도전층(520)에 제 2 패터닝 공정이 수행될 수 있다. 예를 들어, 제 2 도전층(520) 상에 제 2 마스크(M2)가 형성될 수 있다. 제 2 마스크(M2)를 식각 마스크로 제 1 예비 전극층(215), 스위치층(610), 예비 중간 전극층(315), 제 1 비저항 조절층(415), 가변 저항층(710), 제 2 비저항 조절층(425), 제 2 예비 전극층(225) 및 제 2 도전층(520)이 식각될 수 있다. 제 2 패터닝 공정을 통해, 제 2 트렌치(T2)가 형성될 수 있다. 제 2 트렌치(T2)는 제 2 방향(D2)으로 연장될 수 있다. 제 2 트렌치(T2)는 제 3 방향(D3)으로 제 1 예비 전극층(215), 스위치층(610), 예비 중간 전극층(315), 제 1 비저항 조절층(415), 가변 저항층(710), 제 2 비저항 조절층(425), 제 2 예비 전극층(225) 및 제 2 도전층(520)을 관통할 수 있다. 제 2 트렌치(T2)는 제 1 도전 라인들(CL1)의 상면의 일부를 노출시킬 수 있다. 상기 제 2 패터닝 공정을 통해, 제 1 예비 전극층(215), 스위치층(610), 예비 중간 전극층(315), 제 1 비저항 조절층(415), 가변 저항층(710), 제 2 비저항 조절층(425), 제 2 예비 전극층(225) 및 제 2 도전층(520)이 식각되어 제 1 예비 전극층(215), 스위칭 패턴(SW), 중간 전극(310), 제 1 비저항 조절 패턴(410), 가변 저항 패턴(VR), 제 2 비저항 조절 패턴(420), 제 2 전극(220) 및 제 2 도전 라인들(CL2)이 형성될 수 있다.
도 8a 및 도 8b를 참조하여, 제 2 비저항 조절 패턴(420)의 일부가 식각될 수 있다. 예를 들어, 제 2 트렌치(T2)를 통해 노출되는 제 2 비저항 조절 패턴(420)의 제 1 측면(420a)이 식각될 수 있다. 상기 식각 공정은 습식 식각을 포함할 수 있다. 이때, 제 1 전극(210), 스위칭 패턴(SW), 중간 전극(310), 제 1 비저항 조절 패턴(410), 가변 저항 패턴(VR), 제 2 전극(220) 및 제 2 도전 라인들(CL2)은 식각되지 않을 수 있다. 일 예로, 제 2 비저항 조절층(425)은 제 1 도전 라인들(CL1), 제 1 예비 전극층(215), 스위치층(610), 예비 중간 전극층(315), 제 1 비저항 조절층(415), 가변 저항층(710) 및 제 2 예비 전극층(325)과 식각 선택비를 가질 수 있으며, 제 2 예비 전극층(325)은 선택적으로 식각될 수 있다. 제 2 비저항 조절 패턴(420)이 원하는 폭(W6)을 가질 때까지, 상기 식각 공정은 계속될 수 있다. 상기 제 2 비저항 조절 패턴(420)의 식각은 필요에 따라 수행되지 않을 수 있다. 이하, 도 7a 및 도 7b의 결과물을 기준으로 계속 설명한다.
도 9a 및 도 9b를 참조하여, 상기 제 2 패터닝 공정 후, 제 2 마스크(M2)가 제거될 수 있다. 이후, 제 2 트렌치(T2) 내를 채우는 제 2 절연층(820)이 형성될 수 있다. 제 2 절연층(820)의 상면 및 제 2 도전 라인들(CL2)의 상면은 동일한 평면 상에 배치될 수 있다. 이렇게 하여, 본 발명의 실시예들에 따른 가변 저항 메모리 소자가 완성될 수 있다.
본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법은 제 1 비저항 조절 패턴(410)과 제 2 비저항 조절 패턴(420)이 서로 다른 물질로 형성될 수 있다. 따라서, 제 2 비저항 조절 패턴(420)만을 선택적으로 식각하여 제 2 비저항 조절 패턴(420)의 폭을 조절하기 용이할 수 있으며, 다양한 특성의 가변 저항 메모리 소자를 설계하기 용이할 수 있다.
도 10a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 설명하기 위한 사시도이다. 도 10b는 도 10a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다. 도 10c 및 도 10d는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 설명하기 위한 단면도들이다. 도 2a 및 도 2b를 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조 번호가 제공될 수 있으며, 중복되는 설명은 생략될 수 있다. 설명의 편의를 위하여 도 10a 내지 도 10c에서 일부 구성요소는 생략되어 있다.
도 10a 내지 도 10d에는 예시적으로 서로 인접한 2개의 메모리 셀 스택들(MCA1, MCA2)이 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 10a 및 도 10b를 참조하여, 기판(미도시) 상에 제 1 도전 라인들(CL1), 제 2 도전 라인들(CL2) 및 제 3 도전 라인들(CL3)이 제공될 수 있다. 제 2 도전 라인들(CL2)은 제 1 도전 라인들(CL1)과 제 3 도전 라인들(CL3) 사이에 배치될 수 있다. 제 1 및 제 3 도전 라인들(CL1, CL3)은 제 1 방향(D1)으로 연장될 수 있다. 제 1 및 제 3 도전 라인들(CL1, CL3)은 워드 라인일 수 있다. 제 2 도전 라인들(CL2)은 제 2 방향(D2)으로 연장될 수 있다. 제 2 도전 라인들(CL2)은 비트 라인일 수 있다.
제 1 도전 라인들(CL1)과 제 2 도전 라인들(CL2) 사이의 교차점들에 각각 제 1 메모리 셀들(MC1)이 배치될 수 있다. 제 1 메모리 셀들(MC1)은 제 1 도전 라인(CL1)과 제 1 메모리 셀(MC1) 사이의 제 1 전극들(210) 및 제 1 메모리 셀(MC1)과 제 2 도전 라인(CL2) 사이의 제 2 전극들(220)을 통해 제 1 도전 라인들(CL1) 및 제 2 도전 라인들(CL2)과 전기적으로 연결될 수 있다. 제 1 메모리 셀들(MC1)의 각각은 제 1 및 제 2 도전 라인들(CL1, CL2) 사이에서 직렬로 연결되는 제 1 스위칭 패턴(SW1), 제 1 중간 전극(310), 제 1 비저항 조절 패턴(410), 제 1 가변 저항 패턴(VR1) 및 제 2 비저항 조절 패턴(420)을 포함할 수 있다.
제 1 가변 저항 패턴(VR1)은 정보 저장을 가능케 하는 물질로 형성될 수 있다. 몇몇 실시예들에 따르면, 제 1 가변 저항 패턴(VR1)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 제 1 스위칭 패턴(SW1)은 비선형적 I-V 커브를 갖는 문턱 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 제 1 스위칭 패턴(SW1)은 양방향 특성을 갖는 OTS 소자일 수 있다. 제 1 스위칭 패턴(SW1) 및 제 1 가변 저항 패턴(VR1)은 그들의 사이에 배치되는 제 1 중간 전극(310)에 의해 전기적으로 연결될 수 있다.
제 1 중간 전극(310)과 제 1 가변 저항 패턴(VR1) 사이에 제 1 비저항 조절 패턴(410)이 배치되고, 제 1 가변 저항 패턴(VR1)과 제 2 전극(220) 사이에 제 2 비저항 조절 패턴(420)이 배치될 수 있다. 제 1 비저항 조절 패턴(410)은 제 1 가변 저항 패턴(VR1)의 하면과 접할 수 있고, 제 2 비저항 조절 패턴(420)은 제 1 가변 저항 패턴(VR1)의 상면과 접할 수 있다. 제 2 비저항 조절 패턴(420)의 비저항은 제 1 비저항 조절 패턴(410)의 비저항보다 높을 수 있다. 제 1 비저항 조절 패턴(410)의 비저항은 제 2 전극(220)의 비저항보다 작을 수 있다.
제 2 도전 라인들(CL2)과 제 3 도전 라인들(CL3) 사이의 교차점들에 각각 제 2 메모리 셀들(MC2)이 배치될 수 있다. 제 2 메모리 셀들(MC2)은 제 2 도전 라인(CL2)과 제 2 메모리 셀(MC2) 사이의 제 3 전극들(230) 및 제 2 메모리 셀(MC2)과 제 3 도전 라인(CL3) 사이의 제 4 전극들(240)을 통해 제 2 및 제 3 도전 라인들(CL2, CL3)과 전기적으로 연결될 수 있다. 제 2 메모리 셀들(MC2)의 각각은 제 2 및 제 3 도전 라인들(CL2, CL3) 사이에서 직렬로 연결되는 제 2 스위칭 패턴(SW2), 제 2 중간 전극(320), 제 3 비저항 조절 패턴(430), 제 2 가변 저항 패턴(VR2) 및 제 4 비저항 조절 패턴(440)을 포함할 수 있다.
제 2 가변 저항 패턴(VR2)은 정보 저장을 가능케 하는 물질로 형성될 수 있다. 제 2 스위칭 패턴(SW2) 및 제 2 가변 저항 패턴(VR2)은 그들의 사이에 배치되일 예로, 제 2 가변 저항 패턴(VR2)은 제 1 가변 저항 패턴(VR1)과 동일한 물질을 포함할 수 있다. 는 제 2 중간 전극(320)에 의해 전기적으로 연결될 수 있다.
제 2 중간 전극(320)과 제 2 가변 저항 패턴(VR2) 사이에 제 3 비저항 조절 패턴(430)이 배치되고, 제 2 가변 저항 패턴(VR2)과 제 4 전극(240) 사이에 제 4 비저항 조절 패턴(440)이 배치될 수 있다. 제 3 비저항 조절 패턴(430)은 제 2 가변 저항 패턴(VR2)의 하면과 접할 수 있고, 제 4 비저항 조절 패턴(440)은 제 2 가변 저항 패턴(VR2)의 상면과 접할 수 있다.
제 1 비저항 조절 패턴(410), 제 1 가변 저항 패턴(VR1) 및 제 2 비저항 조절 패턴(420)의 배열은 제 4 비저항 조절 패턴(440), 제 2 가변 저항 패턴(VR2) 및 제 3 비저항 조절 패턴(430)의 배열과 제 2 도전 라인(CL2)을 기준으로 대칭일 수 있다. 예를 들어, 제 1 메모리 셀들(MC1)과 제 2 메모리 셀들(MC2)은 실질적으로 동일/유사한 구조를 가질 수 있다. 이때, 제 1 메모리 셀들(MC1)은 제 1 가변 저항 패턴(VR1)의 상면에 접하는 제 2 비저항 조절 패턴(420)의 비저항이 제 1 가변 저항 패턴(VR1)의 하면에 접하는 제 1 비저항 조절 패턴(410)의 비저항보다 큰 반면, 제 2 메모리 셀들(MC2)은 제 2 가변 저항 패턴(VR2)의 하면에 접하는 제 3 비저항 조절 패턴(430)의 비저항이 제 2 가변 저항 패턴(VR2)의 상면에 접하는 제 4 비저항 조절 패턴(440)의 비저항보다 클 수 있다. 즉, 가변 저항 패턴들(VR1, VR2)로부터 비트라인(즉, 제 2 도전 라인(CL2))에 인접한 일측에 배치되는 비저항 조절 패턴들(420, 430)의 비저항이 가변 저항 패턴들(VR1, VR2)로부터 워드 라인(즉, 제 1 및 제 3 도전 라인(CL1, CL3))에 인접한 일측에 배치되는 비저항 조절 패턴들(410, 440)의 비저항보다 클 수 있다.
본 발명의 실시예들에 따은 가변 저항 메모리 소자는 제 1 가변 저항 패턴(VR1)의 일부(VR1a)가 상변화되어 제 1 메모리 셀(MC1)의 리셋 동작이 수행되고, 제 2 가변 저항 패턴(VR2)의 일부(VR2a)가 상변화되어 제 2 메모리 셀(MC2)의 리셋 동작이 수행될 수 있다.
상세하게는, 제 2 도전 라인(CL2)으로부터 제 1 및 제 3 도전 라인(CL1, CL3)을 향하여 전류(I)가 흐를 수 있다. 제 1 메모리 셀(MC1)에서 전류(I)는 제 2 비저항 조절 패턴(420), 제 1 가변 저항 패턴(VR1) 및 제 1 비저항 조절 패턴(410)을 순차적으로 통과하게 되며, 제 2 비저항 조절 패턴(420)과 제 1 가변 저항 패턴(VR1) 사이의 계면에서 줄 열이 발생할 수 있다. 이에 따라, 제 1 가변 저항 패턴(VR1)의 상부(VR1a)가 상변화되어 제 1 메모리 셀(MC1)의 리셋 동작이 수행될 수 있다. 제 2 메모리 셀(MC2)에서 전류(I)는 제 3 비저항 조절 패턴(430), 제 2 가변 저항 패턴(VR2) 및 제 4 비저항 조절 패턴(440)을 순차적으로 통과하게 되며, 제 3 비저항 조절 패턴(430)과 제 2 가변 저항 패턴(VR2) 사이의 계면에서 줄 열이 발생할 수 있다. 이에 따라, 제 2 가변 저항 패턴(VR2)의 하부(VR2a)가 상변화되어 제 2 메모리 셀(MC2)의 리셋 동작이 수행될 수 있다.
본 발명의 실시예들에 따르면, 제 1 메모리 셀(MC1)에서의 전기적 흐름 및 제 2 메모리 셀(MC2)에서의 전기적 흐름이 비트 라인(420)을 기준으로 대칭될 수 있다. 예를 들어, 전류는 제 1 및 제 2 메모리 셀(MC1, MC2) 모두에서 비트 라인(420)으로부터 높은 비저항의 비저항 조절 패턴(420, 430), 가변 저항 패턴(VR1, VR2) 및 낮은 비저항의 비저항 조절 패턴(410, 440) 순으로 통과하게 되며, 제 1 및 제 2 메모리 셀들(MC1, MC2)을 동일/유사한 전기적 특성을 가질 수 있다.
본 발명에 따르면, 가변 저항 메모리 소자의 구동 시, 적층된 메모리 셀 스택들(MCA1, MCA2)은 전기적 특성 산포가 개선될 수 있으며, 가변 저항 메모리 소자의 신뢰성이 향상될 수 있다.
도 10c를 참조하여, 제 1 비저항 조절 패턴(410), 제 1 가변 저항 패턴(VR1) 및 제 2 비저항 조절 패턴(420)의 구성은 제 4 비저항 조절 패턴(440), 제 2 가변 저항 패턴(VR2) 및 제 3 비저항 조절 패턴(430)의 구성과 비트 라인(420)을 기준으로 대칭될 수 있다. 평면적 관점에서, 제 2 비저항 조절 패턴(420)의 면적은 제 1 비저항 조절 패턴(410)의 면적 및/또는 제 1 가변 저항 패턴(VR1)의 면적보다 작을 수 있고, 제 3 비저항 조절 패턴(430)의 면적은 제 4 비저항 조절 패턴(440)의 면적 및/또는 제 2 가변 저항 패턴(VR2)의 면적보다 작을 수 있다
제 2 비저항 조절 패턴(420)의 폭(W12)은 제 1 비저항 조절 패턴(410)의 폭(W11)보다 작을 수 있다. 제 3 비저항 조절 패턴(430)의 폭(W13)은 제 4 비저항 조절 패턴(440)의 폭(W14)보다 작을 수 있다. 이때, 제 1 비저항 조절 패턴(410)의 측면은 제 1 가변 저항 패턴(VR1)의 측면과 정렬되고, 제 4 비저항 조절 패턴(440)의 측면은 제 2 가변 저항 패턴(VR2)의 측면과 정렬될 수 있다.
본 발명의 실시예들에 따르면, 제 2 비저항 조절 패턴(420)과 제 1 가변 저항 패턴(VR1)의 접촉 면적이 제 1 가변 저항 패턴(VR1)의 면적보다 작고, 제 3 비저항 조절 패턴(430)과 제 2 가변 저항 패턴(VR2)의 접촉 면적이 제 2 가변 저항 패턴(VR2)의 면적보다 작을 수 있다. 이에 따라, 열이 발생하는 제 2 비저항 조절 패턴(420)과 제 1 가변 저항 패턴(VR1) 사이의 계면 및 제 3 비저항 조절 패턴(430)과 제 2 가변 저항 패턴(VR2) 사이의 계면의 면적이 작을 수 있으며, 리셋 동작에 소모되는 전력이 적을 수 있다. 즉, 가변 저항 메모리 소자의 전기적 특성이 향상될 수 있다.
도 10d를 참조하여, 제 1 및 제 2 메모리 셀 스택들(MCA1, MCA2)은 반복 구조를 가질 수 있다. 가변 저항 메모리 소자는 도 10a 및 10b를 참조하여 설명한 것과 실질적으로 동일한 구성을 갖되, 제 4 비저항 패턴(440)이 제 3 비저항 패턴(430)보다 높을 수 있다. 비저항 조절 패턴들(410, 420, 430, 440) 및 가변 저항 패턴들(VR1, VR2)의 배열이 반복될 수 있다. 예를 들어, 제 1 메모리 셀들(MC1)은 제 1 도전 라인(CL1)으로부터 제 2 도전 라인(CL2)을 향하는 방향으로 낮은 비저항의 제 1 비저항 조절 패턴(410), 제 1 가변 저항 패턴(VR1) 및 높은 비저항의 제 2 비저항 조절 패턴(420)이 배열될 수 있다. 제 2 메모리 셀들(MC2)은 제 2 도전 라인(CL2)으로부터 제 3 도전 라인(CL3)을 향하는 방향으로 낮은 비저항의 제 3 비저항 조절 패턴(430), 제 2 가변 저항 패턴(VR2) 및 높은 비저항의 제 4 비저항 조절 패턴(420)이 배열될 수 있다.
평면적 관점에서, 제 2 비저항 조절 패턴(420)의 면적은 제 1 비저항 조절 패턴(410)의 면적 및/또는 제 1 가변 저항 패턴(VR1)의 면적보다 작을 수 있고, 제 4 비저항 조절 패턴(440)의 면적은 제 3 비저항 조절 패턴(430)의 면적 및/또는 제 2 가변 저항 패턴(VR2)의 면적보다 작을 수 있다. 제 2 비저항 조절 패턴(420)의 폭(W16)은 제 1 비저항 조절 패턴(410)의 폭(W15)보다 작을 수 있다. 제 4 비저항 조절 패턴(440)의 폭(W18)은 제 3 비저항 조절 패턴(430)의 폭(W17)보다 작을 수 있다. 이때, 제 1 비저항 조절 패턴(410)의 측면은 제 1 가변 저항 패턴(VR1)의 측면과 정렬되고, 제 3 비저항 조절 패턴(430)의 측면은 제 2 가변 저항 패턴(VR2)의 측면과 정렬될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 210: 제 1 전극
220: 제 2 전극 310: 중간 전극
410: 제 1 비저항 조절 패턴 420: 제 2 비저항 조절 패턴
CL1: 제 1 도전 라인 CL2: 제 2 도전 라인
MC1: 메모리 셀 MCA: 메모리 셀 스텍
SW: 스위칭 패턴 VR: 가변 저항 패턴
220: 제 2 전극 310: 중간 전극
410: 제 1 비저항 조절 패턴 420: 제 2 비저항 조절 패턴
CL1: 제 1 도전 라인 CL2: 제 2 도전 라인
MC1: 메모리 셀 MCA: 메모리 셀 스텍
SW: 스위칭 패턴 VR: 가변 저항 패턴
Claims (10)
- 제 1 방향으로 연장되는 제 1 도전 라인;
상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인;
상기 제 1 도전 라인과 상기 제 2 도전 라인의 교차점에 배치되는 메모리 셀;
상기 제 1 도전 라인과 상기 메모리 셀 사이에 배치되는 제 1 전극; 및
상기 제 2 도전 라인과 상기 메모리 셀 사이에 배치되는 제 2 전극을 포함하되,
상기 메모리 셀은:
상기 제 1 도전 라인과 상기 제 2 도전 라인 사이에서 직렬로 연결되는 스위칭 패턴, 중간 전극, 제 1 비저항 조절 패턴, 가변 저항 패턴, 및 제 2 비저항 조절 패턴을 포함하고,
상기 제 1 비저항 조절 패턴의 비저항은 상기 제 2 전극의 비저항보다 작고,
상기 제 2 비저항 조절 패턴의 비저항은 상기 제 1 비저항 조절 패턴의 비저항보다 큰 가변 저항 메모리 소자.
- 삭제
- 제 1 항에 있어서,
상기 제 1 비저항 조절 패턴의 폭과 상기 제 2 비저항 조절 패턴의 폭은 서로 다르되,
상기 제 2 비저항 조절 패턴의 폭은 상기 가변 저항 패턴의 폭보다 작은 가변 저항 메모리 소자. - 제 1 항에 있어서,
상기 제 2 비저항 조절 패턴은 상기 가변 저항 패턴과 직접적으로 접하고,
상기 제 1 비저항 조절 패턴은 상기 중간 전극과 직접적으로 접하는 가변 저항 메모리 소자. - 제 1 항에 있어서,
상기 제 1 전극과 상기 제 2 전극 사이에 전류가 흐를 때,
상기 제 2 비저항 조절 패턴과 상기 가변 저항 패턴의 계면에서 열이 발생되는 가변 저항 메모리 소자.
- 제 1 방향으로 연장되는 제 1 워드 라인 및 제 2 워드 라인;
상기 제 1 워드 라인과 상기 제 2 워드 라인 사이에서 상기 제 1 방향과 교차하는 제 2방향으로 연장되는 비트 라인;
상기 제 1 워드 라인과 상기 비트 라인의 교차점에 제공되는 제 1 메모리 셀; 및
상기 제 2 워드 라인과 상기 비트 라인의 교차점에 제공되는 제 2 메모리 셀을 포함하되,
상기 제 1 메모리 셀은 상기 제 1 워드 라인으로부터 상기 비트 라인을 향하여 정렬되는 제 1 스위칭 패턴, 제 1 중간 전극, 제 1 비저항 조절 패턴, 제 1 가변 저항 패턴 및 제 2 비저항 조절 패턴을 포함하고,
상기 제 2 메모리 셀은 상기 비트 라인으로부터 상기 제 2 워드 라인을 향하여 정렬되는 제 2 스위칭 패턴, 제 2 중간 전극, 제 3 비저항 조절 패턴, 제 2 가변 저항 패턴 및 제 4 비저항 조절 패턴을 포함하는 가변 저항 메모리 소자. - 제 6항에 있어서,
상기 제 2 비저항 조절 패턴의 비저항은 상기 제 3 비저항 조절 패턴의 비저항과 실질적으로 동일하고,
상기 제 1 비저항 조절 패턴의 비저항은 상기 제 4 비저항 조절 패턴의 비저항과 실질적으로 동일하고, 및
상기 제 2 및 제 3 비저항 조절 패턴들의 비저항들은 상기 제 1 및 제 4 비저항 조절 패턴들의 비저항들보다 큰 가변 저항 메모리 소자.
- 일 방향으로 연장되는 제 1 워드 라인 및 제 2 워드 라인;
상기 제 1 및 제 2 워드 라인들 사이에서 상기 제 1 및 제 2 워드 라인들과 교차하는 방향으로 연장되는 비트 라인;
상기 제 1 워드 라인과 상기 비트 라인의 교차점에 배치되는 제 1 메모리 셀; 및
상기 제 2 워드 라인과 상기 비트 라인의 교차점에 배치되는 제 2 메모리 셀을 포함하되,
상기 제 1 메모리 셀은:
상기 제 1 워드 라인으로부터 상기 비트 라인으로 배열되는 제 1 스위칭 패턴, 제 1 중간 전극, 제 1 비저항 조절 패턴, 제 1 가변 저항 패턴 및 제 2 비저항 조절 패턴을 포함하고,
상기 제 2 메모리 셀은:
상기 비트 라인으로부터 상기 제 2 워드 라인으로 배열되는 제 2 스위칭 패턴, 제 2 중간 전극, 제 3 비저항 조절 패턴, 제 2 가변 저항 패턴 및 제 4 비저항 조절 패턴을 포함하는 가변 저항 메모리 소자. - 제 8 항에 있어서,
상기 제 2 비저항 조절 패턴의 비저항과 상기 제 3 비저항 조절 패턴의 비저항은 실질적으로 동일하고,
상기 제 1 비저항 조절 패턴의 비저항과 상기 제 4 비저항 조절 패턴의 비저항은 실질적으로 동일하되,
상기 제 2 및 제 3 비저항 조절 패턴의 비저항들은 상기 제 1 및 제 4 비저항 조절 패턴의 비저항들보다 큰 가변 저항 메모리 소자. - 제 8 항에 있어서,
상기 제 1 비저항 조절 패턴의 비저항과 상기 제 3 비저항 조절 패턴의 비저항은 실질적으로 동일하고,
상기 제 2 비저항 조절 패턴의 비저항과 상기 제 4 비저항 조절 패턴의 비저항은 실질적으로 동일하되,
상기 제 2 및 제 4 비저항 조절 패턴의 비저항들은 상기 제 1 및 제 3 비저항 조절 패턴의 비저항들보다 큰 가변 저항 메모리 소자.
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