JP2009123725A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】記録材料と選択素子の両方を薄膜で形成する場合、書換え動作等の熱により、記録材料層と隣接する層からの記録材料への原子拡散を防止し、安定な書換え条件を保つ相変化メモリを提供する。
【解決手段】相変化メモリは、第一金属配線層１０２上に、第一ポリシリコン層１０７、第二ポリシリコン層１０６、半導体層１０５、不揮発性記録材料層１０４、第二金属配線層１０３、第三金属配線層１０１を順に積層した構造である。不揮発性記録材料層１０４と第一、第二ポリシリコン層１０７、１０６との間に、５ｎｍ以上２００ｎｍ以下の膜厚の半導体層１０５が設けられているので、書換え動作の際に発生する熱によりｐｎポリシリコンダイオード内に不純物としてドーピングされている原子が不揮発性記録材料層１０４まで拡散することを抑制することができる。
【選択図】図１

Description

本発明は、金属化合物の結晶状態と非晶質状態との間の相変化により決まる抵抗値を不揮発に記憶する、電気的に書換え可能な相変化メモリ装置に関する。
不揮発性記憶装置には、金属化合物の結晶状態と非晶質状態を記憶情報として用いるものがある。この記憶材料としては、一般にテルル化合物が用いられる。それらの反射率の違いで情報を記憶する原理は、ＤＶＤ（ディジタル・バーサタイル・ディスク）のような光学的情報記憶媒体に広く用いられている。
近年になり、この原理を電気的情報記憶にも用いる提案がなされている。これは光学的手法と異なり、非晶質と結晶との電気抵抗の差、即ち、非晶質の高抵抗状態と結晶の低抵抗状態を、電流量あるいは電圧変化で検出する方法である。 後者の電気的情報記憶に用いられるものは相変化メモリと呼ばれ、相変化メモリの基本的なメモリセルの構造は、相変化抵抗素子と選択素子とを組み合わせた構造である。相変化メモリは、相変化抵抗素子に電流を加えることで発生するジュール熱により相変化抵抗素子の構成要素である不揮発性記録材料層を結晶状態、若しくは非晶質状態とする。また、相変化メモリは、不揮発性記憶材料層の結晶状態、若しくは非結晶状態を維持することで情報を記憶、保持する。その書換えは、電気的に高抵抗の非晶質状態にする場合、大電流を印加し不揮発性記憶材料である抵抗変化材料の温度が融点以上となるようにした後、急冷すればよく、電気的に低抵抗の結晶状態にする場合、印加する電流を制限して融点より低い結晶化温度になるようにすればよい。一般に不揮発性記録材料層の抵抗値は相変化により２桁から３桁程度変化する。このため、相変化メモリは、結晶か非晶質かによって読み出し信号が大きく異なり、センス動作が容易である。
特開２００６−５１４３９２号公報 特開２００１−１２７２６３号公報
従来の相変化メモリの書換えにおいて、結晶状態から非晶質状態に、若しくは非晶質状態から結晶状態に相変化させるため、不揮発性記録材料層は非常に高い温度まで加熱される。このため、書換えを繰り返すにしたがって、不揮発性記録材料層に近接した膜から、不揮発性記録材料層に近接した膜を構成する原子が拡散し、書換え条件が変化するという課題があった。
従来の技術、例えば、特開２００６−５１４３９２号公報（特許文献１）に記載の技術では、不揮発性記録材料層と選択素子との間に電気的な接続がオーミックとなる金属膜を配置しているが、金属膜から金属元素が不揮発性記録材料層に拡散し、書換え条件が変化することが課題となる。また、特開２００１−５１４３９２号公報（特許文献２）では、不揮発性記録材料層と選択素子の間に、書換え時に発生する不揮発性記録材料層からの熱の拡散を防ぐため導電性断熱膜を配置しているが、不揮発性記録材料層の非晶質化に必要な急冷が困難となるという課題がある。本発明の目的は、不揮発性記録材料層に隣接する層からの原子拡散を防ぎ、あるいは仮に拡散したとしても書換え条件に影響しない原子となるようにし、さらには非晶質化のための急冷も容易にすることで、安定な書換え条件を保つ相変化メモリを提供することにある。
本発明に係る代表的なものを挙げると、本発明は、第１電極と、第２電極と、第１電極および第２電極との間に形成された、不揮発性記録材料層および選択素子と、不揮発性記録材料層と選択素子との間に形成された、不揮発性記録材料層に含まれる元素を含む半導体層とを有するものである。なお、以下、不揮発性記録材料層と選択素子との間に形成された、不揮発性記録層に含まれる元素を含む半導体層を単に半導体層と呼ぶ。
本発明により、書換え条件が安定な相変化メモリが得られる。例えば、書換え時間が５０ｎｓ以下で１０９回以上書換えが可能な不揮発性メモリが実現する。
本発明の不揮発性メモリのメモリセルを、図１〜図４を用いて説明する。構造としては、不揮発性記録材料層と選択素子とが別階層となって、プラグを介して電気的に接続されているものとは異なり、プラグを介さずに不揮発性記録材料層と選択素子とが同階層で電気的に接続されている、いわゆるピラー構造で説明する。また、ここでは、選択素子としてｐｎポリシリコンダイオードを例に説明する。そのため、図１〜図４では、ｐｎ接合を形成する第一ポリシリコン層と第二ポリシリコン層とを示しているが、ｎｐ接合やｐｉｎ接合、ｎｉｐ接合のような他の接合となる構造であってもよい。若しくは金属配線層とポリシリコン層とのショットキー接合を用いた選択素子をメモリセルに用いてよい。また、不揮発性記録材料層はＧｅ２Ｓｂ２Ｔｅ５を例にここでは説明するが、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）のうちの少なくとも１元素を含む材料で組成を選択することにより同程度の性能を得られる。
以下の各実施例において、それぞれ異なる積層順に積層した構造および、適切な膜厚について、まとめて述べる。
図１は第一金属配線層１０２上に、第一ポリシリコン層１０７、第二ポリシリコン層１０６、半導体層１０５、不揮発性記録材料層１０４、第二金属配線層１０３、第三金属配線層１０１を順に積層した、実施例１に述べる構造である。
不揮発性記録材料層１０４を半導体層１０５、第一ポリシリコン層１０７および第二ポリシリコン層１０６上に形成されている。このように、第一ポリシリコン層１０７および第二ポリシリコン層１０６により構成されたｐｎポリシリコンダイオードと不揮発性記録材料層１０４との間に半導体層１０５が設けられているので、書換え動作の際に発生する熱によりｐｎポリシリコンダイオード内に不純物としてドーピングされている原子が不揮発性記録材料層１０４まで拡散することを抑制することができる。 半導体層１０５の膜厚は、厚過ぎても薄過ぎても機能を発揮できない。厚過ぎると、導電性であっても抵抗が大きくなり過ぎ、その温度依存性により不揮発性記録材料層１０４の抵抗値の温度マージンが不足する。薄過ぎると、不揮発性記録材料層１０４の記憶書き込み時の繰り返し温度上昇で選択素子の特性劣化が防止できない。
膜厚と、低抵抗状態・高抵抗状態の高温での抵抗比の関係は、半導体層１０５の膜厚が１６０ｎｍの場合には、低抵抗状態・高抵抗状態の抵抗比は約１：２０となり、２００ｎｍの場合には、約１：１０、２４０ｎｍの場合には約１：５となる。このような抵抗変化型の不揮発性メモリでは、低抵抗状態と高抵抗状態の抵抗比としては、誤読み出し防止の観点から１０倍程度必要とされていることから、半導体層１０５の膜厚は２００ｎｍ以下である。
一方、膜厚と書き換え可能回数との関係は、半導体層１０５の膜厚が３ｎｍの場合には、書換え可能回数は、約１０の５乗回であり、５ｎｍの場合には、約１０の６乗回、８ｎｍの場合には、約１０の６乗回となる。抵抗変化型の不揮発性メモリでは、少なくとも約１０の６乗回の書換え可能回数を有する必要があるため、半導体層１０５の膜厚は５ｎｍ以上である。
図２は第一金属配線層１０２上に、不揮発性記録材料層１０４、半導体層１０５、第二ポリシリコン層１０６、第一ポリシリコン層１０７、第二金属配線層１０３、第三金属配線層１０１を順に積層した、実施例２に述べる構造である。
不揮発性記録材料層１０４を半導体層１０５および第二ポリシリコン層１０６および第一ポリシリコン層１０７より下に形成されている。このように、第一ポリシリコン層１０７および第二ポリシリコン層１０６により構成されたｐｎポリシリコンダイオードと不揮発性記録材料層１０４との間に半導体層１０５が設けられているので、書換え動作の際に発生する熱によりｐｎポリシリコンダイオード内に不純物としてドーピングされている原子が不揮発性記録材料層１０４まで拡散することを抑制することができる。 半導体層１０５の膜厚は、厚過ぎても薄過ぎても機能を発揮できない。厚過ぎると、導電性であっても抵抗が大きくなり過ぎ、その温度依存性により不揮発性記録材料層１０４の抵抗値の温度マージンが不足する。薄過ぎると、不揮発性記録材料層１０４の記憶書き込み時の繰り返し温度上昇で選択素子の特性劣化が防止できない。
なお、図２の場合においても、膜厚と抵抗比の関係、膜厚と書換え可能回数との関係は前述した図１の場合と同様である。
図３は第一金属配線層１０２上に、第一ポリシリコン層１０７、第二ポリシリコン層１０６、半導体層１０５、不揮発性記録材料層１０４、半導体層１０５、第二金属配線層１０３、第三金属配線層１０１を順に積層した、実施例３に述べる構造である。すなわち、実施例１で述べた構造の半導体層１０５と、第二金属配線層１０３との間にさらに半導体層１０５を新たに追加したものである。これにより、実施例１に述べた効果に加え、さらに第二金属配線層１０３内の金属原子の不揮発性記録材料層１０４への拡散を抑制することができ、金属原子起因の書換え条件の変化を抑制することができる。また、新たに追加された半導体層１０５により第二金属配線層１０３の熱サイクルによる劣化を抑制することができ、書換え可能回数が５倍以上向上する。
図４は第一金属配線層１０２上に、半導体層１０５、不揮発性記録材料層１０４、半導体層１０５、第二ポリシリコン層１０６、第一ポリシリコン層１０７、第二金属配線層１０３、第三金属配線層１０１を順に積層した、実施例４に述べる構造である。すなわち、実施例２で述べた構造の半導体層１０５と、第一金属配線層１０２との間にさらに半導体層１０５を新たに追加したものである。これにより、実施例２で述べた効果に加え、さらに第一金属配線層１０２内の金属原子の不揮発性記録材料層１０４への拡散を抑制することができ、金属原子起因の書換え条件の変化を抑制することができる。また、新たに追加された半導体層１０５により第一金属配線層１０２の熱サイクルによる劣化を抑制することができ、書換え可能回数が５倍以上向上する。
なお、図３〜図４の場合において、膜厚と書換え可能回数との関係は前述した図１の場合と同様である。また、半導体層１０５の合計膜厚と抵抗比の関係は、図１の場合と同様である。
以下、本発明の不揮発性メモリのメモリセルの製造方法を図面に基づいて詳細に説明する。なお、説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
本実施形態において、本発明のメモリセルは図５に示す半導体基板２０１上に形成する。半導体基板２０１は、不揮発性メモリのみならず、不揮発性メモリのメモリマトリクスを動作させるための周辺回路をも形成するための基板である。周辺回路は既存のＣＭＯＳ技術を用いて製造する。ここで、半導体基板とメモリマトリクスと周辺回路との位置関係を図６〜図８に示す。図６〜図８は半導体基板であるシリコン基板の素子形成表面に対する垂直方向の断面図を模式化したものである。本実施形態では、図６に示すように、周辺回路部上にメモリマトリクス部を製造する場合を例にとって説明する。すなわち、シリコン基板上に第１層目となる周辺回路部が形成され、第２層目にメモリマトリクス部が形成された積層構造である。なお、メモリマトリクスと周辺回路との位置関係は、図７に示すようにメモリマトリクス部と周辺回路部が同じ層にあってもよいし、図８に示すようにメモリマトリクス部と周辺回路部が同じ層にあり、かつ、メモリマトリクス部の下層にも周辺回路部がある積層構造でもよい。なお、図６および図８ではメモリマトリクス部が２層目となっているが、３層目、４層目であってもよく、少なくとも周辺回路部の上層にある例である。
図５は、半導体基板２０１上に、第一金属配線層２０２と、第一ポリシリコン層２０３と、第二アモルファスシリコン層２０４と、を順に堆積した構造を示している。第一金属配線層２０２はスパッタにより形成される。第一金属配線層２０２の材料はタングステンである。より好ましくは、抵抗率の低い材料の方が電圧降下は小さく、読み出し電流がとれるため、例えば、アルミ又は銅がよい。また、第一金属配線層２０２と半導体基板２０１の間には、接着性を向上させるため、ＴｉＮなどの金属化合物を堆積してもよい。
第一ポリシリコン層２０３は、ホウ素やガリウム、インジウムの何れかを含むアモルファスシリコンをＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：低圧化学気相蒸着法）により堆積し、その後ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ：急速加熱処理）により結晶化、及び不純物活性化を行い形成する。第一ポリシリコン層２０３は、５０〜２５０ｎｍの膜厚を有する。ここで、第一金属配線層２０２がタングステンである場合、第一ポリシリコン層２０３を形成するための材料はホウ素を含むアモルファスシリコンの方が、ガリウム又はインジウムを含むアモルファスシリコンよりもタングステンシリサイドが形成されにくいため望ましい。また、タングステンとアモルファスシリコンとが直接接触し、反応することによるタングステンシリサイドの形成を防ぐため、第一ポリシリコン層２０３と第一金属配線層２０２との間にＴｉＮなどの金属化合物を堆積してもよい。次に、第二アモルファスシリコン層２０４はリンや砒素を含むアモルファスシリコンをＬＰ−ＣＶＤにより堆積することにより得られる。第二アモルファスシリコン層２０４は５０〜２５０ｎｍの膜厚を有する。
図９は、図５で堆積した第二アモルファスシリコン層２０４にレーザアニールを施す工程を示している。レーザアニールにより、第二アモルファスシリコン層２０４の結晶化と不純物活性化を行うことで、第二ポリシリコン層２０５を形成する。本実施例において、メモリセルを構成する選択素子はｐｎダイオードである。そのため、第一ポリシリコン層２０３と第二ポリシリコン層２０５との接合はｐｎ接合として説明するが、ｎｐ接合やｐｉｎ接合、ｐｉ接合のような他の接合、若しくは第一金属配線層２０３とのショットキー接合の選択素子をメモリセルに用いてもよい。
図１０は、図９上に、半導体層２０６と、不揮発性記録材料層２０７と、第二金属配線層２０８を順に堆積した後の構造を示した図である。半導体層２０６と、不揮発性記録材料層２０７と、第二配線層２０８はスパッタにより堆積する。
不揮発性記録材料層２０７の材料はＧｅ２Ｓｂ２Ｔｅ５であり、５〜３００ｎｍの膜厚を有するが、より好ましくは、後工程のドライエッチングや絶縁性材料の埋め込みが行いやすいように、アスペクト比が低くなるよう、５〜５０ｎｍの膜厚が望ましい。
半導体層２０６は、不揮発性記録材料層１０４の構成元素を含む材料で構成された半導体層である。このような層を用いることにより、レーザアニールでの高温状態により、不揮発性記録材料層への半導体層２０６からの一部元素の拡散が起きたとしても、書き換え特性やダイオード特性への影響を実用上問題ない程度に抑制することができる。例えばＧｅ−Ｓｂ−Ｔｅ系材料中にＧｅが拡散しても、メモリ特性の変化は問題が無い程度である。
半導体層２０６は、不揮発性記録材料層２０７の書換え条件の変化が発生しにくいＧｅを材料とし、５ｎｍ以上２００ｎｍ以下の膜厚を有する。この膜厚の範囲の理由は、前述した通りである。そして、Ｇｅの含有量は９０原子％以上が望ましい。また、Ｇｅに変えて、Ｇｅ−Ｓｉ混合材料を用いても同様の効果が得られる。この場合においても、膜厚については、５ｎｍ以上２００ｎｍ以下が望ましい。さらに、この他、Ｇｅと、Ｓｉ以外の元素とを含む材料でも良い。この場合には、Ｇｅ含有量が４０原子％以上であれば、不揮発性メモリの書換え特性が劣化しにくく、好ましい。すなわち、半導体層２０６としては、Ｇｅ−Ｓｉ混合材料以外の場合において、少なくとも４０原子％以上のＧｅが含有されている材料で構成されている。さらに、この半導体層２０６として、Ｇｅ以外の公知の各種半導体材料を用いてもよく、ＩｎＳｂ、ＧａＳｂを用いても良い。特に半導体層として重要な点は、該半導体層が、不揮発性記録材料層を構成する材料を含む半導体材料で構成されていることである。これらの場合であっても、膜厚については、５ｎｍ以上２００ｎｍ以下が望ましい。
本実施例において、不揮発性記録材料層２０７の構成元素はＧｅ２Ｓｂ２Ｔｅ５を例にとったが、Ｇｅ３Ｓｂ２Ｔｅ６やＧｅ５Ｓｂ２Ｔｅ８、Ｇｅ−Ｔｅなどの不揮発性記録材料層を用いてもよい。情報書き換え原理として相変化メモリの原理が1例であるが、それ以外に固体電解質メモリの原理を用いる場合は、例えばＣｕ２Ｓｅ層やＧｅＳｅ層を不揮発性記録材料層とし、第一金属配線層および第二金属配線層の少なくとも一方をＣｕとしても良い。但し、固体電解質メモリは、書き込み動作と消去動作とで逆の方向の電圧を印加する双方向の動作方式と、書き込み動作と消去動作とで同方向の電圧を印加する1方向の動作方式とがあるが、ここでは不揮発性記録材料層の選択素子としてダイオードを用いるため、１方向電圧で駆動する必要がある。
半導体層２０６の膜厚は、厚過ぎても薄過ぎても機能を発揮できない。厚過ぎると、導電性であっても抵抗が大きくなり過ぎ、その温度依存性により不揮発性記録材料層２０７の抵抗値の温度マージンが不足する。薄過ぎると、不揮発性記録材料層２０７の記憶書き込み時の繰り返し温度上昇で選択素子の特性劣化が防止できない。前述した理由から、半導体層２０６の膜厚は５ｎｍ以上２００ｎｍ以下である。
図１１は、図１０上に既知のリソグラフィ技術を用いてレジストをパターニングした後の構造を示す。レジスト２０９のパタンは、メモリマトリクスのワード線のパタンであり、隣接のワード線のパタンと平行して延在し、縦縞状のパタンである。
図１２は、図１１に示すレジスト２０９をマスクに既知のドライエッチング技術を用いて、第二配線層２０８、不揮発性記録材料層２０７、半導体層２０６、第二ポリシリコン層２０５、第一ポリシリコン層２０３、及び第一金属配線層２０２をエッチングし、既知の技術を用いてレジスト２０９を除去した後の構造を示す。第一金属配線層２１０、第一ポリシリコン層２１１、第二ポリシリコン層２１２、半導体層２１３、不揮発性記録材料層２１４、及び第二金属配線層２１５からなる積層膜のパタンはレジスト２０９のパタンを反映し、縦縞状のパタンを形成する。また、第一金属配線層２１０は、不揮発性メモリの読み出し、及び書き込みが行えるよう、メモリマトリクスのワード線として半導体基板２０１と電気的に接続されるが、図示は省略した。
図１３は、図１２におけるパタン間に絶縁性材料を充填させた後に、その絶縁性材料を、既知の技術であるＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨法）を用いて、削り込みを行った後の構造を示す。この削りこみ量は、絶縁性材料２１７と第二金属配線層２１５との表面高さが同じとなる量である。
図１４は、図１３における絶縁性材料２１７と第二金属配線層２１５の上に第三金属配線層２１８を、スパッタにより堆積した構造である。第三金属配線層２１８の材料は、タングステンであるが、より好ましくは、抵抗率の低いアルミニウムや銅である。
図１５は、図１４における第三金属配線層２１８の上に既知のリソグラフィ技術を用いてレジストをパターニングした後の構造を示す。レジスト２１９のパタンは、メモリマトリクスのビット線のパタンであり、隣接のビット線のパタンと平行して延在し、横縞状のパタンである。また、レジスト２１９のパタンは第一金属配線層２１０のパタンと交差する。
図１６は、図１５に示すレジスト２１９をマスクに、既知のドライエッチング技術を用いて、第三金属配線層２１８、第二金属配線層２１５、不揮発性記録材料層２１４、半導体層２１３、第二ポリシリコン層２１２、第一ポリシリコン層２１１、及び絶縁性材料２１７を加工し、既知の技術を用いてレジスト２１９を除去した後の構造を示す。この際、メモリセルを選択できるようにするため、メモリマトリクスのワード線にあたる第一金属配線層２１０を残す必要がある。第一ポリシリコン層２２０、第二ポリシリコン層２２１、半導体層２２２、不揮発性記録材料層２２３、及び第二金属配線層２２４からなる積層膜ＰＵ１は柱状である。メモリマトリクスのビット線にあたる第三金属配線層２２６は、隣接する第三金属配線層２２６と平行した縦縞の形状であり、第一金属配線層２１０と交差するように配置される。また、第三金属配線層２２６は、不揮発性メモリの読み出し、及び書き込みが行えるよう、メモリマトリクスのビット線として半導体基板２０１と電気的に接続されるが、図示は省略した。
図１７は、図１６のパタン間に絶縁性材料を堆積した後に、堆積した絶縁性材料を、既知の技術であるＣＭＰを用いて、削り込みを行った後の構造を示す。削りこみ量は、絶縁性材料２２８と第三金属配線層２２６との表面高さが同じとなる量である。
図１８は、図１７の構造上に、絶縁性材料２２９を堆積させた後の構造を示す。
以上、図５から図１８を用いて説明した製造方法で作製したメモリセルの上面図を図１９に示す。メモリセルのワード線である第一金属配線層２１０と、ビット線である第三金属配線層２２６は交差し、積層膜ＰＵ１はその交点に配置される。
以下、本発明の不揮発性メモリのメモリセルを適用したメモリマトリクスの動作方式について図を用いて説明する。
図２０は、不揮発性メモリのメモリセルアレイの構成図である。メモリセルＭＣｉｊ（ｉ＝１，２，３，・・・，ｍ）（ｊ＝１，２，３，・・・，ｎ）は、複数本平行に配置された第一配線（以下、ワード線）ＷＬｉ（ｉ＝１，２，３，・・・，ｍ）と、ワード線ＷＬｉと交差するように複数本並行に配置された第二配線（以下、ビット線）ＢＬｊ（ｊ＝１，２，３，・・・，ｎ）との交点に配置され、選択素子ＳＥと相変化抵抗素子ＶＲとが直列に接続された構造となっている。この図において、選択素子ＳＥの一端はワード線ＷＬｉと、相変化抵抗素子ＶＲの一端はビット線ＢＬｊと接続されているが、後述するように、ワード線ＷＬｉとビット線ＢＬｊへの電圧のかけ方でメモリセルを選択するため、選択素子ＳＥの一端がビット線ＢＬｊと、相変化抵抗素子ＶＲの一端がワード線ＷＬｉと接続されていてもよい。
不揮発性メモリの記録は次のように行う。例えば、メモリセルＭＣ１１を書き換える場合、１番目のワード線ＷＬ１に電圧Ｖｈを、他のワード線ＷＬｉに電圧Ｖｌを、１番目のビット線ＢＬ１に電圧Ｖｌを、他のビット線ＢＬｊに電圧Ｖｌを印加し、ＭＣ１１の相変化抵抗素子に電流を流して情報を記憶する。ここで、電圧Ｖｈは電圧Ｖｌよりも高い電圧である。書換えの際、非選択のメモリセルに誤書込みが行われないようにするため、作用を持つ選択素子ＳＥが必要となる。また、当然、電圧Ｖｈは選択素子ＳＥの降伏電圧以下でなければいけない。不揮発性メモリの読み出しは次のように行う。例えば、メモリセルＭＣ１１の情報を読み出す場合、１番目のワード線ＷＬ１に電圧Ｖｍを、他のワード線ＷＬｉに電圧Ｖｌを、１番目のビット線ＢＬ１に電圧Ｖｌを印加し、ＢＬ１に流れる電流の大きさから情報を読み出す。
上記にメモリマトリクスは第一層のみの単層での書き込み、読出しを述べたが、多層とするとさらに大容量化でき、好ましい。例えば。図２１に示すようにメモリマトリクスを二層積層する場合、図１８の構造上、つまり絶縁性材料３１０上に、実施例１の図５から図１８と同様にして、メモリマトリクスの第二層目のワード線である第一金属配線層４０２と、第二層目の第一ポリシリコン層４０３及び第二層目の第二ポリシリコン層４０４及び第二層目の半導体層４０５及び第二層目の不揮発性記録材料層４０６及び第二層目の第二金属配線層４０７からなる柱状の第二層目の積層膜ＰＵ１１と、メモリマトリクスの第二層目のビット線にあたる第三金属配線層４０９とを形成し、絶縁性材料４０８及び絶縁性材料４１０を形成すればよい。
この場合には、二層目のポリシリコン層をアニールする際に、同時に一層目の不揮発性記録材料層２１４が過熱されるが、不揮発性記録材料２１４が配線層や絶縁層により覆われているため、変形や剥離を防ぐことができる。
さらにメモリマトリクスをｋ層（ｋ＝１，２，３，・・・，ｌ）積層する場合も同様の方法でメモリマトリクスを製造する。当然、メモリマトリクスを積層する場合は、不揮発性メモリの記録および読み出しの際、層を選択する必要がある。層の選択は、例えば各層のワード線を共通とした場合、書き込む層をビット線で選択できるようにすればよい。
このように、メモリマトリクスを積層にすることにより、メモリセルのビット密度は高くなるため、低コストでの不揮発性メモリの製造が可能となる。
本実施形態において、本発明のメモリセルは図２２に示す半導体基板２０１上に形成する。半導体基板２０１は、不揮発性メモリのみならず、不揮発性メモリのメモリマトリクスを動作させるための周辺回路をも形成するための基板である。周辺回路は既存のＣＭＯＳ技術を用いて製造する。周辺回路とメモリマトリクスの位置関係は実施例１と同様である。
図２２は、半導体基板２０１上に、第一金属配線層２０２と、不揮発性記録材料層２０７と、半導体層２０６と、第二アモルファスシリコン層２０４と、第一アモルファスシリコン層２５１と、を順に堆積した構造を示す。第一金属配線層２０２はスパッタにより形成される。第一金属配線層２０２の材料はタングステンである。より好ましくは、抵抗率の低い材料の方が電圧降下は小さく、読み出し電流がとれるため、例えば、アルミ又は銅がよい。また、第一金属配線層２０２と半導体基板２０１の間には、接着性を向上させるため、ＴｉＮなどの金属化合物を堆積してもよい。不揮発性記録材料層２０７と、半導体層２０６はスパッタにより堆積する。不揮発性記録材料層２０７の材料は例えば結晶―非晶質相変化で記録するのに適したＧｅ２Ｓｂ２Ｔｅ５であり、５〜３００ｎｍの膜厚を有するが、より好ましくは、後工程のドライエッチングや絶縁性材料の埋め込みが行いやすいように、アスペクト比が低くなるよう、５〜５０ｎｍの膜厚が望ましい。ここ迄積層した段階で、半導体層２０６を保護層として不揮発性記録材料層をレーザアニールしても良い。この場合、半導体層２０６へのレーザアニールは、ポリシリコン層が透過する波長４６０ｎｍ以上１μｍ以下の長波長レーザを用いるのが好ましいが、ポリシリコン層で光が吸収され、熱伝導で不揮発性記録材料層が加熱されるように４５０ｎｍ以下の短波長のレーザを用いても良い。レーザ照射は連続、またはパルス照射とする。
第二アモルファスシリコン層２０４はリン若しくは砒素を含むアモルファスシリコンをＬＰ−ＣＶＤにより堆積する。第二アモルファスシリコン層２０４は５０〜２５０ｎｍの膜厚を有する。第一アモルファスシリコン層２５１は、ホウ素、ガリウム、若しくはインジウムを含むアモルファスシリコンをＬＰ−ＣＶＤにより堆積する。第一アモルファスシリコン層２５１は、５０〜２５０ｎｍの膜厚を有する。
半導体層２０６の膜厚は、厚過ぎても薄過ぎても機能を発揮できない。厚過ぎると、導電性であっても抵抗が大きくなり過ぎ、その温度依存性により不揮発性記録材料層２０７の抵抗値の温度マージンが不足する。薄過ぎると、不揮発性記録材料層２０７の記憶書き込み時の繰り返し温度上昇で選択素子の特性劣化が防止できない。前述した理由から、半導体層２０６の膜厚は５ｎｍ以上２００ｎｍ以下である。
また、半導体層２０６は、不揮発性記録材料層２０７の書換え条件の変化が発生しにくい、Ｇｅの含有量が９０％以上の材料である。なお、実施例１で述べた材料でも良い。本実施例において、不揮発性記録材料層の構成元素はＧｅ２Ｓｂ２Ｔｅ５を例にとったが、Ｇｅ３Ｓｂ２Ｔｅ６やＧｅ５Ｓｂ２Ｔｅ８、Ｇｅ−Ｔｅなどの不揮発性記録材料層を用いてもよい。固体電解質メモリ記録に適した固体電解質材料を用いても良い。
図２３は、図２２で堆積した第二アモルファスシリコン層２０４と第一アモルファスシリコン層２５１とにレーザアニールを施す工程を示す。レーザアニールにより、第二アモルファスシリコン層２０４と第一アモルファスシリコン層２５１の結晶化、及び不純物活性化を行うことで、第二ポリシリコン層２０５、及び第一ポリシリコン層２０３を形成する。本実施例において、メモリセルを構成する選択素子はｐｎダイオードとする。そのため、第一ポリシリコン層２０３と第二ポリシリコン層２０５との接合はｐｎ接合とするが、ｎｐ接合やｐｉｎ接合、ｐｉ接合のような他の接合の選択素子をメモリセルに用いてよい。
不揮発性記録材料層２０７を半導体層２０６および第二アモルファスシリコン層２０４および第一アモルファスシリコン層２５１より下に形成すると、少なくとも半導体層２０６を保護層として不揮発性記録材料層２０７をレーザ照射によりアニールして、ａｓ−ｄｅｐｏ状態の原子配列の乱れを大幅に減らし、メモリ素子の動作歩留まりを１０％以上向上させることができる。ポリシリコン層をアニールする場合は、半導体層２０６を介して下にある不揮発性記録材料層２０７も融点より大幅に高温になる可能性が有るが、短波長の短パルスレーザでアニールすれば、下への熱拡散を抑制し、変形や剥離を防止できる。波長が４５０ｎｍ以下、パルス幅１００μｓ以下のパルスレーザ照射の場合は、変形や剥離は観察されない。
図２４は、図２３のポリシリコン層上に、第二金属配線層２０８をスパッタにより堆積した構造を示す。第二金属配線層２０８の材料はタングステンであるが、より好ましくは、抵抗率の低いアルミニウムや銅である。
図２５は、実施例１の図１１と図１２で説明した方法と同様に、図２４の第二金属配線層２０８上に既知のリソグラフィ技術、ドライエッチング技術を用いて、第二配線層２０８、第一ポリシリコン層２０３、第二ポリシリコン層２０５、半導体層２０６、不揮発性記録材料層２０７、及び第一金属配線層２０２を加工した後の構造を示す。第一金属配線層２１０、第一ポリシリコン層２１１、第二ポリシリコン層２１２、半導体層２１３、不揮発性記録材料層２１４、及び第二金属配線層２１５からなる積層膜のパタンは、メモリマトリクスのワード線のパタンと同じであり、隣接するパタンと平行して延在し、縦縞状のパタンである。また、第一金属配線層２１０は、不揮発性メモリの読み出し、及び書き込みが行えるよう、メモリマトリクスのワード線として半導体基板２０１と電気的に接続されるが、図示は省略した。
図２６は、図２５の構造形成後に、ＨＤＰ−ＣＶＤを用いて絶縁性材料をパタン間に充填させ、ＣＭＰにより平坦化を行った後、第三金属配線層２１８を、既知のスパッタにより堆積した構造である。第三金属配線層２１８の材料は、タングステンであるが、より好ましくは、抵抗率の低いアルミニウムや銅である。
図２７は、図２６上に既知のリソグラフィ技術、ドライエッチング技術を用いて、第三金属配線層２１８、第二金属配線層２１５、不揮発性記録材料層２１４、半導体層２１３、第二ポリシリコン層２１２、第一ポリシリコン層２１１、及び絶縁性材料２１７を加工した後の構造を示す。この際、メモリセルを選択できるようにするため、メモリマトリクスのワード線にあたる第一金属配線層２１０を残す必要がある。不揮発性記録材料層２２３、半導体層２２２、第二ポリシリコン層２２１、第一ポリシリコン層２２０、及び第二金属配線層２２４からなる積層膜ＰＵ２は柱状である。第三金属配線層２２６のパタンは、メモリマトリクスのビット線のパタンであり、隣接のビット線のパタンと平行して延在し、横縞状のパタンである。また、第三金属配線層２２６のパタンは第一金属配線層２１０のパタンと交差する。また、第三金属配線層２２６は、不揮発性メモリの読み出し、及び書き込みが行えるよう、メモリマトリクスのビット線として半導体基板２０１と電気的に接続されるが、図示は省略した。
半導体層を最適化すれば、第一ポリシリコン層まで積層してから波長３５０ｎｍ以上４５０ｎｍ以下、連続またはパルスレーザで第一ポリシリコン層と不揮発性記録材料層のレーザアニールを同時に行ってもよい。この場合には、半導体層の材料はＳｉ−Ｇｅ混合材料が良い。Ｓｉ−Ｇｅ系の屈折率及び消衰係数の波長依存性は、図２８に示すようになるため、ポリシリコン層を透過する波長４６０ｎｍ以上１μｍ以下の長波長レーザで不揮発性記録材料層をアニールし、次に波長３５０ｎｍ以下の短波長レーザでポリシリコン層をアニールしても良い。より好ましくは、Ｓｉを７７原子％以上９４原子％以下含むＳｉ−Ｇｅで膜厚５ｎｍ以上２００ｎｍ以下とした時、ポリシリコン層も不揮発性記録材料層も最適なアニールが成される。
図２９は、図２７の構造形成後に、ＨＤＰ−ＣＶＤを用いて絶縁性材料２２８をパタン間のギャップに充填させ、ＣＭＰにより平坦化を行った後、絶縁性材料２２９を既知のスパッタにより堆積した図である。
以上、図２２から図２７および図２９を用いて説明した製造方法で作製したメモリセルの上面図を図３０に示す。メモリセルのワード線である第一金属配線層２１０と、ビット線である第三金属配線層２２６は交差し、積層膜ＰＵ２はその交点に配置される。各層に用いた材料は実施例１と同様である。また、実施例１と同様にメモリマトリクスを複数層積層してもよい。
本実施例の不揮発性メモリのメモリセルを適用したメモリマトリクスの動作方式は実施例１と同様である。
図３１は、実施例１の図５から図１８と同様にして、半導体基板２０１上にメモリマトリクスのワード線である第一金属配線層２１０と、第一ポリシリコン層２２０及び第二ポリシリコン層２２１及び半導体層２２２及び不揮発性記録材料層２２３及び半導体層２２２及び第二金属配線層２２４からなる柱状の積層膜ＰＵ５と、メモリマトリクスのビット線にあたる第三金属配線層２２６とを形成し、絶縁性材料２２９及び絶縁性材料２２８を形成した図を示す。
半導体層を設けたことにより、不揮発性記録材料層に繰り返し書き込みを行うときの熱サイクルによる劣化を防ぎ、書き換え可能回数が５倍以上に向上する。半導体層の合計膜厚については実施例１と同じである。各層に用いた材料は実施例と同様である。また、実施例１と同様にメモリマトリクスを複数層積層してもよい。
本実施例においては、第２金属配線層の下の半導体層が無い場合と比べ、半導体材料を形成後、この層を保護層として、不揮発性記録材料層をレーザアニールすることができる。半導体層の膜厚については実施例１と同じである。各層に用いた材料は実施例と同様である。また、実施例１と同様にメモリマトリクスを複数層積層してもよい。
本実施例の不揮発性メモリのメモリセルを適用したメモリマトリクスの動作方式は実施例１と同様である。また、周辺回路とメモリマトリクスの位置関係は実施例１と同様である。
図３２は、実施例１の図５から図１８と同様にして、半導体基板２０１上にメモリマトリクスのワード線である第一金属配線層２１０と、半導体層２２２及び不揮発性記録材料層２２３及び半導体層２２２及び第二ポリシリコン層２２１及び第一ポリシリコン層２２０及び第二金属配線層２２４からなる柱状の積層膜ＰＵ６と、メモリマトリクスのビット線にあたる第三金属配線層２２６とを形成し、絶縁性材料２２８及び絶縁性材料２２９を形成した図を示す。
半導体層を設けたことにより、不揮発性記録材料層に繰り返し書き込みを行うときの熱サイクルによる劣化を防ぎ、書き換え可能回数が５倍以上に向上する。半導体層の合計膜厚については実施例１と同じである。各層に用いた材料は実施例と同様である。また、実施例１と同様にメモリマトリクスを複数層積層してもよい。
本実施例の不揮発性メモリのメモリセルを適用したメモリマトリクスの動作方式は実施例１と同様である。また、周辺回路とメモリマトリクスの位置関係は実施例１と同様である。 以上、各実施例について説明した。各実施例において、ポリシリコンダイオードと、不揮発性記録材料層との間に、不揮発性記録材料層に含まれる元素を含む半導体層を設けたことにより、書換え動作の際に発生する熱によりポリシリコンダイオードに含まれる不純物が不揮発性記録材料層まで拡散することを抑制することができる。また、該半導体層は不揮発性記録材料に含まれる元素を含んでいるため該半導体層内の元素が不揮発性記録材料層まで拡散したとしても書換え条件に与える影響は少ない。そのため、書換え条件が安定な不揮発性メモリ又はこれまでより書き換え可能回数の多い不揮発性メモリが得られる。
以上の各実施例においては相変化メモリについて説明したが、本発明の思想を逸脱しない限りにおいて、不揮発性記録材料層には公知の各種不揮発記録材料を用いることができる。例えば相変化材料、固体電解質材料、磁性材料などである。この場合には、半導体材料として、各材料に含まれる元素を含む半導体層を設けることにより、同様の効果が得られる。
本発明の実施の形態１のメモリセルの要部断面図である。 本発明の実施の形態２のメモリセルの要部断面図である。 本発明の実施の形態３のメモリセルの要部断面図である。 本発明の実施の形態４のメモリセルの要部断面図である。 本発明の実施の形態１の半導体装置の製造工程中の鳥瞰図を示す。 シリコン基板及び周辺回路部及びメモリマトリクス部の位置関係を示す図である。 シリコン基板及び周辺回路部及びメモリマトリクス部の位置関係を示す図である。 シリコン基板及び周辺回路部及びメモリマトリクス部の位置関係を示す図である。 図５に続く半導体装置の製造工程中における鳥瞰図である。 図９に続く半導体装置の製造工程中における鳥瞰図である。 図１０に続く半導体装置の製造工程中における鳥瞰図である。 図１１に続く半導体装置の製造工程中における鳥瞰図である。 図１２に続く半導体装置の製造工程中における鳥瞰図である。 図１３に続く半導体装置の製造工程中における鳥瞰図である。 図１４に続く半導体装置の製造工程中における鳥瞰図である。 図１５に続く半導体装置の製造工程中における鳥瞰図である。 図１６に続く半導体装置の製造工程中における鳥瞰図である。 図１７に続く半導体装置の製造工程中における鳥瞰図である。 図１８に記載の構造に対応する上面図である。 本発明の半導体装置のメモリマトリクスの要部回路図である。 本発明の実施の形態１の半導体装置の製造工程中の鳥瞰図を示す。 本発明の実施の形態２の半導体装置の製造工程中の鳥瞰図を示す 図２２に続く半導体装置の製造工程中における鳥瞰図である。 図２３に続く半導体装置の製造工程中における鳥瞰図である。 図２４に続く半導体装置の製造工程中における鳥瞰図である。 図２５に続く半導体装置の製造工程中における鳥瞰図である。 図２６に続く半導体装置の製造工程中における鳥瞰図である。 Ｓｉ−Ｇｅの光学定数に関する図である。 図２７に続く半導体装置の製造工程中における鳥瞰図である。 図２９に記載の構造に対応する上面図である。 本発明の実施の形態４の半導体装置の製造工程中の鳥瞰図を示す。 本発明の実施の形態５の半導体装置の製造工程中の鳥瞰図を示す。
符号の説明
１０１…第三金属配線層、１０２…第一金属配線層、１０３…第二金属配線層、１０４…不揮発性記録材料層、１０５…半導体層、１０６…第二ポリシリコン層、１０７…第一ポリシリコン層、２０１…半導体基板、２０２…第一金属配線層、２０３…第一ポリシリコン層、２０４…第二アモルファスシリコン層、２０５…第二ポリシリコン層、２０６…半導体層、２０７…不揮発性記録材料層、２０８…第二金属配線層、２０９…レジスト、２１０…第一金属配線層、２１１…第一ポリシリコン層、２１２…第二ポリシリコン層、２１３…半導体層、２１４…不揮発性記録材料層、２１５…第二金属配線層、２１７…絶縁性材料、２１８…第三金属配線層、２１９…レジスト、２２０…第一ポリシリコン層、２２１…第二ポリシリコン層、２２２…半導体層、２２３…不揮発性記録材料層、２２４…第二金属配線層、２２５…絶縁性材料、２２６…第三金属配線層、２２８…絶縁性材料、２２９…絶縁性材料、４０２…第二層目の第一金属配線層、４０３…第二層目の第一ポリシリコン層、４０４…第二層目の第二ポリシリコン層、４０５…第二層目の半導体層、４０６…第二層目の不揮発性記録材料層、４０７…第二層目の第二金属配線層、４０８…第二層目の絶縁性材料、４０９…第二層目の第三金属配線層、４１０…第二層目の絶縁性材料、２５１…第一アモルファスシリコン層、ＳＥ…選択素子、ＶＲ…相変化抵抗素子、ＷＬ１…１番目のワード線、ＷＬ２…２番目のワード線、ＷＬｉ…ｉ番目のワード線、ＷＬｍ…ｍ番目のワード線、ＢＬ１…１番目のビット線、ＢＬ２…２番目のビット線、ＢＬｊ…ｊ番目のビット線、ＢＬｎ…ｎ番目のビット線、ＭＣ１１…１番目のワード線と１番目のビット線の交点にあるメモリセル、ＭＣｉ１…ｉ番目のワード線と１番目のビット線の交点にあるメモリセル、ＭＣｍ１…ｍ番目のワード線と１番目のビット線の交点にあるメモリセル、ＭＣ１ｊ…１番目のワード線とｊ番目のビット線の交点にあるメモリセル、ＭＣｉｊ…ｉ番目のワード線とｊ番目のビット線の交点にあるメモリセル、ＭＣｍｊ…ｍ番目のワード線とｊ番目のビット線の交点にあるメモリセル、ＭＣ１ｎ…１番目のワード線とｎ番目のビット線の交点にあるメモリセル、ＭＣｉｎ…ｉ番目のワード線とｎ番目のビット線の交点にあるメモリセル、ＭＣｍｎ…ｍ番目のワード線とｎ番目のビット線の交点にあるメモリセル、Ｌａｓｅｒ…レーザ、ＰＵ１…積層膜、ＰＵ１２…第二層目の積層膜、ＰＵ２…積層膜、ＰＵ５…積層膜、ＰＵ６…積層膜。

Claims (12)

  1. 第１電極と、
    第２電極と、
    前記第１電極および前記第２電極との間に形成された、不揮発性記録材料層および選択素子と、
    前記不揮発性記録材料層と前記選択素子との間に形成された、前記不揮発性記録材料層に含まれる元素を含む半導体層と、
    を有することを特徴とする不揮発性半導体記憶装置。
  2. 請求項１記載の不揮発性半導体記憶装置において、
    前記半導体層は、前記選択素子上に形成され、
    前記不揮発性記録材料層は、前記半導体層上に形成されていることを特徴とする不揮発性半導体記憶装置。
  3. 請求項１記載の不揮発性半導体記憶装置において、
    前記半導体層は、前記不揮発記録材料層上に形成され、
    前記選択素子は、前記半導体層上に形成されていることを特徴とする不揮発性半導体記憶装置。
  4. 請求項１記載の不揮発性半導体記憶装置において、
    前記不揮発性記録材料層は、カルコゲン元素のうちの少なくとも１元素を含む材料を含むことを特徴とする不揮発性半導体記憶装置。
  5. 請求項１記載の不揮発性半導体記憶装置において、
    前記半導体層は、Ｇｅを４０原子％以上含むことを特徴とする不揮発性半導体記憶装置。
  6. 請求項５記載の不揮発性半導体記憶装置において、
    前記半導体層は、Ｇｅを９０原子％以上含むことを特徴とする不揮発性半導体記憶装置。
  7. 請求項１記載の不揮発性半導体記憶装置において、
    前記半導体層は、ＧｅとＳｉとの混合材料であることを特徴とする不揮発性半導体記憶装置。
  8. 請求項１記載の不揮発性半導体記憶装置において、
    前記半導体層は、ＩｎＳｂ又はＧａＳｂであるとこを特徴とする不揮発性半導体記憶装置。
  9. 請求項１記載の不揮発性半導体記憶装置において、
    前記半導体層は、５ｎｍ以上２００ｎｍ以下の膜厚を有することを特徴とする不揮発性半導体記憶装置。
  10. 請求項１記載の不揮発性半導体記憶装置において、
    前記選択素子は、ダイオードであることを特徴とする不揮発性半導体記憶装置。
  11. 請求項１０記載の不揮発性半導体記憶装置において、
    前記ダイオードは、ｐiｎポリシリコンダイオードであることを特徴とする不揮発性半導体記憶装置。
  12. 請求項１記載の不揮発性半導体記憶装置において、
    メモリセルは、前記不揮発性記録材料層と前記選択素子とを含み、
    前記メモリセルは、相変化メモリのメモリセルであることを特徴とする不揮発性半導体記憶装置。
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