TWI704705B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態之半導體記憶裝置具備：第1電極及第2電極，其等在第1方向上對向配置；電阻變化膜，其設置於該等第1電極與第2電極之間，且包含選自鍺、銻及碲中之至少1種元素；及第1層，其設置於電阻變化膜之與第1方向交叉之第2方向之側面，且包含構成電阻變化膜之至少1種元素以及選自氮、碳、硼及氧中之至少1種元素。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
作為記憶大容量資料之半導體記憶裝置，已知有使記憶胞之電阻值發生變化以記憶資訊之電阻變化型之半導體記憶裝置。
實施形態提供一種提昇耐久性之半導體記憶裝置。
一實施形態之半導體記憶裝置具備：第1電極及第2電極，其等在第1方向上對向配置；電阻變化膜，其設置於上述第1電極與第2電極之間，且包含選自鍺、銻及碲中之至少1種元素；及第1層，其設置於上述電阻變化膜之與上述第1方向交叉之第2方向之側面，且包含構成上述電阻變化膜之至少1種元素以及選自氮、碳、硼及氧中之至少1種元素。
另一實施形態之半導體記憶裝置具備：第1電極及第2電極，其等在第1方向上對向配置；電阻變化膜，其設置於上述第1電極與第2電極之間，且包含選自鍺、銻及碲中之至少1種元素；及第1層，其設置於上述電阻變化膜之與上述第1電極及第2電極中之至少一者相接之面上，且包含構成上述電阻變化膜之至少1種元素以及選自氮、碳、硼及氧中之至少1種元素。
又一實施形態之半導體記憶裝置具備：第1配線層，其於第1方向上延伸；第2配線層，其於與上述第1方向交叉之第2方向上延伸；第3配線層，其與上述第2配線層於上述第1方向上相鄰，且於上述第2方向上延伸；第1電阻變化膜，其設置於上述第1配線層與上述第2配線層之間，包含選自鍺、碲及銻中之至少1種元素；第2電阻變化膜，其設置於上述第1配線層與上述第3配線層之間，包含選自鍺、碲及銻中之至少1種元素；第1層，其設置於上述第1電阻變化膜之上述第1方向側面，包含構成上述第1電阻變化膜之至少1種元素以及選自氮、碳、硼及氧中之至少1種元素；及第2層，其設置於上述第1層與上述第2電阻變化膜之間且上述第2電阻變化膜之側面，包含構成上述第2電阻變化膜之至少1種元素以及選自氮、碳、硼及氧中之至少1種元素。
以下，參照圖式對實施形態之半導體記憶裝置進行詳細說明。再者，以下之實施形態僅為一例，並不意圖限定本發明而例示。
[第1實施形態] [構成] 圖1係第1實施形態之半導體記憶裝置之方塊圖。
本實施形態之半導體記憶裝置1具備：記憶胞陣列11；列解碼器12及行解碼器13，其等自記憶胞陣列11選擇所需之記憶胞MC；高階塊解碼器14，其對該等解碼器12、13提供列位址及行位址；電源15，其對半導體記憶裝置1之各部供給電力；及控制電路16，其對該等構件進行控制。
記憶胞陣列11具備複數個分別記憶1位元或複數位元之資料之記憶胞MC。記憶胞陣列11構成為藉由對由列解碼器12及行解碼器13選擇之所需之位元線BL及字元線WL施加特定電壓而能夠存取(資料刪除/寫入/讀出)所需之記憶胞MC。
圖2係表示記憶胞陣列11之一部分之構成之等效電路圖。
記憶胞陣列11具備複數條位元線BL、複數條字元線WL1、WL2、以及與該等位元線BL及字元線WL1、WL2連接之複數個記憶胞MC1、MC2。
該等記憶胞MC1、MC2經由字元線WL1、WL2與列解碼器12連接，並且經由位元線BL與行解碼器13連接。記憶胞MC1、MC2分別記憶例如1位元量之資料。又，與共通之字元線WL1、WL2連接之複數個記憶胞MC1、MC2記憶例如1頁量之資料。
記憶胞MC1、MC2由相變膜PCM與選擇器SEL之串聯電路所構成。相變膜PCM可根據電流模式(加熱模式)獲取低電阻之結晶狀態與高電阻之非晶態之2種狀態，因此，作為電阻變化膜發揮功能。藉由使該等2種電阻值之狀態與“0”、“1”之資訊對應，能夠使相變膜PCM作為記憶胞發揮功能。又，記憶胞MC1、MC2之選擇器SEL作為整流元件發揮功能。因此，於所選擇之字元線WL1、WL2以外之字元線WL1、WL2中基本上不流通電流。
再者，以下將包含與記憶胞陣列11之第1層對應之複數條位元線BL、複數條字元線WL1及複數個記憶胞MC1之構成稱作記憶體墊MM0。同樣地，將包含與記憶胞陣列11之第2層對應之複數條位元線BL、複數條字元線WL2及複數個記憶胞MC2之構成稱作記憶體墊MM1。
圖3係表示記憶胞陣列11之一部分之構成之概略立體圖。
記憶胞陣列11於該例中係所謂之交叉點型記憶胞陣列。即，於半導體基板SB之上方，設置有於與半導體基板SB之上表面平行之Y方向上隔開特定間隔地配置，且與平行於半導體基板SB之上表面且與Y方向交叉之X方向平行地延伸之複數條字元線WL1。又，於該等複數條字元線WL1之上方，設置有於X方向上隔開特定間隔地配置，且與Y方向平行地延伸之複數條位元線BL。進而，於複數條位元線BL之上方，設置有在Y方向上隔開特定間隔地配置且與X方向平行地延伸之複數條字元線WL2。又，於複數條字元線WL1與複數條位元線BL之交叉部，分別設置記憶胞MC1。同樣地，於複數條位元線BL與複數條字元線WL2之交叉部，分別設置記憶胞MC2。再者，於該例中，記憶胞MC1、MC2為角柱狀，但亦可為圓柱狀。
圖4係表示記憶體墊MM0之一部分之構成之剖視圖。圖4(a)表示與X方向正交之剖面，圖4(b)表示與Y方向正交之剖面。
記憶體墊MM0具備配置於半導體基板SB(未圖示)側且於X方向上延伸之字元線WL1、相對於該字元線WL1與半導體基板SB為相反側地對向配置且於Y方向上延伸之位元線BL、配置於該等字元線WL1與位元線BL之間之記憶胞MC1、及設置於複數個記憶胞MC1之XY方向之側面間之絕緣層20。
記憶胞MC1具備自字元線WL1側朝向位元線BL側於與X方向及Y方向交叉之Z方向(第1方向)上依序積層之下部電極層21、選擇器層22(選擇器SEL)、中間電極層23(第1電極)、電阻變化膜24及上部電極層25(第2電極)而構成。於電阻變化膜24之XY方向(第2方向)之側面，形成有保護層26(第1層)。
字元線WL1、位元線BL、下部電極層21、中間電極層23及上部電極層25例如由鎢(W)、鈦(Ti)、多晶矽等導電材料所構成。電極層21、23及25亦可視需要使用障壁金屬層。又，該等電極層21、23及25亦可使用熱阻效應較高之材料以加熱電阻變化膜24。選擇器層22例如由包括p型半導體層、本徵半導體層及n型半導體層之pin二極體等非歐姆元件所構成。絕緣層20例如由氧化矽(SiO2 )、氮化矽(Si3 N4 )等絕緣體所構成。
選擇器層22例如亦可為二端子間開關元件。於對二端子間施加之電壓為閾值以下時，該開關元件為“高電阻”狀態，例如為不導電狀態。於對二端子間施加之電壓為閾值以上時，開關元件變成“低電阻”狀態，例如導電狀態。開關元件亦可無論電壓為哪種極性均具有該功能。該開關元件包含選自由Te、Se及S所組成之群中之至少1種以上之硫族元素。或者，亦可包含硫族化物，該硫族化物係包含上述硫族元素之化合物。該開關元件除此之外亦可包含選自由B、Al、Ga、In、C、Si、Ge、Sn、As、P、Sb所組成之群中之至少1種以上之元素。
電阻變化膜24包含硫族元素。硫族元素指屬於週期表之第16族之元素。電阻變化膜24包含其中除氧(O)以外之例如硫(S)、硒(Se)、碲(Te)等。又，電阻變化膜24亦可為硫族化物膜。硫族化物係包含硫族元素之化合物，例如為GeSbTe、GeTe、SbTe、SiTe等。即，電阻變化膜24亦可包含選自鍺、銻及碲中之至少1種元素。
保護層26係於與電阻變化膜24相同之材料中包含選自氮(N)、碳(C)、硼(B)及氧(O)中之至少1種元素而構成。又，保護層26亦可構成為包含選自構成電阻變化膜24之元素、例如鍺(Ge)、銻(Sb)、碲(Te)中之至少1種元素以及選自氮(N)、碳(C)、硼(B)及氧(O)中之至少1種元素之層。
氮(N)、碳(C)、硼(B)及氧(O)等元素使保護層26之熔融溫度提昇。因此，此處作為一例揭示之實施形態中，例如，保護層26之熔融溫度高於電阻變化膜24之熔融溫度。更具體而言，保護層26之熔融溫度高於在對記憶胞MC1進行存取時施加給電阻變化膜24之熱，例如高於500℃。由此，保護層26不會因對記憶胞MC1進行存取而熔融，從而維持固化狀態。又，保護層26維持高電阻之非晶狀態。因此，保護層26之結晶化溫度高於電阻變化膜24之熔融溫度。
其次，對保護層26之功能及本實施形態之效果進行說明。
電阻變化膜24藉由熔融溫度以上之加熱及急速冷卻而成為非晶狀態(復位狀態)。又，電阻變化膜24藉由以低於熔融溫度且高於結晶化溫度之溫度進行加熱並緩慢地冷卻而成為結晶狀態(置位狀態)。因此，電阻變化膜24反覆藉由復位-置位而熔融、固化。於無保護層26時，由於電阻變化膜24反覆熔融、固化，而有於電阻變化膜24與絕緣層20之界面形成空隙或發生構成元素之偏析或引起與周邊部材料之反應、擴散等的情況。該等現象會引起相變記憶器之劣化。
另一方面，當如本實施形態般於電阻變化膜24與絕緣層20之界面形成有保護層26時，由於該保護層26包含電阻變化膜24之構成元素，故與電阻變化膜24兼容性良好，兩者穩定地結合。又，保護層26因N、C、B及O等元素之添加而熔融溫度提高，從而保持固化之非晶狀態，因此，能夠抑制與絕緣層20之間之空隙形成、偏析、組成變化、反應、擴散等現象。又，由於保護層26保持非晶狀態，故電阻值較高而幾乎不會流通電流。因此，保護層26不會對在中間電極層23與上部電極層25之間流通之電流值造成影響。
其次，對第1實施形態之半導體記憶裝置之製造方法進行說明。
如圖5所示，於未圖示之半導體基板之上方，藉由例如ALD(Atomic Layer Deposition，原子層沈積)、CVD(Chemical Vapor Deposition，化學氣相沈積)等方法依序形成構成字元線WL之導電層200、構成下部電極層21之導電層211、構成選擇器層22之半導體層221、構成中間電極層23之導電層231、構成電阻變化膜24之電阻變化膜241及構成上部電極層25之導電層251。然後，於導電層251上，藉由微影法形成硬罩301。
繼而，如圖6所示，使用硬罩301，藉由例如RIE(Reactive Ion Etching，反應離子蝕刻)等各向異性蝕刻，將自導電層251至電阻變化膜241之積層構造體沿Y方向斷開。
繼而，如圖7所示，於電阻變化膜241之Y方向側面，藉由離子注入、電漿摻雜、氣體注入後之退火處理等方法注入N、C、B及O中之至少1種元素，形成保護層261。
繼而，如圖8所示，以包含電阻變化膜241之側面之方式，將積層構造體之上表面利用絕緣膜302覆蓋。絕緣膜302係為了在之後之各向異性蝕刻中保護電阻變化膜241之側面不會受到損傷之膜。
其次，如圖9所示，藉由使用硬罩301之RIE等各向異性蝕刻，將導電層231、半導體層221、導電層211及導電層200之積層構造體沿Y方向斷開。
其次，如圖10所示，於藉由蝕刻斷開之積層體間形成絕緣層201，藉由CMP(Chemical Mechanical Polishing，化學機械研磨)等對絕緣層201之上表面及硬罩301進行切削，使導電層251之上表面露出。
繼而，如圖11所示，於露出之導電層251之上，形成構成位元線BL之導電層202。
於X方向上亦同，以藉由反覆進行相同之製造步驟而形成如圖4所示之半導體記憶裝置。
再者，保護層26除了藉由離子注入、電漿摻雜、氣體注入後之退火處理等形成以外，亦可於電阻變化膜24之側面作為側壁膜形成。該側壁膜例如藉由ALD、CVD等包含選自Te等硫族元素、Ge及Sb中之至少1種元素以及選自N、C、B及O中之至少1種元素。又，保護層26亦可藉由上述側壁膜之形成後之固相擴散而形成。
[第2實施形態] 圖12係表示第2實施形態之半導體記憶裝置之一部分之剖視圖。
於本實施形態中，在構成記憶胞MC1'之電阻變化膜24之XY方向之側面形成保護層26，又，於電阻變化膜24之中間電極層23側之表面亦形成有保護層27(第2層)。保護層27係作為包含與保護層26相同之材料、即構成電阻變化膜24之元素例如選自Ge、Sb、Te中之至少1種元素以及選自N、C、B及O中之至少1種元素之層而構成。保護層26、27為固化之非晶狀態。
藉由在電阻變化膜24與中間電極層23之間設置保護層27，能夠抑制因電阻變化膜24之熔融引起之電阻變化膜24與中間電極層23之界面上之空隙形成、組成變化、偏析等。又，亦可藉由保護層27所產生之熱阻效應，將電阻變化膜24迅速地加熱。再者，保護層27形成為遠薄於電阻變化膜24，因此，保護層27之厚度方向之電阻值不會對電阻變化膜24之電阻值造成影響。因此，保護層27之存在不會妨礙電阻變化膜24之電阻變化之檢測。
本實施形態之保護層27能夠在圖5所示之第1實施形態中之電阻變化膜241之形成時之開頭，將選自N、C、B及O中之至少1種元素藉由例如離子注入、電漿摻雜、氣體注入後之退火處理等注入電阻變化膜214而形成。或者，保護層27亦可於中間電極層23之上表面形成包含選自Te等硫族元素、Ge及Sb中之至少1種元素以及選自N、C、B及O中之至少1種元素之膜後使其固相擴散而形成。
[第3實施形態] 圖13係表示第3實施形態之半導體記憶裝置之一部分之剖視圖。
於第3實施形態中，在記憶胞MC1''及字元線WL1之XY方向之整個側面形成有保護層29。保護層29包含選自硫族元素、Ge及Sb中之至少1種元素及選自N、C、B及O中之至少1種元素。
其次，對第3實施形態之半導體記憶裝置之製造方法進行說明。
與圖5同樣地，於未圖示之半導體基板之上方，依序形成構成字元線WL之導電層200、構成下部電極層21之導電層211、構成選擇器層22之半導體層221、構成中間電極層23之導電層231、構成電阻變化膜24之電阻變化膜241及構成上部電極層25之導電層251。然後，於導電層251上形成硬罩301。藉由使用硬罩301之RIE等各向異性蝕刻，將導電層251、電阻變化膜241、導電層231、半導體層221、導電層211及導電層200之積層構造體沿Y方向斷開。
繼而，於斷開之積層構造體之側面形成保護層29，進而於積層構造體間形成絕緣層201。其次，藉由CMP等對絕緣層201之上表面及硬罩301進行切削，使導電層251之上表面露出，並於其上形成構成位元線BL之導電層202。
於X方向上，亦藉由反覆進行相同之製造步驟而形成圖13所示之半導體記憶裝置。
[第4實施形態] 圖14係表示第4實施形態之半導體記憶裝置之記憶胞陣列11'之一部分之構成之概略立體圖。於該實施形態之記憶胞陣列11'中，構成記憶胞MC1'''、MC2'''之相變膜PCM沿位元線BL之上下表面於Y方向上延伸。
於此種記憶胞陣列11'中，亦可僅於相變膜PCM之X方向之側面形成保護層26。
以上，對若干實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態加以實施，且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
相關申請 本申請享有以日本專利申請2018-150327號(申請日：2018年8月9日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1‧‧‧半導體記憶裝置 11‧‧‧記憶胞陣列 11'‧‧‧記憶胞陣列 12‧‧‧列解碼器 13‧‧‧行解碼器 14‧‧‧高階塊解碼器 15‧‧‧電源 16‧‧‧控制電路 20‧‧‧絕緣層 21‧‧‧下部電極層 22‧‧‧選擇器層 23‧‧‧中間電極層 24‧‧‧電阻變化膜 25‧‧‧上部電極層 26‧‧‧保護層 200‧‧‧導電層 201‧‧‧絕緣層 202‧‧‧導電層 211‧‧‧導電層 221‧‧‧半導體層 231‧‧‧導電層 241‧‧‧電阻變化膜 251‧‧‧導電層 261‧‧‧保護層 301‧‧‧硬罩 302‧‧‧絕緣膜 BL‧‧‧位元線 MC1‧‧‧記憶胞 MC1'‧‧‧記憶胞 MC1''‧‧‧記憶胞 MC1'''‧‧‧記憶胞 MC2‧‧‧記憶胞 MC2'''‧‧‧記憶胞 MM0‧‧‧記憶體墊 MM1‧‧‧記憶體墊 PCM‧‧‧相變膜 SEL‧‧‧選擇器 WL1‧‧‧字元線 WL2‧‧‧字元線
圖1係第1實施形態之半導體記憶裝置之方塊圖。 圖2係表示該半導體記憶裝置之記憶胞陣列之構成之電路圖。 圖3係表示該半導體記憶裝置之記憶胞陣列之構成之立體圖。 圖4(a)及(b)係表示該半導體記憶裝置之記憶體墊之構成之剖視圖。 圖5係表示該半導體記憶裝置之記憶體墊之製造方法之剖視圖。 圖6係表示該半導體記憶裝置之記憶體墊之製造方法之剖視圖。 圖7係表示該半導體記憶裝置之記憶體墊之製造方法之剖視圖。 圖8係表示該半導體記憶裝置之記憶體墊之製造方法之剖視圖。 圖9係表示該半導體記憶裝置之記憶體墊之製造方法之剖視圖。 圖10係表示該半導體記憶裝置之記憶體墊之製造方法之剖視圖。 圖11係表示該半導體記憶裝置之記憶體墊之製造方法之剖視圖。 圖12係表示第2實施形態之半導體記憶裝置之記憶體墊之構成之剖視圖。 圖13係表示第3實施形態之半導體記憶裝置之記憶體墊之構成之剖視圖。 圖14係表示第4實施形態之半導體記憶裝置之記憶胞陣列之構成之立體圖。
20‧‧‧絕緣層
21‧‧‧下部電極層
22‧‧‧選擇器層
23‧‧‧中間電極層
24‧‧‧電阻變化膜
25‧‧‧上部電極層
26‧‧‧保護層
BL‧‧‧位元線
MC1‧‧‧記憶胞
WL1‧‧‧字元線

Claims (20)

  1. 一種半導體記憶裝置，其具備：第1電極及第2電極，其等在第1方向上對向配置；電阻變化膜，其設置於該等第1電極與第2電極之間，且包含選自鍺、銻及碲中之至少1種元素；及第1層，其設置於上述電阻變化膜之與上述第1方向交叉之第2方向之側面，且包含構成上述電阻變化膜之至少1種元素以及選自氮、碳、硼及氧中之至少1種元素。
  2. 如請求項1之半導體記憶裝置，其中上述第1層包含選自硫族元素、鍺及銻中之至少1種元素以及選自氮、碳、硼及氧中之至少1種元素。
  3. 如請求項1之半導體記憶裝置，其中上述電阻變化膜為硫族化物膜。
  4. 如請求項1之半導體記憶裝置，其中上述電阻變化膜為相變膜。
  5. 如請求項1之半導體記憶裝置，其中上述第1層包含構成相變膜即上述電阻變化膜之至少1種元素，且不拘上述電阻變化膜之狀態如何均為固化之非晶狀態。
  6. 如請求項1之半導體記憶裝置，其中於上述電阻變化膜之與上述第1電極及第2電極中之至少一者相接之面進而具備第2層。
  7. 如請求項6之半導體記憶裝置，其中上述第2層包含構成硫族化物膜即上述電阻變化膜之至少1種元素以及選自氮、碳、硼及氧中之至少1種元素。
  8. 如請求項6之半導體記憶裝置，其中上述第2層包含構成相變膜即上述電阻變化膜之至少1種元素，且不拘上述電阻變化膜之狀態如何均為固化之非晶狀態。
  9. 如請求項1之半導體記憶裝置，其進而具備絕緣層，該絕緣層設置於上述第1層之上述第2方向之側面。
  10. 如請求項1之半導體記憶裝置，其進而具備選擇器，該選擇器相對於上述電阻變化膜介隔上述第1電極或上述第2電極配置於上述第1方向。
  11. 一種半導體記憶裝置，其具備：第1電極及第2電極，其等在第1方向上對向配置；電阻變化膜，其設置於該等第1電極與第2電極之間，且包含選自鍺、銻及碲中之至少1種元素；及 第1層，其設置於上述電阻變化膜之與上述第1電極及第2電極中之至少一者相接之面，且包含構成上述電阻變化膜之至少1種元素以及選自氮、碳、硼及氧中之至少1種元素。
  12. 如請求項11之半導體記憶裝置，其中上述第1層包含選自硫族元素、鍺及銻中之至少1種元素以及選自氮、碳、硼及氧中之至少1種元素。
  13. 如請求項11之半導體記憶裝置，其中上述電阻變化膜為硫族化物膜。
  14. 如請求項11之半導體記憶裝置，其中上述電阻變化膜為相變膜。
  15. 如請求項11之半導體記憶裝置，其中上述第1層包含構成相變膜即上述電阻變化膜之至少1種元素，不拘上述電阻變化膜之狀態如何均為固化之非晶狀態。
  16. 一種半導體記憶裝置，其具備：第1配線層，其於第1方向上延伸；第2配線層，其於與上述第1方向交叉之第2方向上延伸；第3配線層，其與上述第2配線層在上述第1方向上相鄰，且於上述第2方向延伸；第1電阻變化膜，其設置於上述第1配線層與上述第2配線層之間，且 包含選自鍺、碲及銻中之至少1種元素；第2電阻變化膜，其設置於上述第1配線層與上述第3配線層之間，且包含選自鍺、碲及銻中之至少1種元素；第1層，其設置於上述第1電阻變化膜之上述第1方向側面，且包含構成上述第1電阻變化膜之至少1種元素以及選自氮、碳、硼及氧中之至少1種元素；及第2層，其設置於上述第1層與上述第2電阻變化膜之間且上述第2電阻變化膜之側面，包含構成上述第2電阻變化膜之至少1種元素以及選自氮、碳、硼及氧中之至少1種元素。
  17. 如請求項16之半導體記憶裝置，其進而具備設置於上述第1層與上述第2層之間之第1絕緣層。
  18. 如請求項16之半導體記憶裝置，其具備：第4配線層，其與上述第1配線層於上述第2方向上相鄰，且於上述第1方向上延伸；第3電阻變化膜，其設置於上述第4配線層與上述第2配線層之間，且包含選自鍺、碲及銻中之至少1種元素；第3層，其設置於上述第1電阻變化膜之上述第2方向側面，且包含構成上述第1電阻變化膜之至少1種元素以及選自氮、碳、硼及氧中之至少1種元素；及第4層，其設置於上述第3層與上述第3電阻變化膜之間且上述第3電阻變化膜之側面，包含構成上述第3電阻變化膜之至少1種元素以及選自 氮、碳、硼及氧中之至少1種元素。
  19. 如請求項18之半導體記憶裝置，其進而具備設置於上述第3層與上述第4層之間之第2絕緣層。
  20. 如請求項16之半導體記憶裝置，其具備：第1選擇器，其設置於上述第1電阻變化膜與上述第1配線層之間；及第2選擇器，其設置於上述第2電阻變化膜與上述第1配線層之間。
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