CN110808332B - 半导体存储装置 - Google Patents
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Abstract
实施方式的半导体存储装置包含：第1电极及第2电极，在第1方向上对向配置；相变化膜，设置在这些第1电极及第2电极之间；第1膜，设置在所述相变化膜的与所述第1方向交叉的第2方向的侧面且包含绝缘体；及第2膜，隔着所述第1膜设置在所述相变化膜的所述第2方向的侧面且包含含碳的导电体。
Description
[相关申请]
本申请享有以日本专利申请2018-147332号(申请日：2018年8月6日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
作为存储大容量数据的半导体存储装置，已知使存储器单元的电阻值变化来存储信息的电阻变化型的半导体存储装置。其中相变化存储器(PCM：Phase Change Memory)在存储器单元中使用相变化膜，利用相变化膜的电阻值在结晶状态与非晶质状态下数位不同来存储信息。
发明内容
实施方式提供一种减少了热对邻接单元的影响的半导体存储装置。
一实施方式的半导体存储装置包含：第1电极及第2电极，在第1方向上对向配置；相变化膜，设置在这些第1电极及第2电极之间；第1膜，设置在所述相变化膜的与所述第1方向交叉的第2方向的侧面且包含绝缘体；及第2膜，隔着所述第1膜设置在所述相变化膜的所述第2方向的侧面且包含含碳的导电体。
另一实施方式的半导体存储装置包含：第1电极及第2电极，在第1方向上对向配置；相变化膜，设置在这些第1电极及第2电极之间；第1膜，设置在所述相变化膜的与所述第1方向交叉的第2方向的侧面；及第2膜，隔着所述第1膜设置在所述相变化膜的所述第2方向的侧面；所述第1膜包含绝缘体，所述第2膜包含面内方向的导热度大于膜厚方向的导热度的导电体。
又一实施方式的半导体存储装置包含：第1配线，在第1方向上延伸；
第2配线，在与所述第1方向交叉的第2方向上延伸；第3配线，与所述第2配线在所述第1方向上相邻，且在所述第2方向上延伸；第1积层体，设置在所述第1配线与所述第2配线之间，且包含第1电阻变化层及第1电极；第2积层体，设置在所述第1配线与所述第3配线之间，且包含第2电阻变化层及第2电极；第1膜，设置在所述第1积层体与所述第2积层体之间，且与所述第1积层体相接；及第2膜，设置在所述第2积层体与所述第1膜之间，与所述第1膜相接且包含含碳的导电体。
附图说明
图1是第1实施方式的半导体存储装置的框图。
图2是表示该半导体存储装置的存储器单元阵列的构成的电路图。
图3是表示该存储器单元阵列的构成的立体图。
图4(a)及(b)是表示该半导体存储装置的存储器垫(mat)的构成的剖视图。
图5是表示该半导体存储装置的存储器垫的制造方法的剖视图。
图6是表示该半导体存储装置的存储器垫的制造方法的剖视图。
图7是表示该半导体存储装置的存储器垫的制造方法的剖视图。
图8是表示该半导体存储装置的存储器垫的制造方法的剖视图。
图9是表示该半导体存储装置的存储器垫的制造方法的剖视图。
图10是表示该半导体存储装置的存储器垫的制造方法的剖视图。
图11是表示该半导体存储装置的存储器垫的制造方法的剖视图。
图12(a)及(b)是表示第2实施方式的半导体存储装置的存储器垫的构成的剖视图。
图13是表示该半导体存储装置的存储器垫的制造方法的剖视图。
图14是表示该半导体存储装置的存储器垫的制造方法的剖视图。
图15是表示该半导体存储装置的存储器垫的制造方法的剖视图。
图16是表示该半导体存储装置的存储器垫的制造方法的剖视图。
图17是表示该半导体存储装置的存储器垫的制造方法的剖视图。
图18是表示该半导体存储装置的存储器垫的制造方法的剖视图。
图19是表示第3实施方式的半导体存储装置的存储器单元阵列的构成的立体图。
具体实施方式
以下，参照附图对实施方式的半导体存储装置进行详细说明。另外，以下的实施方式不过为一例，并非意图限定本发明而表示。
[第1实施方式]
[构成]
图1是第1实施方式的半导体存储装置的框图。
本实施方式的半导体存储装置1具备：存储器单元阵列11，从存储器单元阵列11中选择所期望的存储器单元MC的行解码器12及列解码器13，对这些解码器12、13提供行地址及列地址的高阶块解码器14，对半导体存储装置1的各部供给电力的电源15，及控制它们的控制电路16。
存储器单元阵列11分别具备多个存储1比特或多比特的数据的存储器单元MC。存储器单元阵列11构成为通过对由行解码器12及列解码器13选择的所期望的位线BL及字线WL施加特定的电压，能够访问所期望的存储器单元MC(数据删除/写入/读出)。
图2是表示存储器单元阵列11的一部分构成的等效电路图。
存储器单元阵列11具备多个位线BL、多个字线WL1、WL2、及连接于这些位线BL及字线WL1、WL2的多个存储器单元MC1、MC2。
这些存储器单元MC1、MC2经由字线WL1、WL2连接于行解码器12，并且经由位线BL连接于列解码器13。存储器单元MC1、MC2分别存储例如1比特量的数据。而且，连接于共通的字线WL1、WL2的多个存储器单元MC1、MC2存储例如1页面量的数据。
存储器单元MC1、MC2包含相变化膜PCM及选择器SEL的串联电路。相变化膜PCM根据电流图案(加热图案)获取低电阻的结晶状态与高电阻的非晶状态这两种状态，因而作为可变电阻元件发挥功能。通过使这2种电阻值的状态与“0”、“1”的信息对应，能够使相变化膜PCM作为存储器单元发挥功能。而且，存储器单元MC1、MC2的选择器SEL作为整流元件发挥功能。因此，所选择的字线WL1、WL2以外的字线WL1、WL2中几乎不流动电流。
另外，以下，将包含与存储器单元阵列11的第1层对应的多个位线BL、多个字线WL1及多个存储器单元MC1的构成称作存储器垫MM0。同样地，将包含与存储器单元阵列11的第2层对应的多个位线BL、多个字线WL2及多个存储器单元MC2的构成称作存储器垫MM1。
图3是表示存储器单元阵列11的一部分构成的概略立体图。
存储器单元阵列11在该例中，是所谓的交叉点型的存储器单元阵列。也就是，在半导体基板SB的上方设置着多个字线WL1，所述多个字线WL1在与半导体基板SB的上表面平行的Y方向上隔开特定间隔配置，且在与半导体基板SB的上表面平行且与Y方向交叉的X方向上平行地延伸。而且，在这些多个字线WL1的上方设置着多个位线BL，所述多个位线BL在X方向上隔开特定间隔配置且与Y方向平行地延伸。进而，在多个位线BL的上方设置着多个字线WL2，所述多个字线WL2在Y方向上隔开特定间隔配置且与X方向平行地延伸。而且，在多个字线WL1及多个位线BL的交叉部分别设置着存储器单元MC1。同样地，在多个位线BL及多个字线WL2的交叉部分别设置着存储器单元MC2。另外，该例中，存储器单元MC1、MC2是角柱状，但也可以是圆柱状。
图4是表示存储器垫MM0的一部分构成的剖视图。图4(a)表示与X方向正交的截面，图4(b)表示与Y方向正交的截面。另外，以下的说明中，有时也将Z方向上远离半导体基板SB(图3)的方向表现为上，将Z方向上向半导体基板SB靠近的方向表现为下。
存储器垫MM0具备：字线WL1，配置于半导体基板SB侧且在X方向上延伸；位线BL，相对于该字线WL1而对向配置在半导体基板SB的相反侧且在Y方向上延伸；存储器单元MC1，配置于所述字线WL1与位线BL之间；及绝缘层20，设置在多个存储器单元MC1的XY方向的侧面间。
存储器单元MC1从字线WL1侧朝向位线BL侧依次具备如下而构成：在与X方向及Y方向交叉的Z方向(第1方向)上依次积层的下部电极层21，选择器层22(选择器SEL)，中间电极层23(第1电极)，相变化膜24(相变化膜PCM)，及上部电极层25(第2电极)。在下部电极层21、选择器层22、中间电极层23、相变化膜24及上部电极层25的Y方向及X方向的侧面设置着绝缘膜26(第1膜)。而且，在下部电极层21、选择器层22、中间电极层23、相变化膜24及上部电极层25的Y方向及X方向的侧面隔着绝缘膜26设置着导电膜27(第2膜)。绝缘膜26在图4(a)所示的与X方向正交的截面中，从字线WL1的上表面延伸到位线BL的下表面，在图4(b)所示的与Y方向正交的截面中，从字线WL的上表面延伸到比位线BL靠上方处。而且，导电膜27在图4(a)所示的与X方向正交的截面中，从字线WL1的上表面延伸到相变化膜24的上方且比位线BL的下表面靠下的位置，在图4(b)所示的与Y方向正交的截面中，从字线WL的上表面延伸到比位线BL靠上方。
字线WL1、位线BL、下部电极层21、中间电极层23及上部电极层25例如包含钨(W)、钛(Ti)、多晶硅(Si)等导电材料。电极层21、23及25中可视需要使用势垒金属层。而且，这些电极层21、23及25中，为了加热相变化膜24，也可使用热电阻效应高的材料。选择器层22例如包含pin二极管等非欧姆元件，该pin二极管包含p型半导体层、本征半导体层及n型半导体层。绝缘层20例如包含氧化硅(SiO2)、氮化硅(Si3N4)等绝缘体。相变化膜24例如由包含锗(Ge)、锑(Sb)及碲(Te)的Ge-Sb-Te系(GST系)等硫化物材料形成。
绝缘膜26例如包含类钻碳(DLC)。DLC为非晶，作为绝缘体发挥功能。而且，绝缘膜26除DLC外，还可以是玻璃系膜、金属氧化膜等绝缘膜。
导电膜27含碳，面内方向(相变化膜24的侧面中的Z方向)的导热度大于绝缘膜26的导热度。而且，导电膜27具有例如面内方向的导热度大于膜厚方向(相变化膜24的侧面中的X、Y方向)的导热度的各向异性。作为这种导电膜27，例如能够使用石墨。其中，例如可使用面内方向的导热度为50W/m·K以上，膜厚方向的导热度为面内方向的导热度的1/10以下的材料。例如，热分解石墨膜的面内方向的导热度为数百W/m·K，电阻率为数μΩ·m，膜厚方向的导热度为数W/m·K，电阻率为数千μΩ·m，能够用作本实施方式中的导电膜27。
另外，导电膜27除所述石墨外，可使用由金属膜、金属化合物膜(氮化物、碳化物及硼化物等)与绝缘膜的积层体形成的其他各向异性膜。
接下来，对本实施方式的效果进行说明。
相变化膜24利用熔融温度以上的加热及急速冷却而成为非晶状态(复位(reset)状态)。而且，相变化膜24加热到比熔融温度低且比结晶化温度高的温度，通过缓慢冷却而成为结晶化状态(设定(set)状态)。因此，相变化膜24重复由通过复位、设定进行的加热、冷却所致的熔融、固化。为了实现存储器容量的更大容量化，必须进行包含相变化膜24的存储器单元的更微细化、排列间距的缩小化。该情况会产生如下课题，即，发生由对邻接单元的热的串扰所引起的误写入。
本实施方式中，在相变化膜24的侧面添设有低导热度的绝缘膜26与朝向面方向的导热度大于绝缘膜26的导热度的各向异性的高导热度的导电膜27的双层结构体，因而相变化膜24中产生的热不会向绝缘膜26及导电膜27的膜厚方向(X、Y方向)传输，而是向导电膜27的面内方向(Z方向)传热，并经由字线WL1散热。因而，能够有效果地阻断邻接存储器单元MC1间的热的影响。
且说，导电膜27例如是具有各向异性的石墨，关于在相变化膜24的侧面直接形成导电膜27、和密接性及绝缘性方面存在难点。而且，当导电膜27与相变化膜24直接接触时，设定、复位时施加到相变化膜24的热因导电膜27而散热，因而也存在写入电力增加的问题。因此，通过在两者之间介置绝缘膜26，能够确保相变化膜24与导电膜27的密接性及绝缘性，并且也实现写入电力的降低。例如，当绝缘膜26为DLC且导电膜27为石墨时，绝缘膜26及导电膜27的双方均含碳，因而绝缘膜26作为导电膜27与相变化膜24之间的间隔件发挥良好的密接性。
接下来，对第1实施方式的半导体存储装置的制造方法进行说明。
如图5所示，在未图示的半导体基板的上方，例如利用ALD(Atomic LayerDeposition，原子层沉积)、CVD(Chemical Vapor Deposition，化学气相沉积)等方法依次形成构成字线WL的导电层200、构成下部电极层21的导电层211、构成选择器层22的半导体层221、构成中间电极层23的导电层231、构成相变化膜24的硫化物膜241及构成上部电极层25的导电层251。然后，利用微影在导电层251上形成硬质遮罩301。
接下来，如图6所示，使用硬质遮罩301，例如利用RIE(Reactive Ion Etching，反应性离子蚀刻)等各向异性蚀刻，将从导电层251到导电层211的积层结构体在Y方向上切断。
接下来，如图7所示，例如利用CVD等形成构成绝缘膜26的绝缘膜261。然后，如图8所示，例如利用RIE等各向异性蚀刻，除去导电层200的上表面的绝缘膜261而使导电层200的上表面露出。接下来，如图9所示，形成构成导电膜27的导电膜271。导电膜271为了表现出各向异性，例如可利用热CVD、PECVD(Plasma-Enhanced CVD，等离子增强化学气相沉积)等形成。
接下来，如图10所示，通过使用了硬质遮罩301的RIE等各向异性蚀刻，来除去导电膜271及导电层200，将导电层251、硫化物膜241、导电层231、半导体层221、导电层211及导电层200的积层结构体在Y方向上切断。此时，将导电膜271的Z方向的上端以位于比硫化物膜241的上表面靠上且比导电层251的上表面靠下的方式除去。这样是为了不会经由导电膜27而使字线WL1与位线BL短路。
接下来，如图11所示，在利用蚀刻切断的积层体间形成构成绝缘层20的绝缘层201，利用CMP(Chemical Mechanical Polishing，化学机械研磨)等将绝缘层201的上表面及硬质遮罩301削去，使导电层251的上表面露出。然后，在所露出的导电层251上形成构成位线BL的未图示的导电层。
通过也在X方向上重复相同的制造工序，来形成如图4所示的半导体存储装置。
[第2实施方式]
图12是表示第2实施方式的半导体存储装置的一部分的剖视图。另外，本实施方式中与第1实施方式相同的部分标注相同符号，且省略详细说明。
本实施方式中，形成于构成存储器单元MC1'的相变化膜24的XY方向的侧面的绝缘膜28仅形成在中间电极层23、相变化膜24及上部电极层25的侧面。隔着绝缘膜28配置在相变化膜24的侧面的导电膜29直接添设在下部电极层21及选择器层22的侧面。
接下来，对第2实施方式的半导体存储装置的制造方法进行说明。
如图13所示，在未图示的半导体基板的上方依次形成：构成字线WL的导电层200，构成下部电极层21的导电层211，构成选择器层22的半导体层221，构成中间电极层23的导电层231，构成相变化膜24的硫化物膜241及构成上部电极层25的导电层251。然后，在导电层251上形成硬质遮罩301。通过使用了硬质遮罩301的RIE等各向异性蚀刻，将导电层251、硫化物膜241及导电层231的积层结构体在Y方向上切断。
然后，如图14所示，利用构成绝缘膜28的绝缘膜281，以包含硫化物膜241的侧面的方式覆盖积层结构体的上表面。
接下来，如图15所示，通过使用了硬质遮罩301的RIE等各向异性蚀刻，将绝缘膜281、半导体层221及导电层211的积层结构体在Y方向上切断。
接下来，如图16所示，形成构成导电膜29的导电膜291。与之前的实施方式同样地，导电膜291为了表现出各向异性，例如可利用热CVD、PECVD等形成。
然后，如图17所示，通过使用了硬质遮罩301的RIE等各向异性蚀刻，将导电膜291及导电层200在Y方向上切断。
接下来，如图18所示，在利用蚀刻切断的积层体间形成构成绝缘层20的绝缘层201，利用CMP等将绝缘层201的上表面及硬质遮罩301削去，使导电层251的上表面露出。然后，在所露出的导电层251上，形成构成位线BL的未图示的导电层。
通过也在X方向上重复相同的制造工序，来形成图12所示的半导体存储装置。
根据本实施方式，在最初的各向异性蚀刻中，在将导电层251、硫化物膜241及导电层231在Y方向上切断的时间点使RIE结束，因而能够减少使容易蚀刻的硫化物膜241的侧面在RIE中暴露的时间。而且，通过绝缘膜281的形成，在之后的各向异性蚀刻中能够保护硫化物膜241的侧面以使其不受损。
[第3实施方式]
图19是表示第3实施方式的半导体存储装置的存储器单元阵列11'的一部分构成的概略立体图。该实施方式的存储器单元阵列11'中，构成存储器单元MC1”、MC2”的相变化膜PCM沿着位线BL的上下表面在Y方向上延伸。
这种存储器单元阵列11'中，可仅在相变化膜PCM的X方向的侧面形成绝缘膜26及导电膜27。
以上，已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式可通过其他各种方式实施，且可以在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等同的范围内。
Claims (20)
1.一种半导体存储装置，包含：
第1电极及第2电极，在第1方向上对向配置；
相变化膜，设置在这些第1电极及第2电极之间；
第1膜，设置在所述相变化膜的与所述第1方向交叉的第2方向的侧面且包含绝缘体；及
第2膜，隔着所述第1膜设置在所述相变化膜的所述第2方向的侧面且包含含碳的导电体。
2.根据权利要求1所述的半导体存储装置，其中
所述第1膜的面内方向的导热度大于膜厚方向的导热度。
3.根据权利要求1所述的半导体存储装置，其中
所述第1膜含碳。
4.根据权利要求3所述的半导体存储装置，其中
所述第1膜含类钻碳。
5.根据权利要求1所述的半导体存储装置，其中
所述第2膜含石墨。
6.一种半导体存储装置，包含：
第1电极及第2电极，在第1方向上对向配置；
相变化膜，设置在这些第1电极及第2电极之间；
第1膜，设置在所述相变化膜的与所述第1方向交叉的第2方向的侧面；及
第2膜，隔着所述第1膜设置在所述相变化膜的所述第2方向的侧面；
所述第1膜包含绝缘体，
所述第2膜包含面内方向的导热度大于膜厚方向的导热度的导电体。
7.根据权利要求6所述的半导体存储装置，其中
所述第1膜含碳。
8.根据权利要求7所述的半导体存储装置，其中
所述第1膜含类钻碳。
9.根据权利要求6所述的半导体存储装置，其中
所述第2膜含碳。
10.根据权利要求9所述的半导体存储装置，其中
所述第2膜含石墨。
11.根据权利要求6所述的半导体存储装置，其中
所述第2膜是金属膜或金属化合物膜与绝缘膜的积层体。
12.根据权利要求6所述的半导体存储装置，其包括第1配线及第2配线，所述第1配线及第2配线之间介置所述第1电极、所述相变化膜及所述第2电极而形成电流路径，
所述第2膜与所述第1配线或所述第2配线连接。
13.一种半导体存储装置，包含：
第1配线，在第1方向上延伸；
第2配线，在与所述第1方向交叉的第2方向上延伸；
第3配线，与所述第2配线在所述第1方向上相邻，且在所述第2方向上延伸；
第1积层体，设置在所述第1配线与所述第2配线之间，且包含第1电阻变化层及第1电极；
第2积层体，设置在所述第1配线与所述第3配线之间，且包含第2电阻变化层及第2电极；
第1膜，设置在所述第1积层体与所述第2积层体之间，且与所述第1积层体相接；及
第2膜，设置在所述第2积层体与所述第1膜之间，与所述第1膜相接且包含含碳的导电体。
14.根据权利要求13所述的半导体存储装置，其还包含：
第3膜，设置在所述第2积层体与所述第2膜之间，且与所述第2积层体相接；
及
第4膜，设置在所述第3膜与所述第2膜之间，与所述第3膜相接且包含含碳的导电体。
15.根据权利要求14所述的半导体存储装置，其还包含绝缘层，所述绝缘层设置在所述第2膜与所述第4膜之间。
16.根据权利要求13所述的半导体存储装置，其中
所述第1积层体包含第1选择器，所述第2积层体中包含第2选择器。
17.根据权利要求13所述的半导体存储装置，其还包含：
第4配线，与所述第1配线在所述第2方向上相邻，且在所述第1方向上延伸；
第3积层体，设置在所述第4配线与所述第2配线之间，且包含第3电阻变化层及第3电极；
第5膜，设置在所述第3积层体与所述第1积层体之间，且与所述第3积层体相接；及
第6膜，设置在所述第5膜与所述第1积层体之间，与所述第5膜相接且包含含碳的导电体。
18.根据权利要求17所述的半导体存储装置，其中
所述第3积层体中还包含第3选择器。
19.根据权利要求13所述的半导体存储装置，其中
所述第1膜含类钻碳。
20.根据权利要求13所述的半导体存储装置，其中
所述第2膜含石墨。
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