JP2023044946A - 半導体記憶装置 - Google Patents

Abstract

【課題】リセット電流の抑制を図ることができる相変化メモリ膜を備えた半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、少なくともＧｅ、Ｓｂ、Ｔｅ、Ｓｅを含む組成であり、少なくともＧｅ、Ｓｂ、Ｔｅの３元素で相変化メモリ性を示す組成比におけるＴｅに対する設計組成比率としてＳｅを含む相変化メモリ膜である。前記Ｓｅの組成比は３３．６原子％以下である。【選択図】図１

Description

実施形態は、半導体記憶装置に関する。

大容量データを記憶する半導体記憶装置として、メモリセルの抵抗値を変化させて情報を記憶する抵抗変化型の半導体記憶装置が知られている。

米国特許出願公開第２０１９／０４３８０７号明細書 米国特許出願公開第２００９／０４５３８８号明細書 米国特許出願公開第２０１６／１６０３３１号明細書

実施形態が解決しようとする課題は、リセット電流の低減を図ることのできる半導体記憶装置を提供することである。

実施形態の半導体記憶装置は、少なくともＧｅ、Ｓｂ、Ｔｅ、Ｓｅを含む組成であり、少なくともＧｅ、Ｓｂ、Ｔｅの３元素で相変化メモリ性を示す組成比におけるＴｅに対する設計組成比率としてＳｅを含む組成を有する相変化メモリ膜を備える。前記Ｓｅの組成比は２２．４原子％以下である。

実施形態にかかる相変化メモリ膜を備えた相変化メモリ素子の断面図。 同相変化メモリ膜を適用した実施形態にかかる半導体記憶装置のブロック図。 実施形態にかかる半導体記憶装置のメモリセルアレイの構成を示す回路図。 実施形態にかかる半導体記憶装置のメモリセルアレイの構成を示す斜視図。 図３のＡＡ線に沿う断面図。 図３のＢＢ線に沿う断面図。 実施例の試験結果において熱処理前の一例を示すグラフ。 実施例の試験結果において熱処理後の一例を示すグラフ。 実施例の試験結果の一例を示すグラフ。 実施例の試験結果の一例を示すグラフ。 実施例の試験結果の一例を示すグラフ。 実施例の試験結果の一例を示すグラフ。 実施例の試験結果の一例を示すグラフ。 実施例の試験結果の一例を示すグラフ。 実施例の試験結果の一例を示すグラフ。 実施例の試験結果の一例を示すグラフ。 実施例の試験結果を得るために用いた相変化メモリ素子の断面図。 実施例において用いた相変化メモリ素子に加えたテストアルゴリズムを示す波形図。

以下、実施形態に係る相変化メモリ膜と相変化メモリ素子を備えた半導体記憶装置について、図面を参照して説明する。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。

「実施形態」
実施形態の半導体記憶装置に設けられている相変化メモリ膜ＰＣＭは、例えば、図１に示すように、第１電極１と第２電極２の間に設けられている。
図１の例では、層状の第１電極１の一方の面に相変化メモリ膜ＰＣＭが積層され、相変化メモリ膜ＰＣＭにおいて第１電極１側と反対側の面に第２電極２が設けられている。第２電極２は相変化メモリ膜ＰＣＭの中央部に接する柱状の電極である。
第２電極２の周囲は絶縁膜３により覆われている。絶縁膜３は第２電極２の側面側を覆うとともに、第２電極２の周囲側において相変化メモリ膜ＰＣＭに接している。第２電極２において相変化メモリ膜ＰＣＭ側と反対側に電極層５が接続されている。電極層５は第２電極２と絶縁膜３に接するように設けられている。
相変化メモリ素子６は、第１電極１と、第２電極２と、相変化メモリ膜ＰＣＭと、絶縁膜３と、電極層５を含む。

第１電極１と第２電極２及び電極層５は、金属材料あるいは半導体材料などの導電材料からなる。例えばタングステン（Ｗ）、チタン（Ｔｉ）、ポリシリコン等の導電材料を例示できる。
相変化メモリ膜ＰＣＭは、温度などの条件により相構造が変化する膜である。

相変化メモリ膜ＰＣＭは、第１の例として、少なくともＧｅ（ゲルマニウム）、Ｓｂ、Ｔｅ、Ｓｅを含み、少なくともＧｅ、Ｓｂ、Ｔｅの３元素で相変化メモリ性を示す組成比におけるＴｅに対する設計組成比率としてＳｅを含む組成を有する相変化メモリ膜であって、前記Ｓｅの組成比が３３．６原子％以下であることが好ましい。相変化メモリ膜ＰＣＭの第１の例として、ＧｅＳｂＴｅＳｅ系のメモリ膜を例示できる。なお、ＳｅはＴｅの一部を置換した状態で含まれていても良い。

相変化メモリ膜ＰＣＭは、第２の例として、少なくともＧｅ、Ｓｂ、Ｔｅ、Ｓｅ、Ｎを含む組成であり、少なくともＧｅ、Ｓｂ、Ｔｅの３元素で相変化メモリ性を示す組成比におけるＴｅに対する設計組成比率としてＳｅを含む組成を有する相変化メモリ膜であって、前記Ｓｅの組成比が２２．４原子％以下であることが好ましい。相変化メモリ膜ＰＣＭの第２の例として、ＧｅＳｂＴｅＳｅＮ系のメモリ膜を例示できる。なお、ＳｅはＴｅの一部を置換した状態で含まれていても良い。

相変化メモリ膜ＰＣＭは、第３の例として、少なくともＳｂ、Ｔｅ、Ｓｅを含み、少なくともＳｂ、Ｔｅの２元素で相変化メモリ性を示す組成比におけるＴｅに対する設計組成比率としてＳｅを含む組成比を有する相変化メモリ膜であって、前記Ｓｅの組成比が３３．６原子％以下であることが好ましい。相変化メモリ膜ＰＣＭの第２の例として、ＳｂＴｅＳｅ系のメモリ膜を例示できる。なお、ＳｅはＴｅの一部を置換した状態で含まれていても良い。

相変化メモリ膜ＰＣＭは、第４の例として、少なくともＳｂ、Ｔｅ、Ｓｅ、Ｎを含む組成であり、少なくともＳｂ、Ｔｅの２元素で相変化メモリ性を示す組成比におけるＴｅに対する設計組成比率としてＳｅを含む組成比を有する相変化メモリ膜であって、前記Ｓｅの組成比が２２．４原子％以下であることが好ましい。相変化メモリ膜ＰＣＭの第４の例として、ＳｂＴｅＳｅＮ系のメモリ膜を例示できる。なお、ＳｅはＴｅの一部を置換した状態で含まれていても良い。

ＧｅＳｂＴｅＳｅ系の相変化メモリ膜ＰＣＭの場合、以下の化学式で示す組成とすることが好ましい。ただし、Ｓｅ含有量は、Ｇｅ、Ｓｂ、Ｔｅの３元素で相変化メモリ性を示す組成範囲におけるＴｅに対する設計組成比率としてＳｅを含む場合のＳｅ含有量を意味する。組成比を示す数値は原子％を意味する。Ｇｅ_２２＋ｘＳｂ_２２＋ｙＴｅ_{５６－ｘ－ｙ}はＧｅとＳｂとＴｅの３元素で相変化メモリ性を示す場合の組成範囲を意味する。また、ＧｅとＳｂの含有量については、２２原子％に対し±５原子％の範囲増減した範囲としても良い。即ち、ＧｅとＳｂの各々は、１７原子％以上、２７原子％以下の範囲で含有できる。

Ｇｅ_２２＋ｘＳｂ_２２＋ｙＴｅ_{５６－ｘ－ｙ}Ｓｅ_Ｚ（－５＜ｘ＜＋５、－５＜ｙ＜＋５、Ｚ＝ｘ＋ｙ、Ｚ≦３３．６）
Ｓｅ含有量の上限について、３３．６原子％以下が望ましいが、２８原子％以下がより望ましく、１６．８原子％以下が更に望ましい。Ｓｅ含有量の下限について、０原子％を超える必要があり、１原子％以上が望ましく、５.６原子％以上であることがより望ましい。例えば、５.６原子％以上１６．８原子％以下の範囲を選択できる。
上述の組成比の相変化メモリ膜ＰＣＭの場合、成膜後に熱処理を施していない状態において、Ｓｅ含有量を１６．８原子％以下の範囲とすることで相変化メモリ膜として機能することを後述する試験例において確認できている。また、成膜後に２５０℃に３０分熱処理すると、Ｓｅ含有量を２８．０原子％以下の範囲とすることで相変化メモリ膜として機能することを後述する試験例において確認できている。

ＧｅＳｂＴｅＳｅ系の相変化メモリ膜ＰＣＭの場合、以下の化学式で示す組成を採用することもできる。ただし、Ｓｅ含有量はＧｅ、Ｓｂ、Ｔｅの３元素で相変化メモリ性を示す組成範囲におけるＴｅ含有量に対する設計組成比率としてのＳｅ含有量を意味する。組成比を示す数値は原子％を意味する。Ｇｅ_１４＋ｘＳｂ_２８＋ｙＴｅ_{５８－ｘ－ｙ}はＧｅとＳｂとＴｅの３元素で相変化メモリ性を示す場合の組成範囲を意味する。また、Ｇｅ含有量については、１４原子％に対し±５原子％の範囲増減することができ、Ｓｂ含有量については、２８原子％に対し±５原子％の範囲増減させた範囲を選択できる。即ち、Ｇｅは、９原子％以上、１９原子％以下の範囲で含有でき、Ｓｂは、２２原子％以上、３３原子％以下の範囲で含有できる。

Ｇｅ_１４＋ｘＳｂ_２８＋ｙＴｅ_{５８－ｘ－ｙ}Ｓｅ_Ｚ（－５＜ｘ＜＋５、－５＜ｙ＜＋５、Ｚ＝ｘ＋ｙ、Ｚ≦３３．６）
Ｓｅ含有量の上限について、３３．６原子％以下が望ましいが、２８原子％以下がより望ましく、１６．８原子％以下が更に望ましい。Ｓｅ含有量の下限について、０原子％を超える必要があり、１原子％以上が望ましく、５.６原子％以上であることがより望ましい。

ＧｅＳｂＴｅＳｅ系の相変化メモリ膜ＰＣＭの場合、以下の化学式で示す組成を採用することもできる。ただし、Ｓｅ含有量はＧｅ、Ｓｂ、Ｔｅの３元素で相変化メモリ性を示す組成範囲におけるＴｅ含有量に対する設計組成比率としてのＳｅ含有量を意味し、組成比を示す数値は原子％を意味し、Ｇｅ_８＋ｘＳｂ_３３＋ｙＴｅ_{５９－ｘ－ｙ}はＧｅとＳｂとＴｅの３元素で相変化メモリ性を示す場合の組成範囲を意味する。また、Ｇｅ含有量については、８原子％に対し±５原子％の範囲増減することができ、Ｓｂ含有量については、３３原子％に対し±５原子％の範囲増減させた範囲を選択できる。即ち、Ｇｅは、３原子％以上、１３原子％以下の範囲で含有でき、Ｓｂは、２８原子％以上、３８原子％以下の範囲で含有できる。

Ｇｅ_８＋ｘＳｂ_３３＋ｙＴｅ_{５９－ｘ－ｙ}Ｓｅ_Ｚ（－５＜ｘ＜＋５、－５＜ｙ＜＋５、Ｚ＝ｘ＋ｙ、Ｚ≦３３．６）
Ｓｅ含有量の上限について、３３．６原子％以下が望ましいが、２８原子％以下がより望ましく、１６．８原子％以下が更に望ましい。Ｓｅ含有量の下限について、０原子％を超える必要があり、１原子％以上が望ましく、５.６原子％以上であることがより望ましい。

本発明者の研究により、前述のＧｅＳｂＴｅ系の３元系あるいはＳｂＴｅ系の２元系の相変化メモリ膜において、Ｔｅに対する設計組成比率としてＳｅを含む組成としても、相変化メモリ性を発揮できることを知見した。しかも、Ｓｅの含有量を特定量の範囲とすることでリセット電流の低減を実現できることが分かった。このため、相変化メモリ膜において前述の組成範囲を採用できる。
ＧｅＳｂＴｅＳｅ系またはＳｂＴｅＳｅ系の相変化メモリ膜ＰＣＭの場合、硫黄（Ｓ）を含有しても良い。硫黄については、Ｓｅに対し０～１００原子％の範囲で置き換えることができる。硫黄を上述の広い範囲添加できるのは、ＳｅとＳが周期律表の中で同族元素であり、相変化メモリ膜ＰＣＭにおいて、ＳｅとＳが同様の添加効果を示すからである。

ＧｅＳｂＴｅＳｅ系あるいはＳｂＴｅＳｅ系の相変化メモリ膜ＰＣＭの場合、前述の組成比に加え、Ａｌ（アルミニウム）、Ｓｉ（ケイ素）、Ｃ（炭素）、Ｂ（ボロン）、Ｔｉ（チタン）、Ｏの内から選択される１種または２種以上を更に含有しても良い。
Ａｌ、Ｓｉ、Ｃ、Ｂ、Ｔｉ、Ｏは、相変化メモリ膜ＰＣＭに対し、アモルファス化を推進する元素であり、これら元素を上述の相変化メモリ膜ＰＣＭに含有させた場合に問題のない元素である。

ＧｅＳｂＴｅＳｅ系あるいはＳｂＴｅＳｅ系の相変化メモリ膜ＰＣＭの場合、前述の組成に加え、Ｎを含んでいても良い。ＧｅＳｂＴｅＳｅＮ系あるいはＳｂＴｅＳｅＮ系の相変化メモリ膜ＰＣＭに、Ｎを含有させる場合、成膜雰囲気中に窒素ガスを供給し、窒素ガスフロー雰囲気中で成膜する製造方法を採用できる。窒素ガスフロー雰囲気中で成膜する場合、一例として５％窒素ガスフロー雰囲気において成膜する条件を採用できる。

ＧｅＳｂＴｅＳｅＮ系の相変化メモリ膜ＰＣＭであれば、少なくともＧｅ、Ｓｂ、Ｔｅ、Ｓｅ、Ｎを含む組成であり、少なくともＧｅ、Ｓｂ、Ｔｅの３元素で相変化メモリ性を示す組成比におけるＴｅに対する設計組成比率としてＳｅを含む組成を有する相変化メモリ膜であって、前記Ｓｅの組成比が２２．４原子％以下である構成を採用できる。
ＳｂＴｅＳｅＮ系の相変化メモリ膜ＰＣＭであれば、少なくともＳｂ、Ｔｅ、Ｓｅ、Ｎを含む組成であり、少なくともＳｂ、Ｔｅの２元素で相変化メモリ性を示す組成比におけるＴｅに対する設計組成比率としてＳｅを含む組成比を有する相変化メモリ膜であって、前記Ｓｅの組成比が２２．４原子％以下である構成を採用できる。

ＧｅＳｂＴｅＳｅＮ系の相変化メモリ膜ＰＣＭであれば、熱処理を施していない成膜ままの試料において、Ｓｅを２２．４原子％以下の範囲で添加しても、後述する試験結果に示すように、相変化メモリ膜として動作することを確認できている。
ＧｅＳｂＴｅＳｅＮ系の相変化メモリ膜ＰＣＭであれば、２５０℃に３０分加熱する熱処理後の試料において、Ｓｅを２２．４原子％以下の範囲で添加しても、後述する試験結果に示すように、相変化メモリ膜として動作することを確認できている。

図１に示す相変化メモリ素子６であれば、図示略の電源から第１電極１と第２電極２を介し相変化メモリ膜ＰＣＭに加える電圧を調整しながら印加することで使用することができる。
相変化メモリ膜ＰＣＭは、しきい電圧で抵抗が急激に変化する現象を発現する。通電により生じるジュール熱を利用し、相変化メモリ膜ＰＣＭを溶融状態へ移行させ、その後に電圧の降下を行う。その際に急冷処理すれば、高抵抗状態を維持したアモルファス状態（リセット状態）に遷移できる。また、徐冷処理によって結晶化させることができれば低抵抗状態を維持した結晶状態（セット状態）に遷移できる。また、高抵抗状態を維持したアモルファス状態（リセット状態）から低抵抗状態を維持した結晶状態（セット状態）に遷移方法としては、溶融温度よりも低く、結晶化温度よりも高い温度に加熱し、緩やかに冷却することで結晶化状態（セット状態）を実現させる方法もある。相変化メモリ膜ＰＣＭは、通電による加熱により、高抵抗状態の抵抗率と低抵抗状態の抵抗率を切り替え可能な記憶物質であると説明できる。

これらの現象を利用し、通電により相変化メモリ膜ＰＣＭによるメモリ性が得られる。
抵抗を下げる書き換え動作を「セット動作」、抵抗が低い状態を「セット状態」と呼び、抵抗を上げる書き換え動作を「リセット動作」、抵抗が高い状態を「リセット状態」と呼ぶことができる。
セット状態・リセット状態ともに外部からのエネルギー供給が無くとも状態を保持し続けるので、相変化メモリ素子６は不揮発メモリとして機能する。

図１に示す構成の相変化メモリ素子６であれば、第２電極２に接触した相変化メモリ膜ＰＣＭが上述のように抵抗変化する。第２電極２に接触した相変化メモリ膜ＰＣＭの中央部をジュール熱により部分的に溶融させることができ、溶融状態からの急冷処理により相変化メモリ膜ＰＣＭの高抵抗状態を維持できる。
図１に示す構成の相変化メモリ素子６であれば、ＧｅＳｂＴｅ系の３元系あるいはＳｂＴｅ系の２元系の相変化メモリ膜に対し、Ｓｅが含有された組成を有するので、リセット動作を行う場合のリセット電流を低減できる。

本発明者は、ＧｅＳｂＴｅ系あるいはＳｂＴｅ系の相変化メモリ材料において、Ｓｅが含有された組成を有することで、セット抵抗（Ｒset）及びリセット抵抗（Ｒreset）の増加につながる。このため、効率的にジュール発熱させることができるため溶融状態を容易に作ることができる。したがってリセット電流（Ｉreset）を減少できる。

Ｔｅに対する設計組成比率としてＳｅを含むことによるセット抵抗（Ｒset）及びリセット抵抗（Ｒreset）の増加についてのメカニズムの一例として、Ｓｅが添加されたことにより高バンドギャップ物質Ｇｅ－Ｓｅが形成されたことによる効果がある。或いは、アモルファス構造に起因するバンドギャップ中の局在状態を介した電気伝導機構に由来すると考えられる。
実際、図１１、図１２にＳｅ組成に対するそれぞれアモルファス状態における抵抗値、結晶状態における抵抗値を示す。Ｓｅ組成が増えることでいずれも抵抗値が増加しておりＳｅの効果が確認できている。

ここでリセット電流（Ｉreset）とは溶融状態を経て高抵抗状態を維持したアモルファス状態（リセット状態）に遷移させるために必要な電流の上限値のことである。しかし、溶融状態を経て低抵抗状態を維持した結晶状態（セット状態）に遷移させる場合、必要な電流値の上限も同様に溶融状態を実現するための電流値である。したがって、本発明で期待される効果は、溶融状態を経て高抵抗状態を維持したアモルファス状態（リセット状態）に遷移させることに限定されるものではない。例えば、溶融を経て実現されるセット状態への遷移でも電流値低減効果は期待できる。

また、ＧｅＳｂＴｅＳｅ系あるいはＳｂＴｅＳｅ系の相変化メモリ膜に、Ａｌ、Ｓｉ、Ｃ、Ｂ、Ｔｉ、Ｓｉを添加することも同様の効果を期待できる。このため、上述の相変化メモリ膜ＰＣＭにＡｌ、Ｓｉ、Ｃ、Ｂ、Ｔｉ、Ｓｉのいずれか１種または２種以上を添加した相変化メモリ材料であれば、セット抵抗（Ｒset）及びリセット抵抗（Ｒreset）の増加につながるため、例えば、リセット電流（Ｉreset）の削減ができる。

上述の相変化メモリ膜ＰＣＭに、Ｎ（窒素）を添加することで、結晶状態では結晶を小粒径化できる。またＧｅ、Ｓｂ、Ｓｅの窒化物が形成される。Ｇｅ、Ｓｂ、Ｓｅの窒化物は大きなエネルギーギャップを持つことを第一原理計算により確認している。したがってＮの添加がセット抵抗（Ｒset）及びリセット抵抗（Ｒreset）の増加につながり(図１１、図１２)、効率的にジュール発熱させることができるため、例えばリセット電流（Ｉreset）を削減できる。
＜半導体記憶装置の実施形態＞
以下、前述の組成の相変化メモリ膜を備えた半導体記憶装置の具体例について図面を参照し説明する。
以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本明細書で「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「隣り合う」とは、互いに隣接する場合に限定されず、対象となる２つの要素の間に別の要素が存在する場合を含む。本明細書で「ｘｘがｙｙ上に設けられる」とは、ｘｘがｙｙに接する場合に限定されず、ｘｘとｙｙとの間に別の部材が介在する場合も含む。本明細書で「平行」および「直交」とは、それぞれ「略平行」および「略直交」の場合も含む。

また、先にＸ方向、Ｙ方向、Ｚ方向について定義する。Ｘ方向およびＹ方向は、後述する半導体基板ＳＢの表面に沿う方向である。Ｘ方向は、後述するワード線ＷＬが延びた方向である。Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。Ｙ方向は、後述するビット線ＢＬが延びた方向である。Ｚ方向（第１方向）は、Ｘ方向およびＹ方向と交差する（例えば直交する）方向であり、半導体基板ＳＢの厚さ方向である。本明細書では、「＋Ｚ方向」を「上」、「－Ｚ方向」を「下」と称する場合がある。＋Ｚ方向と－Ｚ方向は１８０°異なる方向となる。ただしこれらの表現は、便宜上のものであり、重力方向を規定するものではない。また、Ｘ方向とＹ方向をまとめてＸＹ方向（第２方向）と記載する場合がある。

＜１．半導体記憶装置の全体構成＞
図２は、実施形態に係る半導体記憶装置の全体構成を示すブロック図である。
実施形態に係る半導体記憶装置Ａは、メモリセルアレイ１１と、メモリセルアレイ１１から所望のメモリセルＭＣを選択する行デコーダ１２及び列デコーダ１３を有する。また、半導体記憶装置Ａは、これらデコーダ１２、１３に行アドレス及び列アドレスを与える上位ブロックデコーダ１４と、半導体記憶装置Ａの各部に電力を供給する電源１５と、これらを制御する制御回路１６を備える。

メモリセルアレイ１１は、それぞれ、１ビット又は複数ビットのデータを記憶する複数のメモリセルＭＣを備える。メモリセルアレイ１１は、行デコーダ１２及び列デコーダ１３によって選択された所望のビット線ＢＬ及びワード線ＷＬに所定の電圧が印加されることにより、所望のメモリセルＭＣがアクセス（データの消去／書き込み／読み出し）可能に構成される。

図３は、メモリセルアレイ１１の一部構成を示す等価回路図である。
メモリセルアレイ１１は、複数のビット線ＢＬ、複数のワード線ＷＬ１、ＷＬ２、及び、これらビット線ＢＬ及びワード線ＷＬ１、ＷＬ２に接続された複数のメモリセルＭＣ１、ＭＣ２を備える。
これらメモリセルＭＣ１、ＭＣ２は、ワード線ＷＬ１、ＷＬ２を介して行デコーダ１２に接続されると共に、ビット線ＢＬを介して列デコーダ１３に接続されている。メモリセルＭＣ１、ＭＣ２は、それぞれ、例えば、１ビット分のデータを記憶する。また、共通のワード線ＷＬ１、ＷＬ２に接続された複数のメモリセルＭＣ１、ＭＣ２は、例えば１ページ分のデータを記憶する。

メモリセルＭＣ１、ＭＣ２は、相変化メモリ膜２３とセレクタＳＥＬの直列回路を含む。
相変化メモリ膜２３は、電流パターン（加熱パターン）に応じて低抵抗の結晶状態と高抵抗のアモルファス状態の２種類の状態を取り得る膜であり、相変化メモリ膜として機能する。これら２種類の抵抗値の状態を“０”、“１”の情報に対応させることにより、相変化メモリ膜ＰＣＭをメモリセルとして機能させることができる。従って、相変化メモリ膜２３は記憶層として機能する。また、メモリセルＭＣ１、ＭＣ２にセレクタＳＥＬが設けられる場合、各セレクタＳＥＬは整流素子として機能する。従って、選択されたワード線ＷＬ１、ＷＬ２以外のワード線ＷＬ１，ＷＬ２には、ほぼ電流が流れない。

なお、以下において、メモリセルアレイ１１の第１層に対応する複数のビット線ＢＬ、複数のワード線ＷＬ１、及び、複数のメモリセルＭＣ１を含む構成を、メモリマットＭＭ０と呼称できる。同様に、メモリセルアレイ１１の第２層に対応する複数のビット線ＢＬ、複数のワード線ＷＬ２、及び、複数のメモリセルＭＣ２を含む構成を、メモリマットＭＭ１と呼称できる。

図４は、メモリセルアレイ１１の一部の構成を示す概略的な斜視図である。
メモリセルアレイ１１は、この例では、いわゆるクロスポイント型のメモリセルアレイである。即ち、半導体基板ＳＢの上方には、半導体基板ＳＢの上面と平行なＹ方向に所定間隔を空けて複数のワード線ＷＬ１が配置され、これらのワード線ＷＬ１が半導体基板ＳＢの上面と平行で且つＹ方向と交差するＸ方向に平行に延びるように設けられている。また、これら複数のワード線ＷＬ１の上方には、Ｘ方向に所定間隔を空けて複数のビット線ＢＬが配置され、これらの複数のビット線ＢＬがＹ方向に平行に延びるように設けられている。

更に、複数のビット線ＢＬの上方には、Ｙ方向に所定間隔を空けて複数のワード線ＷＬ２が配置され、これら複数のワード線ＷＬ２がＸ方向に平行に延びるように設けられている。また、複数のワード線ＷＬ１及び複数のビット線ＢＬの交差部には、それぞれ、メモリセルＭＣ１が設けられる。同様に、複数のビット線ＢＬ及び複数のワード線ＷＬ２の交差部には、それぞれ、メモリセルＭＣ２が設けられる。なお、図４に示す例では、メモリセルＭＣ１、ＭＣ２がそれぞれ角柱状に描かれているが、メモリセルＭＣ１、ＭＣ２は円柱状あるいはその他の形状であって良く、それらの形状は制限されない。

図５と図６は、メモリマットＭＭ０の一部の構成を示す断面図である。図５はＸ方向と直交する断面を例示し、図６はＹ方向と直交する断面を示している。図５、図６は隣り合う３つのメモリセルＭＣ１とそれらの周囲部分の断面を示している。
メモリマットＭＭ０は、半導体基板ＳＢ側に配置されたＸ方向に延びるワード線ＷＬ１と、このワード線ＷＬ１に対して半導体基板ＳＢと反対側に対向配置されたＹ方向に延びるビット線ＢＬを有する。また、これらワード線ＷＬ１とビット線ＢＬの間に配置されたメモリセルＭＣ１と、複数のメモリセルＭＣ１のＸＹ方向（第２方向）の側面間に設けられた絶縁層１８とを備える。

メモリセルＭＣ１は、ワード線ＷＬ１側からビット線ＢＬ側に向かって、Ｚ方向（第１方向）に順に積層された下部電極層（第２電極）２０、セレクタＳＥＬ、中間電極層２２、相変化メモリ膜（抵抗変化メモリ膜、記憶層）２３ 、上部電極層（第１電極）２５を備えている。相変化メモリ膜２３のＸＹ方向（第２方向）の側面（周面）には、これらの側面を覆う保護層（側壁層）２６が形成されている。

ワード線ＷＬ１、ビット線ＢＬは、例えばタングステン（Ｗ）、チタン（Ｔｉ）、ポリＳｉ等の導電材料を含む。図５、図６の例では、ワード線ＷＬ１の上に下部電極層２０が積層されている。
絶縁層１８は、例えば酸化シリコン（ＳｉＯ_２）、窒化シリコン（Ｓｉ_３Ｎ_４）等の絶縁材料を含む。

セレクタＳＥＬは、例えば２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は“高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は“低抵抗”状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。このスイッチ素子には、Ｔｅ、ＳｅおよびＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は他にも、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種以上の元素を含んでもよい。
相変化メモリ膜２３は、上述の相変化メモリ膜ＰＣＭに適用した材料と同等の材料からなる。

保護層（側壁層）２６は、例えば、相変化メモリ膜２３と同等の材料に窒素（Ｎ）、炭素（Ｃ）、ホウ素（Ｂ）及び酸素（Ｏ）から選ばれた少なくとも１種の元素を含んで構成されている。
窒素（Ｎ）、炭素（Ｃ）、ホウ素（Ｂ）及び酸素（Ｏ）等の元素は、保護層２６の溶融温度を向上させる。従って、実施形態では、例えば、保護層２６の溶融温度は、相変化メモリ膜２３の溶融温度よりも高い。より具体的に、保護層２６の溶融温度は、メモリセルＭＣ１に対するアクセス時に、相変化メモリ膜２３に加えられる熱よりも高く、例えば５００℃よりも高い。よって、保護層２６は、メモリセルＭＣ１に対するアクセスによっては溶融せず、固化状態を維持している。また、保護層２６は、高抵抗のアモルファス状態とされている。このため、保護層２６の結晶化温度は、相変化メモリ膜２３の溶融温度よりも高い。

相変化メモリ膜２３は、溶融温度以上の加熱と急速冷却によりアモルファス状態（リセット状態）となる。また、相変化メモリ膜２３は、溶融温度よりも低く、且つ結晶化温度よりも高い温度で加熱し、緩やかに冷却することにより結晶化状態（セット状態）となる。このため、相変化メモリ膜２３は、リセット・セットによって溶融・固化を繰り返す。
従って、相変化メモリ膜２３は、通電による加熱により、高抵抗状態の抵抗率と低抵抗状態の抵抗率を切り替え可能な記憶物質であると説明できる。

図２～図６に示す半導体記憶装置Ａにおいて、相変化メモリ膜ＰＣＭは、電圧が印加又は電流が供給されることにより、少なくとも２値の抵抗値を、室温にて双安定状態として取り得る。この２つの安定な抵抗値を書き込み及び読み出すことにより、少なくとも２値のメモリ動作を実現できる。２値のメモリ動作をさせる場合、例えば、相変化メモリ膜ＰＣＭの低抵抗状態を“１”、高抵抗状態を“０”に対応付けることができる。

半導体記憶装置Ａは、複数の相変化メモリ膜ＰＣＭを有するため、個々の相変化メモリ膜ＰＣＭに情報を記憶することができる。
半導体記憶装置Ａは、上述の相変化メモリ膜ＰＣＭと同等の相変化メモリ膜２３を備えているため、セット抵抗（Ｒset）の増加とリセット電流（Ｉreset）の削減ができる。
その他、半導体記憶装置Ａは、先に説明した相変化メモリ膜ＰＣＭと同等材料の相変化メモリ膜２３を備えるため、先に説明した相変化メモリ膜ＰＣＭから得られる効果と同等の効果を得ることができる。

以下、実施例について説明する。
図７～図１６は、主として以下に説明する実施例の相変化メモリ素子を用いて通電試験した結果得られた特性を示している。
これらの試験は、図１７に示す構造の相変化メモリ素子を用い、この相変化メモリ素子に図１８に示す試験アルゴリズムでパルス電圧を印加する通電試験を実施することで行った。
図１７に示す相変化メモリ素子３０は図１に示す相変化メモリ素子６と同等の構成を有する。相変化メモリ素子３０は、層状の第１の電極３１と柱状の第２電極３２の間に相変化メモリ膜３３を挟持した構造を有する。絶縁膜３５の中央部に柱状の第２電極３２が形成されている。第２電極３２は、絶縁膜３５の外面に形成された電極層３６に接続され、電極層３６を介し図示略の電源に接続され、この電源は第１電極３１に接続されている。

第１電極３１と第２電極３２を利用して通電処理を行い、相変化メモリ膜３３において第２電極３２が接触した部分まわりを溶融し、溶融後に急冷するか徐々に冷却することにより、高抵抗状態と低抵抗状態を切り換えることができる。
相変化メモリ膜３３の膜厚は約５０ｎｍ、第２電極は直径１００～２００ｎｍの円柱状に形成し、第１電極はＷ，ＴｉＮ，Ｃ，Ｔｉからなる電極層を用い、第２電極はＷからなる電極を用いた。
相変化メモリ膜３３の構成材料は後述する材料から構成した。図１８に示す試験アルゴリズムは、短パルスを供給し、低電圧（Ｖread）で抵抗の読み取りを行った。

図７、図８は、ＧｅＳｂＴｅ系の相変化メモリ膜を図１７に示す構造に適用した場合、組成の異なる複数の試料について、抵抗値と電流値の関係を測定した結果を示すグラフである。図９は、同様の試料において、リセット電流とＳｅ含有量（原子％）の関係を測定した結果を示す。

組成の異なる複数の試料は、Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６、Ｇｅ_２２Ｓｂ_２２Ｔｅ_５０．４Ｓｅ_５．６、Ｇｅ_２２Ｓｂ_２２Ｔｅ_４４．８Ｓｅ_１１．２、Ｇｅ_２２Ｓｂ_２２Ｔｅ_３９．２Ｓｅ_１６．８、Ｇｅ_２２Ｓｂ_２２Ｔｅ_３３．６Ｓｅ_２２．４、Ｇｅ_２２Ｓｂ_２２Ｔｅ_２８Ｓｅ_２８、Ｇｅ_２２Ｓｂ_２２Ｔｅ_２２．４Ｓｅ_３３．６、Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６＋Ｎ、Ｇｅ_２２Ｓｂ_２２Ｔｅ_４４．８Ｓｅ_１１．２＋Ｎ、Ｇｅ_２２Ｓｂ_２２Ｔｅ_４４．８Ｓｅ_１１．２＋Ｎ、Ｇｅ_２２Ｓｂ_２２Ｔｅ_３３．６Ｓｅ_２２．４＋Ｎの何れかを用いた。なお、上述の化学式において、＋Ｎと表記した試料は、成膜時に５％窒素ガスを流しながら成膜した試料であることを示す。
また、これらの試料の形成には、例えばスパッタ法や蒸着法、原子層堆積法（ＡＬＤ：Atomic layer deposition)、ＣＶＤ法（Chemical Vapor Deposition：化学気相成膜法）等の成膜方法を適用することができる。

Ｇｅ、Ｓｂ、Ｔｅ、Ｓｅからなる相変化メモリ膜をスパッタ法で形成する場合は、例えば組成が調整されたＧｅＳｂＴｅＳｅターゲットを用いて形成することができる。あるいは、ＧｅＳｂターゲットとＴｅＳｅターゲットを同時にスパッタ（コスパッタ）する、あるいはＧｅＳｂターゲットとＴｅＳｅターゲットを交互に積層させることで形成することができる。

用いるターゲットの組成、成膜時の投入電力、成膜ガス圧、基板とターゲット間距離、成膜時間を調整することにより構成元素の組成を制御することができる。
その際に用いるターゲットの組み合わせは、構成する元素に依存し、ここに一例通して挙げたターゲットの組み合わせに限定されるものではない。また、Ｇｅ、Ｓｂ、Ｔｅ、Ｓｅ、Ｎからなる窒素を含む相変化メモリ膜は、組成調整されたＧｅＳｂＴｅＳｅＮスパッタターゲットを用いる手法や、上記手法によりＧｅＳｂＴｅＳｅを成膜時や成膜後に窒素雰囲気あるいは窒素プラズマに暴露することにより、またその組み合わせによりＧｅＳｂＴｅＳｅＮ膜を形成することができる。

Ｔｅに対する設計組成比率としてＳｅを含むことを考慮すると、Ｓｅ含有量を原子％で表記し、Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６－ｘＳｅ_ｘの化学式で表示することができる。この化学式において、Ｓｅの含有量を６原子％とした場合、Ｇｅ_２２Ｓｂ_２２Ｔｅ_５０Ｓｅ_６となり、Ｓｅの含有量を１１原子％とした場合、Ｇｅ_２２Ｓｂ_２２Ｔｅ_４５Ｓｅ_１１となる。

Ｇｅ_２２Ｔｅ_２２Ｔｅ_５６－ｘＳｅ_ｘの組成においては、Ｓｅ含有量の増加に伴って、抵抗およびＥｇが増加すると考えられる。これは、Ｇｅ－Ｓｅ結合の形成により、組成全体のＢｏｎｄエネルギーが増加することによる。
図７、図８に示すように、いずれの組成の相変化メモリ膜においても、電流値に応じ、抵抗の低い状態と高い状態を示すことが明らかであり、抵抗変化メモリ膜として利用できることが分かる。なお、図７以降のグラフにおいて、arb.unitsは任意単位を示す。
図９に示すように、Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６の試料と比較し、Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６－ｘＳｅ_ｘの試料において、Ｓｅの含有量を５．６原子％から１６．８原子％に増加させると、リセット電流（Ｉreset）を４２％～５５％低減できることが分かった。

図９に示すように、Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６－ｘＳｅ_ｘ（ｘ＝０、１１.２、２２.４原子％）に対し、窒素ドーピング（Ａｒフローに対して５％の窒素フロー）した試料では、リセット電流（Ｉreset）をさらに減少できることが分かった。これらの試料は、Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６との比較により、リセット電流を５３％～６１％低減できることが分かった。
Ｇｅ_２２Ｓｂ_２２Ｔｅ_２８Ｓｅ_２８及びＧｅ_２２Ｓｂ_２２Ｔｅ_２２．４Ｓｅ_３３．６で表示される組成範囲の試料については、リセット電流（Ｉreset）の低減は少なかった。Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６－ｘＳｅ_ｘで表示される組成範囲の試料において、Ｓｅを２８原子％を超えて含有させると、リセット電流（Ｉreset）の低減は少なかった。従って、ＧｅＳｂＴｅ系とＳｂＴｅ系においてＳｅが含有された、相変化メモリ膜として利用する場合、窒素ドーピングした試料においてＳｅ含有量は２２．４原子％以下が望ましいと分かり、窒素ドーピングしていない試料においてＳｅ含有量は１６．８原子％以下が望ましいと分かった。

図１０は、ＧｅＳｂＴｅ系の相変化メモリ膜に関し、組成の異なる複数の試料について、Ｓｅ含有量（原子％）に対する結晶状態の抵抗の依存性を測定した結果を示す。
図１０からセット抵抗（Ｒset）が増加するとリセット電流（Ｉreset）を低減できることが分かる。
図１１は、ＧｅＳｂＴｅ系の組成の異なる複数の試料について、Ｓｅ含有量（原子％）に対するアモルファス状態の抵抗依存性を測定した結果を示す。
Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６－ｘＳｅ_ｘで表示される組成範囲の試料において、Ｔｅを置き換えるＳｅの含有量が増えると、試料のアモルファス状態の抵抗が増加することが分かった。
Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６－ｘＳｅ_ｘ（ｘ＝０、１１.２、２２.４原子％）で表示される組成範囲の試料に対し、窒素ドーピング（Ａｒフローに対して５％の窒素フロー）を行うことで、アモルファス状態の抵抗をさらに向上できることが分かった。

図１２は、ＧｅＳｂＴｅ系の相変化メモリ膜に関し、組成の異なる複数の試料について、リセット電流に対する結晶状態の抵抗の依存性を測定した結果を示す。
Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６－ｘＳｅ_ｘで表示される組成範囲の試料とＧｅ_２２Ｓｂ_２２Ｔｅ_５６－ｘＳｅ_ｘ＋Ｎで表示される組成範囲の試料に対し、Ｓｅの含有量が増えると、結晶状態の抵抗が増加し、リセット電流が減少することが分かった。

図１３は、熱処理無しの試料において、Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６－ｘＳｅ_ｘで表示される組成範囲の試料と、Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６－ｘＳｅ_ｘＮで表示される組成範囲の試料について、Ｒ－Ｉ特性を測定した結果を示し、図１４は２５０℃で３０分熱処理した試料においてＲ－Ｉ特性を測定した結果を示す。
図１５は、Ｇｅ_２２Ｓｂ_２２Ｔｅ_２２．４Ｓｅ_３３．６で示される組成を有する試料（熱処理無しの試料）に対し、Ｒ－Ｉ特性を測定した結果を示す。
図１６は、Ｇｅ_２２Ｓｂ_２２Ｔｅ_２２．４Ｓｅ_３３．６で示される組成を有する試料に対し、２５０℃で３０分熱処理後、Ｒ－Ｉ特性を測定した結果を示す。

Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６－ｘＳｅ_ｘで示される組成範囲の試料に対し、Ｓｅ含有量０原子％以上、１６.８原子％以下の試料は相変化メモリ膜として動作し、尚且つＳｅ含有量を増やしていくと０原子％に比べてＩｒｅｓｅｔ電流が低減することが分かった。
これに更に２５０℃×３０分の熱処理を加えてもＳｅ含有量増加に対する０原子％に比べてのＩｒｅｓｅｔ電流低減効果がＳｅ含有量１６.８原子％まで維持していることは確認できている（図１４）。また熱処理有り無しに関わらずＳｅ含有量３３．６原子％まで相変化メモリ膜として動作していることが分かった（図１５）。

窒素をドープしたＧｅ_２２Ｓｂ_２２Ｔｅ_５６－ｘＳｅ_ｘＮで表示される試料に対し、Ｓｅを２２．４原子％以下の範囲で添加した試料は、相変化メモリ膜として動作し尚且つＳｅ含有量０原子％に比べてＩｒｅｓｅｔ電流が低減することが分かった（図１３）。
これに更に、２５０℃×３０分の熱処理を加えてもＳｅ含有量増加に対する０原子％に比べてのＩｒｅｓｅｔ電流低減効果がＳｅ含有量２２．４原子％まで維持していることが分かった（図１４）。

以上、複数の実施形態および変形例について説明したが、各実施形態は上記した例に限定されない。例えば、上述した複数の実施形態および変形例は、互いに組み合わされて実現されてもよい。

以上説明した少なくともひとつの実施形態によれば、ＧｅＳｂＴｅＳｅ系の相変化メモリ性を示す相変化メモリ膜であって、Ｓｅの組成比が２８原子％以下である構成を持つことにより、リセット電流を低減することができる。
以上説明した少なくともひとつの実施形態によれば、ＳｂＴｅＳｅ系の相変化メモリ性を示す相変化メモリ膜であって、Ｓｅの組成比が２８原子％以下である構成をもつことにより、リセット電流を低減することができる。

以上、本発明の実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…第１電極、２…第２電極、ＰＣＭ…相変化メモリ膜、３…絶縁膜、５…電極層、６…相変化メモリ素子、Ａ…半導体記憶装置、２０…下部電極層（第２電極）、２３…相変化メモリ膜、２５…上部電極層（第１電極）、３０…相変化メモリ素子、３１…第１電極、３２…第２電極、３３…相変化メモリ膜。

Claims (18)

1. 少なくともＧｅ、Ｓｂ、Ｔｅ、Ｓｅを含む組成からなる相変化メモリ膜を備えた半導体記憶装置であって、前記Ｓｅの組成比が３３．６原子％以下である半導体記憶装置。
2. 少なくともＧｅ、Ｓｂ、Ｔｅ、Ｓｅ、Ｎを含む組成からなる相変化メモリ膜を備えた半導体記憶装置であって、前記Ｓｅの組成比が２２．４原子％以下である半導体記憶装置。
3. 少なくともＳｂ、Ｔｅ、Ｓｅを含む組成からなる相変化メモリ膜を備えた半導体記憶装置であって、前記Ｓｅの組成比が３３．６原子％以下である半導体記憶装置。
4. 少なくともＳｂ、Ｔｅ、Ｓｅ、Ｎを含む組成からなる相変化メモリ膜を備えた半導体記憶装置であって、前記Ｓｅの組成比が２２．４原子％以下である半導体記憶装置。
5. Ｇｅ_２２＋ｘＳｂ_２２＋ｙＴｅ_{５６－ｘ－ｙ}Ｓｅ_Ｚ（－５＜ｘ＜＋５、－５＜ｙ＜＋５、Ｚ＝ｘ＋ｙ、Ｚ≦３３．６）なる化学式で示される組成比を有する相変化メモリ膜を備えた請求項１に記載の半導体記憶装置。
   ただし、組成比を示す数値は原子％を意味する。
6. Ｇｅ_１４＋ｘＳｂ_２８＋ｙＴｅ_{５８－ｘ－ｙ}Ｓｅ_Ｚ（－５＜ｘ＜＋５、－５＜ｙ＜＋５、Ｚ＝ｘ＋ｙ、Ｚ≦３３．６）なる化学式で示される組成比を有する相変化メモリ膜を備えた請求項１に記載の半導体記憶装置。
   ただし、組成比を示す数値は原子％を意味する。
7. Ｇｅ_８＋ｘＳｂ_３３＋ｙＴｅ_{５９－ｘ－ｙ}Ｓｅ_Ｚ（－５＜ｘ＜＋５、－５＜ｙ＜＋５、Ｚ＝ｘ＋ｙ、Ｚ≦３３．６）なる化学式で示される組成比を有する相変化メモリ膜を備えた請求項１に記載の半導体記憶装置。
   ただし、組成比を示す数値は原子％を意味する。
8. Ｓを含む相変化メモリ膜を備えた、請求項１に記載の半導体記憶装置。
9. Ａｌ、Ｓｉ、Ｃ、Ｂ、Ｔｉ、Ｏの内から選択される１種または２種以上の元素を含む相変化メモリ膜を備えた請求項１に記載の半導体記憶装置。
10. 第１電極と、第２電極と、前記第１電極と前記第２電極の間に配置された相変化メモリ膜を備え、
    前記相変化メモリ膜が、少なくともＧｅ、Ｓｂ、Ｔｅ、Ｓｅを含む組成からなる前記Ｓｅの組成比が３３．６原子％以下である、
    半導体記憶装置。
11. 第１電極と、第２電極と、前記第１電極と前記第２電極の間に配置された相変化メモリ膜を備え、
    前記相変化メモリ膜が、少なくともＧｅ、Ｓｂ、Ｔｅ、Ｓｅ、Ｎを含む組成からなる相変化メモリ膜であって、前記Ｓｅの組成比が２２．４原子％以下である半導体記憶装置。
12. 第１電極と、第２電極と、前記第１電極と前記第２電極の間に配置された相変化メモリ膜を備え、
    前記相変化メモリ膜が、少なくともＳｂ、Ｔｅ、Ｓｅを含む組成からなり、前記Ｓｅの組成比が３３．６原子％以下である、
    半導体記憶装置。
13. 第１電極と、第２電極と、前記第１電極と前記第２電極の間に配置された相変化メモリ膜を備え、
    前記相変化メモリ膜が、少なくともＳｂ、Ｔｅ、Ｓｅ、Ｎを含む組成である相変化メモリ膜であって、前記Ｓｅの組成比が２２．４原子％以下である半導体記憶装置。
14. 前記相変化メモリ膜が、Ｇｅ_２２＋ｘＳｂ_２２＋ｙＴｅ_{５６－ｘ－ｙ}Ｓｅ_Ｚ（－５＜ｘ＜＋５、－５＜ｙ＜＋５、Ｚ＝ｘ＋ｙ、Ｚ≦３３．６）なる化学式で示される組成比を有する
    請求項１０に記載の半導体記憶装置。
15. 前記相変化メモリ膜が、Ｇｅ_１４＋ｘＳｂ_２８＋ｙＴｅ_{５８－ｘ－ｙ}Ｓｅ_Ｚ（－５＜ｘ＜＋５、－５＜ｙ＜＋５、Ｚ＝ｘ＋ｙ、Ｚ≦３３．６）なる化学式で示される組成比を有する
    請求項１０に記載の半導体記憶装置。
16. 前記相変化メモリ膜が、Ｇｅ_８＋ｘＳｂ_３３＋ｙＴｅ_{５９－ｘ－ｙ}Ｓｅ_Ｚ（－５＜ｘ＜＋５、－５＜ｙ＜＋５、Ｚ＝ｘ＋ｙ、Ｚ≦３３．６）なる化学式で示される組成比を有する
    請求項１０に記載の半導体記憶装置。
17. Ｓを含む、請求項１０に記載の半導体記憶装置。
18. Ａｌ、Ｓｉ、Ｃ、Ｂ、Ｔｉ、Ｏの内から選択される１種または２種以上の元素を含む請求項１０に記載の半導体記憶装置。

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