JP2023180600A - 半導体記憶装置 - Google Patents

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Abstract

【課題】メモリセルにおいて、動作時の放熱を抑制することで動作電流を低減することが可能な半導体装置を提供する。【解決手段】実施の形態に係る半導体記憶装置は、第１方向に延びる第１配線と、前記第１方向と交差する第２方向に延在する第２配線と、前記第１配線と第２配線との間に設けられ、ゲルマニウム、アンチモン及びテルルのうちから選ばれた少なくとも１種の元素を含む抵抗変化膜と、前記抵抗変化膜と前記第１配線との間に設けられた電極と、前記電極と前記第１配線との間に選択的に設けられた第１の膜と、を備え、前記電極は、前記第１配線と前記第１の膜のいずれとも接する面を有する。【選択図】図４

Description

本発明の実施形態は、半導体記憶装置に関する。
膜の抵抗変化を利用した抵抗変化メモリ（ＲｅＲＡＭ）が知られている。ＲｅＲＡＭの一種として、膜の記憶領域における結晶状態とアモルファス状態との間の熱的な相転移による抵抗値変化を利用した相変化メモリ（ＰＣＭ）が開発されている。また、２つの異なる合金を繰り返し積層した超格子型のＰＣＭは、少ない電流で膜を相変化させることができるため、省電力化が容易な記憶装置として注目されている。
米国特許出願公開第２０１０／００５２０３９号明細書
メモリセルにおいて、動作時の放熱を抑制することで動作電流を低減することが可能な半導体記憶装置を提供する。
実施の形態に係る半導体記憶装置は、第１方向に延びる第１配線と、前記第１方向と交差する第２方向に延在する第２配線と、前記第１配線と第２配線との間に設けられ、ゲルマニウム、アンチモン及びテルルのうちから選ばれた少なくとも１種の元素を含む抵抗変化膜と、前記抵抗変化膜と前記第１配線との間に設けられた電極と、前記電極と前記第１配線との間に選択的に設けられた第１の膜と、を備え、前記電極は、前記第１配線と前記第１の膜のいずれとも接する面を有する。
実施形態に係る半導体記憶装置のブロック図。 メモリセルアレイの一部の構成を示す等価回路図。 メモリセルアレイ１１の一部の構成を示す概略的な斜視図。 第１の実施形態に係るメモリマットの一部の構成を示す断面図。 第１の実施形態に係る半導体記憶装置の製造方法について説明する断面図。 図５に続く第１の実施形態に係る半導体記憶装置の製造方法について説明する断面図。 図６に続く第１の実施形態に係る半導体記憶装置の製造方法について説明する断面図。 図７に続く第１の実施形態に係る半導体記憶装置の製造方法について説明する断面図。 図８に続く第１の実施形態に係る半導体記憶装置の製造方法について説明する断面図。 図９に続く第１の実施形態に係る半導体記憶装置の製造方法について説明する断面図。 図１０に続く第１の実施形態に係る半導体記憶装置の製造方法について説明する断面図。 図１１に続く第１の実施形態に係る半導体記憶装置の製造方法について説明する断面図。 図１２に続く第１の実施形態に係る半導体記憶装置の製造方法について説明する断面図。 図１３に続く第１の実施形態に係る半導体記憶装置の製造方法について説明する断面図。 図１４に続く第１の実施形態に係る半導体記憶装置の製造方法について説明する断面図。 図１５に続く第１の実施形態に係る半導体記憶装置の製造方法について説明する断面図。 図１６に続く第１の実施形態に係る半導体記憶装置の製造方法について説明する断面図。 第2の実施形態に係るメモリマットの一部の構成を示す断面図。 図１０に続く第２の実施形態に係る半導体記憶装置の製造方法について説明する断面図。 図１９に続く第２の実施形態に係る半導体記憶装置の製造方法について説明する断面図。 図２０に続く第２の実施形態に係る半導体記憶装置の製造方法について説明する断面図。 図２１に続く第２の実施形態に係る半導体記憶装置の製造方法について説明する断面図。 図２２に続く第２の実施形態に係る半導体記憶装置の製造方法について説明する断面図。 図２３に続く第２の実施形態に係る半導体記憶装置の製造方法について説明する断面図。 図２４に続く第２の実施形態に係る半導体記憶装置の製造方法について説明する断面図。 図２５に続く第２の実施形態に係る半導体記憶装置の製造方法について説明する断面図。
以下、図面を参照して、本実施形態について説明する。以下に説明する図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係等は現実のものとは異なる。
図１は、実施形態に係る半導体記憶装置のブロック図である。
本実施形態に係る半導体記憶装置１は、メモリセルアレイ１１と、メモリセルアレイ１１から所望のメモリセルＭＣを選択する行デコーダ１２及び列デコーダ１３と、これらデコーダ１２，１３に行アドレス及び列アドレスを与える上位ブロックデコーダ１４と、半導体記憶装置１の各部に電力を供給する電源１５と、これらを制御する制御回路１６とを備える。
メモリセルアレイ１１は、それぞれ、１ビット又は複数ビットのデータを記憶するメモリセルＭＣを複数備える。メモリセルアレイ１１は、行デコーダ１２及び列デコーダ１３によって選択された所望のビット線ＢＬ及びワード線ＷＬに所定の電圧が印加されることにより、所望のメモリセルＭＣがアクセス（データ消去／書き込み／読み出し）可能に構成される。
図２は、メモリセルアレイ１１の一部の構成を示す等価回路図である。
メモリセルアレイ１１は、複数のビット線ＢＬ、複数のワード線ＷＬ１，ＷＬ２、及び、これらビット線ＢＬ及びワード線ＷＬ１，ＷＬ２に接続された複数のメモリセルＭＣ１，ＭＣ２を備える。
これらメモリセルＭＣ１，ＭＣ２は、ワード線ＷＬ１，ＷＬ２を介して行デコーダ１２に接続されると共に、ビット線ＢＬを介して列デコーダ１３に接続される。メモリセルＭＣ１，ＭＣ２は、それぞれ、例えば、１ビット分のデータを記憶する。また、共通のワード線ＷＬ１，ＷＬ２に接続された複数のメモリセルＭＣ１，ＭＣ２は、例えば１ページ分のデータを記憶する。
メモリセルＭＣ１，ＭＣ２は、相変化膜ＰＣＭとセレクタＳＥＬの直列回路により構成されている。相変化膜ＰＣＭは、電流パターン（加熱パターン）に応じて低抵抗の結晶状態と高抵抗のアモルファス状態の２種類の状態を取り得るので、抵抗変化膜として機能する。これら２種類の抵抗値の状態を“０”、“１”の情報に対応させることにより、相変化膜ＰＣＭをメモリセルとして機能させることができる。また、メモリセルＭＣ１，ＭＣ２のセレクタＳＥＬは、整流素子として機能する。従って、選択されたワード線ＷＬ１，ＷＬ２以外のワード線ＷＬ１，ＷＬ２には、ほぼ電流が流れない。
なお、以下において、メモリセルアレイ１１の第１層に対応する複数のビット線ＢＬ、複数のワード線ＷＬ１、及び、複数のメモリセルＭＣ１を含む構成を、メモリマットＭＭ０と呼ぶ。同様に、メモリセルアレイ１１の第２層に対応する複数のビット線ＢＬ、複数のワード線ＷＬ２、及び、複数のメモリセルＭＣ２を含む構成を、メモリマットＭＭ１と呼ぶ。
図３は、メモリセルアレイ１１の一部の構成を示す概略的な斜視図である。図３に示すように、メモリセルアレイ１１は、例えば、シリコン基板ＳＢ、ワード線ＷＬ、ビット線ＢＬ、メモリセルＭＣを含む。
続いて、Ｘ方向、Ｙ方向およびＺ方向について定義する。Ｘ方向及びＹ方向は、シリコン基板ＳＢの表面に沿う方向である。Ｘ方向は、ワード線ＷＬが延びた方向である。Ｙ方向は、Ｘ方向と交差する（例えば直行する）方向である。Ｙ方向は、ビット線ＢＬが延びた方向である。Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向である。Ｚ方向は、シリコン基板ＳＢの厚さ方向である。Ｘ方向は「第１方向」の一例である。Ｙ方向は「第２方向」の一例である。Ｚ方向は「第３方向」の一例である。
メモリセルアレイ１１は、この例では、いわゆるクロスポイント型のメモリセルアレイである。即ち、半導体基板ＳＢの上方には、半導体基板ＳＢの上面と平行なＹ方向に所定間隔を空けて配置され、半導体基板ＳＢの上面と平行で且つＹ方向と交差するＸ方向に平行に延びる複数のワード線ＷＬ１が設けられる。また、これら複数のワード線ＷＬ１の上方には、Ｘ方向に所定間隔を空けて配置され、Ｙ方向に平行に延びる複数のビット線ＢＬが設けられる。更に、複数のビット線ＢＬの上方には、Ｙ方向に所定間隔を空けて配置され、Ｘ方向に平行に延びる複数のワード線ＷＬ２が設けられる。また、複数のワード線Ｗ
Ｌ１及び複数のビット線ＢＬの交差部には、それぞれ、メモリセルＭＣ１が設けられる。
同様に、複数のビット線ＢＬ及び複数のワード線ＷＬ２の交差部には、それぞれ、メモリセルＭＣ２が設けられる。なお、この例では、メモリセルＭＣ１，ＭＣ２が角柱状であるが、円柱状でも良い。
（第１の実施形態）
図４は、第１の実施形態に係るメモリマットＭＭ０の一部の構成を示す断面図である。図４（ａ）はＸ方向と直交する断面、図４（ｂ）はＹ方向と直交する断面を示している。
メモリマットＭＭ０は、Ｘ方向に延びるワード線ＷＬ１と、このワード線ＷＬ１に対して対向配置されたＹ方向に延びるビット線ＢＬと、これらワード線ＷＬ１とビット線ＢＬの間に配置されたメモリセルＭＣ１と、複数のメモリセルＭＣ１のＸ方向およびＹ方向の側面間に設けられた絶縁層２０とを備える。ビット線は「第１配線」の一例である。ワード線ＷＬ１「第２配線」の一例である。
メモリセルＭＣ１は、ワード線ＷＬ１側からビット線ＢＬ側に向かって、Ｘ方向及びＹ方向と交差するＺ方向に順に積層された下部電極層２１、セレクタ層２２（セレクタＳＥＬ）、中間電極層２３、バリア金属層２４、抵抗変化膜２５ 、バリア金属層２６、及び上部電極層２７を備えて構成されている。メモリセルＭＣ１のＸ方向およびＹ方向、ワード線ＷＬ１の上面およびＹ方向、ビット線ＢＬのＸ方向の側面には、絶縁層３０が形成されている。上部電極層２７の上面の一部、絶縁層２０および絶縁層３０の、上面および側面の一部には、絶縁膜３１が形成されている。絶縁膜３１は「第１の膜」の一例である。
下部電極層２１は「第１電極」の一例である。中間電極層２３は「第２電極」の一例である。上部電極層２７は「電極」および「第３電極」の一例である。
ワード線ＷＬ１、ビット線ＢＬ、下部電極層２１、中間電極層２３及び上部電極層２７は、例えばタングステン（Ｗ）、チタン（Ｔｉ）、ポリＳｉ等の導電材料により構成される。これら電極層２１，２３及び２７には、抵抗変化膜２５の加熱のために熱抵抗効果の高い材料、例えば窒化炭素（ＣＮ）等を使用するようにしても良い。中間電極層２３と抵抗変化膜２５との間にはバリア金属層２４が、上部電極層２７と抵抗変化膜２５との間にはバリア金属層２６が形成されている。バリア金属層２４、２６は、例えば、窒化タングステン（WN）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）等の導電材料により構成される。セレクタ層２２は、例えば、少なくとも１種のカルコゲンまたは少なくとも１種のカルコゲナイドまたはＢ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種の元素を含む非オーミック素子、あるいはｐ型半導体層、真性半導体層、及びｎ型半導体層からなるｐｉｎダイオード等の非オーミック素子により構成される。絶縁層２０は、例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁体により構成される。絶縁層３０は、例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁体により構成される。
絶縁膜３１は、例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁体により構成される。
抵抗変化膜２５は、カルコゲンを含む。カルコゲンとは、周期表の第１６族に属する元素である。抵抗変化膜２５は、このうち、酸素（Ｏ）を除く、たとえば、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）等を含む。また、抵抗変化膜２５は、カルコゲナイド膜でも良い。カルコゲナイドは、カルコゲンを含む化合物であり、例えば、ＧｅＳｂＴｅ、ＧｅＴｅ、ＳｂＴｅ、ＳｉＴｅ等である。即ち、抵抗変化膜２５は、ゲルマニウム、アンチモン及びテルルのうちから選ばれた少なくとも１種の元素を含むものでも良い。
次に、絶縁膜３１の機能と、本実施形態の効果について説明する。抵抗変化膜２５は、溶融温度以上の加熱と急速冷却によりアモルファス状態（リセット状態）となる。また、抵抗変化膜２５は、溶融温度よりも低く、且つ結晶化温度よりも高い温度で加熱し、緩やかに冷却することにより結晶化状態（セット状態）となる。セット状態からリセット状態にする際に行われる溶融温度以上の加熱には大きな動作電流が必要となる。この加熱に際して、抵抗変化膜からの放熱を抑制することで、抵抗変化膜の加熱が効率よく行われ、動作電流を低減することが可能となる。本実施形態では、図４に示すように、上部電極層２７の上面の一部が絶縁膜３１によって覆われている。このような構造にすることで、絶縁膜３１による放熱を抑制することが出来る。そのため、絶縁膜３１がなく、上部電極層２７の上面のほとんどがビット線ＢＬ構造と接する構造と比較して、動作電流を低減することが出来る。
次に、図５から図１８を用いて、第１の実施形態に係る半導体記憶装置の製造方法について説明する。図５（ａ）は、第１の実施形態に係る半導体記憶装置の製造方法において、積層構造体を形成する工程を示すＹＺ平面の断面図である。図５（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法において、積層構造体を形成する工程を示すＸＺ平面の断面図である。
図５に示すように、ワード線ＷＬ１となる導電層１００、下部電極層２１となる導電層２１１、セレクタ層２２となる半導体層２２１、中間電極層２３となる導電層２３１、バリア金属層２４となる導電層２４１、抵抗変化膜２５となる抵抗変化膜２５１、バリア金属層２６となる導電層２６１、及び上部電極層２７となる導電層２７１を含む積層構造体を形成する。それぞれの層は、例えば、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等の方法によって順次形成する。さらに、導電層２７１の上に、リソグラフィによりハードマスクＨＭ１を形成する。
図６に示すように、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性エッチングにより、積層構造体の一部をＺ方向に導電層２７１から導電層１００まで除去する。積層構造体は、Ｘ方向に延伸するライン状のハードマスクＨＭ１を用いて選択的にエッチングすることによって、Ｙ方向に分断される。
次に、図７に示すように、絶縁層３０１を、積層構造体を覆うように形成する。つづいて、図８に示すように、エッチングにより分断された積層構造体それぞれを包埋するように絶縁層２０１を形成する。そして、図９に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により、絶縁層３０１の上面及び絶縁層２０１を削り、ハードマスクＨＭ１の上面を露出させる。
次に、図１０に示すように、エッチングによってハードマスクＨＭ１を除去する。つづいて、図１１に示すように、導電層２７１の上面、絶縁層２０の上面、絶縁層３０１の上面および側面に絶縁膜３１１を形成する。このとき、形成する絶縁膜３１１のカバレッジを悪くすることによって、導電層２７１と絶縁層３０１で形成される角の部分には絶縁膜３１１が形成されない。
次に、図１２に示すように、絶縁膜３１１の上に、ビット線ＢＬとなる導電層１０１を形成する。つづいて、図１３に示すように、導電層１０１の上にハードマスクＨＭ２を形成する。そして、図１４に示すように、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性エッチングにより、積層構造体の一部をＺ方向にビット線ＢＬから導電層２１１まで除去する。積層構造体は、Ｙ方向に延伸するライン状のハードマスクＨＭ２を用いて選択的にエッチングすることによって、Ｘ方向に分断される。積層構造体が除去された領域では、導電層１００の一部が露出する。
次に、図１５に示すように、絶縁層３０２を、積層構造体を覆うように形成する。つづいて、図１６に示すように、エッチングにより分断された積層構造体それぞれを包埋するように絶縁層２０２を形成する。そして、図１７に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により、絶縁層３０２の一部、絶縁層２０２の一部およびハードマスクＨＭ２を削り、導電層１０１の上面を露出させる。上述した方法により、第１の実施形態に係る半導体記憶装置を製造することができる。
（第２の実施形態）
図１８は、第２の実施形態に係るメモリマットＭＭ０の一部の構成を示す断面図である。図１８（ａ）はＸ方向と直交する断面、図１８（ｂ）はＹ方向と直交する断面を示している。第２の実施形態に係る半導体記憶装置は、絶縁膜３１の形状が異なる以外、第１の実施形態に係る半導体記憶装置と同様であることから、共通する部分については説明を省略する。
図１８に示すように、メモリマットＭＭ０は、Ｘ方向に延びるワード線ＷＬ１と、このワード線ＷＬ１に対して対向配置されたＹ方向に延びるビット線ＢＬと、これらワード線ＷＬ１とビット線ＢＬの間に配置されたメモリセルＭＣ１と、複数のメモリセルＭＣ１のＸ方向およびＹ方向の側面間に設けられた絶縁層２０とを備える。メモリセルＭＣ１のＸ方向およびＹ方向、ワード線ＷＬ１の上面およびＹ方向、ビット線ＢＬのＸ方向の側面には、絶縁層３０が形成されている。
図１８（ａ）に示すように、上部電極層２７の上面の一部に絶縁膜３１が形成されている。より具体的には、上部電極層２７の中央部を除く絶縁層２０に近い部位に絶縁膜３１が形成されている。このような構成にすることで、第１の実施形態に係る半導体記憶装置と同様に絶縁膜３１による放熱を抑制することが出来る。そのため、絶縁膜３１がなく、上部電極層２７の上面のほとんどがビット線ＢＬ構造と接する構造と比較して、動作電流を低減することが出来る。
次に、第２の実施形態に係る半導体記憶装置の製造方法について説明する。第２の実施形態に係る半導体記憶装置の製造方法は、第１実施形態に係る半導体記憶装置の製造方法と図５から図１０までは同一の工程で行うことができることから、ここでは省略する。図１９から図２６を用いて、図１０に続く、第２の実施形態に係る半導体記憶装置の製造方法について説明する。
まず、図１９に示すように、導電層２７１の上面、絶縁層２０の上面、絶縁層３０１の上面および側面に絶縁膜３１１を形成する。つづいて、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性エッチングを行う。これにより、図２０に示すように、上部電極層２７の上面の一部に絶縁膜３１が形成された状態となる。
次に、図２１に示すように、絶縁膜３１１の上に、ビット線ＢＬとなる導電層１０１を形成する。つづいて、図２２に示すように、導電層１０１の上にハードマスクＨＭ２を形成する。そして、図２３に示すように、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性エッチングにより、積層構造体の一部をＺ方向にビット線ＢＬから導電層２１１まで除去する。積層構造体は、Ｙ方向に延伸するライン状のハードマスクＨＭ２を用いて選択的にエッチングすることによって、Ｘ方向に分断される。積層構造体が除去された領域では、導電層１００の一部が露出する。
次に、図２４に示すように、絶縁層３０２を、積層構造体覆うように形成する。つづいて、図２５に示すように、エッチングにより分断された積層構造体それぞれを包埋するように絶縁層２０２を形成する。そして、図２６に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により、絶縁層３０２の一部、絶縁層２０２の一部およびハードマスクＨＭ２を削り、導電層１０１の上面を露出させる。上述した方法により、第２の実施形態に係る半導体記憶装置を製造することができる。
なお、第１の実施形態及び第２の実施形態では、柱状のメモリセル周囲の絶縁層の突出部に自己整合（self-alignment）して第１の膜である絶縁膜３１を形成した。即ち、上部電極層が第１配線と接する領域、及び上部電極が第１の膜と接する領域は、メモリセル、即ち上部電極のパターンに自己整合して設けられている。しかしながらこれらに限るものではない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＳＢ…半導体基板、ＷＬ…ワード線、ＢＬ…ビット線、２０…絶縁層、２１…下部電極層、２２…セレクタ層、２３…中間電極層、２４…バリア金属層、２５…抵抗変化膜、２６…バリア金属層、２７…上部電極層、３０…絶縁層、３１…絶縁膜

Claims (8)

  1. 第１方向に延在する第１配線と、
    前記第１方向と交差する第２方向に延在する第２配線と、
    前記第１配線と第２配線との間に設けられ、ゲルマニウム、アンチモン及びテルルのうちから選ばれた少なくとも１種の元素を含む抵抗変化膜と、
    前記抵抗変化膜と前記第１配線との間に設けられた電極と、
    前記電極と前記第１配線との間に選択的に設けられた第１の膜と、を備え、
    前記電極は、前記第１配線と前記第１の膜のいずれとも接する面を有する、半導体記憶装置。
  2. 前記電極の面の中心部は前記第１の膜と接する、請求項１に記載の半導体記憶装置。
  3. 前記電極の面の中心部は前記第１配線と接する、請求項１に記載の半導体記憶装置。
  4. 前記電極が前記第１配線と接する領域、及び前記電極が前記第１の膜と接する領域は、前記電極のパターンに自己整合して設けられている、請求項１に記載の半導体記憶装置。
  5. 前記第１の膜の熱伝導率は前記第１配線の熱伝導率よりも低い、請求項１に記載の半導体記憶装置。
  6. 前記第１の膜は絶縁膜である、請求項１に記載の半導体記憶装置。
  7. 第１方向に延在する第１配線と、
    前記第１方向と交差する第２方向に延在する第２配線と、
    前記第１配線と前記第２配線との間に設けられ、前記第１方向および前記第２方向と交差する第３方向にそれぞれ向かい合う、第１電極、第２電極及び第３電極と、
    前記第１電極と前記第２電極との間に設けられたセレクタ層と、
    前記第２電極と前記第３電極との間に設けられた抵抗変化膜と、
    前記第３電極と前記第１配線との間に設けられた絶縁膜と、を備え、
    前記第３電極は、前記第１配線と前記絶縁膜のいずれとも接する面を有する、半導体記憶装置。
  8. 前記第２電極と前記抵抗変化膜との間、および、前記第３電極と前記抵抗変化膜との間にはバリア金属層を備える、請求項７に記載の半導体記憶装置。
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