KR20100034240A - 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
가변 저항 메모리 장치 및 그 제조 방법을 제공한다. 가변 저항 메모리 장치는 반도체 기판 상에 형성된 선택 소자들, 선택 소자와 전기적으로 연결된 가변 저항 패턴 및 서로 이격되어 가변 저항 패턴의 측벽과 접하며, 각각의 두께가 서로 다르게 적층된 다수의 히터 전극들을 포함한다.
3차원 구조, 히터 전극, 두께
Description
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 3차원 구조의 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, MRAM(magnetic Random Access Memory) 및 PRAM(phase-change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반 도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
이러한 가변 저항 메모리 장치들 중, 상변화 물질(phase-change material)을 이용하는 상변화 메모리 장치(PRAM)는 빠른 동작 속도를 가지며, 고집적화에 유리한 구조를 가지고 있어, 개발이 계속되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도가 향상된 가변 저항 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 집적도를 향상시킬 수 있는 가변 저항 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는 반도체 기판 상에 형성된 선택 소자들, 선택 소자와 전기적으로 연결된 가변 저항 패턴 및 서로 이격되어 가변 저항 패턴의 측벽과 접하며, 각각의 두께가 서로 다르게 적층된 다수의 히터 전극들을 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은 반도체 기판 상에 선택 소자들을 포함하는 제 1 층간 절연막을 형성하고, 제 1 층간 절연막 상에, 히터 전극들 및 절연막들을 교대로 적층하되, 히터 전극들의 두께를 서로 다르게 형성하고, 히터 전극들 및 절연막들을 관통하여 선택 소자를 노출시키는 관통 홀을 형성하고, 관통 홀에 의해 노출된 히터 전극들의 단면과 접촉되는 가변 저항 패턴을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 따른 가변 저항 메모리 장치 및 그 제조 방법에 따르면, 하나의 가변 저항 패턴에 두께가 서로 다른 히터 전극들을 접촉시켜 다수의 메모리 셀들을 구현할 수 있다. 그리고, 하나의 스위칭 소자에 다수의 메모리 셀들이 연결되어 싱글 비트 및 멀티 비트의 메모리 장치를 구현할 수 있다.
이에 따라 다수의 메모리 셀들에 대하여 하나의 스위칭 소자, 즉, 다이오드를 공통으로 형성함으로써, 공정을 단순화할 수 있으며, 메모리 장치의 집적도를 향상시킬 수 있다. 그리고, 메모리 장치의 구동시 전류 크기에 따라 메모리 셀들을 개별적으로 프로그래밍 하거나, 둘 이상의 메모리 셀을 동시에 프로그래밍할 수 있다. 또한, 인접한 메모리 셀들 간의 절연막 두께를 조절하여 인접 셀들간의 열적 교란(thermal disturbance) 현상을 개선할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(omprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 가변 저항 메모리 장치 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는 3차원 적층 구조의 메모리 셀 어레이를 포함한다. 그리고, 가변 저항 메모리 장치는 하나의 선택 소자 층과, 복수 개의 가변 저항 소자 층들을 포함한다.
보다 상세히 설명하면, 가변 저항 메모리 장치는 선택 소자(12)들이 매트릭스 형태로 배치되며, 선택 소자(12)들 상에 가변 저항 소자(11)들이 적층된다. 그리고, 메모리 셀 어레이는 서로 다른 저항 값을 갖는 복수 개의 가변 저항 소자(11)들이 하나의 선택 소자(12)를 공유한다.
보다 구체적으로, 메모리 셀 어레이는 x축 방향으로 일정 간격으로 워드 라인(WL)들이 배열되어 있으며, y축 및 z축 방향으로 비트 라인(BL)들이 배열되어 있다. 즉, 워드 라인(WL)들을 가로지르는 비트 라인(BL)들이 적층되어 있다. 가변 저항 소자(11)는 비트 라인(BL)과 선택 소자(12) 사이에 연결되며, 선택 소자(12)는 복수 개의 가변 저항 소자(11)들과 하나의 워드 라인(WL) 사이에 연결될 수 있다. 하나의 선택 소자(12)에 공통으로 연결된 가변 저항 소자(11)들은 각각 서로 다른 저항값을 가질 수 있다.
가변 저항 소자(11)들은 GST(Ge-Sb-Te)와 같이 온도에 따라 저항이 변화하는 상변화 물질을 포함할 수 있다. 상변화 물질은 온도에 따라 비교적 저항이 높은 비정질 상태(amorphous state)와, 비교적 저항이 낮은 결정 상태(crystal state)를 갖는다. 이러한 가변 저항 소자(11)는 비트 라인(BL)을 통해 공급되는 전류의 양에 따라 상태가 결정될 수 있다.
선택 소자(12)는 가변 저항 소자(11)와 워드 라인(WL) 사이에 연결될 수 있 으며, 워드 라인(WL)의 전압에 따라 가변 저항 소자(11)로의 전류 공급이 제어된다. 도면에는 선택 소자(12)로 다이오드(diode)만을 개시하고 있으나, 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터가 이용될 수도 있다.
본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 동작에 대해 간단히 설명하면, 제 1 메모리 셀(Cell(WL0-BL00))을 프로그램 하기 위해, 선택된 워드 라인(WL0)에 접지 전압(GND)을 인가하고, 선택되지 않은 워드 라인들에 대해서는 고전압을 인가한다. 그리고, 선택된 비트라인(BL00)에는 고전압을 인가하고, 선택되지 않은 비트라인들은 플로팅(floating)시킨다. 이에 따라, 제 1 메모리 셀(Cell(WL0-BL00)) 양단에서만 전위차가 발생되어 제 1 메모리 셀을 통한 전류 흐름이 발생된다. 따라서, 제 1 메모리 셀(Cell(WL0-BL00))의 상변화 물질의 상태가 변화하여, 프로그램될 수 있다.
한편, 하나의 선택 소자(12)에 공통으로 연결된 두 개 이상의 메모리 셀을 동시에 프로그램 할 수도 있다. 즉, 선택된 워드 라인(WL0)에 접지 전압을 인가하고, 선택되지 않은 워드 라인들에 대해서는 고전압을 인가한다. 그리고, 선택된 둘 이상의 비트 라인(BL00, BL10)에 고전압을 인가하고, 선택되지 않은 비트라인들은 플로팅시킨다. 이에 따라, 제 1 및 제 2 메모리 셀의 양단에 전압차가 발생하여, 두 개의 메모리 셀이 동시에 프로그램될 수 있다. 이 때, 소모되는 전류는 제 1 및 제 2 메모리 셀에 흐르는 각각의 전류의 합에 해당한다. 따라서, 가변 저항 메모리 장치의 프로그램 속도가 증가할 수 있다.
도 2는 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 특성을 나타내 는 그래프이다.
도 2를 참조하면, 가변 저항 소자인 상변화 물질은, 전류 공급에 의해 t1 시간 동안 용융 온도(Tm)보다 높은 온도로 가열한 뒤, 급속히 냉각(quenching)시키면, 결정 구조가 불규칙적인 비정질 상태(amorphous state)로 만들 수 있다. 비정질 상태는 리셋 상태(RESET state) 또는 데이터 '1'이 저장된 상태이다.
그리고, 상변화 물질을 결정화 온도(TC)보다 높고 용융 온도(Tm)보다는 낮은 온도에서, t1 보다 긴 t2시간 동안 가열한 뒤, 서서히 냉각시켜 결정 상태(crystalline state)로 만들 수 있다. 결정 상태는 셋 상태(SET state) 또는 데이터 '0'이 저장된 상태이다.
따라서, 상변화 물질에 전류를 공급하여 데이터를 저장하고, 상변화 물질의 저항값을 측정하여 데이터를 읽어낼 수 있다.
이와 같이, 온도에 따른 상변화 물질의 결정 구조 변화를 이용하여, 다양한 방법으로 데이터를 저장하거나 읽을 수 있다.
도 3은 본 발명의 일 실시예에 따른 가변 저항 소자의 전류-저항 특성을 나타내는 그래프이다. 도 3은 하나의 선택 소자(11)에 공통으로 연결된 제 1 메모리 셀(Cell(WL0-BL00))과 제 2 메모리 셀(Cell(WL0-BL01))의 전류-저항 특성을 나타낸다.
도 3을 참조하면, 제 1 및 제 2 메모리 셀(Cell(WL0-BL00), Cell(WL0-BL01))은 서로 다른 저항 값을 가지며, 제 1 메모리 셀(Cell(WL0-BL00))이 제 2 메 모리 셀(Cell(WL0-BL01))보다 높은 저항을 갖는 것으로 설명한다. 그리고, 각 메모리 셀의 가변 저항 소자는, 각 메모리 셀에 인가되는 전류에 따라, 그래프에 나타난 바와 같이, 저항값이 변화한다.
보다 상세히 설명하면, 초기의 제 1 및 제 2 메모리 셀(Cell(WL0-BL00), Cell(WL0-BL01))은 결정질 또는 비정질 상태일 수 있다. 그리고, 하나의 선택 소자에 공통으로 연결된 제 1 및 제 2 메모리 셀(Cell(WL0-BL00), Cell(WL0-BL01))에 제 1 전류(I1)가 인가될 경우, 제 1 메모리 셀(Cell(WL0-BL00))의 가변 저항 소자는 결정질 상태를 가지며, 제 2 메모리 셀(Cell(WL0-BL01))의 가변 저항 소자는 비정질 상태를 갖는다. 즉, 제 1 메모리 셀(Cell(WL0-BL00))은 셋 상태이고, 제 2 메모리 셀(Cell(WL0-BL01))은 리셋 상태이다.
제 1 전류(I1)보다 높은 제 2 전류(I2)가 인가될 경우, 제 1 및 제 2 메모리 셀(Cell(WL0-BL00), Cell(WL0-BL01))의 가변 저항 소자 모두 결정질 상태를 갖는다. 즉, 제 1 및 제 2 메모리 셀(Cell(WL0-BL00), Cell(WL0-BL01)) 모두 셋 상태이다.
제 2 전류(I2)보다 높은 제 3 전류(I3)가 인가될 경우, 제 1 메모리 셀(Cell(WL0-BL00))의 가변 저항 소자는 비정질 상태로 변화하며, 제 2 메모리 셀(Cell(WL0-BL01))의 가변 저항 소자는 결정질 상태를 갖는다. 즉, 제 1 메모리 셀(Cell(WL0-BL00))은 리셋 상태이며, 제 2 메모리 셀(Cell(WL0-BL01))은 셋 상태이다.
제 1 및 제 2 메모리 셀(Cell(WL0-BL00), Cell(WL0-BL00))에 제 3 전류(I3) 보다 높은 제 4 전류(I4)가 인가될 경우, 제 1 및 제 2 메모리 셀(Cell(WL0-BL00), (Cell(WL0-BL01))의 가변 저항 소자는 모두 비정질 상태를 갖는다. 즉, 제 1 및 제 2 메모리 셀(Cell(WL0-BL00), (Cell(WL0-BL01)) 모두 리셋 상태를 갖는다.
이와 같이, 저항 값이 다르게 나타나는 가변 저항 소자를 이용하여 멀티 비트의 메모리 셀을 구현할 수 있다.
이하, 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 제조 방법에 대해 상세히 설명하기로 한다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 평면도이다. 도 5 내지 도 10은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 단면도들로서, 도 4a 및 도 4b의 Ⅰ-Ⅰ'선을 따라 절단한 단면이다.
도 4a 및 도 4b와, 도 5를 참조하면, 반도체 기판(100)에 소자 분리막(102)을 형성하여, 활성 영역들을 정의한다. 활성 영역들은 일방향으로 평행한 라인 형태일 수 있다. 소자 분리막(102)은 반도체 기판(100)에 대해 STI(Shallow Trench Isolation) 공정 또는 열 산화 공정을 진행하여 형성할 수 있다.
활성 영역들이 정의된 반도체 기판(100)에 불순물을 도핑하여 워드 라인(104)들을 형성할 수 있다. 워드 라인(104)들은 반도체 기판(100)과 반대되는 도전형을 갖는 불순물 영역들일 수 있다. 예를 들어, 반도체 기판(100)이 p형인 경우, 워드 라인들은 n형 불순물 영역으로 형성될 수 있다. 한편, 워드 라인(104)들은 불순물 영역 대신 반도체 패턴 또는 도전 패턴으로 형성될 수도 있다.
워드 라인(104)들을 포함한 반도체 기판(100) 전면을 덮는 제 1 층간 절연 막(110)을 형성한다. 그리고, 제 1 층간 절연막(110)을 패터닝하여, 워드 라인(104)의 소정 영역들을 노출시키는 개구부(112)들을 형성한다. 여기서 개구부(112)들은 제 1 층간 절연막(110) 내에 매트릭스 형태로 배열될 수 있다.
도 4a 및 도 4b와, 도 6을 참조하면, 각각의 개구부(112)들 내에 수직 셀 다이오드(D)들을 형성한다. 각각의 개구부(112) 내에 형성되는 수직 셀 다이오드(D)들은 제 1 반도체층(122) 및 제 2 반도체층(124)으로 이루어진다. 제 1 반도체층(122)은 워드 라인(110)과 동일한 도전형을 갖는 불순물이 도핑되며, 제 2 반도체층(124)은 워드 라인(110)과 반대의 도전형을 갖는 불순물이 도핑될 수 있다.
이와 같은 셀 다이오드(D)들을 형성하는 방법에 대해 보다 상세히 설명하면, 제 1 층간 절연막(110)에 개구부(112)들을 형성한 다음, 개구부(112)들에 의해 노출된 워드 라인(140)을 씨드(seed)로 이용한 선택적 에피택셜 성장(SEG: selective epitaxial growth) 기술을 사용하여, 개구부(112)를 채우는 에피택셜층을 형성한다. 이 때, 에피택셜층은 개구부(112)의 일부를 채우도록 형성될 수 있다. 이에 따라, 에피택셜층의 상면은 제 1 층간 절연막(110)의 상면보다 낮게 형성될 수 있다.
개구부(112)를 채우는 에피택셜층의 하부에 n형 불순물을 주입하여 제 1 반도체층(122)을 형성하고, 에피택셜층의 상부 즉, 제 1 반도체층(122) 상에 p형 불순물을 주입하여 제 2 반도체층(124)을 형성할 수 있다.
이와 달리, 선택적 에피택시얼 성장 공정 동안, n형 및 p형 불순물을 순차적으로 인시츄(insitu)로 도핑하여, 셀 다이오드(D)의 제 1 및 제 2 반도체층(122, 124)을 형성할 수도 있다.
이에 따라, 개구부(112)들 내에서 제 1 및 제 2 반도체층(122, 124)은 PN 접합을 이루어 PN 접합 셀 다이오드(D)를 형성할 수 있다.
개구부(112) 내에 셀 다이오드(D)를 형성한 후, 셀 다이오드(D) 상에 도전막을 증착하고 평탄화하여, 개구부(112) 내에 매립된 도전 패드(126)를 형성할 수 있다. 도전 패드(126)는, 예를 들어, Ti 막, TiSiX 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WSiX 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Ta 막, TaSiX 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, Ru 막, CoSiX 막, NiSiX 막, 도전성 탄소군(conductive carbon group) 막, Cu 막, 및 이들의 조합막으로 이루어진 그룹으로부터 선택된 막으로 형성할 수 있다.
도 4a 및 도 4b와, 도 7을 참조하면, 셀 다이오드(D)들을 포함하는 제 1 층간 절연막(110) 상에 제 2 층간 절연막(130)을 형성한다. 이 때, 제 2 층간 절연막(130)은 제 1 층간 절연막(110)에 대해 식각 선택비를 갖는 절연 물질로 형성될 수 있다.
이어서, 제 2 층간 절연막(130) 상에 제 1 히터 전극막 및 제 1 도전막을 순차적으로 증착한다. 여기서, 제 1 히터 전극막의 증착 두께에 따라 가변 저항 소자의 저항값을 조절할 수 있다.
그리고, 제 1 히터 전극막 및 제 1 도전막을 패터닝하여 워드 라인(104)들을 가로지르는 라인 형태의 제 1 히터 전극(132) 및 제 1 배선(134)을 형성한다. 이 때, 라인 형태의 제 1 히터 전극(132) 및 제 1 배선(134)은 매트릭스 형태로 배열된 셀 다이오드(D)들 사이에 배치한다. 그리고, 라인 형태의 제 1 히터 전극(132)은 워드 라인(104)과 수직한 방향으로 배열된 일렬의 셀 다이오드(D)들 상부를 지날 수 있다. 또한, 워드 라인(104)과 수직한 방향으로 동일한 열에 배열된 셀 다이오드(D)들 상부로 두 개의 제 1 히터 전극(132)이 지나도록 형성될 수 있다.
이후, 라인 형태의 제 1 배선(134)에서 셀 다이오드(D)들 상부에 위치하는 부분들을 제거한다.
도 4a 및 도 4b와, 도 8을 참조하면, 제 1 히터 전극(132) 및 제 1 배선(134) 상에 제 3 층간 절연막(140)을 증착하고 평탄화한다. 그리고 나서, 제 1 히터 전극(132) 및 제 1 배선(134)의 형성 방법과 동일하게, 히터 전극(142, 152), 배선(144, 154) 및 층간 절연막(150, 160)들을 순차적으로 반복하여 형성한다. 이에 따라, 셀 다이오드(D)들이 형성된 제 1 층간 절연막(110) 상에, 제 1 내지 제 3 히터 전극들(132, 142, 152)이 적층된 구조를 가질 수 있다.
구체적으로, 히터 전극들(132, 142, 152)을 형성할 때, 적층되는 히터 전극막들의 증착 두께를 동일하거나, 각각 다르게 형성할 수 있다. 예를 들어, 위로 갈수록 히터 전극들(132, 142, 152)의 두께가 점차 증가하거나 감소할 수 있다. 그리고, 제 2 및 제 3 배선(144, 154)들도 제 1 배선(134)과 마찬가지로, 셀 다이오 드(D) 상부에 위치하는 영역들이 제거된다.
또한, 제 1 내지 제 3 히터 전극들(132, 142, 152)과, 제 1 내지 제 3 배선들(134, 144, 154)을 형성할 때, 콘택 영역을 형성하기 위해 각 히터 전극(132, 142, 152)들과 배선들(134, 144, 154)의 길이가 점차 짧아질 수 있다. 즉, 히터 전극들(132, 142, 152) 및 배선들(134, 144, 154)은 계단 형태로 적층될 수 있다. 그러므로, 각 배선들(134, 144, 154)의 끝단 상부에는 층간 절연막들(140, 150, 160)이 적층될 수 있다. 이에 따라 각 배선들(134, 144, 154)의 끝단에는 콘택(미도시)이 연결될 수 있다.
또한, 본 발명의 일 실시예에서는 메모리 셀들 간의 열적 교란을 방지하기 위해, 히터 전극(132, 142, 152) 및 배선(134, 144, 154)들 상의 제 2 내지 제 5 층간 절연막들(130, 140, 150, 160)의 두께를 다르게 증착할 수 있다.
한편, 제 1 층간 절연막(110) 상에 적층되는 히터 전극 및 배선들의 수는 가변 저항 메모리 장치의 메모리 용량에 따라 달라질 수 있다.
제 1 층간 절연막(110) 상에 적층된 히터 전극(132, 142, 152)들 및 배선(134, 144, 154)들은, 예를 들어, Ti 막, TiSiX 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WSiX 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Ta 막, TaSiX 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, Ru 막, CoSiX 막, NiSiX 막, 도전성 탄소군(conductive carbon group) 막, Cu 막, 및 이들의 조합막으로 이루어진 그룹으로부터 선택된 막으로 형성할 수 있다. 여기서, 배선(134, 144, 154)들은 각각 히터 전극(132, 142, 152)에 대해 식각 선택비를 갖는 도전 물질로 형성될 수 있다.
도 4a 및 도 4b와, 도 9를 참조하면, 제 1 층간 절연막(110) 상에 적층된 층간 절연막(130, 140, 150, 160)들과, 히터 전극(132, 142, 152)들을 관통하여, 셀 다이오드(D)들 상의 도전 패드(126)들을 노출시키는 관통 홀(172)들을 형성한다. 관통 홀(172)들을 형성시, 셀 다이오드(D) 상의 도전 패드(126)가 식각 정지막 역할을 할 수 있다.
셀 다이오드(D)들 상에 각각 관통 홀(172)들이 형성됨에 따라, 제 1 층간 절연막(110) 상에 적층된 제 1 내지 제 3 히터 전극들(132, 142, 152)의 일부가 노출된다. 즉, 히터 전극들(132, 142, 152)의 측벽 일부가 노출될 수 있다.
도 4a 및 도 4b와, 도 10을 참조하면, 도전 패드(126)들을 노출시키는 관통 홀(172) 내에는 결정질 상태의 상변화 물질로 채워진다. 즉, 관통 홀(172) 내에 제 1 내지 제 3 히터 전극(132, 142, 152) 및 셀 다이오드(D)들과 전기적으로 연결되는 가변 저항 패턴(174)이 형성된다.
가변 저항 패턴(174)은 관통 홀(172) 내에 상변화 물질을 완전히 충진시켜 기둥 형태로 형성할 수 있다. 또한, 가변 저항 패턴(174)은 관통 홀(172) 내벽을 따라 컨포말하게 형성하여 실린더 형태로 형성할 수도 있다.
가변 저항 패턴(174)은 칼코게나이드(chalcogenide) 원소인 텔루리움(Te) 및 셀레니움(Se) 중 선택된 적어도 하나를 함유하는 물질막으로 이루어지는 것이 바람직하다. 예를 들어, 가변 저항 패턴은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 그룹으로부터 선택된 두 개 이상의 화합물로 형성할 수 있다.
이와 같이, 관통 홀(172) 내에 형성된 가변 저항 패턴(174)의 측벽은 적층된 제 1 내지 제 3 히터 전극(132, 142, 152)들과 접촉될 수 있다. 이 때, 제 1 내지 제 3 히터 전극(132, 142, 152)의 두께가 서로 다르게 형성되어 있으므로, 제 1 내지 제 3 히터 전극(132, 142, 152)과 가변 저항 패턴(174)이 접촉하는 면적이 각각 다르다.
이와 같이 형성된 가변 저항 메모리 장치는, 히터 전극(132, 142, 152)들을 통해 공급되는 전류의 양에 따라 주울 열(Joule's heat)이 발생되어 가변 저항 패턴(174)을 가열시킬 수 있다. 이 때, 주울 열은 가변 저항 패턴(174) 즉, 상변화 물질의 저항 및 전류의 공급 시간에 비례하여 발생한다.
각각의 히터 전극(132, 142, 152)들을 통해 공급되는 주울 열에 따라, 히터 전극(132, 142, 152)들과 접촉되는 가변 저항 패턴(174)의 측벽 부분에는 저항 값이 달라지는 영역인 다수의 프로그램 영역(176)들이 형성될 수 있다. 프로그램 영역(176)들은 상변화 물질의 결정 상태가 변화하는 영역이며, 데이터가 저장되는 영역이다. 이러한 프로그램 영역(176)들은 히터 전극들(132, 142, 152)의 두께에 따라 부피가 달라질 수 있다. 즉, 히터 전극(132, 142, 152)의 두께가 작을수록 가변 저항 패턴(174)과의 접촉 면적이 감소되므로, 프로그램 영역(176)의 부피가 줄어들 수 있다. 그리고, 저항이 서로 다른 다수 개의 프로그램 영역(176)들을 포함하는 가변 저항 패턴(174)은 하나의 셀 다이오드(D)와 전기적으로 연결된다. 즉, 하나의 스위칭 소자에 저항 값들이 서로 다른 가변 저항 소자들이 전기적으로 연결될 수 있다.
도 11은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 적용 예를 나타낸 메모리 시스템의 블록도이다.
도 11을 참조하면, 본 발명에 따른 메모리 시스템(1000)은 가변 저항 메모리 장치(예를 들어, PRAM; 1100) 및 메모리 컨트롤러1(200)로 구성되는 반도체 메모리 장치(1300), 시스템 버스(1450)에 전기적으로 연결된 중앙처리장치(1500), 사용자 인터페이스(1600), 전원 공급 장치(1700)를 포함한다.
가변 저항 메모리 장치(1100)에는 사용자 인터페이스(1600)를 통해서 제공되거나 또는, 중앙처리장치(1500)에 의해서 처리된 데이터가 메모리 컨트롤러(1200)를 통해 저장된다. 가변 저항 메모리 장치(1100)는 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 메모리 시스템(1000)의 쓰기 속도가 획기적으로 빨라질 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(1000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 메모리 시스템(1000)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
나아가, 본 발명에 따른 가변 저항 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 가변 저항 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 메모리 셀 어레이를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 특성을 나타내는 그래프이다.
도 3은 본 발명의 일 실시예에 따른 가변 저항 소자의 전류-저항 특성을 나타내는 그래프이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 평면도이다.
도 5 내지 도 10은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 제조 방법을 순서대로 나타내는 단면도들로서, 도 4a 및 도 4b의 Ⅰ-Ⅰ'선을 따라 절단한 단면이다.
도 11은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 적용 예를 나타낸 메모리 시스템의 블록도이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 104: 워드 라인
110: 제 1 층간 절연막 122: 제 1 반도체층
124: 제 2 반도체층 126: 도전 패드
130, 140, 150, 160: 층간 절연막 132, 142, 152: 히터 전극
134, 144, 154: 배선 172: 관통 홀
174: 가변 저항 패턴 176: 프로그램 영역
Claims (18)
- 반도체 기판 상에 형성된 선택 소자;상기 선택 소자와 전기적으로 연결된 가변 저항 패턴; 및서로 이격되어 상기 가변 저항 패턴의 측벽과 접하며, 각각의 두께가 서로 다르게 적층된 다수의 히터 전극들을 포함하는 가변 저항 메모리 장치.
- 제 1 항에 있어서,상기 가변 저항 패턴은, 상변화 물질로 형성되며, 상기 히터 전극들과 접촉되는 부분에 형성되는 프로그램 영역들과, 상기 프로그램 영역들과 상기 선택 소자를 연결하는 바디 영역을 포함하되,상기 프로그램 영역들은 결정질 및 비정질 상태로 변화하는 영역이고, 상기 바디 영역은 결정질 상태를 갖는 가변 저항 메모리 장치.
- 제 1 항에 있어서,상기 가변 저항 패턴은 기둥 형태 또는 실린더 형태인 가변 저항 메모리 장치.
- 제 1 항에 있어서,상기 반도체 기판과 상기 선택 소자 사이에, 일방향으로 신장되어 상기 선 택 소자들과 연결된 워드 라인들을 더 포함하되, 상기 히터 전극들은 상기 워드 라인들을 가로지르는 가변 저항 메모리 장치.
- 제 4 항에 있어서,상기 선택 소자 및 상기 가변 저항 패턴은 복수 개를 포함하며, 상기 복수의 선택 소자 및 상기 가변 저항 패턴들은 매트릭스 형태로 배열된 가변 저항 메모리 장치.
- 제 5 항에 있어서,상기 히터 전극들은, 서로 다른 행에 배치된 상기 가변 저항 패턴들 사이에 형성된 가변 저항 메모리 장치.
- 제 6 항에 있어서,상기 히터 전극들은, 어느 하나의 행에 배치된 상기 가변 저항 패턴들과 연결되거나, 서로 다른 행에 배치된 상기 가변 저항 패턴들에 공통으로 연결된 가변 저항 메모리 장치.
- 제 1 항에 있어서,상기 히터 전극들은 계단 형태로 적층된 가변 저항 메모리 장치.
- 제 1 항에 있어서,상기 히터 전극들과 각각 접촉되는 배선들을 더 포함하되, 상기 배선들은 상기 가변 저항 패턴과 이격된 가변 저항 메모리 장치.
- 반도체 기판 상에 선택 소자들을 포함하는 층간 절연막을 형성하고,상기 층간 절연막 상에, 히터 전극들 및 절연막들을 교대로 적층하되, 상기 히터 전극들의 두께를 서로 다르게 형성하고,상기 히터 전극들 및 절연막들을 관통하여 상기 선택 소자를 노출시키는 관통 홀을 형성하고,상기 관통 홀에 의해 노출된 상기 히터 전극들의 단면과 접촉되는 가변 저항 패턴을 형성하는 것을 포함하는 가변 저항 메모리 장치의 제조 방법.
- 제 10 항에 있어서,상기 가변 저항 패턴은, 상변화 물질로 형성하고, 상기 히터 전극들과 접촉되는 부분에 형성되는 프로그램 영역들과, 상기 프로그램 영역들과 상기 선택 소자를 연결하는 바디 영역을 포함하되,상기 프로그램 영역들은 결정질 및 비정질 상태로 변화하는 영역이고, 상기 바디 영역은 결정질 상태를 갖는 가변 저항 메모리 장치의 제조 방법.
- 제 10 항에 있어서,상기 가변 저항 패턴은 상기 관통 홀 내에 기둥 형태 또는 실린더 형태로 형성하는 가변 저항 메모리 장치의 제조 방법.
- 제 10 항에 있어서,상기 반도체 기판에 일방향으로 신장되고, 상기 선택 소자들과 연결된 워드 라인들을 형성하는 것을 더 포함하되, 상기 히터 전극들은 상기 워드 라인들을 가로지르도록 형성하는 가변 저항 메모리 장치의 제조 방법.
- 제 13 항에 있어서,상기 선택 소자 및 상기 가변 저항 패턴을 복수 개 형성하되, 상기 복수의 선택 소자들 및 상기 가변 저항 패턴들은 매트릭스 형태로 배열하는 가변 저항 메모리 장치의 제조 방법.
- 제 14 항에 있어서,상기 히터 전극들은, 서로 다른 행에 배치된 상기 가변 저항 패턴들 사이에 형성하는 가변 저항 메모리 장치의 제조 방법.
- 제 15 항에 있어서,상기 히터 전극들은, 어느 하나의 행에 배치된 상기 가변 저항 패턴들과 연결되거나, 서로 다른 행에 배치된 상기 가변 저항 패턴들에 공통으로 연결된 가변 저항 메모리 장치의 제조 방법.
- 제 10 항에 있어서,상기 히터 전극들을 계단 형태로 적층하는 가변 저항 메모리 장치의 제조 방법.
- 제 10 항에 있어서,상기 히터 전극들 상에 각각 배선들을 형성하는 것을 더 포함하되, 상기 배선들을 상기 가변 저항 패턴과 이격되도록 형성하는 가변 저항 메모리 장치의 제조 방법.
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