KR101511871B1 - ３ 차원 상변화 메모리 및 그 제조 방법 - Google Patents

３ 차원 상변화 메모리 및 그 제조 방법 Download PDF

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Abstract

3차원 상변화 메모리는 채널; 상기 채널 내의 일부 영역에 형성되는 컨택트 홀; 상기 채널과 연결되고, 수직적으로 적층되는 복수의 제1 전도층들; 및 상기 복수의 제1 전도층들 또는 채널과 연결되는 상변화 물질을 포함한다.

Description

３ 차원 상변화 메모리 및 그 제조 방법{３ Dimensional PRAM Structure and fabrication method}
아래의 실시예들은 3차원 상변화 메모리 및 그 제조 방법에 관한 것이다.
3차원 메모리 구조는 낸드 플래시 메모리(NAND Flash Memory)의 2차원상 스케일링(Scaling)의 한계를 개선한다. 3차원 낸드 플래시 메모리의 구조는 예를 들어, BICS(Built-In Current Sensor) 구조 및 BICS 구조를 개선한 파이프 형식(Piped Type)의 BiCS(Bit Cost Scalable) 낸드 플래시 메모리 구조를 포함한다.
뿐만 아니라, 3차원 구조의 저항성 메모리 소자(예를 들어, PRAM(Phasechange Memory) 또는 ReRAM(Resistive RAM)도 제안되고 있다. 저항성 메모리 소자는 크로스 포인트(Cross-point)를 구현하기가 쉽고, 버티칼 채널 또는 게이 트(Gate)를 구현함에 있어 ONO 층에 비하여 스케일링이 쉽다.
3차원 상변화 메모리에서 수직적으로 형성되는 채널은 Contact Hole을 포함한다. 이 때, 컨택트 홀은 채널이 갖는 측벽의 모든 면에 맞닿도록 형성된다.
본 발명의 일실시예에 따른 3차원 상변화 메모리에서, 컨택트 홀은 채널이 갖는 측벽의 모든 면에 맞닿는 것이 아니라, 채널이 갖는 측벽의 일부 면에 맞닿게 제작될 수 있다. 이를 통하여, 본 발명의 실시예는 상변화 메모리의 Set 및 Reset 전류 밀도를 낮출 수 있다.
본 발명의 일실시예에 따른 3차원 상변화 메모리는 채널; 상기 채널 내의 일부 영역에 형성되는 컨택트 홀; 상기 채널과 연결되고, 수직적으로 적층되는 복수의 제1 전도층들; 및 상기 복수의 제1 전도층들 또는 채널과 연결되는 상변화 물질을 포함한다.
상기 3차원 상변화 메모리는 상기 채널이 갖는 측벽의 면 중에서 일부에 맞닿고, 상기 상변화 물질을 가열하는 히터층을 더 포함할 수 있다.
상기 3차원 상변화 메모리는 상기 히터층 내부에 형성되는 제2 전도층을 더 포함할 수 있다.
상기 3차원 상변화 메모리는 상기 채널이 갖는 측벽의 면 중에서 상기 히터층과 맞닿는 면과 다른 면과 맞닿도록 형성되는 절연막을 더 포함할 수 있다.
상기 상변화 물질은 상기 히터층 내부에 형성될 수 있다.
상기 상변화 물질은 상기 복수의 제1 전도층들 각각의 상층 또는 하층에 놓여질 수 있다.
상기 채널의 내부 영역은 비대칭적으로 형성될 수 있다.
상기 3차원 상변화 메모리는 상기 복수의 제1 전도층들 사이에 형성되는 복수의 절연층들을 포함할 수 있다.
본 발명의 일실시예에 따른 3차원 상변화 메모리를 제조하는 방법은 수직적으로 적층된 복수의 제1 전도층들을 형성하는 단계; 상기 채널을 형성하기 위하여 상기 복수의 제1 전도층들의 일부를 수직적으로 에칭하는 단계; 상기 컨택트 홀을 형성하기 위하여 상기 채널 내의 일부 영역을 에칭하는 단계; 및 상기 컨택트 홀의 내부에서 히터층을 형성하는 단계를 포함한다.
상기 수직적으로 적층된 복수의 제1 전도층들을 형성하는 단계는 상기 복수의 제1 전도층들 사이에 배치되는 복수의 절연층들을 형성하는 단계를 포함할 수 있다.
상기 방법은 상기 형성된 채널을 절연막으로 채우는 단계를 더 포함할 수 있다.
상기 컨택트 홀을 형성하기 위하여 상기 채널 내의 일부 영역을 에칭하는 단계는 상기 절연막과 상기 복수의 제1 전도층들 사이의 영역을 에칭하는 단계를 포함할 수 있다.
상기 컨택트 홀의 내부에서 히터층을 형성하는 단계는 상기 절연막과 상기 복수의 제1 전도층들 사이에 히터층을 형성하는 단계를 포함할 수 있다.
상기 방법은 상기 복수의 제1 전도층들 각각의 상층 또는 하층에 놓여지는 상변화 물질을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일실시예에 따른 3차원 상변화 메모리에서, 컨택트 홀은 채널이 갖는 측벽의 모든 면에 맞닿는 것이 아니라, 채널이 갖는 측벽의 일부 면에 맞닿게 제작될 수 있다. 이를 통하여, 본 발명의 실시예는 상변화 메모리의 Set 및 Reset 전류 밀도를 낮출 수 있다.
도 1은 채널이 갖는 측벽의 모든 면에 맞닿게 형성된 컨택트 홀을 포함하는 3차원 상변화 메모리를 나타낸 도면이다.
도 2는 도 1에 도시된 3차원 상변화 메모리의 일예를 나타낸 도면이다.
도 3은 도 1에 도시된 3차원 상변화 메모리의 다른 예를 나타낸 도면이다.
도 4는 도 1에 도시된 3차원 상변화 메모리를 상면도(top view)를 나타낸 도면이다.
도 5는 본 발명의 일실시예에 따른 컨택트 홀들의 다양한 배치를 나타낸 도면이다.
도 6은 채널의 일부 영역에 형성되는 컨택트 홀을 갖는 3차원 메모리를 나타낸 도면이다.
도 7은 본 발명의 일실시예에 따른 3차원 상변화 메모리를 제조하는 과정을 나타낸 도면이다.
도 8은 본 발명의 일실시예에 따른 3차원 상변화 메모리를 포함하는 저장 장치를 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 채널이 갖는 측벽의 모든 면에 맞닿게 형성된 컨택트 홀을 포함하는 3차원 상변화 메모리를 나타낸 도면이다.
도 1을 참조하면, 3차원 상변화 메모리는 채널(110)을 포함한다. 채널(110)은 복수의 제1 전도층들 또는 상변화 물질(120)과 연결되며, 복수의 제1 전도층들은 수직적으로 적층된다. 그리고, 채널(110)의 내부에는 제2 전도층 또는 상변화 물질이 형성된다. 또한, 채널(110)의 측벽의 모든 면과 맞닿게 컨택트 홀(130)이 형성될 수 있으며, 채널(110)의 측벽에는 히터층(111)이 형성될 수 있다. 히터(110)층에 의하여 형성되는 히팅 영역은 채널이 갖는 측벽의 모든 면과 맞닿는다.
상기 3차원 상변화 메모리는 단결정 반도체 물질로 형성되는 기판 위에서 제조될 수 있으며, 단결정 반도체 물질은 실리콘일 수 있다. 또한, 채널(110) 역시 단결정 실리콘으로 형성될 수 있으며, 예를 들어 비결정질 실리콘에 대하여 열을 가하여, 비결정질 실리콘의 상태를 전이시시킴으로써 채널(110)이 형성될 수 있다. 또한, 채널(110)은 기판을 시드로 이용하는 에피택시얼 성장 공정을 통하여 형성될 수도 있다.
그리고, 제1 전도층들 사이에는 절연층이 배치될 수 있으며, 절연층은 실리콘 질화물 또는 산화막으로 이루어질 수 있다.
채널(110)의 컨택트 홀(130)은 상부 전극(140)과 연결되며, 제1 전도층(120)은 하부 전극(150)과 연결될 수 있다.
도 1에 도시된 3차원 상변화 메모리에서, 채널(110)의 측벽의 모든 면과 맞닿게 컨택트 홀(13)이 형성되기 때문에(히터층이 채널의 측벽의 모든 면과 맞닿기 때문에), 상변화 메모리의 Set 및 Reset 전류 밀도가 높아질 수 있으며, 이것은 상변화 메모리의 속도에 좋지 않은 영향을 줄 수 있다.
도 2는 도 1에 도시된 3차원 상변화 메모리의 일예를 나타낸 도면이다.
도 2를 참조하면, 3차원 상변화 메모리에서, 채널이 갖는 측벽의 모든 면과 맞닿도록 컨택트 홀(220)이 형성된다. 이러한 컨택트 홀(220)은 제1 전도층(210)과 연결되며, 히터층(221), 상변화 물질(222), 제2 전도층(223)을 포함한다.
즉, 도 2에 도시된 상변화 메모리에서, 상변화 물질(222)은 채널(혹은 컨택트 홀)의 내부에 포함되어서, 히터(221)에 의하여 가열될 수 있다.
도 3은 도 1에 도시된 3차원 상변화 메모리의 다른 예를 나타낸 도면이다.
도 3을 참조하면, 제1 전도층(310)의 상부에 상변화 물질(330)이 놓여질 수 있으며, 제1 전도층(310)과 채널 사이에는 절연체(320)가 배치된다. 히터층(341)에 의하여 발생된 열은 상변화 물질(330)을 가열하며, 채널 혹은 컨택트 홀은 히터층(341) 및 제2 전도층(342)을 포함한다.
물론, 도 3에 도시된 것과 다르게, 제1 전도층(310)의 하부에 상변화 물질(340)이 놓여질 수도 있다.
도 4는 도 1에 도시된 3차원 상변화 메모리를 상면도(top view)를 나타낸 도면이다.
도 4를 참조하면, 3차원 상변화 메모리의 상부에는 복수의 상부 전극들(420)이 배치되며, 상부 전극들(420)의 하부에는 제1 전도층 또는 상변화 물질(410)이 배치된다. 컨택트 홀(430)은 제1 전도층 또는 상변화 물질(410)을 관통하여 형성될 수 있으며, 도 1 내지 도 3에 도시된 3차원 상변화 메모리에서 채널이 갖는 측벽의 모든 면과 맞닿도록 컨택트 홀(430)이 형성될 수 있다.
아래에서 상세히 설명하겠지만, 본 발명의 일실시예에 따른 3차원 상변화 메모리에서, 컨택트 홀은 채널이 갖는 측벽의 모든 면에 맞닿는 것이 아니라, 채널이 갖는 측벽의 일부 면에 맞닿게 제작될 수 있다. 이를 통하여, 본 발명의 실시예는 상변화 메모리의 Set 및 Reset 전류 밀도를 낮출 수 있다.
도 5는 본 발명의 일실시예에 따른 컨택트 홀들의 다양한 배치를 나타낸 도면이다.
도 5를 참조하면, 도 4에 도시된 것과 달리, 컨택트 홀들이 지그재그 형태로 배치되는 등의 방식과 같이, 컨택트 홀들은 채널이 갖는 측벽의 모든 면에 맞닿는 것이 아니라, 채널이 갖는 측벽의 일부 면에 맞닿게 제작될 수 있다.
레이아웃 1(510)을 참조하면, 지그재그 형태로 컨택트 홀들이 배치될 수 있고, 이러한 배치에서 컨택트 홀들은 채널이 갖는 측벽의 모든 면에 맞닿는 것이 아니라, 채널이 갖는 측벽의 일부 면에 맞닿게 된다.
레이아웃 2(520)을 참조하면, 지그재그 형태로 컨택트 홀들이 배치될 수 있고, 컨택트 홀이 닿는 측벽의 면적은 레이아웃 1(510)보다 더 작아진다.
레이아웃 3(530)을 참조하면, 컨택트 홀이 닿는 측벽의 면적은 레이아웃 1(510) 및 레이아웃 2(520)보다 더 작아진다.
도 6은 채널의 일부 영역에 형성되는 컨택트 홀을 갖는 3차원 메모리를 나타낸 도면이다.
도 6에 도시된 3차원 상변화 메모리는 상변화 물질이 채널(혹은 컨택트 홀) 내부에 포함된 경우를 가정하지만, 본 발명의 다른 실시예에 따른 상변화 물질은 채널(혹은 컨택트 홀) 내부에 포함될 수도 있으며, 제1 전도층의 상부 또는 하부에 놓여질 수도 있다.
도 6을 참조하면, 채널의 일부 영역에만 컨택트 홀이 형성되며, 채널의 나머지 영역에는 절연막이 형성될 수 있다.
보다 구체적으로, 채널의 일부 영역인 컨택트 홀은 히터층, 상변화 물질 2 또는 제2 전도층을 포함할 수 있다. 전류는 채널의 일부 영역은 컨택트 홀을 통하여 제1 전도층들로 흐르며, 이러한 과정에서 상변화 물질 1의 상태 혹은 상변화 물질 2의 상태가 변할 수 있다.
도 6에 도시된 바와 같이, 히터층은 측벽의 일부 면에만 맞닿고, 컨택트 홀의 두께는 얇아지기 때문에, set 또는 reset을 위하여 필요한 전류는 작아질 수 있다.
도 7은 본 발명의 일실시예에 따른 3차원 상변화 메모리를 제조하는 과정을 나타낸 도면이다.
본 발명의 실시예에 따른 3차원 상변화 메모리를 제조하는 방법은 수직적으로 적층된 복수의 제1 전도층들을 형성하는 단계; 상기 채널을 형성하기 위하여 상기 복수의 제1 전도층들의 일부를 수직적으로 에칭하는 단계; 상기 컨택트 홀을 형성하기 위하여 상기 채널 내의 일부 영역을 에칭하는 단계; 및 상기 컨택트 홀의 내부에서 히터층을 형성하는 단계를 포함한다.
보다 구체적으로, 도 7을 참조하면, 본 발명의 일실시예에 따른 3차원 상변화 메모리를 제조하는 방법은 패턴 에칭, 홀 패턴 에칭, 히터층 삽입, 상변화 물질 삽입 공정을 포함한다.
공정 710을 참조하면, 제1 전도층들이 수직적으로 적층되고, 제1 전도층들 사이에는 절연층들이 배치된다.
또한, 공정 720을 참조하면, 본 발명의 실시예는 Line Pattern을 형성하기 위해서 제1 전도층들 및 절연층들을 에칭한다.
또한, 공정 730을 참조하면, Line Pattern에 의하여 형성된 채널은 절연막으로 채워진다.
또한, 공정 740을 참조하면, 전도층과 절연막 경계면상에 Contact Hole을 pattern 하고, 공정 750에서, Contact Hole 내부에 Heater 층을 형성한다.
그리고, 공정 760에서, 상변화 물질 및 전극 물질을 형성한다.
도 8은 본 발명의 일실시예에 따른 3차원 상변화 메모리를 포함하는 저장 장치를 나타낸 도면이다.
도 8을 참조하면, 시스템(800)은 메모리 컨트롤러 (820)와 메모리(810)가 연결되어 있다. 상기 메모리는 3차원 상변화 메모리를 의미한다. 상기 메모리 장치는 플래시뿐만 아니라 본 발명의 사상을 응용한 노아 플래시 메모리도 될 수 있다.
상기 메모리 컨트롤러(820)는 상기 메모리 동작을 컨트롤하기 위해서 입력신호를 제공한다.
시스템(800)은 예를 들어 메모리 카드에 쓰이는 메모리 컨트롤러와 메모리와의 관계라면 호스트의 명령을 전달하여 입출력 데이터를 컨트롤하거나, 인가받은 컨트롤 신호를 기초로 메모리의 다양한 데이터를 컨트롤 한다.
이러한 구조는 간단한 메모리카드뿐 아니라 메모리가 쓰이는 많은 디지털기기에 응용되어 휴대용 디지털 카메라, 휴대폰 등 메모리가 필요한 모든 디지털 기기에 적용 된다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (15)

  1. 3차원 상변화 메모리에 있어서,
    채널;
    상기 채널 내의 일부 영역에 형성되는 컨택트 홀;
    상기 채널과 연결되고, 수직적으로 적층되는 복수의 제1 전도층들; 및
    상기 복수의 제1 전도층들 또는 채널과 연결되는 상변화 물질
    을 포함하는 3차원 상변화 메모리.
  2. 제1항에 있어서,
    상기 채널이 갖는 측벽의 면 중에서 일부에 맞닿고, 상기 상변화 물질을 가열하는 히터층
    을 더 포함하는 3차원 상변화 메모리.
  3. 제2항에 있어서,
    상기 히터층 내부에 형성되는 제2 전도층
    을 더 포함하는 3차원 상변화 메모리.
  4. 제2항에 있어서,
    상기 채널이 갖는 측벽의 면 중에서 상기 히터층과 맞닿는 면과 다른 면과 맞닿도록 형성되는 절연막
    을 더 포함하는 3차원 상변화 메모리
  5. 제2항에 있어서,
    상기 상변화 물질은
    상기 히터층 내부에 형성되는 3차원 상변화 메모리.
  6. 제1항에 있어서,
    상기 상변화 물질은
    상기 복수의 제1 전도층들 각각의 상층 또는 하층에 놓여지는 3차원 상변화 메모리.
  7. 제1항에 있어서,
    상기 채널의 내부 영역은 비대칭적으로 형성되는 3차원 상변화 메모리.
  8. 제1항에 있어서,
    상기 복수의 제1 전도층들 사이에 형성되는 복수의 절연층들
    을 포함하는 3차원 상변화 메모리.
  9. 3차원 상변화 메모리를 제조하는 방법에 있어서,
    수직적으로 적층된 복수의 제1 전도층들을 형성하는 단계;
    채널을 형성하기 위하여 상기 복수의 제1 전도층들의 일부를 수직적으로 에칭하는 단계;
    컨택트 홀을 형성하기 위하여 상기 채널 내의 일부 영역을 에칭하는 단계; 및
    상기 컨택트 홀의 내부에서 히터층을 형성하는 단계
    를 포함하는 3차원 상변화 메모리를 제조하는 방법.
  10. 제9항에 있어서,
    상기 수직적으로 적층된 복수의 제1 전도층들을 형성하는 단계는
    상기 복수의 제1 전도층들 사이에 배치되는 복수의 절연층들을 형성하는 단계
    를 포함하는 3차원 상변화 메모리를 제조하는 방법.
  11. 제9항에 있어서,
    상기 형성된 채널을 절연막으로 채우는 단계
    를 더 포함하는 3차원 상변화 메모리를 제조하는 방법.
  12. 제11항에 있어서,
    상기 컨택트 홀을 형성하기 위하여 상기 채널 내의 일부 영역을 에칭하는 단계는
    상기 절연막과 상기 복수의 제1 전도층들 사이의 영역을 에칭하는 단계
    를 포함하는 3차원 상변화 메모리를 제조하는 방법.
  13. 제11항에 있어서,
    상기 컨택트 홀의 내부에서 히터층을 형성하는 단계는
    상기 절연막과 상기 복수의 제1 전도층들 사이에 히터층을 형성하는 단계
    를 포함하는 3차원 상변화 메모리를 제조하는 방법.
  14. 제9항에 있어서,
    상기 컨택트 홀 내부에서 상변화 물질 또는 제2 전도층을 형성하는 단계
    를 더 포함하는 3차원 상변화 메모리를 제조하는 방법.
  15. 제9항에 있어서,
    상기 복수의 제1 전도층들 각각의 상층 또는 하층에 놓여지는 상변화 물질을 형성하는 단계
    를 더 포함하는 3차원 상변화 메모리를 제조하는 방법.
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