KR102054834B1 - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 메모리 소자 및 이의 제조 방법을 제공한다. 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판이 제공된다. 상기 주변 회로 영역 상에 실리콘-저마늄 채널층이 형성된다. 상기 실리콘-저마늄 채널층 상에 제 1 절연층 및 제 2 절연층을 차례로 형성된다. 상기 셀 어레이 영역과 상기 주변 회로 영역 상에 도전층이 형성된다. 상기 도전층을 패터닝하여 상기 셀 어레이 영역에 도전 라인을 형성하고 상기 주변 회로 영역에 게이트 전극이 형성된다. 상기 제 1 절연층은 상기 제 2 절연층보다 낮은 온도에서 형성된다.

Description

반도체 메모리 소자 및 그 제조 방법{Semiconductor memory device and method of forming the same}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자산업에서 중요한 요소로 각광받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하려는 과제는 전기적 특성이 향상된 반도체 메모리 소자를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 소자는, 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 준비하는 것; 상기 주변 회로 영역 상에 실리콘-저마늄 채널층을 형성하는 것; 상기 실리콘-저마늄 채널층 상에 제 1 절연층 및 제 2 절연층을 차례로 형성하는 것; 상기 셀 어레이 영역과 상기 주변 회로 영역 상에 도전층을 형성하는 것; 및 상기 도전층을 패터닝하여 상기 셀 어레이 영역에 도전 라인을 형성하고 상기 주변 회로 영역에 게이트 전극을 형성하는 것을 포함하고, 상기 제 1 절연층은 상기 제 2 절연층보다 낮은 온도에서 형성될 수 있다.
일 실시예에 있어서, 상기 제 1 절연층의 형성 온도는 약 750℃보다 낮고 상기 제 2 절연층의 형성 온도는 약 750℃보다 높을 수 있다.
일 실시예에 있어서, 상기 제 1 절연층은 상기 제 2 절연층보다 얇게 형성될 수 있다.
일 실시예에 있어서, 상기 주변 회로 영역은 제 1 주변 회로 영역 및 제 2 주변 회로 영역을 포함하고, 상기 제 1 절연층 및 상기 제 2 절연층을 상기 제 2 주변 회로 영역에서 제거하는 것; 및 상기 제 1 및 제 2 주변 회로 영역 상에 제 3 절연층 및 제 4 절연층을 차례로 형성하는 것을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제 3 절연층은 상기 제 4 절연층보다 낮은 온도에서 형성될 수 있다.
일 실시예에 있어서, 상기 제 4 절연층은 실리콘 산화막보다 유전상수가 큰 고유전막을 포함할 수 있다.
일 실시예에 있어서, 상기 제 3 절연층은 상기 제 4 절연층보다 두꺼울 수 있다.
일 실시예에 있어서, 상기 제 1 절연층은 제 1 온도에서 형성되고, 상기 제 2 절연층은 상기 제 1 온도보다 높은 제 2 온도에서 형성되거나 상기 제 2 온도로 승온 중에 형성될 수 있다.
일 실시예에 있어서, 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판; 상기 셀 어레이 영역 상의 비트 라인 구조체; 상기 주변 회로 영역 상에 차례로 적층된 실리콘-저마늄 채널층, 주변 게이트 절연층 및 주변 게이트 전극을 포함하는 주변 트랜지스터를 포함하고, 상기 비트 라인 구조체와 상기 주변 게이트 전극은 동일한 층을 포함하고, 상기 주변 게이트 절연층은: 저온 절연층; 및 상기 저온 절연층과 상기 주변 게이트 전극 사이의 고온 절연층을 포함할 수 있다.
상기 저온 절연층은 상기 실리콘-저마늄 채널층과 접하고, 상기 저온 절연층은 상기 고온 절연층보다 얇을 수 있다.
상기 저온 절연층은 실리콘 산화물을 포함하고, 상기 고온 절연층은 실리콘 산화물보다 유전상수가 큰 고유전층을 포함할 수 있다.
상기 주변 트랜지스터는 제 1 주변 트랜지스터와 제 2 주변 트랜지스터를 포함하고, 상기 저온 절연층은 제 1 저온 절연층이고 상기 고온 절연층은 제 1 고온 절연층이고, 상기 제 2 주변 트랜지스터는: 상기 제 1 저온 절연층 아래의 제 2 저온 절연층; 및 상기 제 2 저온 절연층과 상기 제 1 저온 절연층 사이의 제 2 고온 절연층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 저온 절연층은 상기 제 1 고온 절연층보다 두껍고, 상기 제 2 저온 절연층은 상기 제 2 고온 절연층보다 얇을 수 있다.
일 실시예에 있어서, 상기 셀 어레이 영역의 기판 내에 매립된 워드라인 구조체; 상기 워드라인 구조체의 일 측에 배치된 불순물 영역; 및 상기 불순물 영역과 전기적으로 연결되는 커패시터를 포함할 수 있다.
일 실시예에 있어서, 셀 어레이 영역, 제 1 주변 회로 영역, 제 2 주변 회로 영역을 포함하는 기판; 상기 셀 어레이 영역 상의 비트 라인 구조체; 상기 제 1 주변 회로 영역 상의 제 1 주변 트랜지스터; 및 상기 제 2 주변 회로 영역 상의 제 2 주변 트랜지스터를 포함하고, 상기 제 1 및 제 2 주변 트랜지스터들은 각각: 실리콘-저마늄 채널층; 상기 실리콘-저마늄 채널층 상에 제공되고 상기 비트 라인 구조체와 동일한 물질을 포함하는 게이트 전극; 및 제 1 저온 절연층 및 상기 제 1 저온 절연층과 상기 게이트 전극 사이의 제 1 고온 절연층을 포함하는 게이트 절연층을 포함하고, 상기 제 2 주변 트랜지스터는: 상기 제 1 저온 절연층과 상기 실리콘 저마늄 채널층 사이의 제 2 저온 절연층; 및 상기 제 2 저온 절연층과 상기 제 1 저온 절연층 사이의 제 2 고온 절연층을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 실리콘-저마늄 채널층으로부터 이탈된 저마늄 원자들에 의한 반도체 메모리 소자의 전기적 특성의 열화를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 평면도이다.
도 2는 도 1의 셀 어레이 영역(CAR)의 확대도이다.
도 3a 내지 도 9a 및 도 3b 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 도면들로, 도 1의 B-B' 및 C-C'선에 따른 단면도들이다.
도 11 내지 도 13은 본 발명의 실시예들에 따른 절연층들의 형성 방법을 설명하기 위한 그래프들이다.
도 14는 본 발명의 기술적 사상에 기초한 반도체 메모리 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 15는 본 발명의 기술적 사상에 기초한 반도체 메모리 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한 게이트 전극이 채널 영역 상에 있다고 언급되어는 경우에 그것은 게이트 전극이 채널 영역의 위 또는 옆에 배치될 수 있음을 의미한다. 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 평면도이다. 도 2는 도 1의 셀 어레이 영역(CAR)의 확대도이다. 도 3a 내지 도 9a 및 도 3b 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로, 도 3a 내지 도 9a는 도 2의 A-A'선에 따른 단면도들이고, 도 3b 내지 도 9b는 도 1의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 1, 도 2, 도 3a 및 도 3b를 참조하여, 셀 어레이 영역(CAR) 및 주변 회로 영역을 포함하는 기판(100)이 제공될 수 있다. 상기 셀 어레이 영역(CAR)은 메모리 셀들이 배치되는 영역일 수 있다. 상기 주변 회로 영역은 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치되는 영역일 수 있다. 상기 주변 회로 영역은 제 1 주변 회로 영역(PCR1) 및 제 2 주변 회로 영역(PCR2)을 포함할 수 있다. 상기 제 1 주변 회로 영역(PCR1) 및 상기 제 2 주변 회로 영역(PCR2)은 서로 다른 문턱 전압이 요구되는 트랜지스터들이 제공되는 영역들일 수 있다. 이하, 설명의 간소화를 위하여 제 1 트랜지스터는 제 1 주변 회로 영역(PCR1)에 제공되고 제 2 트랜지스터는 제 2 주변 회로 영역(PCR2)에 제공되는 것으로 서술되나, 이에 한정되지 않으며 제 1 및 제 2 트랜지스터가 동일 영역에 존재할 수 있다.
상기 기판(100) 내에 소자 분리막들(101)이 형성되어 셀 어레이 영역(CAR)에 활성 영역들(AR)이 정의될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판일 수 있다. 상기 활성 영역들(AR)은 수평적으로 분리된 바들(bars)의 형태를 가지며, 제 1 방향(이하, x방향)및 제 2 방향(이하, y방향) 모두에 대하여 비수직한(non-perpendicular) 제 3 방향(s)으로 연장될 수 있다. 상기 x 방향 및 상기 y 방향은 서로 교차되는 방향일 수 있다.
상기 활성 영역들(AR)의 상부에 불순물 영역(20)이 형성될 수 있다. 상기 불순물 영역(20)은 상기 기판(100)과 다른 도전형의 불순물 이온들을 상기 기판(100)의 상부에 이온 주입하여 형성될 수 있다. 일 예로, 상기 불순물 영역(20)은 상기 소자 분리막들(101)의 깊이보다 얕게 형성될 수 있다. 상기 불순물 영역(20)은 상기 소자 분리막들(101)의 형성 후 또는 형성 전에 형성될 수 있다. 다른 실시예에 있어서, 상기 불순물 영역(20)은 본 단계가 아닌 이후의 단계에서 형성될 수 있다. 상기 불순물 영역(20)은 상기 셀 어레이 영역(CAR)에 한정되어 형성될 수 있으며, 상기 제 1 및 제 2 주변 회로 영역들(PCR1, PCR2)은 마스크층(미도시)에 의하여 커버되어 상기 불순물 영역(20)이 형성되지 않을 수 있다.
도 1, 도 2, 도 4a 및 도 4b를 참조하여, 상기 셀 어레이 영역(CAR)의 기판(100)의 상부에 트렌치들(11)이 형성될 수 있다. 상기 트렌치들(11)은 y 방향으로 연장되며 상기 x 방향으로 상호 이격되도록 형성되어, 상기 불순물 영역(20)을 제 1 불순물 영역(21) 및 제 2 불순물 영역들(22)으로 분리할 수 있다. 즉, 하나의 활성 영역(AR)에서, 제 1 불순물 영역(21)은 한 쌍의 제 2 불순물 영역들(22) 사이에 제공되고, 상기 제 1 불순물 영역(21)과 상기 제 2 불순물 영역들(22)은 상기 트렌치들(11)에 의하여 분리될 수 있다.
상기 트렌치들(11)은 상기 기판(100)의 상면에 마스크 패턴(111)을 형성 한 후, 이를 식각 마스크로 이용한 건식 및/또는 습식 식각 공정에 의하여 형성될 수 있다. 일 예로, 상기 마스크 패턴(111)은 포토레지스트, 실리콘 질화막, 및 실리콘산화막 중 적어도 하나를 포함할 수 있다. 상기 트렌치들(11)의 깊이는 상기 소자 분리막들(101)의 깊이보다 얕을 수 있다.
상기 트렌치들(11)이 형성된 결과물 상에, 셀 게이트 절연층(120), 셀 게이트 도전층(125), 및 매립층(128)이 차례로 형성될 수 있다. 상기 트렌치들(11) 내에 상기 셀 게이트 절연층(120) 및 상기 셀 게이트 도전층(125)이 형성된 후, 상기 트렌치들(11)을 채우도록 상기 매립층(128)이 형성될 수 있다. 상기 매립층(128)의 형성 공정은 상기 도전층(125) 상에 절연층을 형성한 후, 평탄화 공정을 수행하는 것을 포함할 수 있다.
일 예로, 상기 셀 게이트 절연층(120)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 셀 게이트 도전층(125)은 도핑된 반도체 물질, 도전성 금속 질화물, 금속, 또는 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 상기 매립층(128)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 셀 게이트 절연층(120), 상기 셀 게이트 도전층(125) 및 상기 매립층(128)은 각각 화학적 기상 증착(Chemical Vapor Deposition:CVD), 물리적 기상 증착(Physical Vapor Deposition:PVD), 또는 원자층 증착(Atomic Layer Depositon: ALD) 중 적어도 하나로 형성될 수 있다.
도 1, 도 2, 도 5a, 및 도 5b를 참조하여, 상기 셀 게이트 절연층(120) 및 상기 셀 게이트 도전층(125)이 식각되어 상기 트렌치들(11) 내로 한정될 수 있다. 상기 식각 공정에 의하여 상기 셀 게이트 절연층(120)은 상호 분리된 셀 게이트 절연 패턴들(121)이 될 수 있고, 상기 셀 게이트 도전층(125)은 상호 분리된 셀 게이트 전극들(126)이 될 수 있다. 상기 식각 공정은 상기 매립층(128)이 제거될 때까지 수행될 수 있으며, 그 결과 상기 셀 게이트 절연 패턴들(121)의 상단들 및 상기 셀 게이트 전극들(126)의 상면은 상기 트렌치들(11)의 상단들보다 낮게 형성될 수 있다.
상기 셀 게이트 전극들(126) 상에 게이트 캐핑 패턴들(129)이 형성될 수 있다. 상기 게이트 캐핑 패턴들(129)은 상기 셀 게이트 전극들(126)이 형성된 상기 트렌치들(11)의 나머지 부분을 채우는 절연막을 형성한 후, 상기 기판(100)의 상면이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 상기 게이트 캐핑 패턴들(129)은 실리콘 질화막, 실리콘 산화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 게이트 캐핑 패턴들(129)의 형성 결과, 상기 트렌치들(11) 내에 셀 게이트 구조체들이 형성될 수 있다. 상기 각 셀 게이트 구조체는 상기 각 트렌치(11) 내에 차례로 적층된 상기 셀 게이트 절연 패턴(121), 상기 셀 게이트 전극(126), 및 상기 게이트 캐핑 패턴(129)을 포함할 수 있다. 상기 셀 게이트 구조체들은 반도체 메모리 소자의 워드라인들(WL)일 수 있다.
상기 제 1 및 제 2 주변 회로 영역들(PCR1, PCR2) 상에 형성된 상기 셀 게이트 절연층(120) 및 상기 셀 게이트 도전층(125)은 상기 식각 공정 시 함께 제거될 수 있다. 상기 제 1 및 제 2 주변 회로 영역들(PCR1, PCR2) 상의 상기 마스크 패턴(111)이 제거되어 상기 기판(100)의 상면이 노출될 수 있다. 상기 마스크 패턴(111)의 제거는 건식 및/또는 습식 식각에 의하여 수행될 수 있다.
상기 마스크 패턴(111)이 제거된 후, 상기 제 1 주변 회로 영역(PCR1) 상에 제 1 실리콘-저마늄 채널층(105)이 형성되고 상기 제 2 주변 회로 영역(PCR2) 상에 제 2 실리콘-저마늄 채널층(106)이 형성될 수 있다. 상기 실리콘-저마늄 채널층들(105, 106)은 선택적 에피택시얼 성장(Selective Epitaxial Growth:SEG) 공정에 의하여 동시에 형성될 수 있다. 일 예로, 상기 실리콘-저마늄 채널층들(105, 106)은 약 80Å 내지 약 120Å의 두께로 형성될 수 있다. 상기 셀 어레이 영역(CAR) 상에는 마스크층(112)이 형성될 수 있고, 상기 셀 어레이 영역(CAR)은 상기 마스크층(112)에 의하여 커버되어, 상기 실리콘-저마늄 채널층들(105, 106)의 형성이 방지될 수 있다. 일 예로, 상기 마스크층(112)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 실리콘-저마늄 채널층들(105, 106)의 상부와 하부의 실리콘과 저마늄의 조성은 일정할 수 있다. 이와는 달리, 상기 실리콘-저마늄 채널층들(105, 106)의 상부와 하부의 실리콘과 저마늄의 조성은 일정한 구배를 가질 수 있다. 일 예로, 상기 실리콘-저마늄 채널층들(105, 106)의 상부는 하부보다 저마늄의 조성이 높을 수 있다. 상기 실리콘-저마늄 채널층들(105, 106)은 상기 기판(100)의 상면 상에 형성되거나, 상기 기판(100)의 상부를 식각하여 형성된 리세스 영역(미도시) 내에 형성될 수 있다.
도 1, 도 2, 도 6a, 및 도 6b를 참조하여, 상기 기판(100) 상에 제 1 절연층(31) 및 제 2 절연층(32)이 차례로 형성될 수 있다. 상기 셀 어레이 영역(CAR) 상의 제 1 절연층(31)은 상기 마스크층(112) 상에 형성되고, 상기 제 1 및 제 2 주변 회로 영역들(PCR1, PCR2) 상의 제 1 절연층(31)은 상기 실리콘-저마늄 채널층들(105, 106) 상에 형성될 수 있다.
도 11 내지 도 13은 본 발명의 실시예들에 따른 절연층들의 형성 방법을 설명하기 위한 그래프들이다. 이하, 도 11 내지 도 13를 참조하여, 상기 제 1 절연층(31)과 상기 제 2 절연층(32)의 형성 공정이 보다 상세히 설명된다.
상기 제 1 절연층(31)은 상기 제 2 절연층(32)보다 낮은 온도에서 형성될 수 있다. 일 예로, 상기 제 1 절연층(31)은 기준 온도(TL)보다 낮은 제 1 온도(T1)에서 형성될 수 있고 상기 제 2 절연층(32)은 기준 온도(TL)보다 높은 제 2 온도(T2)에서 형성될 수 있다. 상기 기준 온도(TL)는 상기 실리콘-저마늄 채널층들(105, 106) 내의 저마늄 원자들이 안정할 수 있는 온도의 최고값일 수 있다. 상기 기준 온도(TL)는 상기 실리콘-저마늄 채널층들(105, 106) 내의 저마늄 농도가 증가할수록 낮아질 수 있다. 일 예로, 상기 기준 온도(TL)는 약750℃일 수 있다. 일 예로, 상기 제 1 온도(T1)는 약 400℃ 내지 약 700℃일 수 있고, 상기 제 2 온도(T2)는 약 800℃ 내지 약 1200℃일 수 있다.
실리콘-저마늄층은 실리콘층에 비하여 상대적으로 높은 캐리어 이동도를 가지나, 실리콘층에 비하여 열적 안정성이 낮다. 일 예로, 실리콘-저마늄층은 저마늄의 농도에 따라 실리콘층보다 상대적으로 낮은 녹는점(약 937℃ 내지 약 1415℃)을 갖는다. 그 결과, 실리콘-저마늄층 상에 게이트 절연막을 형성하는 공정의 온도가 높을 경우, 저마늄 원자들은 실리콘-저마늄층으로부터 이탈하여 그 위의 게이트 절연막 내로 이동되고 응집될 수 있다. 그 결과, 상기 게이트 절연막 내에는 산소 공공(Oxide Vacancy)과 같은 다수의 트랩 사이트들(trap sites)이 형성되어 PBTI(Positive Bias Temperature Instability), NBTI(Negative Bias Temperature Instability), 및 TDDB(Time dependent Dielectric Breakdown) 등의 반도체 소자의 전기적 특성을 열화시킬 수 있다. 본 발명의 일 실시예에 따르면, 상기 제 1 절연층(31)은 상기 제 2 절연층(32)에 비하여 상대적으로 낮은 온도에서 형성되어 저마늄 원자들에 의한 소자의 전기적 특성의 열화를 방지할 수 있다. 상기 제 2 절연층(32)은 상기 제 1 절연층(31)에 비하여 상대적으로 고온에서 형성되므로 상기 제 1 절연층(31)에 비하여 결정 결함이 적을 수 있다. 일 예로, 상대적으로 높은 온도에서 형성된 상기 제 2 절연층(32)은 상기 제 1 절연층(31)에 비하여 밀도가 높고, 습식 식각 속도가 낮을 수 있다.
상기 제 1 절연층(31)과 상기 제 2 절연층(32)은 인-시츄(in-situ)로 형성될 수 있다. 즉, 상기 제 1 절연층(31)과 상기 제 2 절연층(32)은 동일 공정 챔버 내에서 연속적으로 형성될 수 있다. 일 예로, 도 11에 도시된 바와 같이, 상기 제 1 절연층(31)은 제 1 온도(T1)에서 제 1 시간(t1) 동안 형성되고, 상기 제 1 절연층(31)의 형성 완료 후, 공정 챔버는 제 2 시간(t2) 동안 제 2 온도(T2)로 승온될 수 있다. 그 후, 상기 제 2 온도(T2)에서 상기 제 2 절연층(32)이 형성될 수 있다.
다른 실시예에서, 도 12에 도시된 바와 같이, 상기 제 1 절연층(31)은 제 1 온도(T1)에서 제 1 시간(t1) 동안 형성되고, 상기 제 2 절연층(32)은 공정 챔버를 제 2 온도(T2)로 승온하는 동안(t2) 형성될 수 있다. 이와는 달리, 상기 제 2 절연층(32)은 상기 제 2 시간(t2) 및 승온이 완료된 후의 제 3 시간(t3) 동안 형성될 수 있다.
또 다른 실시예에서, 도 13에 도시된 바와 같이, 상기 제 1 절연층(31)과 상기 제 2 절연층(32)은 불연속적으로 형성될 수 있다. 상기 제 1 절연층(31)의 형성 이후, 상기 제 2 절연층(32)의 형성 이전에 상대적으로 낮은 공정 온도에서 형성된 상기 제 1 절연층(31) 내의 결함을 개선하기 위한 큐어링(curing) 공정이 수행될 수 있다. 일 예로, 상기 큐어링 공정은 산소 또는 질소를 포함하는 플라즈마 가스로 수행될 수 있다.
상기 제 1 및 제 2 절연층들(31, 32)의 형성 공정은 UV-산화 공정, O2-플라즈마 산화 공정, ISSG(in-situ steam generation), 열산화 공정, ALD 산화 공정, 습식 산화 공정, 화학 기상 증착(Chemical Vapor Deposition: CVD), 물리 기상 증착(Physical Vapor Deposition: PVD) 중 적어도 하나를 포함할 수 있다.
상기 제 1 절연층(31) 및 상기 제 2 절연층(32)은 실리콘 산화물보다 유전 상수가 높은 고유전층, 실리콘 산화층, 또는 실리콘 산화질화층을 포함할 수 있다. 일 예로, 상기 고유전층은 하프늄 산화막(HfO), 알루미늄 산화막(AlO), 또는 탄탈륨 산화막(TaO)을 포함할 수 있다. 일 실시예에 있어서, 상기 제 1 절연층(31)은 실리콘 산화층이고 상기 제 2 절연층(32)은 고유전층일 수 있다.
상기 제 1 절연층(31)은 상기 제 2 절연층(32)보다 얇게 형성될 수 있다. 일 예로, 상기 제 2 절연층(32)의 두께는 상기 제 1 절연층(31)의 두께의 약 1.2배 내지 약 4배 일 수 있다. 일 예로, 상기 제 1 절연층(31)의 두께는 약 15Å 내지 약40Å일 수 있다.
도 1, 도 2, 도 7a, 및 도 7b를 참조하여, 상기 셀 어레이 영역(CAR) 및 상기 제 2 주변 회로 영역(PCR2)에 형성된 상기 제 1 절연층(31) 및 상기 제 2 절연층(32)이 제거될 수 있다. 상기 제거 공정은 상기 제 1 주변 회로 영역(PCR1)을 덮는 마스크층을 형성 한 후, 건식 및/또는 습식 식각 공정을 수행하는 것을 포함할 수 있다.
그 후, 상기 기판(100) 전체에 제 3 절연층(33) 및 제 4 절연층(34)이 차례로 형성될 수 있다. 상기 제 2 주변 회로 영역(PCR2)에서, 상기 제 3 절연층(33)은 상기 제 2 실리콘-저마늄 채널층(106)과 접하고, 상기 제 1 주변 회로 영역(PCR1)에서, 상기 제 3 절연층(33)은 상기 제 2 절연층(32)과 접할 수 있다.
상기 제 3 절연층(33)은 상기 제 4 절연층(34)보다 낮은 온도에서 형성될 수 있다. 일 예로, 상기 제 3 절연층(33)은 상기 기준 온도(TL)보다 낮은 제 3 온도(T3)에서 형성될 수 있고 상기 제 4 절연층(34)의 적어도 일부는 상기 기준 온도(TL)보다 높은 제 4 온도(T4)에서 형성될 수 있다. 일 예로, 상기 기준 온도(TL)는 약750℃일 수 있다. 상기 제 3 및 제 4 절연층들(33, 34)의 형성 온도 및 형성 방법은 상기 제 1 및 제 2 절연층들(31, 32)과 같이 도 11 내지 도 13를 참조하여 설명될 수 있다. 상기 제 3 온도(T3)는 도 11 내지 도 13의 제 1 온도(T1)에 상응할 수 있으며, 상기 제 4 온도(T4)는 도 11 내지 도 13의 제 2 온도(T2)에 상응할 수 있다. 상기 제 3 온도(T3) 및 상기 제 4 온도(T4)는 각각 상기 제 1 온도(T1)와 상기 제 2 온도(T2)와 다를 수 있다.
상기 제 3 및 제 4 절연층들(33, 34)의 형성 공정은 UV-산화 공정, O2-플라즈마 산화 공정, ISSG(in-situ steam generation), 열산화 공정, ALD 산화 공정, 습식 산화 공정, 화학 기상 증착(Chemical Vapor Deposition: CVD), 물리 기상 증착(Physical Vapor Deposition: PVD) 중 적어도 하나를 포함할 수 있다.
상기 제 3 절연층(33) 및 상기 제 4 절연층(34)은 실리콘 산화물보다 유전 상수가 높은 고유전층, 실리콘 산화층, 또는 실리콘 산화질화층을 포함할 수 있다. 일 예로, 상기 고유전층은 하프늄 산화막(HfO), 알루미늄 산화막(AlO), 또는 탄탈륨 산화막(TaO)을 포함할 수 있다. 일 실시예에 있어서, 상기 제 3 절연층(33)은 실리콘 산화층이고 상기 제 4 절연층(34)은 고유전층일 수 있다.
상기 제 4 절연층(34)은 상기 제 3 절연층(33)보다 얇게 형성될 수 있다. 일 예로, 상기 제 4 절연층(34)의 두께는 상기 제 3 절연층(33)의 두께의 약 0.5배 내지 약 0.9배일 수 있다. 일 예로, 상기 제 4 절연층(34)의 두께는 약 15Å 내지 약 40Å일 수 있다. 상기 제 3 절연층(33)의 두께는 상기 제 2 절연층(32)의 두께보다 작을 수 있다.
도 1, 도 2, 도 8a, 및 도 8b를 참조하여, 상기 셀 어레이 영역(CAR) 상의 상기 마스크층(112) 및 상기 제 3 및 제 4 절연층들(33, 34)이 제거될 수 있다. 상기 마스크층(112) 및 상기 제 3 및 제 4 절연층들(33, 34)의 제거 시, 상기 제 1 및 제 2 주변 회로 영역들(PCR1, PCR2) 상의 층들은 마스크층(미도시)에 의하여 보호될 수 있다.
상기 셀 어레이 영역(CAR) 상에 비트라인 구조체(BL)가 형성되고, 상기 제 1 주변 회로 영역(PCR1) 상에 제 1 주변 트랜지스터(PG1)가 형성되고, 상기 제 2 주변 회로 영역(PCR2) 상에 제 2 주변 트랜지스터(PG2)가 형성될 수 있다. 상기 제 1 및 제 2 주변 트랜지스터들(PG1, PG2)은 PMOS 트랜지스터들일 수 있다. 이하, 상기 비트라인 구조체(BL), 상기 제 1 및 제 2 주변 트랜지스터(PG1, PG2)의 형성 공정이 보다 상세히 설명된다.
상기 기판(100)을 덮는 도전층 및 캐핑층이 형성된 후, 패터닝 공정이 수행되어 상기 셀 어레이 영역(CAR) 상에 도전 라인(132) 및 비트라인 캐핑 패턴(172)이 형성되고, 상기 제 1 주변 회로 영역(PCR1) 상에 제 1 게이트 전극(133) 및 제 1 캐핑 패턴(173)이 형성되고, 상기 제 2 주변 회로 영역(PCR2) 상에 제 2 게이트 전극(134) 및 제 2 캐핑 패턴(174)이 형성될 수 있다. 상기 도전층은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 도전층은 도핑된 반도체층, 금속층, 상기 도핑된 반도체층과 상기 금속층 사이의 금속-실리사이드층을 포함할 수 있다. 상기 캐피층은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 도전층 및 상기 캐핑층은 화학적 기상 증착(Chemical Vapor Deposition:CVD), 물리적 기상 증착(Physical Vapor Deposition:PVD), 또는 원자층 증착(Atomic Layer Depositon: ALD) 중 적어도 하나로 형성될 수 있다.
상기 패터닝 공정 시, 상기 제 1 내지 제 4 절연층들(31-34)도 함께 패터닝되어 상기 제 1 게이트 전극(133) 아래에 제 1 게이트 절연층(GL1)이 형성되고 상기 제 2 게이트 전극(134) 아래에 제 2 게이트 절연층(GL2)이 형성될 수 있다. 상기 도전 라인(132), 상기 제 1 게이트 전극(133), 및 상기 제 2 게이트 전극(134)의 측벽 상에 각각 제 1 스페이서(SP1), 제 2 스페이서(SP2), 및 제 3 스페이서(SP3)가 형성될 수 있다. 상기 제 1 내지 제 3 스페이서들(SP1-SP3)의 형성은 절연층의 증착 및 이방성 식각 공정을 포함할 수 있다. 일 예로, 상기 제 1 내지 제 3 스페이서들(SP1-SP3)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물을 포함할 수 있다.
상기 제 1 게이트 절연층(GL1) 및 상기 제 2 게이트 절연층(GL2)은 모두 제 2 저온 절연 패턴(LT2) 및 제 2 고온 절연 패턴(HT2)을 포함할 수 있다. 상기 제 2 저온 절연 패턴(LT2) 및 상기 제 2 고온 절연 패턴(HT2)은 각각 상기 제 3 절연층(33) 및 상기 제 4 절연층(34)으로부터 형성된 층 일 수 있다. 상기 제 1 게이트 절연층(GL1)은 상기 제 2 저온 절연 패턴(LT2)과 상기 제 1 실리콘-저마늄 채널층(105) 사이에 제 1 저온 절연 패턴(LT1), 및 상기 제 1 저온 절연 패턴(LT1)과 상기 제 2 저온 절연 패턴(LT2) 사이에 제 1 고온 절연 패턴(HT1)을 포함할 수 있다. 상기 제 1 저온 절연 패턴(LT1) 및 상기 제 1 고온 절연 패턴(HT1)은 각각 상기 제 1 절연층(31) 및 상기 제 2 절연층(32)으로부터 형성된 층일 수 있다.
상기 제 1 주변 회로 영역(PCR1)에 제 1 소스/드레인 영역(23)이 형성되고 상기 제 2 주변 회로 영역(PCR2)에 제 2 소스/드레인 영역(24)이 형성될 수 있다. 상기 제 1 및 제 2 소스/드레인 영역들(23, 24)은 이온 주입 공정에 의하여 형성될 수 있다. 상기 제 1 및 제 2 소스/드레인 영역들(23, 24)의 형성 동안, 상기 셀 어레이 영역(CAR)은 마스크에 의하여 커버되거나, 상기 제 2 불순물 영역들(22)에 추가적인 이온 주입 공정이 수행될 수 있다.
도 1, 도 2, 도 9a, 및 도 9b를 참조하여, 상기 기판(100) 전면을 덮는 제 1 층간 절연막(116)이 형성된 후, 상기 제 1 층간 절연막(116)을 관통하여 상기 제 2 불순물 영역들(22)과 연결되는 콘택들(181)이 형성될 수 있다. 상기 층간 절연막(116)은 실리콘 산화막을 포함할 수 있다. 상기 콘택들(181)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 소자가 디램(DRAM) 소자인 경우, 상기 제 2 불순물 영역들(22)과 전기적으로 연결되는 커패시터들이 제공될 수 있다. 일 예로, 상기 제 1 층간 절연막(116) 상에 제 2 층간 절연막(117)을 형성한 후, 상기 제 2 층간 절연막(117)을 관통하여 상기 콘택들(181)에 접속되는 하부 전극들(182)이 형성될 수 있다. 일 예로, 상기 하부 전극들(182)은 하부면이 막힌 실린더 형태로 형성될 수 있다. 상기 하부 전극들(182) 상에 차례로 커패시터 절연층(183) 및 상부 전극(184)이 형성될 수 있다. 상기 하부 전극들(182) 및 상기 상부 전극(184)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 커패시터 절연층(183)은 실리콘 산화물을 포함할 수 있다. 상기 하부 전극들(182), 상기 상부 전극(184) 및 상기 커패시터 절연층(183)은 CVD, PVD, 또는 ALD 중 적어도 하나로 형성될 수 있다.
도 1, 도 2, 도 9a, 및 도 9b를 다시 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리 소자가 설명된다.
본 발명의 일 실시예에 따른 반도체 메모리 소자는 셀 어레이 영역(CAR) 및 주변 회로 영역을 포함하는 기판을 포함할 수 있다. 상기 주변 회로 영역은 제 1 주변 회로 영역(PCR1) 및 제 2 주변 회로 영역(PCR2)을 포함할 수 있다. 상기 셀 어레이 영역(CAR)의 기판(100) 내에 매립된 셀 게이트 구조체들이 제공될 수 있다. 상기 셀 게이트 구조체는 트렌치(11) 내에 차례로 적층된 상기 셀 게이트 절연 패턴(121), 상기 셀 게이트 전극(126), 및 상기 게이트 캐핑 패턴(129)을 포함할 수 있다. 상기 셀 게이트 구조체들은 반도체 메모리 소자의 워드라인들(WL)일 수 있다.
소자 분리막(101)과 상기 워드라인들(WL)의하여 정의된 활성 영역 내에 제 1 불순물 영역(21) 및 제 2 불순물 영역들(22)이 제공될 수 있다. 상기 제 1 불순물 영역(21)은 한 쌍의 제 2 불순물 영역들(22) 사이에 제공되고, 상기 제 1 불순물 영역(21)과 상기 제 2 불순물 영역들(22)은 상기 트렌치들(11)에 의하여 분리될 수 있다. 상기 제 2 불순물 영역들(22)은 콘택들(181)을 통하여 커패시터에 연결될 수 있다. 상기 커패시터는 하부 전극들(182), 상부 전극(184), 및 상기 하부 전극들(182)과 상기 상부 전극(184) 사이의 커패시터 절연층(183)을 포함할 수 있다.
상기 워드라인들(WL) 상에 비트라인 구조체(BL)가 제공될 수 있다. 상기 비트라인 구조체(BL)는 상기 제 1 불순물 영역(21)과 연결되는 도전 라인(132), 상기 도전 라인(132) 상의 비트라인 캐핑 패턴(172), 상기 도전 라인(132)의 측벽 상의 제 1 스페이서(SP1)를 포함할 수 있다.
상기 제 1 주변 회로 영역(PCR1) 상에 제 1 주변 트랜지스터(PG1)가 제공되고 상기 제 2 주변 회로 영역(PCR2) 상에 제 2 주변 트랜지스터(PG2)가 제공될 수 있다. 상기 제 1 및 제 2 주변 트랜지스터들(PG1, PG2)은 PMOS 트랜지스터들일 수 있다. 상기 제 1 주변 트랜지스터(PG1)는 제 1 실리콘-저마늄 채널층(105) 및 그 위에 차례로 적층된 제 1 게이트 절연층(GL1), 제 1 게이트 전극(133), 및 제 1 캐핑 패턴(173)을 포함할 수 있다. 상기 제 2 주변 트랜지스터(PG2)는 제 2 실리콘-저마늄 채널층(106) 및 그 위에 차례로 적층된 제 2 게이트 절연층(GL2), 제 2 게이트 전극(134), 및 제 2 캐핑 패턴(174)을 포함할 수 있다.
상기 도전 라인(132)은 상기 제 1 게이트 전극(133) 및 상기 제 2 게이트 전극(134)과 동일한 층을 포함할 수 있다. 일 예로, 상기 도전 라인(132) 및 상기 제 1 및 제 2 게이트 전극들(134)은 각각 도핑된 반도체층, 금속층, 또는 도전성 금속 질화물층 중 적어도 하나를 포함할 수 있다.
상기 제 1 게이트 절연층(GL1) 및 상기 제 2 게이트 절연층(GL2)은 모두 제 2 저온 절연 패턴(LT2) 및 제 2 고온 절연 패턴(HT2)을 포함할 수 있다. 상기 제 1 게이트 절연층(GL1)은 상기 제 2 저온 절연 패턴(LT2)과 상기 제 1 실리콘-저마늄 채널층(105) 사이에 제 1 저온 절연 패턴(LT1), 및 상기 제 1 저온 절연 패턴(LT1)과 상기 제 2 저온 절연 패턴(LT2) 사이에 제 1 고온 절연 패턴(HT1)을 포함할 수 있다. 상기 제 1 저온 절연 패턴(LT1)은 상기 제 1 고온 절연 패턴(HT1)보다 얇을 수 있다. 상기 제 2 저온 절연 패턴(LT2)은 상기 제 2 고온 절연 패턴(HT2)보다 두꺼울 수 있다.
본 발명의 실시예에 따르면, 실리콘-저마늄 채널층과 접하는 저온 절연 패턴들(LT1, LT2)은 상대적으로 낮은 온도에서 형성되고 그 위에 제공되는 고온 절연 패턴들(HT1, HT2)은 상대적으로 높은 온도에서 형성될 수 있다. 그 결과, 실리콘-저마늄 채널층과 접하는 부분에서 발생될 수 있는 게이트 절연층의 열화를 방지함과 더불어 게이트 절연층 전체의 결정 결함을 낮출 수 있다.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 도면들로, 도 1의 B-B' 및 C-C'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복되는 구성은 생략될 수 있다.
본 실시예에 있어서, 상기 제 1 주변 트랜지스터(PG1) 및 제 2 주변 트랜지스터(PG2)는 각각 제 1 실리콘-저마늄 채널층(107) 및 제 2 실리콘-저마늄 채널층(108)을 포함하고, 상기 제 1 및 제 2 실리콘-저마늄 채널층들(107, 108)은 상기 기판(100)으로부터 돌출된 핀(fin) 형상일 수 있다. 일 예로, 상기 제 1 및 제 2 실리콘-저마늄 채널층들(107, 108)은 소자 분리막들(102, 103)에 의하여 노출된 상기 기판(100)으로부터 에피택시얼 공정에 의하여 형성될 수 있다. 상기 실리콘-저마늄 채널층들(107, 108) 이외의 구성은 이전 실시예와 실질적으로 동일할 수 있다.
본 발명의 기술적 사상은 DRAM 장치에 한정되지 않으며, 자기 메모리 장치(MRAM), 상변화 메모리 장치(PRAM), 강유전체 메모리 장치(FRAM), 저항 메모리 장치(RRAM) 등을 포함할 수 있다. 일 예로, 상기 반도체 메모리 소자 자기 메모리 장치(MRAM)일 경우, 상기 커패시터 대신에 기준층, 터널 배리어, 및 자유층을 포함하는 자기 터널 접합(Magnetic Tunnel Junction)이 제공될 수 있다. 다른 예로, 상기 가변 저항 메모리 장치가 상변화 메모리 장치(PRAM)일 경우, 상기 커패시터 대신에 하부 전극, 상부 전극, 및 상기 하부 전극과 상기 하부 전극 사이에 상변화 물질막이 제공될 수 있다.
상술된 실시예들에서 개시된 반도체 메모리 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 메모리 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small OuTLine(SOIC), Shrink Small OuTLine Package(SSOP), Thin Small OuTLine(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 반도체 메모리 소자가 실장된 패키지는 상기 반도체 메모리 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 14는 본 발명의 기술적 사상에 기초한 반도체 메모리 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 14를 참조하면, 본 발명의 실시예들에 따른 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1330)는 본 발명의 실시예들에 따른 반도체 메모리 소자들 중에서 적어도 하나를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 15는 본 발명의 기술적 사상에 기초한 반도체 메모리 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
도 15를 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 본 발명의 실시예에 따른 반도체 메모리 소자들 중에서 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 준비하는 것, 상기 주변 회로 영역은 제 1 주변 회로 영역 및 제 2 주변 회로 영역을 포함하고;
    상기 주변 회로 영역 상에 실리콘-저마늄 채널층을 형성하는 것;
    상기 실리콘-저마늄 채널층 상에 제 1 절연층 및 제 2 절연층을 차례로 형성하는 것;
    상기 제 1 절연층 및 상기 제 2 절연층을 상기 제 2 주변 회로 영역에서 제거하는 것;
    상기 제 1 및 제 2 주변 회로 영역 상에 제 3 절연층 및 제 4 절연층을 차례로 형성하는 것
    상기 셀 어레이 영역과 상기 주변 회로 영역 상에 도전층을 형성하는 것; 및
    상기 도전층을 패터닝하여 상기 셀 어레이 영역에 도전 라인을 형성하고 상기 주변 회로 영역에 게이트 전극을 형성하는 것을 포함하고,
    상기 제 1 절연층은 상기 제 2 절연층보다 낮은 온도에서 형성되는 반도체 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 절연층의 형성 온도는 750℃보다 낮고 상기 제 2 절연층의 형성 온도는 750℃보다 높은 반도체 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 절연층은 상기 제 2 절연층보다 얇게 형성되는 반도체 메모리 소자의 제조 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 3 절연층은 상기 제 4 절연층보다 낮은 온도에서 형성되는 반도체 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 4 절연층은 실리콘 산화막보다 유전상수가 큰 고유전막을 포함하는 반도체 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 3 절연층은 상기 제 4 절연층보다 두꺼운 반도체 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 절연층은 제 1 온도에서 형성되고,
    상기 제 2 절연층은 상기 제 1 온도보다 높은 제 2 온도에서 형성되거나 상기 제 2 온도로 승온 중에 형성되는 반도체 메모리 소자의 제조 방법.
  9. 삭제
  10. 삭제
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