KR102434436B1 - 집적회로 소자 및 그 제조 방법 - Google Patents

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Abstract

집적회로 소자는 기판의 제1 영역과 제2 영역과의 사이의 인터페이스 영역에 형성된 인터페이스 트렌치를 채우고, 제1 영역에 배치되는 제1 활성 영역의 일부와 상기 제2 영역에 배치되는 제2 활성 영역의 일부를 정의하는 인터페이스 소자분리막과, 상기 인터페이스 소자분리막의 상면 위에 언더컷(undercut) 영역을 한정하는 절연 패턴과, 상기 언더컷 영역을 채우는 매립 패턴을 포함한다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 소자분리막을 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행되어 집적회로 소자가 점차 소형화 및 미세화되고 있다. 이에 따라, 미세화된 집적회로 소자의 제조 공정에서 금속 입자와 같은 불순물에 의한 오염은 집적회로 소자의 성능 및 수율을 좌우하는 중요한 요소가 되고 있으며, 오염을 방지하기 위하여 세정 공정에만 의존하는 것은 한계가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 금속 입자와 같은 불순물에 의한 오염의 원인을 근본적으로 제거할 수 있는 구조를 가짐으로써 우수한 전기적 성능 및 신뢰성을 확보할 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 형성하고자 하는 패턴의 미세화에 따라 공정 여유도가 충분하지 않은 경우에도, 금속 입자와 같은 불순물에 의한 오염의 원인을 근본적으로 제거하여 후속 공정에서 미세 패턴 형성시 불순물에 의한 악영향을 방지함으로써 수율을 향상시키고 신뢰성을 향상시킬 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 제1 영역 및 제2 영역을 가지는 기판과, 상기 제1 영역과 상기 제2 영역과의 사이의 인터페이스 영역에 형성된 인터페이스 트렌치를 채우고, 제1 영역에 배치되는 제1 활성 영역의 일부와 상기 제2 영역에 배치되는 제2 활성 영역의 일부를 정의하는 인터페이스 소자분리막과, 상기 제1 활성 영역 및 상기 인터페이스 소자분리막을 덮도록 상기 제1 영역으로부터 상기 인터페이스 소자분리막의 상부까지 연장되고, 상기 인터페이스 소자분리막의 상면 위에 언더컷(undercut) 영역을 한정하는 절연 패턴과, 상기 언더컷 영역을 채우는 매립 패턴을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 셀 활성 영역을 포함하는 셀 어레이 영역과, 주변 회로 활성 영역을 포함하는 주변 회로 영역을 가지는 기판과, 상기 셀 어레이 영역과 상기 주변 회로 영역과의 사이의 인터페이스 영역을 따라 연장되는 인터페이스 트렌치를 채우고, 상기 셀 활성 영역의 일부와 상기 주변 회로 활성 영역의 일부를 정의하는 제1 소자분리막과, 상기 셀 활성 영역 및 상기 제1 소자분리막을 덮도록 상기 셀 어레이 영역으로부터 상기 제1 소자분리막의 상부까지 연장되고, 상기 제1 소자분리막의 상면 위에 언더컷(undercut) 영역을 한정하는 절연 패턴과, 상기 언더컷 영역을 채우는 매립 패턴을 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 셀 활성 영역을 포함하는 셀 어레이 영역과, 주변 회로 활성 영역을 포함하는 주변 회로 영역과, 상기 셀 활성 영역의 일부와 상기 주변 회로 활성 영역의 일부를 정의하는 소자분리막을 포함하는 인터페이스 영역을 가지는 기판을 준비한다. 상기 셀 활성 영역 및 상기 소자분리막을 덮도록 상기 셀 어레이 영역으로부터 상기 소자분리막의 상부까지 연장되는 절연 패턴을 형성한다. 상기 인터페이스 영역에서 상기 소자분리막의 일부를 제거하여 상기 절연 패턴의 하부에 언더컷(undercut) 영역을 형성한다. 상기 언더컷 영역을 채우는 매립 패턴을 형성한다. 상기 인터페이스 영역에서 상기 절연 패턴, 상기 매립 패턴, 및 상기 소자분리막을 덮는 절연막을 형성한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 인터페이스 영역에 형성된 언더컷 영역이 매립 패턴으로 채워진 구조를 가짐으로써, 인터페이스 영역에 금속 오염원이 잔류하는 것을 방지할 수 있다. 따라서, 셀 어레이 영역에서 복수의 비트 라인 구조체 등과 같은 조밀하고 미세한 구조물들을 형성하는 동안 상기 미세한 구조물들이 금속 오염원에 의해 오염되는 것을 억제할 수 있으며, 형성하고자 하는 집적회로 소자의 전기적 특성 및 신뢰성 저하를 억제할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 의하면, 형성하고자 하는 패턴의 미세화에 따라 공정 여유도가 충분하지 않은 경우에도, 금속 입자와 같은 불순물에 의한 오염의 원인을 근본적으로 제거하여 후속 공정에서 미세 패턴 형성시 불순물에 의한 악영향을 방지함으로써 수율을 향상시키고 집적회로 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 개략적인 구성을 예시한 평면도이다.
도 2a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 개략적인 구성을 예시한 단면도이다. 도 2b는 도 2a의 "CC"로 표시한 부분을 확대하여 도시한 단면도이다.
도 3 내지 도 7은 각각 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 주요 구성들을 도시한 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 예시적인 구성을 설명하기 위한 블록도이다.
도 9는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 개략적인 구성을 예시한 평면도이다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 메모리 셀 어레이 영역의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 11a 내지 도 11p는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 12a 내지 도 12g는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(10)의 개략적인 구성을 예시한 평면도이다.
집적회로 소자(10)는 제1 영역(22)과, 제1 영역(22)을 포위하는 제2 영역(24)과, 제1 영역(22)과 제2 영역(24)과의 사이에 개재된 인터페이스 영역(26)을 포함하는 기판(12)을 가진다.
기판(12)은 예를 들면, Si, Ge 등과 같은 반도체 원소, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나의 화합물 반도체를 포함할 수 있다. 기판(12)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
일부 실시예들에서, 제1 영역(22)은 집적회로 소자(10)의 메모리 셀 영역일 수 있다. 제1 영역(22)은 휘발성 메모리 소자의 메모리 셀 영역, 또는 비휘발성 메모리 소자의 메모리 셀 영역을 구성할 수 있다. 상기 메모리 셀 영역은 DRAM (dynamic random access memory)의 메모리 셀 영역, MRAM (magnetic RAM) 메모리 셀 영역, SRAM (static RAM) 메모리 셀 영역, PRAM (phase change RAM) 메모리 셀 영역, RRAM (resistance RAM) 메모리 셀 영역, 또는 FRAM (ferroelectric RAM) 메모리 셀 영역일 수 있다. 제1 영역(22)은 DRAM 메모리 셀, MRAM 메모리 셀, SRAM 메모리 셀, PRAM 메모리 셀, RRAM 메모리 셀, 및 FRAM 메모리 셀 중에서 선택되는 어느 한 종류의 메모리 셀을 포함할 수 있다. 제1 영역(22)은 트랜지스터 및 커패시터를 가지는 단위 메모리 셀, 또는 스위칭 소자 및 가변 저항을 가지는 단위 메모리 셀을 포함할 수 있다.
제2 영역(24)은 코어 영역 또는 주변 회로 영역(이하, "주변 회로 영역"이라 약칭함)일 수 있다. 제2 영역(24)에는 제1 영역(22)에 있는 메모리 셀들을 구동하는 데 필요한 주변 회로들이 배치될 수 있다.
인터페이스 영역(26)에는 제1 영역(22)과 제2 영역(24)과의 사이의 전기적 연결이 가능하도록 설치되는 복수의 도전 라인들과, 제1 영역(22)과 제2 영역(24)과의 사이의 절연을 위한 절연 구조물들이 배치될 수 있다.
인터페이스 영역(26)에는 인터페이스 영역(26)에서 원하지 않는 잔류물이 퇴적되거나 잔류하는 것을 방지하기 위한 매립 패턴(30)이 형성될 수 있다. 매립 패턴(30)은 제1 영역(22)을 포위하는 평면 형상을 가질 수 있다. 예를 들면, 매립 패턴(30)은 X-Y 평면에서 제1 영역(22)을 포위하는 폐쇄된 루프(closed loop) 형상을 가질 수 있다. 매립 패턴(30)은 적어도 1 종류의 절연 물질, 또는 적어도 1 종류의 절연 물질과 에어 갭(air gap)과의 조합으로 이루어질 수 있다.
도 2a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(10A)의 개략적인 구성을 예시한 단면도이다. 도 2a에 예시한 구성은 도 1에 예시한 집적회로 소자(10)의 일부 영역의 예시적인 단면 구성으로서, 도 1의 II - II' 선 단면 구성에 대응할 수 있다.
도 2a를 참조하면, 집적회로 소자(10A)의 기판(12)에는 제1 영역(22)과, 제2 영역(24)과의 사이의 인터페이스 영역(26)을 따라 연장되는 인터페이스 트렌치(14T)가 형성되어 있다. 인터페이스 트렌치(14T)는 인터페이스 소자분리막(14)으로 채워져 있다. 인터페이스 소자분리막(14)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
인터페이스 소자분리막(14)은 제1 영역(22)에 배치되는 제1 활성 영역(AC1)의 일부와 제2 영역(24)에 배치되는 제2 활성 영역(AC2)의 일부를 정의할 수 있다. 인터페이스 소자분리막(14)은 제1 영역(22)을 포위하도록 도 1에 예시한 인터페이스 영역(26)의 평면 형상에 대응하는 평면 형상을 가질 수 있다.
기판(12) 상에는 제1 영역(22) 및 인터페이스 영역(26)을 덮으면서 기판(12)의 주면(X-Y 평면)에 평행하게 연장되는 절연 패턴(16)이 형성되어 있다. 절연 패턴(16)은 기판(12) 상에 차례로 적층된 제1 절연 패턴(16A) 및 제2 절연 패턴(16B)을 포함할 수 있다. 제1 절연 패턴(16A) 및 제2 절연 패턴(16B)은 서로 다른 종류의 절연 물질로 이루어질 수 있다. 예를 들면, 제1 절연 패턴(16A) 및 제2 절연 패턴(16B)은 산화막 및 질화막 중에서 선택되는 서로 다른 막으로 이루어질 수 있다.
제1 절연 패턴(16A)은 제1 활성 영역(AC1)의 일부 및 인터페이스 소자분리막(14)의 일부를 덮도록 연장된다. 제1 절연 패턴(16A)은 인터페이스 영역(26) 중 제1 영역(22)으로부터 제2 영역(24)을 향해 제1 수평 거리(HD1)만큼 이격된 제1 위치까지 연장될 수 있다.
제2 절연 패턴(16B)은 제1 절연 패턴(16A)을 사이에 두고 제1 활성 영역(AC1)의 일부 및 인터페이스 소자분리막(14)의 일부를 덮도록 연장된다. 제2 절연 패턴(16B)은 인터페이스 영역(26) 중 제1 영역(22)으로부터 제2 영역(24)을 향해 제1 수평 거리(HD1)보다 더 큰 제2 수평 거리(HD2)만큼 이격된 제2 위치까지 연장될 수 있다. 상기 제2 위치는 상기 제1 위치보다 제2 영역(24)에 더 가까울 수 있다. 따라서, 제1 절연 패턴(16A)의 말단부(TA)보다 제2 절연 패턴(16B)의 말단부(TB)가 제2 영역(24)에 더 가까울 수 있다.
일부 실시예들에서, 제1 절연 패턴(16A)은 생략 가능하며, 절연 패턴(16)은 제2 절연 패턴(16B)으로만 구성될 수도 있다. 다른 일부 실시예들에서, 절연 패턴(16)은 제1 절연 패턴(16A) 및 제2 절연 패턴(16B)을 포함하는 적어도 3 중 절연 패턴으로 구성되는 다중층으로 이루어질 수도 있다.
인터페이스 영역(26)에서, 제2 절연 패턴(16B)의 말단부(TB)의 하부에는 언더컷(undercut) 영역(UA)이 형성되어 있다. 언더컷 영역(UA)은 매립 패턴(30A)으로 채워져 있다. 매립 패턴(30A)의 높이는 인터페이스 소자분리막(14)과 제2 절연 패턴(16B)에 의해 한정될 수 있다. 매립 패턴(30A)은 도 1에 예시한 매립 패턴(30)의 적어도 일부를 구성할 수 있다.
매립 패턴(30A)은 도 1을 참조하여 매립 패턴(30)에 대하여 설명한 바와 같이 X-Y 평면에서 볼 때 인터페이스 소자분리막(14) 위에서 제1 영역(22)을 포위하는 폐쇄된 루프 형상을 가질 수 있다. 매립 패턴(30A)은 금속을 포함하지 않는 절연막으로 이루어질 수 있다. 예를 들면, 매립 패턴(30A)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 매립 패턴(30A)은 제1 절연 패턴(16A) 및 제2 절연 패턴(16B) 중 어느 하나와 동일한 물질로 이루어질 수 있다.
제1 활성 영역(AC1), 제2 활성 영역(AC2)과, 인터페이스 소자분리막(14), 매립 패턴(30A), 및 절연 패턴(16)은 절연막(40)으로 덮일 수 있다. 절연막(40)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 2b는 도 2a의 "CC"로 표시한 부분을 확대하여 도시한 단면도이다.
도 2a 및 도 2b를 참조하면, 매립 패턴(30A)은 제1 영역(22)을 향해 돌출된 볼록한 표면(CVX)와, 매립 패턴(30A)의 중심부를 향해 함몰된 오목한 표면(CCV)을 포함할 수 있다. 오목한 표면(CCV)은 제2 영역(24)에 대면할 수 있다. 인터페이스 영역(26)에서, 매립 패턴(30A)의 볼록한 표면(CVX)은 제1 절연 패턴(16A)의 말단부(TA)에 접할 수 있다. 인터페이스 영역(26)에서, 매립 패턴(30A)의 볼록한 표면(CVX)으로 인해, 인터페이스 소자분리막(14)과 매립 패턴(30A)과의 사이의 계면이 곡면(curved surface)을 이룰 수 있다.
도 3 내지 도 7은 각각 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 주요 구성들을 도시한 단면도이다. 도 3 내지 도 7에 예시한 집적회로 소자(10B, 10C, 10D, 10E, 10F)는 도 2a 및 도 2b에 예시한 집적회로 소자(10A)의 변형예들로서, 도 2a의 "CC"로 표시한 영역에 대응하는 영역의 변형된 구조들을 포함한다.
도 3을 참조하면, 집적회로 소자(10B)는 도 2a 및 도 2b에 예시한 집적회로 소자(10A)와 대체로 동일한 구성을 가진다. 특히, 집적회로 소자(10B)의 매립 패턴(30B)은 도 2a 및 도 2b에 예시한 매립 패턴(30A)과 대체로 동일한 구성을 가진다. 단, 매립 패턴(30B)은 제2 영역(24)에 대면하는 오목한 표면(CCV)으로부터 매립 패턴(30B)의 내부를 향해 연장되는 심 라인(seam line)(S1)을 포함한다. 심 라인(S1)은 매립 패턴(30B)의 형성을 위한 증착 공정 중에 형성될 수 있다.
도 4를 참조하면, 집적회로 소자(10C)는 도 2a 및 도 2b에 예시한 집적회로 소자(10A)와 대체로 동일한 구성을 가진다. 특히, 집적회로 소자(10C)의 매립 패턴(30C)은 도 2a 및 도 2b에 예시한 매립 패턴(30A)과 대체로 동일한 구성을 가진다. 단, 매립 패턴(30C)은 제2 영역(24)에 대면하는 오목한 표면(CCV)으로부터 매립 패턴(30C)의 내부를 향해 연장되는 심 라인(S1)과, 심 라인(S1)의 일단에 형성된 에어 갭(air gap)(AG1)을 포함한다. 심 라인(S1) 및 에어 갭(AG1)은 매립 패턴(30C)의 형성을 위한 증착 공정 중에 형성될 수 있다. 매립 패턴(30C)은 도 1에 예시한 매립 패턴(30)의 적어도 일부를 구성할 수 있다.
도 5를 참조하면, 집적회로 소자(10D)는 도 2a 및 도 2b에 예시한 집적회로 소자(10A)와 대체로 동일한 구성을 가진다. 특히, 집적회로 소자(10D)의 매립 패턴(30D)은 도 2a 및 도 2b에 예시한 매립 패턴(30A)과 대체로 동일한 구성을 가진다. 단, 집적회로 소자(10D)는 인터페이스 영역(26)에 배치되고 인터페이스 소자분리막(14), 절연 패턴(16), 및 매립 패턴(30D)에 의해 포위되는 국부 절연 패턴(38)을 포함한다. 국부 절연 패턴(38)은 언더컷 영역(UA)의 일부를 한정할 수 있다. 국부 절연 패턴(38)은 매립 패턴(30D)의 볼록한 표면(CVX)에 접한다. 국부 절연 패턴(38)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 매립 패턴(30D)은 도 1에 예시한 매립 패턴(30)의 적어도 일부를 구성할 수 있다.
제1 절연 패턴(16A) 및 제2 절연 패턴(16B)은 국부 절연 패턴(38)에 인접한 위치에서 절곡된 단면 형상을 가질 수 있다. 제1 절연 패턴(16A) 및 제2 절연 패턴(16B) 중 국부 절연 패턴(38)이 위치된 지점을 중심으로 제1 영역(22) 측에 있는 부분들은 기판(12)(도 2a 참조)의 주면 (X-Y 평면)과 평행하게 연장되고, 국부 절연 패턴(38)의 상부에 있는 부분들은 셀 어레이 영역(CELL)으로부터 멀어짐에 따라 인터페이스 소자분리막(14)으로부터 멀어지도록 상측으로 돌출되어, 국부 절연 패턴(38)에 인접한 위치에서 절곡된 단면 형상을 가질 수 있다. 인터페이스 영역(26)에 있는 제1 및 제2 절연 패턴(16A, 16B)의 말단부(TA, TB)가 제1 절연 패턴(16A) 및 제2 절연 패턴(16B) 중 제1 영역(22)에 있는 부분들보다 더 높은 레벨에 배치될 수 있다. 본 명세서에서 사용되는 용어 "레벨"은 기판(12)(도 2a 참조)의 주면으로부터 수직 방향을 따르는 높이 또는 깊이를 의미한다. 즉, 동일한 레벨의 위치는 기판(12)의 주면으로부터 수직 상방향으로의 높이, 또는 기판(12) 내부로의 깊이가 동일한 위치를 의미하고, 낮은 레벨의 위치는 기판(12)의 주면으로부터 수직 상방향으로의 높이가 더 작거나 기판(12) 내부로의 깊이가 더 큰 위치를 의미하고, 높은 레벨의 위치는 기판(12)의 주면으로부터 수직 상 방향으로의 높이가 더 크거나 기판(12) 내부로의 깊이가 더 작은 위치를 의미한다.
도 6을 참조하면, 집적회로 소자(10E)는 도 5를 참조하여 설명한 집적회로 소자(10D)와 대체로 동일한 구성을 가진다. 특히, 집적회로 소자(10E)의 매립 패턴(30E)은 도 6에 예시한 매립 패턴(30D)과 대체로 동일한 구성을 가진다. 단, 매립 패턴(30E)은 제2 영역(24)에 대면하는 오목한 표면(CCV)으로부터 매립 패턴(30E)의 내부를 향해 연장되는 심 라인(S2)을 포함한다. 심 라인(S2)은 매립 패턴(30E)의 형성을 위한 증착 공정 중에 형성될 수 있다. 매립 패턴(30E)은 도 1에 예시한 매립 패턴(30)의 적어도 일부를 구성할 수 있다.
도 7을 참조하면, 집적회로 소자(10F)는 도 5를 참조하여 설명한 집적회로 소자(10D)와 대체로 동일한 구성을 가진다. 특히, 집적회로 소자(10F)의 매립 패턴(30F)은 도 5에 예시한 매립 패턴(30D)과 대체로 동일한 구성을 가진다. 단, 매립 패턴(30F)은 제2 영역(24)에 대면하는 오목한 표면(CCV)으로부터 매립 패턴(30F)의 내부를 향해 연장되는 심 라인(S2)과, 심 라인(S2)의 일단에 형성된 에어 갭(AG2)을 포함한다. 심 라인(S2) 및 에어 갭(AG2)은 매립 패턴(30F)의 형성을 위한 증착 공정 중에 형성될 수 있다. 매립 패턴(30F)은 도 1에 예시한 매립 패턴(30)의 적어도 일부를 구성할 수 있다.
다시 도 1을 참조하면, 일부 실시예들에서, 집적회로 소자(10)는 DRAM 소자이고, 제1 영역(22)은 DRAM 소자의 메모리 셀 영역일 수 있다.
도 8은 DRAM 소자로 이루어지는 집적회로 소자(10)의 예시적인 구성을 설명하기 위한 블록도이다.
도 8을 참조하면, 집적회로 소자(10)에서, 제1 영역(22)은 DRAM 소자의 메모리 셀 영역이고, 제2 영역(24)은 DRAM 소자의 주변 회로 영역일 수 있다. 제1 영역(22)은 메모리 셀 어레이(22A)를 포함할 수 있다. 메모리 셀 어레이(22A)에서 데이터를 저장하기 위한 복수의 메모리 셀이 로우(row) 방향과 칼럼(column) 방향으로 배열될 수 있다. 상기 복수의 메모리 셀은 각각 셀 커패시터와 억세스 트랜지스터로 구성될 수 있다. 억세스 트랜지스터의 게이트는 로우 방향으로 배열된 복수의 워드 라인들 중 해당 워드 라인에 연결되고, 억세스 트랜지스터의 소스 및 드레인 중 하나는 칼럼 방향으로 배열되어 있는 비트 라인 또는 상보 비트 라인에 연결되며, 다른 하나는 셀 커패시터에 연결될 수 있다.
제2 영역(24)은 로우 디코더(52), 센스 앰프(54), 칼럼 디코더(56), 셀프 리프레쉬 제어 회로(58), 커맨드 디코더(60), MRS/EMRS (Mode Register Set/Extended Mode Register Set) 회로(62), 어드레스 버퍼(64), 및 데이터 입출력 회로(66)를 구비할 수 있다.
센스 앰프(54)는 메모리 셀의 데이터를 감지 증폭하고 메모리 셀로 데이터를 저장할 수 있다. 센스 앰프(54)는 메모리 셀 어레이(22A)에 포함되는 비트 라인과 상보 비트 라인 사이에 연결되는 크로스-커플드(cross-coupled) 증폭기로 구현될 수 있다.
데이터 입출력 회로(66)를 통하여 입력된 데이터(DQ)는 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(22A)에 기입되고, 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(22A)로부터 독출된 데이터(DQ)는 데이터 입출력 회로(66)를 통하여 외부로 출력될 수 있다. 데이터가 기입 또는 독출될 메모리 셀을 지정하기 위하여 어드레스 신호(ADD)가 어드레스 버퍼(64)로 입력될 수 있다. 어드레스 버퍼(64)는 외부에서 입력되는 어드레스 신호(ADD)를 일시적으로 저장할 수 있다.
로우 디코더(52)는 데이터가 입력 또는 출력될 메모리 셀과 연결된 워드 라인을 지정하기 위하여 어드레스 버퍼(64)로부터 출력된 어드레스 신호(ADD)중 로우 어드레스(row address)를 디코딩할 수 있다. 즉, 로우 디코더(52)는 데이터 기입 또는 독출 모드에서는 어드레스 버퍼(64)로부터 출력된 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블할 수 있다. 또한, 로우 디코더(52)는 셀프 리프레쉬 모드에서는 어드레스 카운터로부터 발생되는 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블할 수 있다.
칼럼 디코더(56)는 데이터가 입력 또는 출력될 메모리 셀과 연결된 비트 라인을 지정하기 위하여, 어드레스 버퍼(64)로부터 출력된 어드레스 신호(ADD) 중 칼럼 어드레스(column address)를 디코딩할 수 있다. 메모리 셀 어레이(22A)는 로우 및 칼럼 어드레스에 의해 지정된 메모리 셀로부터 데이터를 출력하거나 메모리 셀로 데이터를 기입할 수 있다.
커맨드 디코더(60)는 외부로부터 인가되는 명령 신호(CMD)를 수신하고, 이 신호들을 디코딩하여 디코딩된 명령 신호, 예를 들면 셀프 리프레쉬 진입 명령 또는 셀프 리프레쉬 종료 명령을 내부적으로 발생할 수 있다.
MRS/EMRS 회로(62)는 집적회로 소자(10)의 동작 모드를 지정하기 위한 MRS/EMRS 명령 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정할 수 있다.
도 8에 도시되지는 않았지만, 집적회로 소자(10)는 클럭 신호를 발생하기 위한 클럭 회로, 외부로부터 인가되는 전원 전압을 수신하여 내부 전압을 생성하거나 분배하는 전원 회로 등을 더 구비할 수 있다.
셀프 리프레쉬 제어 회로(58)는 커맨드 디코더(60)에서 출력되는 명령에 응답하여 집적회로 소자(10)의 셀프 리프레쉬 동작을 제어할 수 있다. 커맨드 디코더(60)는 어드레스 카운터, 타이머 및 코어 전압 발생부를 구비할 수 있다. 상기 어드레스 카운터는 커맨드 디코더(60)로부터 출력되는 셀프 리프레쉬 진입 명령에 응답하여 셀프 리프레쉬 대상이 되는 로우 어드레스를 지정하기 위한 로우 어드레스를 발생하여 로우 디코더(52)로 인가할 수 있다. 상기 어드레스 카운터는 커맨드 디코더(60)로부터 출력되는 셀프 리프레쉬 종료 (self refresh exit) 명령에 응답하여 카운팅 동작을 중단할 수 있다.
도 9는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 개략적인 구성을 예시한 평면도이다.
도 9를 참조하면, 집적회로 소자(70)는 복수의 제1 영역(22)을 포함한다. 복수의 제1 영역(22)은 각각 인터페이스 영역(26)을 사이에 두고 제2 영역(24)으로 포위될 수 있다. 집적회로 소자(70)에서, 복수의 제1 영역(22)은 각각 DRAM 소자의 메모리 셀 어레이 영역(MCA)이고, 제2 영역(24)은 DRAM 소자의 주변 회로 영역일 수 있다.
복수의 제1 영역(22)에서 메모리 셀 어레이 영역(MCA)은 도 8을 참조하여 설명한 메모리 셀 어레이(22A)를 포함할 수 있다. 복수의 제1 영역(22)은 각각 인터페이스 영역(26)에 의해 포위될 수 있다. 인터페이스 영역(26)에는 도 1을 참조하여 설명한 매립 패턴(30)이 형성될 수 있다. 매립 패턴(30)은 도 2a 내지 도 7을 참조하여 설명한 매립 패턴(30A, 30B, 30C, 30D, 30E, 30F) 중 적어도 하나의 단면 구성을 가질 수 있다.
제2 영역(24)은 서브 워드 라인 드라이버(sub-word line driver) 블록(SWD), 센스앰프 블록(S/A), 및 컨정션 블록(CJT)을 포함할 수 있다. 제2 영역(24)에서, 메모리 셀 어레이 영역(MCA)의 워드 라인 방향으로 복수의 서브 워드 라인 드라이버 블록(SWD)이 배열되고, 비트 라인 방향으로 복수의 센스앰프 블록(S/A)이 배열될 수 있다. 센스앰프 블록(S/A)에는 복수의 비트 라인 센스 앰프가 배치될 수 있다. 서브 워드 라인 드라이버 블록(SWD)과 센스앰프 블록(S/A)이 교차하는 지점에 컨졍션 블록(CJT)이 배열될 수 있다. 컨정션 블록(CJT)에는 비트 라인 센스앰프를 구동하기 위한 전원 드라이버들 및 접지 드라이버들이 교대로 배치될 수 있다.
도 9에 도시하지는 않았으나, 제2 영역(24)에는 인버터 체인(inverter chain), 입출력 회로 등과 같은 주변 회로가 더 형성될 수 있다.
도 10은 도 9에 예시한 메모리 셀 어레이 영역(MCA)의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 10을 참조하면, 메모리 셀 어레이 영역(MCA)은 복수의 셀 활성 영역(A1)을 포함할 수 있다. 복수의 셀 활성 영역(A1)은 제1 방향 (X 방향) 및 제2 방향 (Y 방향)에 대하여 사선 방향으로 장축을 가지도록 배치될 수 있다.
복수의 워드 라인(WL)이 복수의 셀 활성 영역(A1)을 가로질러 제1 방향 (X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 제1 방향 (X 방향)과 교차하는 제2 방향 (Y 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 셀 활성 영역(A1)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 복수의 베리드 콘택(BC)은 제1 방향 (X 방향) 및 제2 방향 (Y 방향)을 따라 일렬로 배열될 수 있다. 복수의 베리드 콘택(BC) 위에는 복수의 랜딩 패드(LP)가 형성될 수 있다. 복수의 베리드 콘택(BC) 및 복수의 랜딩 패드(LP)는 복수의 비트 라인(BL)의 상부에 형성되는 커패시터의 하부 전극(도시 생략)을 셀 활성 영역(A1)에 연결시키는 역할을 할 수 있다. 복수의 랜딩 패드(LP)는 각각 베리드 콘택(BC)과 일부 오버랩되도록 배치될 수 있다.
도 11a 내지 도 11p는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 11a 내지 도 11p를 참조하여 도 8 내지 도 10를 참조하여 설명한 구성을 가지는 DRAM 소자로 이루어지는 집적회로 소자의 예시적인 제조 방법에 대하여 설명한다.
도 11a 내지 도 11p에는 셀 어레이 영역(CELL), 주변 회로 영역(CORE/PERI), 및 인터페이스 영역(INTERFACE)의 단면 구성들이 예시되어 있다. 셀 어레이 영역(CELL)은 도 1 및 도 9를 참조하여 설명한 제1 영역(22)의 일부일 수 있다. 인터페이스 영역(INTERFACE)은 도 1 및 도 9를 참조하여 설명한 인터페이스 영역(26)의 일부일 수 있다. 주변 회로 영역(CORE/PERI)은 도 1 및 도 9를 참조하여 설명한 제2 영역(24)의 일부일 수 있다. 도 11a 내지 도 11p에서, (A)로 표시된 단면 구성은 도 10의 A - A' 선 단면을 따르는 일부 영역에 대응하고, (B)로 표시된 단면 구성은 도 10의 B - B' 선 단면을 따르는 일부 영역과 그에 인접한 인터페이스 영역(INTERFACE)의 일부 영역에 대응할 수 있다.
도 11a를 참조하면, 셀 어레이 영역(CELL), 주변 회로 영역(CORE/PERI), 및 이들 사이의 인터페이스 영역(INTERFACE)을 가지는 기판(110)을 준비한다. 기판(110)에 복수의 소자 분리용 트렌치(112T)를 형성한 후 복수의 소자 분리용 트렌치(112T)를 채우는 복수의 소자 분리막(112)을 형성한다. 복수의 소자 분리막(112)에 의해 기판(110)의 셀 어레이 영역(CELL)에 복수의 셀 활성 영역(A1)이 정의되고, 주변 회로 영역(CORE/PERI)에 주변 회로 활성 영역(A2)이 정의될 수 있다. 복수의 셀 활성 영역(A1)은 각각 도 10에 예시한 바와 같이 단축 및 장축을 가지는 비교적 긴 아일랜드형 평면 형상을 가질 수 있다. 복수의 소자 분리막(112) 중 셀 활성 영역(A1)과 주변 회로 활성 영역(A2)과의 사이에 배치되는 소자 분리막(112)에 의해 인터페이스 영역(INTERFACE)이 정의될 수 있다. 인터페이스 영역(INTERFACE)에 있는 소자 분리막(112)은 평면에서 볼 때 셀 어레이 영역(CELL)을 포위하는 형상을 가지도록 셀 어레이 영역(CELL)의 주변을 따라 연장될 수 있다. 복수의 소자 분리막(112) 중 인터페이스 영역(INTERFACE)에 배치되는 소자 분리막(112)의 폭보다 셀 어레이 영역(CELL)에 배치되는 소자 분리막(112)의 폭이 더 작을 수 있다.
기판(110)은 도 2a를 참조하여 기판(12)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 소자 분리막(112)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 소자 분리막(112)은 1 종류의 절연막으로 이루어지는 단일층, 또는 2 종류의 절연막으로 이루어지는 이중층, 또는 적어도 3 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다.
주변 회로 영역(CORE/PERI) 및 인터페이스 영역(INTERFACE)에서, 소자 분리막(112)은 소자 분리용 트렌치(112T)의 내벽 위에 차례로 형성된 제1 절연 라이너(112A) 및 제2 절연 라이너(112B)와, 제2 절연 라이너(112B) 위에서 소자 분리용 트렌치(112T)를 채우는 매립 절연막(112C)을 포함할 수 있다. 일부 실시예들에서, 제1 절연 라이너(112A)는 산화막으로 이루어지고, 제2 절연 라이너(112B)는 질화막으로 이루어지고, 매립 절연막(112C)은 산화막으로 이루어질 수 있다.
일부 실시예들에서, 제1 절연 라이너(112A)를 구성하는 산화막은 MTO (medium temperature oxidation) 막, HDP (high density plasma) 산화막, 열 산화막, TEOS (tetraethylorthosilicate) 막, 또는 USG (undoped silicate glass) 막일 수 있다. 제2 절연 라이너(112B)는 실리콘 질화막일 수 있다. 일부 실시예들에서, 매립 절연막(112C)을 구성하는 산화막은 TOSZ (tonen silazene), HDP 산화막, 또는 USG 산화막일 수 있다. 다른 일부 실시예들에서, 매립 절연막(112C)을 구성하는 산화막은 실리케이트 (silicate), 실록산 (siloxane), MSQ (methyl silsesquioxane), HSQ (hydrogen silsesquioxane), 폴리실라잔 (polysilazane), 또는 이들의 조합을 포함하는 SOG (spin-on-glass) 산화막일 수 있다.
셀 어레이 영역(CELL)에서 기판(110)에 상호 평행하게 연장되는 복수의 워드 라인 트렌치(120T)를 형성할 수 있다. 복수의 워드 라인 트렌치(120T)가 형성된 결과물을 세정한 후, 복수의 워드 라인 트렌치(120T) 각각의 내부에 게이트 유전막(122), 워드 라인(124), 및 매몰 절연막(126)을 차례로 형성할 수 있다. 복수의 워드 라인(124)은 도 10에 예시한 복수의 워드 라인(WL)을 구성할 수 있다.
복수의 셀 활성 영역(A1) 중 복수의 워드 라인(124)의 양측 부분들에 불순물 이온을 주입하여 복수의 셀 활성 영역(A1)의 상면에 복수의 소스/드레인 영역을 형성할 수 있다. 일부 실시예들에서, 소스/드레인 영역은 복수의 워드 라인(124)을 형성하기 전에 형성될 수도 있다.
복수의 게이트 유전막(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide) 막, 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film)으로 이루어질 수 있다. 예를 들면, 복수의 게이트 유전막(122)은 약 10 ∼ 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 복수의 게이트 유전막(122)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2를 포함할 수 있다. 복수의 워드 라인(124)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다. 복수의 매몰 절연막(126)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 11b를 참조하면, 셀 어레이 영역(CELL), 인터페이스 영역(INTERFACE), 및 주변 회로 영역(CORE/PERI)에서 기판(110) 상에 절연막(130)을 형성한다. 절연막(130)은 기판(110) 상에 차례로 형성된 제1 절연막(132) 및 제2 절연막(134)을 포함할 수 있다. 제1 절연막(132) 및 제2 절연막(134)은 서로 다른 종류의 절연 물질로 이루어질 수 있다. 예를 들면, 제1 절연막(132)은 산화막으로 이루어지고, 제2 절연막(134)은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 11c를 참조하면, 절연막(130) 중 일부를 제거하여 절연 패턴(130P)을 형성한다. 절연 패턴(130P)을 형성하기 위하여 제1 절연막(132) 및 제2 절연막(134) 중 일부를 제거하여 제1 절연 패턴(132P) 및 제2 절연 패턴(134P)을 형성할 수 있다.
제1 절연 패턴(132P) 및 제2 절연 패턴(134P)을 형성하기 위하여, 제1 절연막(132) 및 제2 절연막(134) 중 주변 회로 영역(CORE/PERI)을 덮는 부분들과, 인터페이스 영역(INTERFACE)의 일부를 덮는 부분들을 제거할 수 있다. 그 결과, 셀 어레이 영역(CELL)과 인터페이스 영역(INTERFACE) 중 셀 어레이 영역(CELL)에 인접한 일부를 덮는 제1 절연 패턴(132P) 및 제2 절연 패턴(134P)이 남게 될 수 있다.
일부 실시예들에서, 제1 절연막(132) 및 제2 절연막(134) 중 일부를 제거하기 위하여, 건식 식각, 습식 식각, 또는 이들의 조합을 이용할 수 있다. 일 예에서, 절연막(130)을 마스크 패턴(도시 생략)으로 덮은 후, 상기 마스크 패턴을 식각 마스크로 이용하여 제2 절연막(134) 및 제1 절연막(132)을 차례로 건식 식각하여 제2 절연 패턴(134P) 및 제1 절연 패턴(132P)을 형성할 수 있다. 다른 예에서, 상기 마스크 패턴을 식각 마스크로 이용하여 제2 절연막(134)의 일부를 건식 식각하여 제1 절연막(132)을 노출시키는 제2 절연 패턴(134P)을 형성한 후, 노출된 제1 절연막(132)을 습식 식각하여 제1 절연 패턴(132P)을 형성할 수 있다.
제1 절연 패턴(132P) 및 제2 절연 패턴(134P)이 형성된 후, 주변 회로 영역(CORE/PERI)에서 주변 회로 활성 영역(A2)의 상면이 노출될 수 있다.
도 11d를 참조하면, 주변 회로 영역(CORE/PERI)에서 주변 회로 활성 영역(A2)의 노출 표면을 세정하여 주변 회로 활성 영역(A2) 상의 원하지 않는 자연 산화막을 제거한다. 일부 실시예들에서, 주변 회로 활성 영역(A2)의 노출 표면을 세정하기 위하여 플라즈마 건식 세정 공정을 이용할 수 있다. 상기 플라즈마 건식 세정시 세정 가스로서 수소 가스를 사용할 수 있다. 수소 가스는 주변 회로 활성 영역(A2) 상의 원하지 않는 자연 산화막을 환원시켜 제거할 수 있다. 예를 들면, 플라즈마 발생장치에 H2 및 SiH2 물질을 포함하는 공정 가스를 유입하여 플라즈마를 발생시킨 후, 발생된 플라즈마에 의해 활성화된 라디칼을 이용하여 주변 회로 활성 영역(A2)의 표면을 세정할 수 있다. 다른 일부 실시예들에서, 주변 회로 활성 영역(A2)의 노출 표면을 세정하기 위하여 습식 세정 공정을 이용할 수 있다. 상기 습식 세정 공정은 HF 용액을 이용하여 수행될 수 있다.
주변 회로 활성 영역(A2)의 노출 표면으로부터 원하지 않는 자연 산화막을 제거하기 위한 세정 공정시, 인터페이스 영역(INTERFACE)의 일부와 주변 회로 영역(CORE/PERI)이 상기 세정 공정시의 세정 분위기에 함께 노출될 수 있으며, 그 결과 인터페이스 영역(INTERFACE) 및 주변 회로 영역(CORE/PERI)에 있는 소자 분리막(112) 중 산화물을 포함하는 부분들도 상기 세정 분위기에 의해 일부 소모되어, 제1 절연 라이너(112A) 및 매립 절연막(112C) 각각의 상부에 리세스(R)가 형성될 수 있다. 특히, 인터페이스 영역(INTERFACE)에서는 제2 절연 패턴(134P)의 말단부(134T)의 하부에서 소자 분리막(112)의 매립 절연막(112C)과 제1 절연 패턴(132P)이 함께 상기 세정 분위기에 의해 소모되어 제2 절연 패턴(134P)의 말단부(134T)의 하부에 언더컷 영역(UA1)이 형성될 수 있다. 언더컷 영역(UA1)은 셀 어레이 영역(CELL)을 향해 볼록하게 연장되는 볼록한 표면(CVX)에 의해 한정될 수 있다. 볼록한 표면(CVX)은 제1 절연 패턴(132P)의 말단부(132T) 및 매립 절연막(112C)의 상면에 의해 제공될 수 있다. 언더컷 영역(UA1)은 주변 회로 영역(CORE/PERI)에 대면하는 입구를 가지도록 형성될 수 있다.
도 11e를 참조하면, 기판(110) 상에 언더컷 영역(UA1)을 매립하기 위한 매립 마스크층(136)을 형성한다. 매립 마스크층(136)은 언더컷 영역(UA1)이 채워지기에 충분한 두께로 형성될 수 있다.
매립 마스크층(136)은 기판(110) 상의 원하지 않는 부분에서의 에피택셜 성장을 방지하는 역할을 할 수 있다. 매립 마스크층(136)은 주변 회로 영역(CORE/PERI)의 주변 회로 활성 영역(A2) 중 반도체층의 에피택셜 성장 공정이 필요한 영역을 노출시키는 홀(136H)을 가진다. 도 11e에는 1 개의 홀(136H)이 예시되었으나, 매립 마스크층(136)에는 주변 회로 활성 영역(A2) 중 서로 다른 영역을 노출시키는 복수의 홀(136H)이 형성될 수 있다.
일부 실시예들에서, 도 11e에 예시한 바와 같이, 매립 마스크층(136) 중 언더컷 영역(UA1)을 채우는 부분에는 라인 형상의 심 부분(136S)이 형성될 수 있다. 심 부분(136S)이 형성되는 원인은, 매립 마스크층(136)의 형성 공정 중에 매립 마스크층(136) 형성에 필요한 막이 언더컷 영역(UA1)의 내부 표면으로부터 서로 마주 보면서 계속 성장함에 따라 언더컷 영역(UA1)의 대략 중앙부에서 서로 맞닿게 됨으로써 형성될 수 있다. 심 부분(136S)은 매립 마스크층(136)의 단면에서 볼 때 언더컷 영역(UA1)의 입구를 향해 연장되는 라인 형상을 가질 수 있다.
다른 일부 실시예들에서, 매립 마스크층(136)을 형성한 후 언더컷 영역(UA1) 내에는 심 부분(136S) 또는 그와 유사한 형상의 심 부분이 남아 있지 않을 수 있다. 또 다른 일부 실시예들에서, 매립 마스크층(136)을 형성한 후 언더컷 영역(UA1) 내에는 심 부분(136S)에 인접한 영역에 도 4를 참조하여 설명한 에어 갭(AG1) 또는 도 7을 참조하여 설명한 에어 갭(AG2)과 유사한 형상의 에어 갭이 남게 될 수 있다.
매립 마스크층(136)은 금속을 포함하지 않는 절연막으로 이루어질 수 있다. 예를 들면, 매립 마스크층(136)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
매립 마스크층(136)를 형성하기 위하여 CVD (chemical vapor deposition) 공정 또는 ALD (atomic layer deposition) 공정을 이용할 수 있으나, 본 발명의 기술적 사상이 이들 방법에 한정되는 것은 아니다.
도 11f를 참조하면, 매립 마스크층(136)을 에피택셜 성장 방지 마스크로 이용하여, 매립 마스크층(136)의 홀(136H)을 통해 노출된 주변 회로 활성 영역(A2)의 표면으로부터 선택적 에피택셜 성장 공정에 의해 반도체 물질을 성장시켜 반도체층(138)을 형성한다.
반도체층(138)은 IUPAC (International Union of Pure and Applied Chemistry)의 주기율표의 IV 족에 있는 원소들의 결합으로 이루어지는 화합물 반도체로 이루어질 수 있다. 예를 들면, 반도체층(138)은 SiGe로 이루어질 수 있다. 일부 실시예들에서, 반도체층(138)은 약 20 ∼ 200 Å의 두께를 가지도록 형성될 수 있다. 반도체층(138)이 SiGe로 이루어지는 경우, 반도체층(138) 내에서의 Ge 함량은 약 10 ∼ 50 atom% 일 수 있다.
일부 실시예들에서, 매립 마스크층(136)의 홀(136H)을 통해 주변 회로 활성 영역(A2)뿐 만 아니라 주변 회로 활성 영역(A2)에 인접한 소자 분리막(112)이 노출되어 있을 수 있다. 이와 같은 경우에도, 상기 선택적 에피택셜 공정을 수행하는 동안 주변 회로 활성 영역(A2)의 표면에만 반도체층(138)이 형성되고 소자 분리막(112) 상에는 반도체층(138)이 형성되지 않을 수 있다.
도 11g를 참조하면, 매립 마스크층(136) 중 언더컷 영역(UA1)을 채우는 부분만 남기고 매립 마스크층(136)의 나머지 부분이 제거되도록 매립 마스크층(136)을 등방성 식각한다. 매립 마스크층(136) 중 언더컷 영역(UA1)을 채우는 부분은 매립 패턴(136P)으로 남게 될 수 있다. 매립 패턴(136P)이 얻어진 후, 셀 어레이 영역(CELL)에서 제2 절연 패턴(134P)이 노출되고 인터페이스 영역(INTERFACE) 및 주변 회로 영역(CORE/PERI)에서 소자 분리막(112)의 상면이 노출될 수 있다.
매립 패턴(136P)은 평면에서 볼 때 셀 어레이 영역(CELL)을 포위하는 폐쇄된 루프 형상을 가지도록 셀 어레이 영역(CELL)의 주변을 따라 연장될 수 있다.
일부 실시예들에서, 매립 패턴(136P) 내에는 심 부분(136S)이 남아 있을 수 있다. 다른 일부 실시예들에서, 매립 패턴(136P) 내에는 심 부분(136S)이 남아 있지 않을 수도 있다. 또 다른 일부 실시예들에서, 매립 패턴(136P) 내에는 심 부분(136S)에 인접한 영역에 도 4를 참조하여 설명한 에어 갭(AG1) 또는 도 7을 참조하여 설명한 에어 갭(AG2)과 유사한 형상의 에어 갭이 남게 될 수 있다. 매립 패턴(136P)은 셀 어레이 영역(CELL)에 대면하는 볼록한 표면(CVX)과, 매립 패턴(136P)의 중심부를 향해 함몰된 오목한 표면(CCV)을 포함할 수 있다. 오목한 표면(CCV)은 주변 회로 영역(CORE/PERI)에 대면할 수 있다. 인터페이스 영역(INTERFACE)에서, 매립 패턴(136P)의 볼록한 표면(CVX)은 제1 절연 패턴(132P)의 말단부(132T)에 접할 수 있다. 인터페이스 영역(INTERFACE)에서, 매립 패턴(136P)의 볼록한 표면(CVX)으로 인해, 소자 분리막(112)과 매립 패턴(136P)과의 사이의 계면이 곡면을 이룰 수 있다.
인터페이스 영역(INTERFACE)에서, 소자 분리막(112)과 제2 절연 패턴(134P)과의 사이의 언더컷 영역(UA1)이 매립 패턴(136P)으로 채워짐으로써, 후속 공정을 수행하는 동안 언더컷 영역(UA1) 내부에 원하지 않는 오염원, 특히 금속 입자와 같은 불순물들이 침투하거나 잔류하는 것을 방지할 수 있다.
도 11h를 참조하면, 기판(110)의 셀 어레이 영역(CELL), 인터페이스 영역(INTERFACE), 및 주변 회로 영역(CORE/PERI) 상에 제1 유전체층(142), 제2 유전체층(144), 및 금속 함유 일함수 조절층(146)을 순차적으로 형성한다.
제1 유전체층(142)은 예를 들면, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 ONO(oxide/nitride/oxide) 막으로 이루어질 수 있다. 제1 유전체층(142)은 주변 회로 영역(CORE/PERI)에 형성된 반도체층(138)보다 더 작은 두께를 가질 수 있다. 제1 유전체층(142)은 CVD 또는 ALD 공정에 의해 형성될 수 있다.
제2 유전체층(144)은 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막으로 이루어질 수 있다. 제2 유전체층(144)은 제1 유전체층(142)보다 큰 유전 상수를 가질 수 있다. 제2 유전체층(144)은 약 10 ∼ 25의 유전 상수를 가지는 금속 함유층으로 이루질 수 있다. 예를 들면, 제2 유전체층(144)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다. 제2 유전체층(144)은 제1 유전체층(142)보다 더 작은 두께를 가질 수 있다.
금속 함유 일함수 조절층(146)은 금속, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 원자를 포함하는 도전체, 또는 이들의 조합으로 이루어질 수 있다. 금속 함유 일함수 조절층(146)은 단일층 또는 다중층 구조를 가질 수 있다. 금속 함유 일함수 조절층(146)은 Ti, Ta, Al, Ni, Co, La, Pd, Nb, Mo, Hf, Ir, Ru, Pt, Yb, Dy, Er, Pd, TiAl, HfSiMo, TiN, WN, TaN, RuN, MoN, TiAlN, TaC, TiC, 및 TaC 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 일부 실시예들에서, 금속 함유 일함수 조절층(146)은 TiN/TaN, Al2O3/TiN, Al/TiN, TiN/Al/TiN, TiN/TiON, Ta/TiN, TaN/TiN, La/TiN, Mg/TiN, 및 Sr/TiN 중에서 선택되는 적어도 하나의 적층 구조를 포함할 수 있다. 여기서, TiN은 TaN, TaCN, TiCN, CoN, CoCN으로 대체 가능하고, La은 LaO 또는 LaON으로 대체 가능하다.
제1 유전체층(142), 제2 유전체층(144), 및 금속 함유 일함수 조절층(146)을 형성하는 공정들은 언더컷 영역(UA1)이 매립 패턴(136P)으로 채워진 상태에서 수행되므로, 제1 유전체층(142), 제2 유전체층(144), 및 금속 함유 일함수 조절층(146)이 언더컷 영역(UA1) 내에는 형성되지 않는다.
도 11i를 참조하면, 제2 절연 패턴(134P) 및 매립 패턴(136P)이 노출되도록 제1 유전체층(142), 제2 유전체층(144), 및 금속 함유 일함수 조절층(146) 각각의 일부를 제거한다.
셀 어레이 영역(CELL) 및 인터페이스 영역(INTERFACE)에서 제2 절연 패턴(134P) 및 매립 패턴(136P)을 노출시키기 위하여, 제1 유전체층(142), 제2 유전체층(144), 및 금속 함유 일함수 조절층(146) 중 셀 어레이 영역(CELL) 및 셀 어레이 영역(CELL)에 인접한 인터페이스 영역(INTERFACE)의 일부 영역을 덮는 부분들을 제거하기 위한 식각 공정을 수행할 수 있다. 그 결과, 제1 유전체층(142), 제2 유전체층(144), 및 금속 함유 일함수 조절층(146)의 남은 부분들은 주변 회로 영역(CORE/PERI)과 주변 회로 영역(CORE/PERI)에 인접한 인터페이스 영역(INTERFACE)의 일부만을 덮을 수 있다.
셀 어레이 영역(CELL) 및 인터페이스 영역(INTERFACE)에서 제1 유전체층(142), 제2 유전체층(144), 및 금속 함유 일함수 조절층(146)을 식각하는 동안 제2 유전체층(144) 및/또는 금속 함유 일함수 조절층(146)에 함유된 금속 원소들이 기판(110) 상에 부산물 또는 잔류물 형태로 잔류하여 금속 오염원으로 작용할 수 있다. 특히, 언더컷 영역(UA1)이 매립 패턴(136P)으로 채워져 있지 않은 경우, 언더컷 영역(UA1) 내에 상기 금속 오염원이 퇴적될 수 있다. 이와 같은 경우에는 상기 금속 오염원을 제거하기 위한 세정 공정을 거치더라도 언더컷 영역(UA1)의 깊은 부분에 잔류하는 금속 오염원까지 제거하는 것은 어렵다. 이와 같이 언더컷 영역(UA1)의 깊은 부분에 금속 오염원이 잔류하는 상태로 후속 공정을 진행하는 경우, 후속 공정에서 예를 들면 셀 어레이 영역(CELL)에 복수의 비트 라인을 형성하기 위한 식각 공정, 또는 복수의 비트 라인 각각의 사이에 복수의 콘택 플러그를 형성하기 위한 식각 공정시 언더컷 영역(UA1)의 깊은 부분에 남아 있던 금속 오염원이 원하지 않게 노출될 수 있으며, 그 결과 형성하고자 하는 소자의 전기적 특성 및 신뢰성을 저하시킬 수 있다.
그러나, 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 따르면, 언더컷 영역(UA1)이 매립 패턴(136P)으로 채워져 있는 상태에서 제1 유전체층(142), 제2 유전체층(144), 및 금속 함유 일함수 조절층(146)을 식각하므로, 제1 유전체층(142), 제2 유전체층(144), 및 금속 함유 일함수 조절층(146)을 식각한 결과로서 기판(110) 상의 인터페이스 영역(INTERFACE)에 금속 오염원이 잔류하게 되는 경우에도, 상기 잔류하는 금속 오염원이 통상의 세정 공정에 의해 용이하게 제거될 수 있다. 따라서, 셀 어레이 영역(CELL) 및 인터페이스 영역(INTERFACE)에서 노출된 제2 절연 패턴(134P), 매립 패턴(136P), 및 소자 분리막(112) 각각의 노출 표면이 오염되지 않은 상태로 후속 공정을 수행할 수 있다.
도 11j를 참조하면, 셀 어레이 영역(CELL), 인터페이스 영역(INTERFACE), 및 주변 회로 영역(CORE/PERI)에서 기판(110) 상에 연장되는 제1 도전층(150)을 형성한 후, 셀 어레이 영역(CELL)에서, 제1 도전층(150), 제2 절연 패턴(134P), 및 제1 절연 패턴(132P) 각각의 일부 영역과 기판(110)의 일부 영역을 식각하여, 제1 도전층(150), 제2 절연 패턴(134P), 및 제1 절연 패턴(132P)을 관통하여 셀 활성 영역(A1)을 노출시키는 복수의 다이렉트 콘택 홀(DCH)을 형성한다. 그 후, 복수의 다이렉트 콘택 홀(DCH)을 채우는 복수의 다이렉트 콘택(DC)을 형성한다.
제1 도전층(150)은 도핑된 폴리실리콘, 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속으로 이루어질 수 있다. 제1 도전층(150)은 상기 예시된 물질들 중에서 선택되는 하나의 물질로 이루어지는 단일층, 또는 적어도 2 종류의 물질로 이루어지는 다중층으로 이루어질 수 있다.
다이렉트 콘택(DC)은 도핑된 폴리실리콘, 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속으로 이루어질 수 있다. 일부 실시예들에서, 다이렉트 콘택(DC)은 제1 도전층(150)의 구성 물질과 동일한 물질로 이루어질 수 있다.
일부 실시예들에서, 기판(110)과 다이렉트 콘택(DC)과의 사이에 금속 실리사이드층(도시 생략)이 더 형성될 수 있다. 예를 들면, 상기 금속 실리사이드층은 텅스텐 실리사이드, 니켈 실리사이드, 또는 코발트 실리사이드로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 11k를 참조하면, 셀 어레이 영역(CELL), 인터페이스 영역(INTERFACE), 및 주변 회로 영역(CORE/PERI)에서 제1 도전층(150) 상에 연장되는 제2 도전층(152) 및 절연 캡핑층(156)을 차례로 형성한다.
제2 도전층(152)은 TiSiN, TiN, TaN, CoN, 금속, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속 및 금속 실리사이드는 W, Mo, Au, Cu, Al, Ni, 또는 Co를 포함할 수 있다.
절연 캡핑층(156)은 실리콘 질화막으로 이루어질 수 있다.
도 11l을 참조하면, 셀 어레이 영역(CELL)과 그에 인접한 인터페이스 영역(INTERFACE)의 일부가 마스크 패턴(도시 생략)으로 보호되고 있는 상태에서, 주변 회로 영역(CORE/PERI) 및 그 주변 영역에서 제1 유전체층(142), 제2 유전체층(144), 금속 함유 일함수 조절층(146), 제1 도전층(150), 제2 도전층(152), 및 절연 캡핑층(156)으로 이루어지는 주변 회로 적층 구조물을 식각하여 주변 회로 영역(CORE/PERI)에 주변회로 게이트 구조체(PGS)를 형성한다.
주변 회로 영역(CORE/PERI)에서 주변회로 게이트 구조체(PGS)를 형성하기 위하여 상기 주변 회로 적층 구조물을 식각하는 동안, 인터페이스 영역(INTERFACE)이 상기 주변 회로 적층 구조물의 식각 분위기에 노출될 수 있다. 이 때, 만일 언더컷 영역(UA1)이 매립 패턴(136P)으로 채워지지 않고 언더컷 영역(UA1) 내에 금속 오염원이 잔류하고 있는 경우에는 상기 금속 오염원이 식각 분위기 내에서 비산될 수 있고, 그에 따라 주변회로 게이트 구조체(PGS)가 금속 오염원에 직접 노출되어 오염될 수 있다. 또는, 상기 주변 회로 적층 구조물을 식각하는 동안 언더컷 영역(UA1) 내에 새로운 금속 오염원이 퇴적될 수 있다. 그러나, 본원 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 따르면, 도 11i를 참조하여 설명한 바와 같은 금속 함유층들의 식각 공정과, 도 11l을 참조하여 설명한 바와 같은 주변 회로 적층 구조물의 식각 공정이 이루어지는 동안 언더컷 영역(UA1)이 매립 패턴(136P)으로 채워져 있으므로, 언더컷 영역(UA1) 내에 금속 오염원들이 잔류할 염려가 없다. 따라서, 주변회로 게이트 구조체(PGS)가 금속 오염원에 의해 오염될 염려가 없으며, 언더컷 영역(UA1) 내에 새로운 금속 오염원이 퇴적될 염려가 없다.
주변회로 게이트 구조체(PGS)의 양 측벽을 덮는 절연 스페이서(162)를 형성한 후, 주변회로 게이트 구조체(PGS) 및 절연 스페이서(162)를 덮는 층간절연막(166)을 형성할 수 있다.
절연 스페이서(162)는 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 절연 스페이서(162)는 단일층 또는 다중층으로 이루어질 수 있다.
층간절연막(166)은 HDP 산화막, 또는 FCVD (flowable CVD) 방법으로 형성된 실리콘 산화막으로 이루어질 수 있다.
도 11m을 참조하면, 기판(110) 상에 마스크 패턴(170)을 형성한다. 마스크 패턴(170)에 의해 주변 회로 영역(CORE/PERI) 및 인터페이스 영역(INTERFACE)이 보호되고, 셀 어레이 영역(CELL)에서는 절연 캡핑층(156)의 상면이 일부 노출될 수 있다. 마스크 패턴(170)은 실리콘 질화막으로 이루어질 수 있다.
도 11n을 참조하면, 마스크 패턴(170)을 식각 마스크로 이용하여, 셀 어레이 영역(CELL)에서 다이렉트 콘택(DC), 제1 도전층(150), 제2 도전층(152), 및 절연 캡핑층(156)으로 이루어지는 셀 적층 구조물을 식각하여 셀 어레이 영역(CELL)에 상호 평행하게 연장되는 복수의 비트 라인 구조체(BLS)를 형성한다. 복수의 비트 라인 구조체(BLS)에 포함된 제1 도전층(150) 및 제2 도전층(152)은 도 10에 예시한 비트 라인(BL)을 구성할 수 있다.
복수의 비트 라인 구조체(BLS)를 형성하기 위하여 상기 셀 적층 구조물을 식각하는 동안, 셀 어레이 영역(CELL)을 포위하는 인터페이스 영역(INTERFACE)이 상기 셀 적층 구조물의 식각 분위기에 노출될 수 있다. 이 때, 만일 언더컷 영역(UA1)이 매립 패턴(136P)으로 채워져 있지 않고 언더컷 영역(UA1) 내에 금속 오염원이 잔류하고 있는 경우에는 언더컷 영역(UA1) 내에 잔류하는 금속 오염원이 식각 분위기 내에서 비산될 수 있으며, 그에 따라 복수의 비트 라인 구조체(BLS)가 상기 금속 오염원에 직접 노출되어 오염될 수 있다. 그러나, 본원 발명의 기술적 사상에 따른 집적회로 소자의 제조 방법에 따르면, 금속 오염원의 잔류 가능성이 있는 언더컷 영역(UA1)이 매립 패턴(136P)으로 채워진 상태로 도 11i를 참조하여 설명한 바와 같은 금속 함유층들의 식각 공정을 수행하고, 도 11l을 참조하여 설명한 바와 같은 주변 회로 적층 구조물을 식각 공정을 수행하였으므로, 언더컷 영역(UA1) 내에 원하지 않는 오염원들이 잔류하지 않는 상태에서 셀 어레이 영역(CELL)에서 상기 셀 적층 구조물을 식각할 수 있다. 따라서, 인터페이스 영역(INTERFACE)이 상기 셀 적층 구조물의 식각 분위기에 노출되더라도 복수의 비트 라인 구조체(BLS)가 금속 오염원에 의해 오염될 염려가 없다.
도 11o를 참조하면, 셀 어레이 영역(CELL)에서 복수의 비트 라인 구조체(BLS) 각각의 양 측벽을 덮는 복수의 절연 스페이서(172)를 형성하고, 복수의 절연 스페이서(172)를 통해 노출되는 기판(110)의 일부와 소자 분리막(112)의 일부를 식각하여 복수의 셀 활성 영역(A1)을 노출시키는 복수의 리세스(RC)를 형성한다. 복수의 리세스(RC)는 각각 이웃하는 2 개의 비트 라인 구조체(BLS) 사이에서 한 쌍의 절연 스페이서(172)에 의해 폭이 한정되는 베리드 콘택홀(BCH)과 연통된다.
복수의 절연 스페이서(172) 및 복수의 리세스(RC)를 형성하기 위하여 복수의 비트 라인 구조체(BLS)를 덮는 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 에치백하는 공정과, 기판(110)의 일부 및 소자 분리막(112)의 일부를 식각하는 공정을 거칠 수 있다. 이 때, 도 11n을 참조하여 설명한 바와 유사하게, 셀 어레이 영역(CELL)을 포위하는 언더컷 영역(UA1)이 매립 패턴(136P)으로 채워진 상태로 도 11i를 참조하여 설명한 바와 같은 금속 함유층들의 식각 공정을 수행하고, 도 11l을 참조하여 설명한 바와 같은 주변 회로 적층 구조물을 식각 공정을 수행하였으므로, 언더컷 영역(UA1) 내에 원하지 않는 오염원들이 잔류하지 않는 상태에서 복수의 절연 스페이서(172) 및 복수의 리세스(RC)를 형성하기 위한 식각 공정들을 수행할 수 있다. 따라서, 상기 식각 공정들을 수행하는 동안 인터페이스 영역(INTERFACE)이 식각 분위기에 노출되는 경우에도 복수의 리세스(RC)에서 노출되는 복수의 셀 활성 영역(A1)이 금속 오염원에 의해 오염될 염려가 없다.
도 11p를 참조하면, 복수의 비트 라인 구조체(BLS) 각각의 사이에서 복수의 리세스(RC)를 채우면서 복수의 베리드 콘택홀(BCH) 내에 차례로 적층되는 매립 도전층(182), 금속 실리사이드막(184), 도전성 배리어막(186), 및 도전층(188)을 형성한다. 매립 도전층(182), 금속 실리사이드막(184), 도전성 배리어막(186), 및 도전층(188)은 베리드 콘택(BC)을 구성할 수 있다. 또한, 복수의 도전층(188) 중 복수의 비트 라인 구조체(BLS)의 상면 위에서 연장되는 부분들은 후속 공정에서 형성되는 커패시터의 하부 전극이 연결될 수 있는 복수의 랜딩 패드로 사용될 수 있으며, 도 10을 참조하여 설명한 복수의 랜딩 패드(LP)에 대응할 수 있다.
복수의 매립 도전층(182)은 CVD, PVD, 또는 에피택셜 성장 공정에 의해 형성될 수 있다. 복수의 매립 도전층(182)은 불순물이 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다.
복수의 금속 실리사이드막(184)은 코발트 실리사이드, 니켈 실리사이드, 또는 망간 실리사이드로 이루어질 수 있다. 일부 실시예들에서, 금속 실리사이드막(184)은 생략 가능하다.
복수의 도전성 배리어막(186)은 Ti/TiN 적층 구조로 이루어질 수 있다.
복수의 도전층(188)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 도전층(188)은 텅스텐(W)을 포함할 수 있다. 셀 어레이 영역(CELL)에서 복수의 도전성 배리어막(186) 및 복수의 도전층(188)을 형성하는 동안, 주변 회로 영역(CORE/PERI)에서도 주변 회로 활성 영역(A2)에 전기적으로 연결 가능한 콘택 플러그들(도시 생략)을 형성할 수 있다. 상기 복수의 도전층(188)은 이들 주위의 공간을 채우는 절연막(190)에 의해 상호 전기적으로 절연될 수 있다.
그 후, 셀 어레이 영역(CELL)에서, 절연막(190) 위에 복수의 도전층(188)에 전기적으로 연결 가능한 복수의 커패시터 하부 전극을 형성할 수 있다.
도 12a 내지 도 12g는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 12a 내지 도 12g에서는 도 11a 내지 도 11p에서와 유사하게, 셀 어레이 영역(CELL), 주변 회로 영역(CORE/PERI), 및 인터페이스 영역(INTERFACE)의 일부 구성들이 예시되어 있다. 도 12a 내지 도 12g를 참조하여 언더컷 영역(UA2) 주위에 형성된 국부 절연 패턴(220P)(도 12g 참조)을 더 포함하는 집적회로 소자의 제조 방법에 대하여 설명한다. 도 12a 내지 도 12g에 있어서, 도 11a 내지 도 11p에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 12a를 참조하면, 도 11a를 참조하여 설명한 바와 같은 방법으로 기판(110)에 복수의 소자 분리용 트렌치(112T)를 형성한 후 복수의 소자 분리용 트렌치(112T)를 채우는 복수의 소자 분리막(112)을 형성한다. 그 후, 기판(110) 상에 복수의 셀 활성 영역(A1), 복수의 주변 회로 활성 영역(A2), 및 복수의 소자 분리막(112)을 덮는 마스크 절연 패턴(220)을 형성한다. 마스크 절연 패턴(220)에는 셀 어레이 영역(CELL)에서 복수의 워드 라인 트렌치(120T)가 형성될 영역을 노출시키는 복수의 개구(220H)가 형성될 수 있다. 마스크 절연 패턴(220)을 식각 마스크로 이용하여 복수의 개구(220H)를 통해 노출되는 기판(110) 및 소자 분리막(112)을 식각하여 복수의 워드 라인 트렌치(120T)를 형성한다. 마스크 절연 패턴(220)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 12b를 참조하면, 셀 어레이 영역(CELL)에서 복수의 워드 라인 트렌치(120T) 각각의 내부에 게이트 유전막(122), 워드 라인(124), 및 매몰 절연막(126)을 차례로 형성하고, 기판(110) 상부에 남아 있는 불필요한 막들을 제거한다. 이 때, 마스크 절연 패턴(220)에 형성된 복수의 개구(220H)로 인해 셀 어레이 영역(CELL)에서는 마스크 절연 패턴(220)이 비교적 작은 폭을 가지는 부분들로 이루어지므로, 기판(110) 상의 불필요한 막들을 제거하는 동안 마스크 절연 패턴(220) 중 셀 어레이 영역(CELL)에 있는 부분들은 3 차원 식각 효과에 의해 비교적 짧은 시간 내에 제거될 수 있다. 반면, 주변 회로 영역(CORE/PERI) 및 그에 인접한 인터페이스 영역(INTERFACE)의 일부에서는 셀 어레이 영역(CELL)에서와 달리 마스크 절연 패턴(220)이 비교적 큰 폭을 가지므로, 마스크 절연 패턴(220)의 제거 속도가 비교적 느릴 수 있다. 이에 따라, 셀 어레이 영역(CELL)에서 마스크 절연 패턴(220)이 모두 제거되어 기판(110)의 상면이 노출되었을 때, 주변 회로 영역(CORE/PERI) 및 그에 인접한 인터페이스 영역(INTERFACE)의 일부에서는 마스크 절연 패턴(220)이 감소된 두께로 남아 있을 수 있다.
도 12c를 참조하면, 도 11b를 참조하여 설명한 바와 유사한 방법으로, 셀 어레이 영역(CELL), 인터페이스 영역(INTERFACE), 및 주변 회로 영역(CORE/PERI)에서 기판(110) 상에 절연막(130)을 형성한다. 절연막(130)은 제1 절연막(132) 및 제2 절연막(134)을 포함할 수 있다. 주변 회로 영역(CORE/PERI) 및 그에 인접한 인터페이스 영역(INTERFACE)의 일부에서는 절연막(130)이 마스크 절연 패턴(220)을 덮을 수 있다.
도 12d를 참조하면, 도 11c를 참조하여 설명한 바와 유사한 방법으로 절연막(130) 중 일부를 제거하여 절연 패턴(130P)을 형성하고, 절연 패턴(130P)을 통해 노출되는 마스크 절연 패턴(220)의 일부를 제거하여 국부 절연 패턴(220P)을 형성하여, 주변 회로 영역(CORE/PERI)에서 주변 회로 활성 영역(A2)을 노출시킨다.
도 12e를 참조하면, 도 11d를 참조하여 설명한 바와 유사한 방법으로, 주변 회로 영역(CORE/PERI)에서 주변 회로 활성 영역(A2)의 노출 표면을 세정하여 주변 회로 활성 영역(A2) 상의 원하지 않는 자연 산화막을 제거한다. 자연 산화막을 제거하기 위하여 세정 공정을 수행하는 동안, 인터페이스 영역(INTERFACE)의 일부와 주변 회로 영역(CORE/PERI)이 상기 세정 분위기에 함께 노출될 수 있으며, 그 결과 인터페이스 영역(INTERFACE) 및 주변 회로 영역(CORE/PERI)에 있는 소자 분리막(112) 중 산화물을 포함하는 부분들도 상기 세정 분위기에 의해 일부 소모되어, 주변 회로 영역(CORE/PERI)에서 제1 절연 라이너(112A) 및 매립 절연막(112C) 각각의 상부에 리세스(R)가 형성되고, 인터페이스 영역(INTERFACE)에서 제2 절연 패턴(134P)의 말단부(134T)의 하부에서 소자 분리막(112)을 구성하는 매립 절연막(112C)의 일부와, 국부 절연 패턴(220P)의 일부와, 제1 절연 패턴(132P)의 일부가 상기 세정 분위기에 의해 소모되어 제2 절연 패턴(134P)의 말단부(134T) 하부에 언더컷 영역(UA2)이 형성될 수 있다.
도 12f를 참조하면, 도 11e 내지 도 11g를 참조하여 설명한 방법과 유사한 방법으로, 기판(110) 상에 매립 마스크층(136)(도 11e 참조)을 형성하고, 매립 마스크층(136)의 홀(136H)을 통해 노출된 주변 회로 활성 영역(A2)의 표면으로부터 선택적 에피택셜 성장 공정에 의해 반도체층(138)을 형성한 후, 매립 마스크층(136) 중 언더컷 영역(UA2)을 채우는 부분만 남기고 매립 마스크층(136)의 나머지 부분이 제거되도록 매립 마스크층(136)을 등방성 식각한다. 매립 마스크층(136) 중 언더컷 영역(UA2)을 채우는 부분은 매립 패턴(236P)으로 남게 될 수 있다.
매립 패턴(236P)은 평면에서 볼 때 셀 어레이 영역(CELL)을 포위하는 폐쇄된 루프 형상을 가지도록 셀 어레이 영역(CELL)의 주변을 따라 연장될 수 있다. 일부 실시예들에서, 매립 패턴(236P) 내에 심 부분(236S)이 남을 수 있다. 다른 일부 실시예들에서, 매립 패턴(236P) 내에 심 부분(236S)이 남지 않을 수 있다. 또 다른 일부 실시예들에서, 매립 패턴(236P) 내에서 심 부분(236S)에 인접한 영역에 도 4를 참조하여 설명한 에어 갭(AG1) 또는 도 7을 참조하여 설명한 에어 갭(AG2)과 유사한 형상의 에어 갭이 남을 수 있다. 매립 패턴(236P)은 도 11g에 예시한 매립 패턴(136P)과 유사하게, 셀 어레이 영역(CELL)에 대면하는 볼록한 표면(CVX)과, 주변 회로 영역(CORE/PERI)에 대면하는 오목한 표면(CCV)을 포함할 수 있다.
인터페이스 영역(INTERFACE)에서, 소자 분리막(112)과 제2 절연 패턴(134P)과의 사이에 형성된 언더컷 영역(UA2)이 매립 패턴(236P)으로 채워짐으로써, 후속 공정을 수행하는 동안 언더컷 영역(UA2) 내부에 원하지 않는 오염원, 특히 금속 입자와 같은 불순물들이 침투하거나 잔류하는 것을 방지할 수 있다.
도 12g를 참조하면, 도 12f의 결과물에 대하여 도 11h 내지 도 11p를 참조하여 설명한 공정들을 수행하여, 셀 어레이 영역(CELL)에 복수의 비트 라인 구조체(BLS) 및 복수의 다이렉트 콘택(DC)을 형성하고, 주변 회로 영역(CORE/PERI)에 주변회로 게이트 구조체(PGS)를 형성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
16: 절연 패턴, 26: 인터페이스 영역, 30: 매립 패턴, UA: 언더컷 영역.

Claims (20)

  1. 제1 영역 및 제2 영역을 가지는 기판과,
    상기 제1 영역과 상기 제2 영역과의 사이의 인터페이스 영역에 형성된 인터페이스 트렌치를 채우고, 제1 영역에 배치되는 제1 활성 영역의 일부와 상기 제2 영역에 배치되는 제2 활성 영역의 일부를 정의하는 인터페이스 소자분리막과,
    상기 제1 활성 영역 및 상기 인터페이스 소자분리막을 덮도록 상기 제1 영역으로부터 상기 인터페이스 소자분리막의 상부까지 연장되고, 상기 인터페이스 소자분리막의 상면 위에 언더컷(undercut) 영역을 한정하는 절연 패턴과,
    상기 언더컷 영역을 채우는 매립 패턴을 포함하고,
    상기 매립 패턴은 상기 제1 영역을 향해 돌출된 볼록한 표면과, 상기 제2 영역에 대면하는 오목한 표면을 포함하는 집적회로 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 절연 패턴은 상기 기판 상에 차례로 적층되고 서로 다른 물질로 이루어지는 제1 절연 패턴 및 제2 절연 패턴을 포함하고,
    상기 매립 패턴은 상기 제1 절연 패턴 및 상기 제2 절연 패턴 중 어느 하나와 동일한 물질로 이루어지는 집적회로 소자.
  4. 제1항에 있어서,
    상기 절연 패턴은
    상기 제1 영역으로부터 상기 제2 영역을 향해 제1 수평 거리만큼 이격된 제1 위치까지 연장된 제1 절연 패턴과,
    상기 제1 절연 패턴을 사이에 두고 상기 제1 활성 영역 및 상기 매립 패턴을 덮고, 상기 제1 영역으로부터 상기 제2 영역을 향해 상기 제1 수평 거리보다 더 큰 제2 수평 거리만큼 이격된 제2 위치까지 연장된 제2 절연 패턴을 포함하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 인터페이스 소자분리막은 상기 제1 영역을 포위하는 평면 형상을 가지고, 상기 매립 패턴은 상기 인터페이스 소자분리막 위에서 상기 제1 영역을 포위하는 폐쇄된 루프(closed loop) 형상을 가지는 집적회로 소자.
  6. 제1항에 있어서,
    상기 매립 패턴은 상기 제2 영역에 대면하는 표면으로부터 상기 매립 패턴의 내부를 향해 연장되는 심 라인(seam line)을 포함하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 매립 패턴은 상기 제2 영역에 대면하는 표면으로부터 상기 매립 패턴의 내부를 향해 연장되는 심 라인과, 상기 심 라인의 일단에 형성된 에어 갭(air gap)을 포함하는 집적회로 소자.
  8. 제1항에 있어서,
    상기 인터페이스 영역에 배치된 국부 절연 패턴을 더 포함하고, 상기 국부 절연 패턴은 상기 인터페이스 소자분리막, 상기 절연 패턴, 및 상기 매립 패턴에 의해 포위되고 상기 언더컷 영역의 일부를 한정하는 집적회로 소자.
  9. 셀 활성 영역을 포함하는 셀 어레이 영역과, 주변 회로 활성 영역을 포함하는 주변 회로 영역을 가지는 기판과,
    상기 셀 어레이 영역과 상기 주변 회로 영역과의 사이의 인터페이스 영역을 따라 연장되는 인터페이스 트렌치를 채우고, 상기 셀 활성 영역의 일부와 상기 주변 회로 활성 영역의 일부를 정의하는 제1 소자분리막과,
    상기 셀 활성 영역 및 상기 제1 소자분리막을 덮도록 상기 셀 어레이 영역으로부터 상기 제1 소자분리막의 상부까지 연장되고, 상기 제1 소자분리막의 상면 위에 언더컷(undercut) 영역을 한정하는 절연 패턴과,
    상기 언더컷 영역을 채우는 매립 패턴을 포함하고,
    상기 매립 패턴은 상기 셀 어레이 영역에 대면하는 볼록한 표면과, 상기 주변 회로 영역에 대면하는 오목한 표면을 포함하는 집적회로 소자.
  10. 삭제
  11. 제9항에 있어서,
    상기 절연 패턴은
    상기 셀 어레이 영역으로부터 상기 주변 회로 영역을 향해 제1 수평 거리만큼 이격된 상기 인터페이스 영역의 제1 위치까지 연장되고, 상기 매립 패턴의 상기 볼록한 표면에 접하는 말단부를 가지는 제1 절연 패턴과,
    상기 제1 절연 패턴을 사이에 두고 상기 셀 활성 영역 및 상기 매립 패턴을 덮고, 상기 셀 어레이 영역으로부터 상기 제1 위치보다 상기 주변 회로 영역에 가까운 위치인 상기 인터페이스 영역의 제2 위치까지 연장된 제2 절연 패턴을 포함하는 집적회로 소자.
  12. 제9항에 있어서,
    상기 셀 어레이 영역에서 상기 기판 내에 매립된 복수의 워드 라인과,
    상기 셀 어레이 영역에서 상기 복수의 워드 라인 위에 연장된 복수의 비트 라인과,
    상기 주변 회로 활성 영역 상에 배치된 화합물 반도체층과,
    상기 화합물 반도체층을 덮는 게이트 적층 구조를 포함하는 집적회로 소자.
  13. 제9항에 있어서,
    상기 제1 소자분리막은 상기 셀 어레이 영역을 포위하는 평면 형상을 가지고,
    상기 매립 패턴은 상기 제1 소자분리막 위에서 상기 셀 어레이 영역을 포위하는 폐쇄된 루프 형상을 가지는 집적회로 소자.
  14. 제9항에 있어서,
    상기 매립 패턴은 상기 매립 패턴의 표면으로부터 상기 매립 패턴의 내부를 향해 연장되는 심 라인을 포함하는 집적회로 소자.
  15. 제9항에 있어서,
    상기 인터페이스 영역에 배치된 국부 절연 패턴을 더 포함하고,
    상기 국부 절연 패턴은 상기 제1 소자분리막, 상기 절연 패턴, 및 상기 매립 패턴에 의해 포위되고 상기 언더컷 영역의 일부를 한정하는 집적회로 소자.
  16. 셀 활성 영역을 포함하는 셀 어레이 영역과, 주변 회로 활성 영역을 포함하는 주변 회로 영역과, 상기 셀 활성 영역의 일부와 상기 주변 회로 활성 영역의 일부를 정의하는 소자분리막을 포함하는 인터페이스 영역을 가지는 기판을 준비하는 단계와,
    상기 셀 활성 영역 및 상기 소자분리막을 덮도록 상기 셀 어레이 영역으로부터 상기 소자분리막의 상부까지 연장되는 절연 패턴을 형성하는 단계와,
    상기 인터페이스 영역에서 상기 소자분리막의 일부를 제거하여 상기 절연 패턴의 하부에 언더컷(undercut) 영역을 형성하는 단계와,
    상기 언더컷 영역을 채우며 상기 셀 어레이 영역을 향해 돌출된 볼록한 표면과, 상기 주변 회로 영역에 대면하는 오목한 표면을 포함하는 매립 패턴을 형성하는 단계와,
    상기 인터페이스 영역에서 상기 절연 패턴, 상기 매립 패턴, 및 상기 소자분리막을 덮는 절연막을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 절연 패턴을 형성하는 단계는 상기 셀 어레이 영역과 상기 인터페이스 영역의 중 상기 셀 어레이 영역에 인접한 일부를 덮으며 서로 다른 물질로 이루어지는 제1 절연 패턴 및 제2 절연 패턴을 형성하는 단계를 포함하고,
    상기 언더컷 영역을 형성하는 단계는 상기 제2 절연 패턴의 말단부의 하부로부터 상기 소자분리막의 일부와 상기 제1 절연 패턴의 일부를 제거하는 단계를 포함하는 집적회로 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 매립 패턴을 형성하는 단계는
    상기 언더컷 영역을 채우면서 상기 인터페이스 영역에서 상기 절연 패턴 및 상기 소자분리막을 덮는 매립 마스크층을 형성하는 단계와,
    상기 매립 마스크층 중 상기 언더컷 영역을 채우는 부분만 남도록 상기 매립 마스크층의 일부를 제거하는 단계를 포함하는 집적회로 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 매립 마스크층의 일부를 제거하는 단계는 상기 매립 마스크층 중 상기 언더컷 영역을 채우는 부분만 남도록 상기 매립 마스크층을 등방성 식각하는 단계를 포함하는 집적회로 소자의 제조 방법.
  20. 제16항에 있어서,
    상기 매립 패턴을 형성하는 단계는
    상기 언더컷 영역을 채우면서 상기 인터페이스 영역에서 상기 절연 패턴 및 상기 소자분리막을 덮도록 연장되고 상기 주변 회로 활성 영역의 상면을 노출시키는 홀이 형성된 매립 마스크층을 형성하는 단계와,
    상기 매립 마스크층의 상기 홀을 통해 노출된 상기 주변 회로 활성 영역을 덮는 화합물 반도체층을 형성하는 단계와,
    상기 매립 마스크층 중 상기 언더컷 영역을 채우는 부분만 남도록 상기 매립 마스크층을 등방성 식각하는 단계를 포함하는 집적회로 소자의 제조 방법.
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