TWI805759B - 包含閘極間隔件結構的積體電路裝置 - Google Patents

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Abstract

一種積體電路裝置包括：閘極堆疊結構，在基礎層上，所述閘極堆疊結構具有閘極絕緣層及在所述閘極絕緣層上的閘極結構，所述閘極絕緣層具有在所述基礎層上且具有第一相對電容率的第一介電層；以及閘極間隔件結構，在所述閘極堆疊結構的相對側壁上及所述基礎層上，所述閘極間隔件結構包括埋入式介電層，所述埋入式介電層在所述基礎層上於所述閘極間隔件結構的下部部分處埋入於所述閘極絕緣層的凹槽孔中，且所述埋入式介電層包含與所述第一介電層相同的材料。

Description

包含閘極間隔件結構的積體電路裝置
各實施例是有關於一種積體電路裝置，且更具體而言，是有關於一種包含閘極間隔件結構的積體電路裝置。
[相關申請案的交叉參考]
於2018年9月13日在韓國智慧財產局提出申請且名稱為「包含閘極間隔件結構的積體電路裝置(Integrated Circuit Device Including Gate Spacer Structure)」的韓國專利申請案第10-2018-0109727號全部併入本文中供參考。
在積體電路裝置中，可在閘極堆疊結構的兩側壁上形成閘極間隔件結構。隨著積體電路裝置被高度整合，積體電路裝置的閘極絕緣層的可靠性可因閘極間隔件結構的組件而降低。另外，積體電路裝置可因閘極間隔件結構的組件而具有增大的寄生電容(parasitic capacitance)。
根據態樣，提供一種積體電路裝置，其包括：閘極堆疊結構，包括閘極絕緣層及位於所述閘極絕緣層上的閘極結構，所述閘極絕緣層包括位於基礎層上且具有第一相對電容率(first relative permittivity)的第一介電層；以及閘極間隔件結構，在所述基礎層上位於所述閘極堆疊結構的兩側壁上。所述閘極間隔件結構包括埋入式介電層，所述埋入式介電層在所述基礎層上於所述閘極間隔件結構的下部部分處埋入於所述閘極絕緣層中的凹槽孔中，所述埋入式介電層包含與所述第一介電層相同的材料。
根據另一態樣，提供一種積體電路裝置，其包括：閘極堆疊結構，包括閘極絕緣層及位於所述閘極絕緣層上的閘極結構，所述閘極絕緣層包括位於基礎層上且具有第一相對電容率的第一介電層，且具有較所述第一相對電容率大的第二相對電容率的第二介電層，且所述閘極結構包括金屬層；以及閘極間隔件結構，位於所述閘極堆疊結構的兩側壁上及所述基礎層上。所述閘極間隔件結構包括：第一間隔件，位於所述閘極結構的兩側壁上，包括具有較所述第一相對電容率大的第三相對電容率的第三介電層，且具有I形狀；第二間隔件，包括埋入於所述第一介電層中的凹槽孔中的埋入式介電層，所述第二間隔件在所述第一間隔件的下部部分處包含與所述第一介電層相同的材料，在所述第一間隔件的側壁及所述埋入式介電層的側壁上，與所述埋入式介電層一體設置，且包含與所述埋入式介電層相同的材料；第三間隔件，位於所述第二間隔件的側壁上，包含與所述第一間隔件相同的材 料，且具有L形狀；以及第四間隔件，位於所述第三間隔件的側壁及上部部分上且包含與所述第二間隔件相同的材料。
根據另一態樣，提供一種積體電路裝置，其包括：閘極堆疊結構，包括閘極絕緣層及設置於所述閘極絕緣層上的閘極結構，所述閘極絕緣層包括位於基礎層上且具有第一相對電容率的第一介電層以及具有較所述第一相對電容率大的第二相對電容率的第二介電層，並且所述閘極結構包括金屬層；以及閘極間隔件結構，在所述基礎層上位於所述閘極堆疊結構的兩側壁上。所述閘極間隔件結構包括：第一間隔件，位於所述閘極結構的兩側壁上，包括具有較所述第一相對電容率大的第三相對電容率的第三介電層，且具有I形狀；埋入式介電層，在所述第一間隔件的下部部分處埋入於所述第一介電層中的凹槽孔中且具有與所述第一介電層相同的材料；第二間隔件，位於所述第一間隔件的側壁及所述埋入式介電層的側壁以及所述基礎層上，且包含與所述第一間隔件相同的材料；以及第三間隔件，位於所述第二間隔件的側壁及上部部分上，且包含與所述埋入式介電層相同的材料。
1、2、3:積體電路裝置
12:基礎層/半導體基底
14:基礎層/半導體層
16:子介電層
16':子介電材料層
18:介面層
18':介面材料層
19、142:第一介電層
19':第一介電材料層
20、144:第二介電層
22:第一功函數控制層
24:第二功函數控制層
25、146:功函數控制層
26:第一閘極層
28、30:障壁金屬層
32:金屬層
33:第二閘極層
34、156:頂蓋層
36、162a:第一間隔件
36':第一間隔件材料層
38、38a、41、162b:第二間隔件
38'、41':第二間隔件材料層
40、43、162c:第三間隔件
40'、43':第三間隔件材料層
42、162d:第四間隔件
42':第四間隔件材料層
44、163:源極區域
46、165:汲極區域
50:記憶體裝置
52:第一區域
52A:記憶體單元陣列
53:列解碼器
54:第二區域
55:感測放大器
56:行解碼器
58:自再新控制電路
60:命令解碼器
62:模式暫存器集/擴展模式暫存器集(MRS/EMRS)電路
64:位址緩衝器
66:資料輸入/輸出電路
110:半導體基底
112:裝置隔離層
112A:第一絕緣襯裡
112B:第二絕緣襯裡
112C、126:埋入式絕緣層
112T:裝置隔離溝渠
120T:字元線溝渠
122:閘極介電層
124:字元線
130、190:絕緣層
130P:絕緣圖案
132:第一絕緣層
132P:第一絕緣圖案
134:第二絕緣層
134P:第二絕緣圖案
136:埋入式遮罩層
136H:孔
138:半導體層
150:第一導電層
152:第二導電層
162:間隔件結構
166:層間絕緣層
170:遮罩圖案
172:絕緣間隔件
182:埋入式導電層
184:金屬矽化物層
186:導電障壁層
188:導電層
A、B、C:部分
A1:單元主動區
A2:周邊電路主動區/周邊電路主動區域
BC:埋入式接觸件
BL:位元線
BLS:位元線結構
CELL:單元陣列區域
CORE/PERI:周邊電路區域
ADD:位址訊號
AR:主動區
BCH:埋入式接觸孔
CJT:會合區塊
CMD:命令訊號
DC:直接接觸件
DES:閘極絕緣層
DESL1:第一介電層層級
DESL2:第二介電層層級
DCH:直接接觸孔
DQ:資料
FL1、FL2、FL3:埋入式介電層
FL1':埋入式介電材料層
GL:閘極線
GS:閘極堆疊結構
LP:著陸墊
MCA:記憶體單元陣列/記憶體單元陣列區域
MGS:閘極結構
MGSL:閘極結構層級
PGS:周邊電路閘極堆疊結構
R、RC:凹槽
RH1、RH2、RH3:凹槽孔
S/A:感測放大器區塊
SPG1:閘極間隔件結構
SPG2、SPG3:閘極間隔件結構/間隔件結構
SUBL:基底層級
SWD:子字元線驅動器區塊
WL:字元線
X、Y、Z:方向
A-A'、B-B'、II-II':線
藉由參照所附圖式詳細地闡述示例性實施例，對於熟習此項技術者而言，各特徵將變得顯而易見，所附圖式中：圖1示出根據實施例的積體電路裝置的平面圖。
圖2示出沿著圖1所示線II-II'所截取的剖視圖。
圖3示出圖2所示部分A的放大圖。
圖4示出根據實施例的積體電路裝置的剖視圖。
圖5示出圖4所示部分B的放大圖。
圖6示出根據實施例的積體電路裝置的剖視圖。
圖7示出圖6所示部分C的放大圖。
圖8A至圖8D示出根據實施例製造積體電路裝置的方法中各階段的剖視圖。
圖9A及圖9B示出根據實施例製造積體電路裝置的方法中各階段的剖視圖。
圖10A及圖10B示出根據實施例製造積體電路裝置的方法中各階段的剖視圖。
圖11示出根據實施例的記憶體裝置的示意性結構的平面圖。
圖12示出根據實施例的記憶體裝置的示例性結構的方塊圖。
圖13示出根據實施例的記憶體裝置的示例性結構的平面圖。
圖14示出圖13所示記憶體單元陣列區域的主要組件的示意性佈局。
圖15A至圖15Q示出根據實施例製造記憶體裝置的方法中各階段的剖視圖。
圖1是根據實施例的積體電路裝置1的平面圖。
具體而言，如圖1中所示，積體電路裝置1可具有沿X方向(第一方向)位於半導體基底12上的主動區AR。積體電路裝置1可具有沿Y方向(第二方向)與主動區AR交叉的閘極線GL。閘極線GL可包括閘極堆疊結構GS及閘極間隔件結構SPG1。X方向可垂直於Y方向。閘極線GL可為字元線。
圖1示出主動區AR位於與X方向平行的方向上，但根據需要，主動區AR可相對於X方向以某一度數對準，例如，沿對角線以45度對準。在主動區AR中閘極線GL的兩側上，可設置有源極區域44及汲極區域46。
積體電路裝置1可包括閘極線GL、源極區域44及汲極區域46，且因此可包括電晶體。圖1示出僅一個電晶體，但積體電路裝置1可包括多個電晶體。積體電路裝置1可為包括單元陣列區域(cell array area)及周邊電路區域的記憶體裝置。在實施例中，圖1所示積體電路裝置1可形成於周邊電路區域中。
圖2是沿著圖1所示線II-II'所截取的剖視圖。圖3是圖2所示部分A的放大圖。
具體而言，圖2示出各組件沿Z方向(第三方向)堆疊，所述Z方向垂直於沿X方向及Y方向的平面。參照圖2，儘管示出了僅一個閘極堆疊結構GS，然而可在基礎層12及14上彼此隔開地形成多個閘極堆疊結構GS。圖3是詳細地示出基礎層12及14上的閘極堆疊結構GS的及閘極間隔件結構SPG1的下部部分的放大圖。
積體電路裝置1可在閘極堆疊結構GS的兩個(例如，相對的)側且在閘極間隔件結構SPG1的下部部分上包括源極區域44及汲極區域46。源極區域44及汲極區域46可形成於基礎層12及14(即，分別為半導體基底12及半導體層14)上。半導體基底12可包括主動區AR。積體電路裝置1可包括包含閘極絕緣層DES及閘極結構MGS的閘極堆疊結構GS。閘極絕緣層DES可形成於基礎層12及14(即，半導體基底12及半導體層14)上。
半導體基底12可包含矽(Si)，例如，結晶Si、多晶Si或非晶Si。在實施例中，半導體基底12可包含化合物半導體，例如，鍺(Ge)或SiGe、碳化矽(SiC)、砷化鎵(GaAs)、砷化銦(InAs)或磷化銦(InP)。在實施例中，半導體基底12可包括導電區域，例如，摻雜有雜質的井或摻雜有雜質的結構。在實施例中，半導體基底12可為矽基底。
半導體層14可為能夠改善載子遷移率(carrier mobility)的材料層。半導體層14可為例如SiGe層。根據需要，可選擇性地形成半導體層14。如圖3中所示，在Z方向上，可將基礎層12及14(即，半導體基底12及半導體層14)稱為基底層級(substrate level)SUBL。
可將閘極絕緣層DES稱為閘極介電層。閘極絕緣層DES可包括具有第一相對電容率(第一相對介電常數或第一介電常數)的第一介電層19及具有第二相對電容率(第二相對介電常數或第二介電常數)的第二介電層20，第二相對電容率大於第一相對電 容率。第一介電層19可包括子介電層16及介面層18。例如，在Z方向上，子介電層16的厚度可大於介面層18的厚度。
子介電層16及介面層18可為氧化矽層。當子介電層16及介面層18為氧化矽層時，第一相對電容率可為約3.9。介面層18用以改善子介電層16與第二介電層20之間的介面性質，例如，可在子介電層16與第二介電層20之間形成介面層18，或者可根據需要而省略介面層18。
第二介電層20可形成於第一介電層19上。例如，沿著Z方向，第二介電層20的厚度可小於第一介電層19的厚度。第二介電層20可包括高介電常數(high-k)介電層，其具有較具有第一相對電容率的氧化矽層大的第二相對電容率。第二介電層20可具有介於約10至約25的範圍內的第二相對電容率(第二相對介電常數或第二介電常數)。
在實施例中，第二介電層20可包含例如以下中的至少一種材料：氧化鉿(hafnium oxide，HfO)、氧化鉿矽(hafnium silicon oxide，HfSiO)、氮氧化鉿(hafnium oxynitride，HfON)、氮氧化鉿矽(hafnium silicon oxynitride，HfSiON)、氧化鑭(lanthanum oxide，LaO)、氧化鑭鋁(lanthanum aluminum oxide，LaAlO)、氧化鋯(zirconium oxide，ZrO)、氧化鋯矽(zirconium silicon oxide，ZrSiO)、氮氧化鋯(zirconium oxynitride，ZrON)、氮氧化鋯矽(zirconium silicon oxynitride，ZrSiON)、氧化鉭(tantalum oxide，TaO)、氧化鈦(titanium oxide，TiO)、氧化鋇鍶鈦(barium strontium titanium oxide，BaSrTiO)、氧化鋇鈦(barium titanium oxide，BaTiO)、氧化鍶鈦(strontium titanium oxide，SrTiO)、氧化釔(yttrium oxide，YO)、氧化鋁(aluminum oxide，AlO)及氧化鉛鈧鉭(lead scandium tantalum oxide，PbScTaO)。
如圖3中所示，第一介電層層級DESL1及第二介電層層級DESL2可沿Z方向設置於基底層級SUBL上。第一介電層層級DESL1可包括子介電層16及介面層18。第二介電層層級DESL2可包括第二介電層20。包括閘極結構MGS的閘極結構層級MGSL可沿Z方向位於第二介電層層級DESL2上。
閘極結構MGS可為包括金屬層的金屬閘極結構。閘極結構MGS可包括功函數控制層25、第一閘極層26、第二閘極層33及頂蓋層(capping layer)34。功函數控制層25可為含金屬的功函數控制層。功函數控制層25可包含例如金屬、導電金屬氮化物、導電金屬碳化物、包含金屬原子的導體或其組合。功函數控制層25可具有單層式結構或多層式結構。
在實施例中，功函數控制層25可包括第一功函數控制層22及第二功函數控制層24。第一功函數控制層22可為單個金屬層。第一功函數控制層22可包含例如以下中的至少一者：鈦(Ti)、鉭(Ta)、鋁(Al)、鎳(Ni)、鈷(Co)、鑭(La)、鈮(Nb)、鉬(Mo)、鉿(Hf)、銥(Ir)、釕(Ru)、鉑(Pt)、鐿(Yb)、鏑(Dy)、鉺(Er)或鈀(Pd)。第二功函數控制層24可為導電金屬氮化物或導電金屬碳化物。第二功函數控制層24可包含例如 HfSiMo、TiN、WN、TaN、RuN、MoN、TiAlN、TaC、TiC及TaC中的至少一者。
在實施例中，功函數控制層25可具有單層式結構或多層式結構。在實施例中，功函數控制層25可具有例如TiN/TaN、Al2O3/TiN、Al/TiN、TiN/Al/TiN、TiN/TiON、Ta/TiN、TaN/TiN、La/TiN、Mg/TiN及Sr/TiN中的至少一種堆疊結構。此處，TiN可被替換成TaN、TaCN、TiCN、CoN或CoCN，且La可被替換成LaO或LaON。
第一閘極層26可包含摻雜的多晶矽或金屬，例如W、Mo、Au、Cu、Al、Ni或Co。第一閘極層26可為例如包含以上所列材料中的材料的單個層或者包含以上所列材料中的至少二者的多個層。
第二閘極層33可包括障壁金屬層28及30以及金屬層32。障壁金屬層28及30可為其中將金屬與金屬氮化物組合的層。障壁金屬層28及30可具有例如Ta/TiN、Ti/TiN、Mg/TiN及Sr/TiN中的至少一種堆疊結構。金屬層32可包含例如W、Mo、Au、Cu、Al、Ni或Co。頂蓋層34可為例如氮化矽層。
積體電路裝置1可包括在閘極堆疊結構GS的二側上形成於基礎層12及14上的閘極間隔件結構SPG1。如以下所述，閘極間隔件結構SPG1可包括多個組件。閘極間隔件結構SPG1可改善閘極絕緣層DES的可靠性且藉由將所述組件最佳化而減小寄生電容。
更詳細而言，閘極間隔件結構SPG1可包括閘極絕緣層DES，即，埋入式介電層FL1，其埋入於第一介電層19中的凹槽孔RH1中且包含與第一介電層19相同的材料。
埋入式介電層FL1可藉由在注入雜質以形成源極區域44及汲極區域46時防止對第一介電層19的下部邊緣部分造成損壞而改善第一介電層19的可靠性。換言之，埋入式介電層FL1可保護第一介電層19，且使閘極絕緣層DES的電性特性(即，時間依賴性介質擊穿(time dependent dielectric breakdown，TDDB)特性)保持適當。
另外，埋入式介電層FL1包含與第一介電層19相同的材料(例如，氧化矽)，且因此，與其中埋入式介電層FL1包含其他材料(例如，氮化矽)的情形相較，閘極絕緣層DES的電性特性(即，TDDB特性)可得以改善。
閘極間隔件結構SPG1可各自包括第一間隔件36、第二間隔件38、第三間隔件40及第四間隔件42。第一間隔件36可在閘極結構MGS的二個側壁上被形成為具有線性棒形狀，例如，I形狀。第一間隔件36可包括具有第三相對電容率(第三相對介電常數或第三介電常數)的第三介電層，第三相對電容率大於氧化矽層的第一相對電容率。第一間隔件36可為例如氮化矽層。氮化矽層的相對電容率可為約6.9。
第二間隔件38可形成於第一間隔件36和埋入式介電層FL1的側壁上以及基礎層12及14上。亦即，第二間隔件38在基 礎層14上形成為L形狀，例如，具有以垂直方式連接的兩個部分，因此L形狀的垂直部分沿著第一間隔件36的及埋入式介電層FL1的側壁延伸，且L形狀的水平部分沿著基礎層14的頂部遠離垂直部分而延伸。第二間隔件38可與埋入式介電層FL1一體形成且包含與埋入式介電層FL1相同的材料。第二間隔件38可為例如氧化矽層。
第三間隔件40可在第二間隔件38的一個側壁及上部部分上形成為L形狀。第三間隔件40可包含與第一間隔件36相同的材料。第三間隔件40可為例如氮化矽層。第四間隔件42可形成於第三間隔件40的壁及上部部分上。第四間隔件42可包含與第二間隔件38相同的材料。第四間隔件42可為例如氧化矽層。第四間隔件42的水平寬度(在X方向上的寬度)可大於第一間隔件36及第三間隔件40的例如垂直部分的水平寬度。
當第三間隔件40及第四間隔件42分別為氮化矽層及氧化矽層時，第三間隔件40可在積體電路裝置1的製造期間防止第四間隔件42中所包含的氧原子進入第一介電層19。因此，積體電路裝置1可在其操作期間防止臨界電壓(threshold voltage)增大。
在閘極間隔件結構SPG1中，包括具有低相對電容率的氧化矽層的第四間隔件42的水平寬度大於具有高相對電容率的第一間隔件36及第三間隔件40的水平寬度。此外，閘極間隔件結構SPG1包括包含具有低相對電容率的氧化矽層的第二間隔件38。因此，積體電路裝置1的閘極間隔件結構SPG1可減小與其他 相鄰的導電層(例如，相鄰的閘極堆疊結構)的寄生電容。
圖4是根據實施例的積體電路裝置2的剖視圖。圖5是圖4所示部分B的放大圖。
具體而言，除閘極間隔件結構SPG2的結構之外，積體電路裝置2可與圖1至圖3所示積體電路裝置1相同。本文中將僅簡要地提供或省略已參照圖1至圖3提供的說明。圖5是用於更詳細地闡釋基礎層12及14上的閘極堆疊結構GS的及閘極間隔件結構SPG2的下部部分的放大圖。
積體電路裝置2可包括包含閘極絕緣層DES及閘極結構MGS的閘極堆疊結構GS以及閘極間隔件結構SPG2。閘極間隔件結構SPG2可改善閘極絕緣層DES的可靠性且可藉由將各組件最佳化而減小寄生電容。
閘極間隔件結構SPG2可包括閘極絕緣層DES，即，埋入式介電層FL2，其埋入於第一介電層19中的凹槽孔RH2中且包含與第一介電層19相同的材料。如以上參照圖2及圖3所述，埋入式介電層FL2可在注入雜質以形成源極區域44及汲極區域46時防止對第一介電層19的下部邊緣部分造成損壞，且可使閘極絕緣層DES的電性特性(即，TDDB特性)保持適當。另外，埋入式介電層FL2包含與第一介電層19相同的材料(例如，氧化矽)，且因此，與其中埋入式介電層FL2包含其他材料(例如，氮化矽)的情形相較，閘極絕緣層DES的電性特性(即，TDDB特性)可得以改善。
閘極間隔件結構SPG2可各自包括第一間隔件36、第二間隔件38a、第三間隔件40及第四間隔件42。第一間隔件36可在閘極結構MGS的側壁上形成為I形狀。第一間隔件36可包括具有第三相對電容率(第三相對介電常數或第三介電常數)的第三介電層，第三相對電容率大於氧化矽層的第一相對電容率。第一間隔件36可包括氮化矽層。氮化矽層的相對電容率可為約6.9。
第二間隔件38a可在第一間隔件36及埋入式介電層FL2的側壁上形成為具有線性棒形狀，例如，呈I形狀。第二間隔件38a可與埋入式介電層FL2一體形成，且可包含與埋入式介電層FL2相同的材料。第二間隔件38a可包括氧化矽層。
第三間隔件40可在第二間隔件38a的壁及上部部分上形成為L形狀。第三間隔件40可包含與第一間隔件36相同的材料。第三間隔件40可包括氮化矽層。第四間隔件42可形成於第三間隔件40的壁及上部部分上。第四間隔件42可包含與第二間隔件38a相同的材料。第四間隔件42可包括氧化矽層。
第三間隔件40及第四間隔件42分別包括氮化矽層及氧化矽層，且第三間隔件40接觸半導體層14。因此，第三間隔件40可在積體電路裝置2的製造期間很好地防止第四間隔件42中所包含的氧原子進入第一介電層19。因此，積體電路裝置2可在操作期間防止臨界電壓增大。
另外，在閘極間隔件結構SPG2中，包括具有低相對電容率的氧化矽層的第四間隔件42的水平寬度大於具有高相對電容 率的第一間隔件36及第三間隔件40的水平寬度。另外，閘極間隔件結構SPG2包括包含具有低相對電容率的氧化矽層的第二間隔件38a。因此，積體電路裝置2的閘極間隔件結構SPG2可減小與其他相鄰的導電層(例如，相鄰的閘極堆疊結構)的寄生電容。
圖6是根據實施例的積體電路裝置3的剖視圖。圖7是圖6所示部分C的放大圖。
具體而言，除閘極間隔件結構SPG3的結構之外，積體電路裝置3可與圖1至圖3所示積體電路裝置1以及圖4及圖5所示積體電路裝置2相同。本文中將僅簡要地提供或省略已參照圖1至圖5提供的說明。圖7是用於更詳細地闡釋基礎層12及14上的閘極堆疊結構GS及閘極間隔件結構SPG3的下部部分的放大圖。
積體電路裝置3可包括包含閘極絕緣層DES及閘極結構MGS的閘極堆疊結構GS以及閘極間隔件結構SPG3。閘極間隔件結構SPG3可改善閘極絕緣層DES的可靠性且可藉由將各組件最佳化而減小寄生電容。
閘極間隔件結構SPG3可包括閘極絕緣層DES，即，埋入式介電層FL3，其埋入於第一介電層19中的凹槽孔RH3中且包含與第一介電層19相同的材料。如以上參照圖2至圖5所述，埋入式介電層FL3可保護第一介電層19，且可使閘極絕緣層DES的電性特性(即，TDDB特性)保持適當。
閘極間隔件結構SPG3可各自包括第一間隔件36、第二 間隔件41及第三間隔件43。第一間隔件36可在閘極結構MGS的二個側壁上形成為I形狀。第一間隔件36可包括具有第三相對電容率(第三相對介電常數或第三介電常數)的第三介電層，第三相對電容率大於氧化矽層的第一相對電容率。第一間隔件36可包括氮化矽層。氮化矽層的相對電容率可為約6.9。
第二間隔件41可在第一間隔件36的壁、埋入式介電層FL3的壁以及基礎層12及14(即，半導體基底12及半導體層14)上形成為L形狀。第二間隔件41可包含與第一間隔件36相同的材料。第二間隔件41可例如包括氮化矽層。
第三間隔件43可形成於第二間隔件41的壁及上部部分上。第三間隔件43可包含與埋入式介電層FL3相同的材料。第三間隔件43可包括氧化矽層。第三間隔件43的水平寬度(在X方向上的寬度)可大於第一間隔件36的及第二間隔件41的水平寬度。
當第二間隔件41及第三間隔件43分別包括氮化矽層及氧化矽層時，第二間隔件41可在積體電路裝置3的製造期間防止第三間隔件43中所包含的氧原子進入第一介電層19。因此，積體電路裝置3可在操作期間防止臨界電壓增大。
在閘極間隔件結構SPG3中，包括具有低相對電容率的氧化矽層的第三間隔件43的水平寬度大於具有高相對電容率的第一間隔件36及第二間隔件41的水平寬度。因此，積體電路裝置3的閘極間隔件結構SPG3可減小與其他相鄰的導電層(例如，相鄰 的閘極堆疊結構)的寄生電容。
圖8A至圖8D是用於闡釋根據實施例製造積體電路裝置的方法的剖視圖。具體而言，提供圖8A至圖8D是為了闡釋製造圖2及圖3所示積體電路裝置1的方法。本文中將僅簡要地提供或省略已參照圖2及圖3提供的說明。
參照圖8A，在基礎層12及14(即，半導體基底12及半導體層14)上，依序形成閘極絕緣層DES及閘極結構MGS，閘極絕緣層DES包括第一介電材料層19'及第二介電層20。
半導體層14可形成於半導體基底12上。半導體層14可為能夠改善載子遷移率的材料層。在半導體層14上，形成第一介電材料層19'及第二介電層20。第一介電材料層19'可為具有第一相對電容率的介電層，例如，氧化矽層。
可藉由在子介電材料層16'上形成介面材料層18'來形成第一介電材料層19'。子介電材料層16'可具有較介面材料層18'大的厚度。第二介電層20可包括具有較第一相對電容率大的第二相對電容率的高介電常數介電層，例如，HfO。
在閘極絕緣層DES上形成閘極結構MGS。閘極結構MGS可包括功函數控制層25、第一閘極層26、第二閘極層33及頂蓋層34。功函數控制層25可包括第一功函數控制層22及第二功函數控制層24。第二閘極層33可包括障壁金屬層28及30以及金屬層32。在用於形成閘極結構MGS的圖案化製程中，蝕刻第二介電材料層，且因此，第二介電層20可不形成於第一介電材料層 19'的位於半導體基底12的二側上方的部分上。
連續地，在上面形成有閘極絕緣層DES及閘極結構MGS的基礎層12及14的整個表面上，形成第一間隔件材料層36'。第一間隔件材料層36'例如共形地(conformally)形成於第一介電材料層19'的表面以及閘極結構MGS的二個側壁及頂部表面上。第一間隔件材料層36'可為具有較第一相對電容率大的第三相對電容率的介電層，例如，氮化矽層。
參照圖8B，非等向性地蝕刻第一間隔件材料層36'，例如，第一間隔件材料層36'的水平部分可因此與閘極絕緣層DES的位於所述水平部分之下的部分一起被移除。因此，在閘極結構MGS及第一間隔件36的下部部分之下形成第一介電層19，且在第一介電層19與閘極結構MGS之間形成第二介電層20。第一介電層19可包括形成於子介電層16上的介面層18。因以上形成閘極結構MGS及蝕刻第一間隔件材料層36'的製程，可在閘極結構MGS的及第二介電層20的二個側壁上形成第一間隔件36。
連續地，更蝕刻第一介電層19的由閘極結構MGS暴露出的二個端部分，以形成凹槽孔RH1。凹槽孔RH1可凹入至閘極絕緣層DES中，即，位於基礎層12及14上以及第一間隔件36之下的第一介電層19中。凹槽孔RH1可為底切區域(undercut area)，例如，以暴露出第一間隔件36的底部表面的一部分。
圖8B示出藉由執行單獨的製程(例如，藉由二個單獨的蝕刻製程)而形成第一間隔件36及凹槽孔RH1。然而，可在形 成第一間隔件36的同時形成凹槽孔RH1，例如，藉由同一蝕刻製程。
參照圖8C，同時形成第二間隔件材料層38'及埋入式介電材料層FL1'以埋入於基礎層14(即上面形成有閘極絕緣層DES、閘極結構MGS及第一間隔件36的半導體層14的整個表面)中的凹槽孔RH1。埋入式介電材料層FL1'用於埋入凹槽孔RH1。舉例而言，如圖8C中所示，在第二間隔件材料層38'的形成期間，可例如完全地填充凹槽孔RH1，以將埋入式介電材料層FL1'形成為使埋入式介電材料層FL1'的外部側壁與第一間隔件36的外部側壁齊平。舉例而言。如圖8C中進一步所示，第二間隔件材料層38'可在埋入式介電材料層FL1'的外部側壁上延伸。應注意，圖8C中指示埋入式介電材料層FL1'的外部側壁的虛線是為方便起見而添加的假想線。
第二間隔件材料層38'形成於第一間隔件36的側壁、埋入式介電材料層FL1'的側壁及閘極結構MGS的頂部表面上。第二間隔件材料層38'與埋入式介電材料層FL1'可一體形成為例如在同一製程中形成的單個無縫式結構，且可包含相同的材料。第二間隔件材料層38'及埋入式介電材料層FL1'可包含與第一介電層19相同的材料。
參照圖8D，在基礎層12及14(即，上面形成有第二間隔件材料層38'及埋入式介電材料層FL1'的半導體層14的整個表面)上依序形成第三間隔件材料層40'及第四間隔件材料層42'。 在第二間隔件材料層38'上，依序形成第三間隔件材料層40'及第四間隔件材料層42'。第三間隔件材料層40'包含與第一間隔件36相同的材料。第四間隔件材料層42'包含與第二間隔件材料層38'相同的材料。
然後，非等向性地蝕刻第四間隔件材料層42'、第三間隔件材料層40'及第二間隔件材料層38'。在此種情形中，如圖2中所示，在第一間隔件36的一個側壁上形成具有L形狀的第二間隔件38及具有L形狀的第三間隔件40。此外，在第三間隔件40的壁及上部部分上，形成寬度較第一間隔件36、第二間隔件38及第三間隔件40大的第四間隔件42。因此，在閘極絕緣層DES的及閘極結構MGS的側壁上形成閘極間隔件結構SPG1。
然後，在閘極間隔件結構SPG1、以及閘極絕緣層DES的及閘極結構MGS的側壁之下向基礎層12及14中注入雜質來形成源極區域44及汲極區域46。
圖9A及圖9B是用於闡釋根據實施例製造積體電路裝置的方法的剖視圖。
具體而言，提供圖9A及圖9B是為了闡釋製造圖4及圖5所示積體電路裝置2的方法。本文中將僅簡要地提供或省略已參照圖4及圖5提供的說明。另外，本文中將僅簡要地提供或省略已參照圖8A至圖8D提供的說明。
如上所述，執行圖8A至圖8C所示製造製程。在此種情形中，在閘極結構MGS的二個側壁上形成第一間隔件36。在第一 間隔件36的下部部分中及第一介電層19的側壁上形成凹槽孔RH1。在基礎層14(即，上面形成有閘極絕緣層DES、閘極結構MGS及第一間隔件36的半導體層14的整個表面)中同時形成第二間隔件材料層38'及埋入式介電材料層FL1'，以埋入凹槽孔RH1。埋入式介電材料層FL1'用於埋入凹槽孔RH1。
參照圖9A，非等向性地蝕刻第二間隔件材料層38'，以形成第二間隔件38a。在此種情形中，在凹槽孔RH2中形成埋入式介電層FL2。另外，在第一間隔件36的壁及埋入式介電層FL2的壁上形成第二間隔件38a。第二間隔件38a形成為I形狀。在圖9A中，為與圖8B及圖8C進行比較，將凹槽孔RH1及埋入式介電層FL1的參考編號改變成RH2及FL2。
參照圖9B，在基礎層12及14(即，上面形成有第一間隔件36、第二間隔件38a及埋入式介電層FL2的半導體層14的整個表面)上依序形成第三間隔件材料層40'及第四間隔件材料層42'。第三間隔件材料層40'可包含與第一間隔件36相同的材料。第四間隔件材料層42'可包含與第二間隔件38a相同的材料。
然後，非等向性地蝕刻第四間隔件材料層42'及第三間隔件材料層40'。在此種情形中，如圖4中所示，在第一間隔件36的一個側壁上，形成具有I形狀的第二間隔件38a及具有L形狀的第三間隔件40。另外，在第三間隔件40的壁及上部部分上形成寬度較第一間隔件36、第二間隔件38a及第三間隔件40大的第四間隔件42。因此，在閘極絕緣層DES及閘極結構MGS的側壁上 形成閘極間隔件結構SPG2。
連續地，藉由在閘極間隔件結構SPG2以及閘極絕緣層DES和閘極結構MGS的側壁之下向基礎層12及14中注入雜質來形成源極區域44及汲極區域46。
圖10A及圖10B是用於闡釋根據實施例製造積體電路裝置的方法的剖視圖。具體而言，提供圖10A及圖10B是為了闡釋製造圖6及圖7所示積體電路裝置3的方法。本文中將僅簡要地提供或省略已參照圖6及圖7提供的說明。本文中將僅簡要地提供或省略已參照圖8A至圖8D提供的說明。
如上所述，執行圖8A及圖8B所示製造製程。在此種情形中，在閘極結構MGS的側壁上形成第一間隔件36。另外，在第一間隔件36的下部部分及第一介電層19的壁中形成凹槽孔RH1。
參照圖10A，形成埋入式介電層FL3，以埋入凹槽孔RH3。為與圖8B及圖8C進行比較，將圖10A所示凹槽孔RH1及埋入式介電層FL1的參考編號分別改變成RH3及FL3。
可藉由在基礎層(即，上面形成有閘極絕緣層DES、閘極結構MGS及第一間隔件36的半導體層14的整個表面)中形成且非等向性地蝕刻用於埋入凹槽孔RH3的埋入式介電材料層來形成埋入式介電層FL3。埋入式介電層FL3可包含與第一介電層19相同的材料。
參照圖10B，在基礎層12及14(即，上面形成有第一間隔件36及埋入式介電層FL3的半導體層14的整個表面)上依 序形成第二間隔件材料層41'及第三間隔件材料層43'。第二間隔件材料層41'可包含與第一間隔件36相同的材料。第三間隔件材料層43'可包含與第一介電層19相同的材料。
然後，非等向性地蝕刻第三間隔件材料層43'及第二間隔件材料層41'。在此種情形中，如圖6中所示，在第一間隔件36的壁上形成具有L形狀的第二間隔件41。另外，在第二間隔件41的壁及上部部分上形成寬度較第一間隔件36及第二間隔件41大的第三間隔件43。因此，在閘極絕緣層DES的及閘極結構MGS的側壁上形成閘極間隔件結構SPG3。
連續地，藉由在閘極間隔件結構SPG3以及閘極絕緣層DES和閘極結構MGS的側壁之下向基礎層12及14中注入雜質來形成源極區域44及汲極區域46。
在下文中，將闡述記憶體裝置的結構及製造所述記憶體裝置的方法來作為上述積體電路裝置的應用實例。
圖11是示出根據實施例的記憶體裝置50的示意性結構的平面圖。
具體而言，記憶體裝置50可為動態隨機存取記憶體(dynamic random access memory，DRAM)裝置。記憶體裝置50可包括半導體基底12，半導體基底12具有第一區域52及環繞第一區域52的第二區域54。
第一區域52可為記憶體單元區域，其包括包含多個記憶體單元的記憶體單元陣列。第一區域52可為DRAM裝置的記 憶體單元區域。記憶體單元可包括電晶體及電容器。
第二區域54可為核心區域或周邊電路區域(在下文中，統稱為「周邊電路區域」)。在第二區域54中，可存在驅動第一區域52中的記憶體單元所必需的對準周邊電路(aligned peripheral circuit)。第二區域54可為DRAM裝置的周邊電路區域。
圖12是用於闡釋根據實施例的記憶體裝置50的示例性結構的方塊圖。
具體而言，提供圖12所示記憶體裝置50是為了闡釋DRAM裝置的示例性結構。在記憶體裝置50中，第一區域52可為DRAM裝置的記憶體單元區域，且第二區域54可為DRAM裝置的周邊電路區域。
第一區域52可包括記憶體單元陣列52A。在記憶體單元陣列52A中，用於儲存資料的記憶體單元可沿列(raw)方向及行(column)方向對準。記憶體單元可各自包括單元電容器(cell capacitor)及存取電晶體(access transistor)。存取電晶體的閘極可連接至沿列方向對準的字元線中的對應一者。存取電晶體的源極及汲極中的一者可連接至沿行方向對準的位元線或互補位元線(complementary bit line)中的對應一者，且所述源極及所述汲極中的另一者可連接至單元電容器。
第二區域54可包括列解碼器(row decoder)53、感測放大器(sense amplifier)55、行解碼器(column decoder)56、自再新控制電路(self-refresh control circuit)58、命令解碼器 (command decoder)60、模式暫存器集/擴展模式暫存器集(mode register set/extended mode register set，MRS/EMRS)電路62、位址緩衝器(address buffer)64及資料輸入/輸出電路(data input/output circuit)66。
感測放大器55可感測及放大記憶體單元的資料，且可將資料儲存於記憶體單元中。感測放大器55可被實施為連接於記憶體單元陣列52A中所包括的位元線與互補位元線之間的交叉耦合放大器(cross-coupled amplifier)。
可回應於位址訊號ADD而將藉由資料輸入/輸出電路66輸入的資料DQ寫入至記憶體單元陣列52A，且可回應於位址訊號ADD而藉由資料輸入/輸出電路66將自記憶體單元陣列52A讀取的資料DQ輸出至外部。可將位址訊號ADD輸入至位址緩衝器64，以指定被寫入/從中讀取資料DQ的記憶體單元。位址緩衝器64可暫時地儲存自外部輸入的位址訊號ADD。
列解碼器53可對自位址緩衝器64輸出的位址訊號ADD中的列位址進行解碼，以指定連接至被輸入/從中輸出資料DQ的記憶體單元的字元線。亦即，列解碼器53可在資料寫入或讀取模式中藉由對自位址緩衝器64輸出的列位址進行解碼來賦能(enable)對應的字元線。此外，列解碼器53可在自再新模式(self-refresh mode)中藉由對由位址計數器產生的列位址進行解碼來賦能對應的字元線。
行解碼器56可對自位址緩衝器64輸出的位址訊號ADD 中的行位址進行解碼，以指定連接至被輸入或從中輸出資料DQ的記憶體單元的位元線。記憶體單元陣列52A可自由所述列位址及行位址指定的記憶體單元輸出資料DQ，或者可將資料DQ寫入至記憶體單元。
命令解碼器60可接收自外部傳送的命令訊號CMD，對命令訊號CMD進行解碼，且在內部產生經解碼命令訊號CMD，例如，自再新進入命令(self-refresh entry command)或自再新退出命令(self-refresh exit command)。MRS/EMRS電路62可回應於MRS/EMRS命令及位址訊號ADD而設定其中的模式暫存器，以指定記憶體裝置50的操作模式。
記憶體裝置50可更包括：時脈電路，產生時脈訊號；電源電路，自外部接收施加至其的電源電壓並產生或分配內部電壓；等等。
自再新控制電路58可回應於自命令解碼器60輸出的命令而控制記憶體裝置50的自再新操作。命令解碼器60可包括位址計數器(address counter)、計時器及核心電壓產生器(core voltage generator)。所述位址計數器可回應於自命令解碼器60輸出的自再新進入命令而產生用於指定經受自再新的列位址的列位址，且可將所產生的列位址傳送至列解碼器53。所述位址計數器可回應於自命令解碼器60輸出的自再新退出命令而停止計數操作。
圖13是根據實施例的記憶體裝置50的示例性結構的平 面圖。
具體而言，提供記憶體裝置50是為了闡釋DRAM裝置的示例性結構。記憶體裝置50包括多個第一區域52。第一區域52可由第二區域54環繞。第一區域52可為包括記憶體單元陣列MCA的記憶體單元區域。第二區域54可為周邊電路區域。
第二區域54可各自包括子字元線驅動器區塊(sub-word line driver block)SWD、感測放大器區塊S/A及會合區塊(conjunction block)CJT。在第二區域54中，各子字元線驅動器區塊SWD可沿記憶體單元陣列MCA的字元線方向對準，且各感測放大器區塊S/A可沿位元線方向對準。在感測放大器區塊S/A中，各位元線感測放大器可對準。
會合區塊CJT可位於子字元線驅動器區塊SWD與感測放大器區塊S/A交叉的點處。在會合區塊CJT中，用於驅動位元線感測放大器的電源驅動器與接地驅動器可交替地對準。雖然圖式中未示出，然而在第二區域54中，可更形成例如反相器鏈(inverter chain)及輸入/輸出電路等周邊電路。
圖14是用於闡釋圖13所示記憶體單元陣列區域MCA的主要組件的示意性佈局。
具體而言，記憶體單元陣列區域MCA可包括單元主動區A1，例如，單元主動區A1可對應於圖1中的主動區AR。各單元主動區A1可對準成相對於第一方向(X方向)及第二方向(Y方向)在對角線方向上具有長軸。
字元線WL可藉由與單元主動區A1交叉而沿著第二方向(Y方向)彼此平行地延伸。在字元線WL上方，位元線BL可沿著與第二方向(Y方向)交叉的第一方向(X方向)彼此平行地延伸。位元線BL可藉由直接接觸件(direct contact)DC連接至單元主動區A1。
在位元線BL中彼此相鄰的二個位元線BL之間可形成有埋入式接觸件BC。多個埋入式接觸件BC可在沿著第一方向(X方向)及第二方向(Y方向)的線上對準。在埋入式接觸件BC上，可形成有著陸墊(landing pad)LP。埋入式接觸件BC及著陸墊LP可將形成於位元線BL上方的電容器的下部電極連接至單元主動區A1。著陸墊LP可分別與埋入式接觸件BC局部地交疊。
圖15A至圖15Q是根據實施例為了闡釋製造記憶體裝置50的方法而依序提供的剖視圖。具體而言，參照圖15A至圖15Q，將闡述製造具有參照圖11至圖14所述的組件的記憶體裝置50(即，包括DRAM裝置在內的積體電路裝置)的示例性方法。
圖15A至圖15Q示出單元陣列區域CELL及周邊電路區域CORE/PERI的剖視圖。單元陣列區域CELL可為參照圖11至圖14所述的第一區域52的一部分。周邊電路區域CORE/PERI可為參照圖11至圖14所述的第二區域54的一部分。周邊電路區域CORE/PERI可為參照圖1至圖3所述的積體電路裝置1的一部分。
參照圖15A至圖15Q，被標記為(A)的剖面可對應於沿著圖14所示線A-A'所截取的一部分，且被標記為(B)的剖面 可對應於沿著圖14所示線B-B'所截取的一部分。被標記為(C)的剖面可為記憶體裝置的周邊電路區域。
參照圖15A，製備具有單元陣列區域CELL及周邊電路區域CORE/PERI的半導體基底110。半導體基底110可與圖1至圖3所示基底12相同。於在半導體基底110上形成裝置隔離溝渠112T之後，形成填充裝置隔離溝渠112T的裝置隔離層112。單元主動區A1由裝置隔離層112界定於半導體基底110的單元陣列區域CELL中，且周邊電路主動區A2可界定於周邊電路區域CORE/PERI中。
如圖14中所示，單元主動區A1可各自具有為相對長島類型的平坦形狀，所述相對長島類型具有短軸及長軸。裝置隔離層112可包括例如氧化矽膜、氮化矽膜或其組合。然而，裝置隔離層112並非僅限於此。裝置隔離層112可為是一種類型的絕緣層的單個層、是二種不同類型的絕緣層的兩個層或者是至少三種類型的絕緣層的組合的多個層。
在周邊電路區域CORE/PERI中，裝置隔離層112可包括第一絕緣襯裡(liner)112A、第二絕緣襯裡112B及埋入式絕緣層112C，埋入式絕緣層112C在第二絕緣襯裡112B上填充裝置隔離溝渠112T，第一絕緣襯裡112A、第二絕緣襯裡112B及埋入式絕緣層112C全部是依序形成於裝置隔離溝渠112T的內壁上。在一些實施例中，第一絕緣襯裡112A可包括氧化物膜，第二絕緣襯裡112B可包括氮化物膜，且埋入式絕緣層112C可包括氧化物膜。
在一些實施例中，形成第一絕緣襯裡112A的氧化物膜可為例如中溫氧化(medium temperature oxidation，MTO)膜、高密度電漿(high density plasma，HDP)氧化物膜、熱氧化物膜、原矽酸四乙酯(tetraethylorthosilicate，TEOS)膜或未摻雜矽酸鹽玻璃(undoped silicate glass，USG)膜。第二絕緣襯裡112B可為例如氮化矽膜。
在一些實施例中，形成埋入式絕緣層112C的氧化物膜可為例如Tonen矽氮烷(tonen silazane，TOSZ)膜、HDP氧化物膜或USG氧化物膜。在其他實施例中，形成埋入式絕緣層112C的氧化物膜可例如為包含以下的旋塗玻璃(spin-on-glass，SOG)氧化物膜：矽酸鹽、矽氧烷、甲基矽倍半氧烷(methyl silsesquioxane，MSQ)、氫矽倍半氧烷(hydrogen silsesquioxane，HSQ)、聚矽氮烷或其組合。
在單元陣列區域CELL中，可在半導體基底110上形成彼此平行地延伸的字元線溝渠120T。在沖洗(rinse)其中形成有字元線溝渠120T的輸出端之後，可在每一字元線溝渠120T中依序形成閘極介電層122(或閘極絕緣層)、字元線124及埋入式絕緣層126。字元線124可為圖14所示字元線WL。
藉由向單元主動區A1中的字元線124的二個部分中注入雜質離子，可在單元主動區A1的上部表面上形成源極區域及汲極區域。在一些實施例中，源極/汲極區域可在字元線124形成之前形成。
閘極介電層122可為例如氧化矽膜、氮化矽膜、氮氧化矽膜、氧化物/氮化物/氧化物(oxide/nitride/oxide，ONO)膜或相對電容率(介電常數)較氧化矽膜大的高介電常數介電膜。舉例而言，閘極介電層122可具有介於約10至約25的範圍內的介電常數。
在一些實施例中，閘極介電層122可包含例如HfO2、Al2O3、HfAlO3、Ta2O3或TiO2。字元線124可包含例如Ti、TiN、Ta、TaN、W、WN、TiSiN、WsiN或其組合。埋入式絕緣層126可包括例如氧化矽膜、氮化矽膜、氮氧化矽膜或其組合。
參照圖15B，在半導體基底110上方於單元陣列區域CELL及周邊電路區域CORE/PERI中形成絕緣層130。絕緣層130可包括依序形成於半導體基底110上方的第一絕緣層132及第二絕緣層134。第一絕緣層132與第二絕緣層134可包含不同類型的絕緣材料。舉例而言，第一絕緣層132可包括氧化物膜，且第二絕緣層134可包括氮化物膜。然而，第一絕緣層132及第二絕緣層134並非僅限於此。
參照圖15C，藉由移除絕緣層130的一部分來形成絕緣圖案130P。藉由移除第一絕緣層132及第二絕緣層134的一部分以形成絕緣圖案130P，可形成第一絕緣圖案132P及第二絕緣圖案134P。
為形成第一絕緣圖案132P及第二絕緣圖案134P，可移除第一絕緣層132及第二絕緣層134的覆蓋周邊電路區域 CORE/PERI的部分。因此，可僅保留第一絕緣層132及第二絕緣層134的覆蓋單元陣列區域CELL的部分。
在一些實施例中，可使用乾式蝕刻、濕式蝕刻或其組合來移除第一絕緣層132的及第二絕緣層134的部分。在實施例中，於以遮罩圖案覆蓋絕緣層130之後，可藉由使用所述遮罩圖案作為蝕刻遮罩來依序乾式蝕刻第二絕緣層134及第一絕緣層132，且然後可形成第二絕緣圖案134P及第一絕緣圖案132P。在形成第一絕緣圖案132P及第二絕緣圖案134P之後，可在周邊電路區域CORE/PERI中暴露出周邊電路主動區A2的上部表面。
參照圖15D，在周邊電路區域CORE/PERI中沖洗周邊電路主動區A2的暴露出的表面，移除周邊電路區域CORE/PERI中非期望的天然氧化物層。在一些實施例中，可執行電漿乾式沖洗製程，以沖洗周邊電路主動區A2的暴露出的表面。在電漿乾式沖洗製程期間，可使用氫氣作為沖洗氣體(rinsing gas)。氫氣可用於減少及移除周邊電路區域CORE/PERI中非期望的天然氧化物層。
舉例而言，在藉由將包含H2及SiH2的製程氣體注入至電漿產生裝置中而產生電漿之後，可藉由使用由所產生的電漿活化的自由基來沖洗周邊電路主動區域A2的表面。在其他實施例中，可使用濕式沖洗製程來沖洗周邊電路主動區域A2的暴露出的表面。可使用HF溶液來執行濕式沖洗製程。
在用於自周邊電路主動區域A2的暴露出的表面移除非 期望的天然氧化物層的沖洗製程期間，在沖洗環境中局部地消耗周邊電路區域CORE/PERI中的裝置隔離層112的包含氧化物的部分，且因此，可分別在第一絕緣襯裡112A的及埋入式絕緣層112C的上部部分中形成凹槽R。
參照圖15E，在半導體基底110上方形成埋入式遮罩層136。埋入式遮罩層136可防止在半導體基底110上的非期望部分中發生磊晶生長。埋入式遮罩層136具有孔136H，孔136H暴露出周邊電路區域CORE/PERI的周邊電路主動區域A2的需要使半導體層發生磊晶生長的部分。
圖15E示出一個孔136H，但可存在將周邊電路主動區域A2的不同部分暴露出的多個孔136H。
埋入式遮罩層136可為不包含金屬的絕緣膜。舉例而言，埋入式遮罩層136可包含氧化矽、氮化矽、氮氧化矽(silicon oxynitride，SiON)、碳氮氧化矽(silicon oxycarbonitride，SiOCN)、多晶矽或其組合。然而，一或多個實施例並非僅限於此。
可執行化學氣相沉積(chemical vapor deposition，CVD)製程或原子層沉積(atomic layer deposition，ALD)製程，以形成埋入式遮罩層136。然而，一或多個實施例並非僅限於此。
參照圖15F，藉由使用埋入式遮罩層136作為磊晶生長預防遮罩(epitaxial growth prevention mask)，藉由選擇性磊晶生長製程自經由埋入式遮罩層136的孔136H暴露出的周邊電路主動區域A2的表面而生長半導體材料，藉此形成半導體層138。
半導體層138可包含SiGe。在一些實施例中，半導體層138可具有介於約20埃(Å)至約200埃的範圍內的厚度。當半導體層138為SiGe時，半導體層138中的Ge含量可介於約10原子%至約50原子%的範圍內。
參照圖15G及圖15H，等向性地蝕刻並移除周邊電路區域CORE/PERI的埋入式遮罩層136，如圖15G中所示。可根據需要而省略(例如，不執行)對埋入式遮罩層136的移除。如圖15H中所示，在單元陣列區域CELL及周邊電路區域CORE/PERI中依序形成第一介電層142、第二介電層144及功函數控制層146。
第一介電層142可包括氧化矽層。第一介電層142可具有較形成於周邊電路區域CORE/PERI中的半導體層138的厚度小的厚度。可藉由執行CVD或ALD製程來形成第一介電層142。
第二介電層144可包括介電常數較氧化矽層大的高介電常數介電層。第二介電層144可具有較第一介電層142大的介電常數。第二介電層144可包括介電常數介於約10至約25的範圍內的含金屬的層。舉例而言，第二介電層144可包含HfO2、Al2O3、HfAlO3、Ta2O3或TiO2。第二介電層144可具有較第一介電層142的厚度小的厚度。
功函數控制層146可包含例如金屬、導電金屬氮化物、導電金屬碳化物、包含金屬原子的導體或其組合。功函數控制層146可具有單層式結構或多層式結構。功函數控制層146可包含例如以下中的至少一者：Ti、Ta、Al、Ni、Co、La、Nb、Mo、Hf、 Ir、Ru、Pt、Yb、Dy、Er、Pd、TiAl、HfSiMo、TiN、WN、TaN、RuN、MoN、TiAlN、TaC、TiC及TaC。在一些實施例中，功函數控制層146可具有例如以下中的至少一種堆疊結構：TiN/TaN、Al2O3/TiN、Al/TiN、TiN/Al/TiN、TiN/TiON、Ta/TiN、TaN/TiN、La/TiN、Mg/TiN及Sr/TiN。此處，TiN可被替換成例如TaN、TaCN、TiCN、CoN或CoCN，且La可被替換成例如LaO或LaON。
參照圖15I，分別移除部分的第一介電層142、第二介電層144及功函數控制層146，以暴露出第二絕緣圖案134P。
為暴露出單元陣列區域CELL中的第二絕緣圖案134P，可執行蝕刻製程，以移除第一介電層142、第二介電層144及功函數控制層146的覆蓋單元陣列區域CELL的部分。因此，第一介電層142、第二介電層144及功函數控制層146的剩餘部分可僅覆蓋周邊電路區域CORE/PERI。
參照圖15J，於在單元陣列區域CELL及周邊電路區域CORE/PERI中形成在半導體基底110之上延伸的第一導電層150之後，藉由蝕刻第一導電層150、第二絕緣圖案134P及第一絕緣圖案132P中的每一者的一些部分以及半導體基底110的一些部分並穿透第一導電層150、第二絕緣圖案134P及第一絕緣圖案132P來形成暴露出單元主動區A1的直接接觸孔DCH。形成填充直接接觸孔DCH的直接接觸件DC。
第一導電層150可包含經摻雜多晶矽或金屬，例如，W、Mo、Au、Cu、Al、Ni或Co。第一導電層150可為包含選自以上 所列材料中的材料的單個層或者包含以上所列材料中的至少二者的多個層。
直接接觸件DC可包含經摻雜多晶矽或金屬，例如，W、Mo、Au、Cu、Al、Ni或Co。在一些實施例中，直接接觸件DC可包含與第一導電層150相同的材料。
在一些實施例中，可在半導體基底110與直接接觸件DC之間更形成金屬矽化物層。舉例而言，所述金屬矽化物層可包含例如矽化鎢、矽化鎳或矽化鈷。然而，一或多個實施例並非僅限於此。
參照圖15K，在單元陣列區域CELL及周邊電路區域CORE/PERI中依序形成在第一導電層150上延伸的第二導電層152及頂蓋層156。第二導電層152可包含例如TiSiN、TiN、TaN、CoN、金屬、金屬矽化物或其組合。所述金屬或金屬矽化物可包括例如W、Mo、Au、Cu、Al、Ni或Co。頂蓋層156可包括氮化矽層。
參照圖15L及圖15M，在單元陣列區域CELL由遮罩圖案保護的同時，藉由在周邊電路區域CORE/PERI中蝕刻包括第一介電層142、第二介電層144、功函數控制層146、第一導電層150、第二導電層152及頂蓋層156的周邊電路堆疊結構而在周邊電路區域CORE/PERI中形成周邊電路閘極堆疊結構PGS。
周邊電路閘極堆疊結構PGS可對應於圖2所示閘極堆疊結構GS。在周邊電路閘極堆疊結構PGS中，第一介電層142可對 應於圖2所示第一介電層19。第二介電層144可對應於圖2所示第二介電層20。功函數控制層146可對應於圖2所示功函數控制層25。第一導電層150可對應於圖2所示第一閘極層26。第二導電層152可對應於圖2所示第二閘極層33。頂蓋層156可對應於圖2所示頂蓋層34。
在使凹槽孔RH1於周邊電路閘極堆疊結構PGS之下凹入至第一介電層142中之後，在凹槽孔RH1中形成埋入式介電層FL1。然後，形成間隔件結構162，以覆蓋周邊電路閘極堆疊結構PGS的及埋入式介電層FL1的二個側壁。間隔件結構162可對應於圖2所示閘極間隔件結構SPG1。
間隔件結構162各自包括第一間隔件162a、第二間隔件162b、第三間隔件162c及第四間隔件162d。第一間隔件162a、第二間隔件162b、第三間隔件162c及第四間隔件162d可分別對應於第一間隔件36、第二間隔件38、第三間隔件40及第四間隔件42。
由於以上參照圖8A至圖8D闡述了製造間隔件結構162的方法，因此將不再對所述方法予以贅述。埋入式介電層FL1及間隔件結構162可對應於圖4至圖7所示埋入式介電層FL2及FL3以及間隔件結構SPG2及SPG3。
在周邊電路區域CORE/PERI中，藉由向上方形成有周邊電路閘極堆疊結構PGS及間隔件結構162的半導體基底110中注入雜質來形成源極區域163及汲極區域165。在實施例中，可藉 由在形成周邊電路閘極堆疊結構PGS之後向半導體基底中注入雜質且在形成間隔件結構162之後更注入雜質來形成源極區域163及汲極區域165。
然後，形成層間絕緣層166，以覆蓋周邊電路閘極堆疊結構PGS及間隔件結構162。層間絕緣層166可包括藉由執行可流動式CVD(flowable CVD，FCVD)方法而形成的HDP氧化物層或氧化矽層。
參照圖15N和圖15O，在半導體基底110上方形成遮罩圖案170，如圖15N中所示。周邊電路區域CORE/PERI可由遮罩圖案170保護，且在單元陣列區域CELL中可局部地暴露出頂蓋層156的上部表面。遮罩圖案170可包括氮化矽層。
如圖15O中所示，藉由使用遮罩圖案170作為蝕刻遮罩而在單元陣列區域CELL中蝕刻包括直接接觸件DC、第一導電層150、第二導電層152及頂蓋層156的單元堆疊結構，且因此，在單元陣列區域CELL中形成彼此平行地延伸的位元線結構BLS。位元線結構BLS中所包括的第一導電層150及第二導電層152可形成圖14所示位元線BL。
參照圖15P，藉由以下來形成暴露出單元主動區A1的凹槽RC：形成絕緣間隔件172，絕緣間隔件172覆蓋單元陣列區域CELL中的每一位元線結構BLS的二個側壁；以及蝕刻半導體基底110的由絕緣間隔件172暴露出的一部分以及裝置隔離層112的一部分。在二個相鄰的位元線結構BLS之間，凹槽RC連接至 寬度由一對絕緣間隔件172界定的埋入式接觸孔BCH。
形成覆蓋位元線結構BLS的間隔件絕緣層以形成絕緣間隔件172及凹槽RC，且可執行回蝕間隔件絕緣層的製程以及蝕刻半導體基底110及裝置隔離層112中的每一者的一部分的製程。
參照圖15Q，藉由分別填充位元線結構BLS之間的凹槽RC而在埋入式接觸孔BCH中依序堆疊埋入式導電層182、金屬矽化物層184、導電障壁層186及導電層188。埋入式導電層182、金屬矽化物層184、導電障壁層186及導電層188可形成埋入式接觸件BC。
此外，可使用導電層188的在位元線結構BLS的上部表面上延伸的部分作為著陸墊，在後續製程中形成的電容器的下部電極可連接至所述著陸墊。導電層188可對應於參照圖14所述的著陸墊LP。
可藉由執行CVD、PVD或磊晶生長製程來形成埋入式導電層182。埋入式導電層182可各自包含摻雜有雜質的半導體材料、金屬、導電金屬氮化物、金屬矽化物或其組合。
金屬矽化物層184可各自包含矽化鈷、矽化鎳或矽化錳。在一些實施例中，可不形成金屬矽化物層184。導電障壁層186可具有包含Ti/TiN的堆疊結構。
導電層188可各自包含經摻雜多晶矽、金屬、金屬矽化物、導電金屬氮化物或其組合。舉例而言，導電層188可各自包含W。儘管在單元陣列區域CELL中形成導電障壁層186及導電 層188，然而在周邊電路區域CORE/PERI中可形成能夠電性連接至周邊電路主動區域A2的接觸插塞(圖中未示出)。
導電層188可藉由絕緣層190而彼此電性絕緣，絕緣層190填充導電層188周圍的空間。然後，在單元陣列區域CELL中，可在絕緣層190上形成可電性連接至導電層188的電容器的下部電極。
作為總結與回顧，各實施例提供一種改善閘極絕緣層的可靠性且藉由將閘極間隔件結構的組件最佳化而降低寄生電容的積體電路裝置。
本文中已揭露了示例性實施例，且雖然採用了具體用語，然而所述用語應僅以一般性及說明性意義而非出於限制目的來加以使用及解釋。在一些情況中，如此項技術中具有通常知識者自本申請案提交時起即明瞭，除非另外指明，否則結合特定實施例所述的特徵、特性及/或元件可單獨使用，或者可與結合其他實施例所述的特徵、特性及/或元件組合使用。因此，在不背離以下申請專利範圍中所述的本發明的精神及範圍的條件下，可在形式及細節上作出各種改變。
1:積體電路裝置
12:基礎層/半導體基底
14:基礎層/半導體層
16:子介電層
18:介面層
19:第一介電層
20:第二介電層
22:第一功函數控制層
24:第二功函數控制層
25:功函數控制層
26:第一閘極層
28、30:障壁金屬層
32:金屬層
33:第二閘極層
34:頂蓋層
36:第一間隔件
38:第二間隔件
40:第三間隔件
42:第四間隔件
44:源極區域
46:汲極區域
A:部分
AR:主動區
DES:閘極絕緣層
GS:閘極堆疊結構
MGS:閘極結構
SPG1:閘極間隔件結構
X、Z:方向

Claims (20)

  1. 一種積體電路裝置，包括：閘極堆疊結構，在基礎層上，所述閘極堆疊結構包括：閘極絕緣層，所述閘極絕緣層包括在所述基礎層上且具有第一相對電容率的第一介電層；以及閘極結構，在所述閘極絕緣層上；以及閘極間隔件結構，在所述閘極堆疊結構的相對側壁上及所述基礎層上，所述閘極間隔件結構包括埋入式介電層，所述埋入式介電層在所述基礎層上於所述閘極間隔件結構的下部部分處埋入於所述閘極絕緣層中的凹槽孔中，且所述埋入式介電層包含與所述第一介電層相同的材料，其中所述閘極絕緣層將所述凹槽孔中的所述埋入式介電層與所述閘極結構隔開。
  2. 如申請專利範圍第1項所述的積體電路裝置，其中：所述基礎層包括半導體基底及半導體層中的至少一者，且記憶體單元區域及周邊電路區域在所述半導體基底及所述半導體層中的至少一者上，且所述閘極絕緣層、所述閘極結構及所述閘極間隔件結構在所述周邊電路區域中。
  3. 如申請專利範圍第1項所述的積體電路裝置，其中所述閘極絕緣層更包括在所述第一介電層上的第二介電層，所述第二介電層具有較所述第一相對電容率大的第二相對電容率。
  4. 如申請專利範圍第3項所述的積體電路裝置，其中所述第一介電層具有較所述第二介電層大的厚度。
  5. 如申請專利範圍第1項所述的積體電路裝置，其中所述第一介電層及所述埋入式介電層中的每一者包括氧化矽層。
  6. 如申請專利範圍第1項所述的積體電路裝置，其中所述閘極結構具有包括金屬層的金屬閘極結構。
  7. 如申請專利範圍第1項所述的積體電路裝置，其中所述閘極結構包括依序定位於所述閘極絕緣層上的功函數控制層、第一閘極層及第二閘極層。
  8. 如申請專利範圍第1項所述的積體電路裝置，其中所述閘極間隔件結構包括：第一間隔件，在所述閘極結構的相對側壁上，所述第一間隔件包括具有較所述第一相對電容率大的第三相對電容率的第三介電層，且具有線性棒形狀；第二間隔件，在所述第一間隔件的側壁上、所述埋入式介電層的側壁上及所述基礎層上，所述第二間隔件與所述埋入式介電層以L形狀成為一體且包含與所述埋入式介電層相同的材料；第三間隔件，在所述第二間隔件的側壁上及上部部分上，所述第三間隔件包含與所述第一間隔件相同的材料且具有L形狀；以及第四間隔件，在所述第三間隔件的側壁上及上部部分上，所述第四間隔件包含與所述第二間隔件相同的材料。
  9. 如申請專利範圍第8項所述的積體電路裝置，其中所述第一間隔件及所述第三間隔件中的每一者包括氮化矽層，且所述埋入式介電層、所述第二間隔件及所述第四間隔件中的每一者包括氧化矽層。
  10. 如申請專利範圍第1項所述的積體電路裝置，其中所述閘極間隔件結構包括：第一間隔件，在所述閘極結構的相對側壁上，包括具有較所述第一相對電容率大的第三相對電容率的第三介電層，且具有線性棒形狀；第二間隔件，在所述第一間隔件的側壁上及所述埋入式介電層的側壁上，與所述埋入式介電層以線性棒形狀成為一體，且包含與所述埋入式介電層相同的材料；第三間隔件，在所述第二間隔件的側壁上及所述基礎層上，包含與所述第一間隔件相同的材料，且具有L形狀；以及第四間隔件，在所述第三間隔件的側壁上及上部部分上，且包含與所述第二間隔件相同的材料。
  11. 如申請專利範圍第10項所述的積體電路裝置，其中所述第一間隔件及所述第三間隔件中的每一者包括氮化矽層，且所述埋入式介電層、所述第二間隔件及所述第四間隔件中的每一者包括氧化矽層。
  12. 如申請專利範圍第1項所述的積體電路裝置，其中所述閘極間隔件結構包括： 第一間隔件，在所述閘極結構的相對側壁上，包括具有較所述第一相對電容率大的第三相對電容率的第三介電層，且具有線性棒形狀；第二間隔件，在所述第一間隔件的側壁上、所述埋入式介電層的側壁上及所述基礎層上，包含與所述第一間隔件相同的材料，且具有L形狀；以及第三間隔件，在所述第二間隔件的側壁上及上部部分上，且包含與所述埋入式介電層相同的材料。
  13. 如申請專利範圍第12項所述的積體電路裝置，其中所述第一間隔件及所述第二間隔件中的每一者包括氮化矽層，且所述埋入式介電層及所述第三間隔件中的每一者包括氧化矽層。
  14. 一種積體電路裝置，包括：閘極堆疊結構，包括：閘極絕緣層，所述閘極絕緣層具有在基礎層上且具有第一相對電容率的第一介電層，且具有較所述第一相對電容率大的第二相對電容率的第二介電層；以及閘極結構，在所述閘極絕緣層上，所述閘極結構包括金屬層；以及閘極間隔件結構，在所述閘極堆疊結構的相對側壁上及所述基礎層上，所述閘極間隔件結構包括：第一間隔件，在所述閘極結構的相對側壁上，包括具有較所述第一相對電容率大的第三相對電容率的第三介電層，且具 有線性棒形狀；第二間隔件，包括埋入於所述第一介電層中的凹槽孔中的埋入式介電層，所述第二間隔件在所述第一間隔件的下部部分處包含與所述第一介電層相同的材料，在所述第一間隔件的側壁及所述埋入式介電層的側壁上，與所述埋入式介電層一體設置，且包含與所述埋入式介電層相同的材料；第三間隔件，在所述第二間隔件的側壁上，包含與所述第一間隔件相同的材料，且具有L形狀；以及第四間隔件，在所述第三間隔件的側壁及上部部分上且包含與所述第二間隔件相同的材料，其中所述第一間隔件的底部重疊所述閘極絕緣層及所述凹槽孔中的所述埋入式介電層，使得所述閘極絕緣層將所述凹槽孔中的所述埋入式介電層與所述閘極結構隔開。
  15. 如申請專利範圍第14項所述的積體電路裝置，其中所述第二間隔件連接至所述埋入式介電層且設置於所述基礎層上，使得所述第二間隔件具有L形狀，並且所述第三間隔件設置於所述基礎層上的所述第二間隔件上。
  16. 如申請專利範圍第14項所述的積體電路裝置，其中所述第二間隔件以線性棒形狀設置於所述第一間隔件的側壁上及所述埋入式介電層的側壁上，且所述第三間隔件設置於所述第二間隔件的側壁上及所述基礎層上。
  17. 如申請專利範圍第14項所述的積體電路裝置，其中所 述第一間隔件及所述第三間隔件中的每一者包括氮化矽層，且所述第一介電層、所述埋入式介電層、所述第二間隔件及所述第四間隔件中的每一者包括氧化矽層。
  18. 如申請專利範圍第14項所述的積體電路裝置，其中所述第四間隔件的寬度大於所述第一間隔件及所述第三間隔件的寬度。
  19. 一種積體電路裝置，包括：閘極堆疊結構，包括閘極絕緣層及在所述閘極絕緣層上的閘極結構，所述閘極絕緣層包括在基礎層上且具有第一相對電容率的第一介電層以及具有較所述第一相對電容率大的第二相對電容率的第二介電層，並且所述閘極結構包括金屬層；以及閘極間隔件結構，在所述基礎層上於所述閘極堆疊結構的相對側壁上，所述閘極間隔件結構包括：第一間隔件，在所述閘極結構的相對側壁上，包括具有較所述第一相對電容率大的第三相對電容率的第三介電層，且具有線性棒形狀；埋入式介電層，在所述第一間隔件的下部部分處埋入於所述第一介電層中的凹槽孔中且具有與所述第一介電層相同的材料；第二間隔件，在所述第一間隔件的側壁及所述埋入式介電層的側壁以及所述基礎層上，且包含與所述第一間隔件相同的材料；以及 第三間隔件，在所述第二間隔件的側壁及上部部分上，且包含與所述埋入式介電層相同的材料，其中所述閘極絕緣層將所述凹槽孔中的所述埋入式介電層與所述閘極結構隔開。
  20. 如申請專利範圍第19項所述的積體電路裝置，其中：所述第一間隔件及所述第二間隔件中的每一者包括氮化矽層，所述第一介電層、所述埋入式介電層及所述第三間隔件中的每一者包括氧化矽層，且所述第三間隔件的寬度大於所述第一間隔件及所述第二間隔件的寬度。
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