KR20100078511A - 반도체 소자와 이를 위한 제조 방법 - Google Patents
반도체 소자와 이를 위한 제조 방법 Download PDFInfo
- Publication number
- KR20100078511A KR20100078511A KR1020080136794A KR20080136794A KR20100078511A KR 20100078511 A KR20100078511 A KR 20100078511A KR 1020080136794 A KR1020080136794 A KR 1020080136794A KR 20080136794 A KR20080136794 A KR 20080136794A KR 20100078511 A KR20100078511 A KR 20100078511A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor substrate
- silicon nitride
- poly gate
- gate
- nitride film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 29
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 29
- 125000006850 spacer group Chemical group 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims description 22
- 238000009792 diffusion process Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 230000008569 process Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000009467 reduction Effects 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 125000001475 halogen functional group Chemical group 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 229920000307 polymer substrate Polymers 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 소자와 이를 위한 제조 방법에 관한 것으로, 실리콘질화막(Si3N4)을 게이트 폴리 양측 및 폴리 게이트 스페이서 각각에 추가하여 4중막의 스페이서 구조로 제조함으로써, 게이트와 드레인 사이의 전기적인 포텐셜을 높여 드레인 단에 의한 누설 레벨을 낮출 수 있다. 또한, 본 발명은 채널이 형성된 실리콘 기판과 폴리 게이트 각각에 절연막을 추가 형성함으로써, 기존에서와 같이 폴리 게이트와 드레인 사이의 기계적인 스페이서 길이에 따라 누설 전류가 발생되는 문제점을 방지하여 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있다.
실리콘 질화막, 누설 전류, 스페이서,
Description
본 발명은 반도체 소자와 이를 위한 제조 방법에 관한 것으로, 보다 상세하게는 채널이 형성된 실리콘 기판과 폴리 게이트 각각에 절연막을 추가 형성하도록 하는 소자 및 방법에 관한 것이다.
주지된 바와 같이, 110㎚ 또는 130㎚급의 기술이 주를 이루는 현재의 SOC (silicon on chip) 분야는 최근 Sub. 100㎚ 이하의 양산 제품들이 속속 등장하고 있다.
이와 같이 칩 크기의 감소로 인하여 가장 많이 영향을 받는 트랜지스터의 경우, 핫 캐리어(hot carrier), 유도된 게이트 드레인 누설 등을 제어하는 방법이 중요하다는 것은 이미 보편화 된 사실이다.
통상의 누설 전류로 정의되는 폴리 게이트와 드레인 사이의 누설 레벨은 10∼12 오더(order)에서 결정이 되고 있으며, 게이트와 드레인 사이의 기계적인 길이(mechanical length)가 누설에 많은 영향을 주고 있다. 통상의 경우, 스페이서의 두께와 임플란트되는 영역에 따라 이런 크리티컬 길이가 결정 되게 된다.
도 1a 내지 도 1c는 종래 기술에 따른 벌크 게이트(bulk gate)의 형성 방법을 도시한 도면이다.
도 1a를 참조하면, 통상적으로 사용되고 있는 반도체 소자의 도식도로서, Well 형성, 채널 형성, 폴리 게이트 형성 및 그 이후 SCE를 줄이기 위한 LDD와 Halo 임플란트 까지 완료 된 상태이며, 그 이후의 공정으로 폴리 게이트가 형성된 반도체 기판(101) 상부에 스페이서 용도로 TEOS(Tetra Ethyle Ortho Silicate, 이하 TEOS라 함)(102)와 실리콘 질화막(103)과 TEOS(104)를 순차적으로 형성한다. 여기서, 130㎚ CMOS 급부터는 3중막의 스페이서 산화막 구조로 소자가 형성된다
다음으로, 건식 식각 및 습식 크리닝(wet cleaning) 공정을 수행하여 일 예로 도 1b에 도시된 바와 같이 폴리 게이트 측벽에 스페이서를 형성한다.
마지막으로, 도 1c에 도시된 바와 같이 전극 물질을 형성하고, 소오스(105)와 게이트(104) 및 드레인(106)을 형성한다.
그러나, 상기한 바와 같이 언급된 반도체 소자는 폴리 게이트와 드레인 사이의 기계적인 스페이서 길이에 따라 누설 전류가 발생되어 소자의 오 동작을 유발시키는 원인이 되어 반도체 소자의 수율 및 신뢰성을 저하시키게 되는 문제점이 있다.
이에, 본 발명의 기술적 과제는 상술한 바와 같은 문제점을 해결하기 위해 안출한 것으로, 반도체 소자의 제작에서 크게 벗어나지 않으면서 실리콘질화막(Si3N4)을 게이트 폴리 양측 및 폴리 게이트 스페이서 각각에 추가하여 4중막의 스페이서 구조로 제조함으로써, 게이트와 드레인 사이의 전기적인 포텐셜을 높여 드레인 단에 의한 누설 레벨을 낮출 수 있는 반도체 소자와 이를 위한 제조 방법을 제공한다.
본 발명의 일관점에 따른 반도체 소자는, 반도체 기판에 형성된 폴리 게이트와, 폴리 게이트의 상부와 측벽을 감싸도록 패터닝되는 절연막 패턴과, 절연막 패턴이 패터닝된 폴리 게이트 측벽에 형성된 스페이서와, 반도체 기판 상에 형성된 소오스 및 드레인을 포함한다.
상기 절연막 패턴은, 실리콘질화막(Si3N4)인 것을 특징으로 한다.
상기 실리콘질화막(Si3N4)은, 반도체 기판과의 반응을 이용하여 1차로 70Å∼90Å 이내의 두께로 형성하고, 반도체 기판의 경계면으로부터 수직 위로 형성되도록 2차로 110Å∼130Å 이내의 두께로 형성하는 것을 특징으로 한다.
상기 실리콘질화막(Si3N4)은, 확산(diffusion) 방식으로 성장시켜 형성하는 것을 특징으로 한다.
또한, 본 발명의 다른 관점에 따른 반도체 소자의 제조 방법은, 폴리 게이트 가 형성된 반도체 기판 상부에 절연막을 형성하는 단계와, 절연막에 대하여 PR 패턴을 마스크로 폴리 게이트 측벽에 형성된 절연막을 제외한 나머지 절연막을 식각하여 절연막 패턴을 패터닝하는 단계와, 절연막 패턴이 패터닝된 폴리 게이트 측벽에 스페이서를 형성하는 단계와, 반도체 기판 상부에 소오스 및 드레인을 형성하는 단계를 포함한다.
상기 절연막 패턴은, 실리콘질화막(Si3N4)인 것을 특징으로 한다.
상기 실리콘질화막(Si3N4)은, 반도체 기판과의 반응을 이용하여 1차로 70Å∼90Å 이내의 두께로 형성하고, 반도체 기판의 경계면으로부터 수직 위로 형성되도록 2차로 110Å∼130Å 이내의 두께로 형성하는 것을 특징으로 한다.
상기 실리콘질화막(Si3N4)은, 확산(diffusion) 방식으로 성장시켜 형성하는 것을 특징으로 한다.
상기 식각 공정은, 건식 방식인 것을 특징으로 한다.
본 발명은 실리콘질화막(Si3N4)을 게이트 폴리 양측 및 폴리 게이트 스페이서 각각에 추가하여 4중막의 스페이서 구조로 제조함으로써, 게이트와 드레인 사이의 전기적인 포텐셜을 높여 드레인 단에 의한 누설 레벨을 낮출 수 있다.
또한, 본 발명은 채널이 형성된 실리콘 기판과 폴리 게이트 각각에 절연막을 추가 형성함으로써, 기존에서와 같이 폴리 게이트와 드레인 사이의 기계적인 스페 이서 길이에 따라 누설 전류가 발생되는 문제점을 방지하여 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 이점이 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 스페이서 구조를 도시한 도면이다.
즉, 도 3을 참조하면, 반도체 기판(예컨대, 실리콘 기판, 세라믹 기판, 고분자 기판 등)(201) 상에 폴리 게이트(202)가 형성되어 있고, 형성된 폴리 게이트(202) 측벽에 절연막(예컨대, 실리콘질화막(Si3N4)) 패턴(203a)이 형성되어 있다.
다음으로, 폴리 게이트(202) 상에 게이트(208)가 형성되어 있고, 이 형성된 폴리 게이트(202) 및 게이트(208) 측벽에 TEOS(205)와 실리콘 질화막(206)과 TEOS(207)로 이루어진 스페이서가 형성되어 있으며, 반도체 기판(201) 상에 소오스(209)와 드레인(210)이 형성되어 있다.
따라서, 본 발명은 실리콘질화막(Si3N4)을 게이트 폴리 양측 및 폴리 게이트 스페이서 각각에 추가하여 4중막의 스페이서 구조로 제조함으로써, 게이트와 드레인 사이의 전기적인 포텐셜을 높여 드레인 단에 의한 누설 레벨을 낮출 수 있다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 수직 단면도이다.
즉, 도 2a를 참조하면, 반도체 소자를 제조하기 위한 도식도로서, Well 형성, 채널 형성, 폴리 게이트 형성 및 그 이후 SCE를 줄이기 위한 LDD와 Halo 임플란트 까지 완료 된 상태이며, 그 이후의 공정으로 반도체 기판(예컨대, 실리콘 기판, 세라믹 기판, 고분자 기판 등)(201) 상에 폴리 게이트(202)를 형성한다.
다음으로, 폴리 게이트(202)가 형성된 반도체 기판(201) 상부에 버퍼막으로 일 예로 도 2b에 도시된 바와 같이 실리콘질화막(Si3N4)(203)을 확산(diffusion) 방식으로 성장시켜 형성한다. 여기서, 실리콘질화막(Si3N4)(203)은 하부 반도체 기판(201)과의 반응을 이용하여 1차로 70Å∼90Å 이내의 두께로 형성하고, 나머지 즉 반도체 기판(201)의 경계면으로부터 수직 위로 형성되도록 2차로 110Å∼130Å 이내의 두께로 형성하는 것이 바람직하다.
다음에, 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 증착된 PR의 일부를 선택적으로 제거함으로써, 일 예로서 도 2c에 도시된 바와 같이, 실리콘질화막(Si3N4)(203) 상부에 PR 패턴(204)을 형성한다.
다음으로, 상술한 바와 같이 형성된 PR 패턴(204)을 식각 장벽층으로 하는 식각 공정(예컨대, 건식 방식)을 실시하여 형성된 실리콘질화막(Si3N4)(203)의 일부를 선택적으로 제거함으로써, 일 예로서 도 2d에 도시된 바와 같이 반도체 기판(201) 상에 실리콘질화막(Si3N4) 패턴(203a)을 형성한다. 이후, 스트리핑 공정을 실시하여 잔류하는 PR 패턴(204)을 제거한다.
다음에, 실리콘질화막(Si3N4) 패턴(203a)이 형성된 반도체 기판(201) 상부에 일 예로, 도 2e에 도시된 바와 같이 스페이서 용도로 TEOS(205)와 실리콘 질화막(206)과 TEOS(207)를 순차적으로 형성한다.
다음으로, 건식 식각 및 습식 크리닝(wet cleaning) 공정을 수행하여 일 예로 도 2f에 도시된 바와 같이 폴리 게이트(202)와 게이트(208) 측벽에 TEOS(205)와 실리콘 질화막(206)과 TEOS(207)로 이루어진 스페이서를 형성한다.
마지막으로, 도 2g에 도시된 바와 같이 전극 물질을 형성하고, 소오스(209)와 게이트(208) 및 드레인(210)을 형성한다.
이상에서와 같이, 본 발명은 채널이 형성된 실리콘 기판과 폴리 게이트 각각에 절연막을 추가 형성함으로써, 기존에서와 같이 폴리 게이트와 드레인 사이의 기계적인 스페이서 길이에 따라 누설 전류가 발생되는 문제점을 방지하여 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1a 내지 도 1c는 종래 기술에 따른 벌크 게이트(bulk gate)의 형성 방법을 도시한 도면,
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 수직 단면도,
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 스페이서 구조를 도시한 도면.
<도면의 주요부분에 대한 부호의 설명>
201 : 반도체 기판 202 : 폴리 게이트
203 : 실리콘질화막(Si3N4) 204 : PR 패턴
205,207 : TEOS 206 : 실리콘 질화막
208 : 게이트 209 : 소오스
210 : 드레인
Claims (7)
- 반도체 기판에 형성된 폴리 게이트와,상기 폴리 게이트의 상부와 측벽을 감싸도록 패터닝되는 절연막 패턴과,상기 절연막 패턴이 패터닝된 상기 폴리 게이트 측벽에 형성된 스페이서와,상기 반도체 기판 상에 형성된 소오스 및 드레인을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 절연막 패턴은, 실리콘질화막(Si3N4)인 반도체 소자.
- 제 2 항에 있어서,상기 실리콘질화막(Si3N4)은,상기 반도체 기판과의 반응을 이용하여 1차의 두께 보다 상기 반도체 기판의 경계면으로부터 수직 위로 상대적으로 2차의 두께가 더 두껍게 형성하는 반도체 소자.
- 제 2 항에 있어서,상기 실리콘질화막(Si3N4)은, 확산(diffusion) 방식으로 성장시켜 형성하는 반도체 소자.
- 폴리 게이트가 형성된 반도체 기판 상부에 절연막을 형성하는 단계와,상기 절연막에 대하여 PR 패턴을 마스크로 상기 폴리 게이트 측벽에 형성된 절연막을 제외한 나머지 절연막을 식각하여 절연막 패턴을 패터닝하는 단계와,상기 절연막 패턴이 패터닝된 상기 폴리 게이트 측벽에 스페이서를 형성하는 단계와,상기 반도체 기판 상부에 소오스 및 드레인을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 절연막 패턴은, 실리콘질화막(Si3N4)인 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 실리콘질화막(Si3N4)은,상기 반도체 기판과의 반응을 이용하여 1차의 두께 보다 상기 반도체 기판의 경계면으로부터 수직 위로 상대적으로 2차의 두께가 더 두껍게 형성하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080136794A KR20100078511A (ko) | 2008-12-30 | 2008-12-30 | 반도체 소자와 이를 위한 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080136794A KR20100078511A (ko) | 2008-12-30 | 2008-12-30 | 반도체 소자와 이를 위한 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100078511A true KR20100078511A (ko) | 2010-07-08 |
Family
ID=42639720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080136794A KR20100078511A (ko) | 2008-12-30 | 2008-12-30 | 반도체 소자와 이를 위한 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100078511A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9831240B2 (en) | 2013-07-12 | 2017-11-28 | Samsung Electronics Co., Ltd. | Elevated source drain semiconductor device with L-shaped spacers and fabricating method thereof |
| US10896967B2 (en) | 2018-09-13 | 2021-01-19 | Samsung Electronics Co., Ltd. | Integrated circuit device including gate spacer structure |
-
2008
- 2008-12-30 KR KR1020080136794A patent/KR20100078511A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9831240B2 (en) | 2013-07-12 | 2017-11-28 | Samsung Electronics Co., Ltd. | Elevated source drain semiconductor device with L-shaped spacers and fabricating method thereof |
| US10896967B2 (en) | 2018-09-13 | 2021-01-19 | Samsung Electronics Co., Ltd. | Integrated circuit device including gate spacer structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2009514220A5 (ko) | ||
| KR101821413B1 (ko) | 소자분리구조물, 이를 포함하는 반도체 소자 및 그의 소자분리 구조물 제조 방법 | |
| TW200903655A (en) | Method of fabricating high-voltage MOS having doubled-diffused drain | |
| US9502280B2 (en) | Two-step shallow trench isolation (STI) process | |
| SG102720A1 (en) | Method of self-aligning a damascene gate structure to isolation regions | |
| TW202013598A (zh) | 絕緣體上半導體基底、其形成方法以及積體電路 | |
| US20120098065A1 (en) | Low resistance ldmos with reduced gate charge | |
| CN105336703B (zh) | 一种半导体器件的制作方法 | |
| KR20100078511A (ko) | 반도체 소자와 이를 위한 제조 방법 | |
| JPH05267446A (ja) | トレンチ分離領域 | |
| US9281215B2 (en) | Mechanism for forming gate | |
| KR100951740B1 (ko) | 반도체 소자의 제조 방법 | |
| US20120235228A1 (en) | Transistor structure and method for preparing the same | |
| CN102468168B (zh) | Mos晶体管的形成方法 | |
| KR100943500B1 (ko) | 반도체 소자 동시 제조 방법 | |
| CN101937847B (zh) | 半导体器件的制造方法 | |
| CN111755336B (zh) | 场效应管的制备方法、场效应管及半导体衬底 | |
| KR20010073704A (ko) | 보이드 없는 반도체 소자의 트렌치 소자 분리 방법 | |
| KR100604799B1 (ko) | 에피택셜 층의 성장을 이용한 트렌치 소자 분리 구조 및트렌치 소자 분리 방법 | |
| KR20070006052A (ko) | 반도체소자의 논-살리사이드 형성 방법 | |
| KR101059809B1 (ko) | Ｍｅｅｌ 소자의 제조방법 | |
| KR101006510B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| US7803668B2 (en) | Transistor and fabrication process | |
| KR20030001965A (ko) | 반도체 소자의 제조 방법 | |
| KR100880838B1 (ko) | 리세스 게이트를 갖는 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |