TW202013598A - 絕緣體上半導體基底、其形成方法以及積體電路 - Google Patents

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Abstract

本申請的各種實施例涉及一種用於形成不具有接合介面空隙和/或在多個層之間不具有分層的絕緣體上半導體（SOI）基底的方法。在一些實施例中，第一高介電常數接合結構形成於處理基底上方。元件層形成於犧牲基底上方。元件層的最外側壁在犧牲基底的最外側壁之間。第二高介電常數接合結構形成於元件層上方。第一高介電常數接合結構接合到第二高介電常數接合結構，以使元件層處於犧牲基底與處理基底之間。執行第一移移除製程以移除犧牲基底。第一移除製程包括在犧牲基底中執行第一蝕刻直到到達元件層為止。

Description

用於絕緣體上半導體基底接合性改良的高介電常數材料
傳統上，積體電路形成於塊狀半導體基底上。近年來，絕緣體上半導體（semiconductor-on-insulator；SOI）基底作為塊狀半導體基底的替代物而出現。絕緣體上半導體基底包括由第一接合結構包封的處理基底和上覆於第二接合結構的元件層，其中第一接合結構接合到第二接合結構。此外，絕緣體上半導體基底會使寄生電容減少、洩漏電流減少、栓鎖（latch up）減少，並且改良半導體元件的性能（例如，較低功耗和較高切換速度）。
以下揭露內容提供諸多不同的實施例或實例來實施本發明的不同特徵。下文闡述組件及配置的具體實例以使本發明簡潔。當然，這些只只是實例並不旨在進行限制。舉例來說，在以下說明中，第一特徵形成在第二特徵上或形成在第二特徵上可包括第一特徵與第二特徵形成為直接接觸的實施例，且也可包括額外特徵可形成在第一特徵與第二特徵之間以使第一特徵與第二特徵不可直接接觸的實施例。另外，本發明可在各種實例中重複使用參考編號及/或字母。此重複是出於簡潔及清晰目的，且本質上並不規定所述的各種實施例及/或佈置之間的關係。
此外，為易於說明，本文中可能使用例如“之下（beneath）”、“下面（below）”、“下部的（lower）”、“上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個組件或特徵與另一（其他）組件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括組件在使用或操作中的不同取向。裝置可具有其他取向（旋轉90度或其他取向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
根據用於形成絕緣體上半導體基底的方法，處理基底被氧化以形成包圍所述處理基底的第一氧化層（例如，二氧化矽（SiO2 ））。元件層形成於犧牲基底上方。元件層具有明顯低於犧牲基底的摻雜濃度。第二氧化層（例如，SiO2 ）形成於元件層上方。處理基底通過第一氧化層和第二氧化層接合到犧牲基底，以使元件層處於第一氧化層和第二氧化層與犧牲基底之間。第一氧化層和第二氧化層在接合介面處相接，使得接合介面包括SiO2 -SiO2 接合。執行移除製程以移除犧牲基底並暴露元件層的上表面。移除製程包含研磨製程、蝕刻製程以及化學機械拋光（chemical mechanical polish；CMP）。執行化學機械拋光以使絕緣體上半導體基底的元件層平坦化。第二氧化層的一部分保留在處理基底上方，且界定了絕緣體上半導體基底的絕緣層。
所述方法存在的問題在於接合介面的低介面黏附能量（例如，低於約3焦耳/平方米），尤其由於SiO2 -SiO2 接合所致。空隙（例如，空的空間）可以在第一氧化層與第二氧化層接合在一起之後由於低介面黏附能量而出現在接合介面處。此外，在移除製程期間，從元件層和犧牲基底的側壁移除第二氧化層，從而暴露這兩個層之間的介面。此外，蝕刻製程可以涉及使用蝕刻劑，諸如氫氟酸、硝酸/乙酸（HNA）和/或稀釋的氫氟酸（DHF）。蝕刻劑可能導致分層出現在第二氧化層與元件層之間。此外，蝕刻劑（例如，DHF）可能導致空隙和/或分層由於低介面黏附能量而出現在接合介面處。另外，接合介面的低介面黏附能量易受來自在絕緣體上半導體基底上/上方執行諸如前段（front end of line；FEOL）製程和/或後段製程（back end of line process；BEOL）的後續製造步驟的破壞（例如，介面空隙和/或分層）。接合介面處的介面空隙和/或分層可能導致元件故障，和/或改變設置在絕緣體上半導體基底上/上方的電子產品的電氣特性。
本申請的各種實施例涉及一種用於製造絕緣體上半導體基底以改良絕緣體上半導體基底的耐久性、強度以及穩定性的改良方法。所述改良方法的各種實施例包含在處理基底周圍形成第一接合結構（例如，諸如Al2 O3 的高介電常數材料）和在元件層和犧牲基底周圍形成第二接合結構（例如，高介電常數材料）。第一接合結構和第二接合結構可以分別經由低溫沉積（例如，300攝氏度或低於300攝氏度）和較佳的膜均勻性而形成。第一接合結構在接合介面處接合到第二接合結構，以使元件層處於第一接合結構和第二接合結構與犧牲基底之間。因此，接合介面包括高介電常數-高介電常數接合。與SiO2 -SiO2 接合相比，高介電常數-高介電常數接合具有更高的介面黏附能量（例如，比介面黏附能量大四倍和/或約12焦耳/平方米），從而提供不具有接合空隙的強接合介面。執行移除製程以移除犧牲基底並暴露元件層的上表面。移除製程包含蝕刻製程，且進一步包括研磨製程和/或化學機械拋光。
高介電常數材料在移除製程期間能抵抗蝕刻製程（例如，氫氟酸/硝酸（HNA）蝕刻或氫氟酸（HF）蝕刻）。第二接合結構在整個移除製程期間包封元件層的外部側壁，從而防止第二接合結構與元件層之間的介面分層和/或形成空隙。因此，分層不會由於高介電常數材料而出現在元件層與第二接合結構之間的介面處。此外，高介電常數材料和/或高介電常數-高介電常數接合能抵抗後續製造步驟（例如，前段製程和/或後段製程），從而使得在後續製造步驟之後在高介電常數-高介電常數接合中不存在空隙，由此保護接合介面並改良絕緣體上半導體基底的耐久性、強度以及穩定性。
參看圖1A，提供根據一些實施例的絕緣體上半導體基底100a的橫截面圖。
絕緣體上半導體基底100a包含處理基底102、第一絕緣層104（在一些實施例中稱作第一接合結構）、元件層106以及第二絕緣層108（在一些實施例中稱作第二接合結構）。絕緣體上半導體基底100a可以例如與雙極互補金屬氧化物半導體（CMOS）、雙擴散金屬氧化物半導體（DMOS）（bipolar complementary metal-oxide-semiconductor double-diffused metal-oxide-semiconductor；BCD）應用、嵌入式快閃記憶體（eFlash）應用、CMOS圖像感測器（CMOS image sensor；CIS）應用、近紅外（near infrared；NIR）應用、微電子應用、光電子應用、微機電系統（micro-electro-mechanicals system；MEMS）應用以及其它應用一起使用。在一些實施例中，絕緣體上半導體基底100a具有圓頂的佈局和/或具有約200毫米、300毫米或450毫米的直徑。在其它實施例中，絕緣體上半導體基底100a具有一些其它形狀和/或一些其它尺寸。此外，在一些實施例中，絕緣體上半導體基底100a為半導體晶片。
第一絕緣層104和第二絕緣層108在接合介面107處直接接觸，以使第一絕緣層104的材料接合到第二絕緣層108的材料。接合介面107包括第一絕緣層104與第二絕緣層108之間的高介電常數-高介電常數接合。在不同實施例中，高介電常數-高介電常數接合為Al2 O3 -Al2 O3 接合。在一些實施例中，接合介面107不存在任何空隙。在一些實施例中，接合介面107具有至少比氧化矽-氧化矽接合的介面黏附能量大四倍的較強的介面黏附能量。在不同實施例中，接合介面107的強介面黏附能量是約12焦耳/平方米。強介面黏附能量可以例如防止接合介面107受到諸如前段和/或後段製程的後續處理步驟的危害和/或損壞，以在元件層106上/上方形成CMOS元件和/或互連結構。此外，第一絕緣層104和第二絕緣層108的高介電常數材料可以例如保護第一絕緣層104和第二絕緣層108的介面不受後續處理步驟的損壞（例如，分層和/或形成空隙）。在一些實施例中，介面可以例如包含元件層106與第二絕緣體108之間的介面和/或處理基底的周界與第一絕緣層104的內表面之間的介面。後續處理步驟可以例如包括蝕刻製程，所述蝕刻製程包含對HNA蝕刻劑、HF蝕刻劑和/或DHF蝕刻劑的使用。接合介面107的強介面黏附能量可以例如不對HNA蝕刻劑、DHF蝕刻劑和/或HF蝕刻劑作出反應。因此，空隙和/或位錯可以不出現在接合介面107處和/或可以不出現在第一絕緣層104和第二絕緣層108的層介面處。因此，高介電常數-高介電常數接合和高介電常數材料的使用可以增加絕緣體上半導體基底100a的耐久性、強度以及穩定性。
在一些實施例中，處理基底102具有高電阻和/或低氧濃度。高電阻可以例如大於約1千歐/釐米（kΩ/cm）、3千歐/釐米、4千歐/釐米或9千歐/釐米，和/或可以例如是約1千歐/釐米到4千歐/釐米、約4千歐/釐米到9千歐/釐米或約1千歐/釐米到9千歐/釐米。低氧濃度可以例如小於約1百萬分之一原子密度（parts per million atoms，ppma ）、2 ppma或者5 ppma，和/或可以例如在約0.1 ppma到2.5 ppma之間、約2.5 ppma到5.0 ppma之間或約0.1 ppma到5.0 ppma之間。較低氧濃度和較高電阻獨立地減少基底和/或射頻（radio frequency；RF）損耗。在一些實施例中，處理基底102具有低電阻。低電阻降低處理基底102的成本，但會使基底和/或RF損耗增加。低電阻可以例如小於約8歐/釐米、10歐/釐米或12歐/釐米，和/或可以例如在約8歐/釐米到12歐/釐米之間、約8歐/釐米到10歐/釐米之間或約10歐/釐米到12歐/釐米之間。在一些實施例中，處理基底102摻雜有p型或n型摻雜劑。處理基底102的電阻可以例如由處理基底102的摻雜濃度控制。例如，增加摻雜濃度可以減小電阻，而減小摻雜濃度可以增加電阻，或增加電阻可以減小摻雜濃度，而減小電阻可以增加摻雜濃度。在一些實施例中，第二絕緣層108的外部側壁處於第一絕緣層104的外部側壁之間，使得邊緣區域101存在於前述外部側壁之間。在各種實施例中，邊緣區域101的寬度Wer 可以例如是約0.8毫米到1.2毫米、約0.8毫米到1.0毫米或約1.0毫米到1.2毫米。在一些實施例中，處理基底102的厚度Ths 是約720微米到780微米。
第一絕緣層104上覆於處理基底102，並且可以例如是或包括第一材料，諸如高介電常數介電質、氧化鋁（例如，Al2 O3 ）或其類似物。如本文所使用的，高介電常數介電質可以是或包括例如具有大於約3.9、9.9、9.34或11.54的介電常數介電常數的介電質。在不同實施例中，第一材料為具有電阻率ρ、熱導率λ以及帶隙（band gap）的介電層。在不同實施例中，電阻率ρ可以例如在約1012 Ω*cm到1014 Ω*cm的範圍內。在不同實施例中，熱導率λ可以例如在約0.3 W/（cm*K）到30 W/（cm*K）的範圍內。在不同實施例中，帶隙可以例如是8.8 eV，或在約8.8 eV到9.2 eV的範圍內。在不同實施例中，第一材料具有類似於氧化矽（SiO2 ）的電阻率、熱導率以及帶隙。在不同實施例中，類似於氧化矽的電阻率、熱導率以及帶隙可以例如在約1%、約5%、約10%內或在氧化矽的約0%到10%的範圍內。例如，如果氧化矽具有9 eV的帶隙，那麼具有可比帶隙值的材料可以具有在約8.1 eV到9.9 eV的範圍內的帶隙。在一些實施例中，具有類似於氧化矽的特性（例如，電阻率、熱導率以及帶隙）的第一材料可以例如減輕設置在絕緣體上半導體基底100a上的技術的重新設計，這是因為所述技術已經由利用氧化矽而發展成熟。
在一些實施例中，第一絕緣層104包圍和/或包封處理基底102。在不同實施例中，第一絕緣層104在處理基底102的外周周圍形成有均勻的或實質上均勻的厚度。在一些實施例中，第一絕緣層104在處理基底102的外周周圍的厚度的變化小於約2%。在不同實施例中，第一絕緣層104形成為具有約20奈米（nm）或15奈米的厚度Tsi ，形成為具有小於約15奈米或20奈米的厚度Tsi ，或形成為介於約0.1奈米到15奈米或約0.1奈米到20奈米的範圍內。在不同實施例中，當厚度Tsi 小於約15奈米時，絕緣體上半導體基底100a可以例如用於全空乏的絕緣體上半導體應用中。在不同實施例中，厚度Tsi 大到足以在處理基底102與元件層106之間提供高程度的電絕緣。高程度的電絕緣可以例如使得元件層106上的元件（未繪示）之間的洩漏電流減少和/或可以例如增強元件的性能。
第二絕緣層108位於元件層106之下，並且可以例如是或包括第二材料，諸如高介電常數介電質、氧化鋁（例如，Al2 O3 ）或其類似物。在一些實施例中，第一材料和第二材料相同，具有相同的厚度，具有類似的電阻率，具有類似的熱導率，且具有類似的帶隙，或前述的任何組合。在一些實施例中，第二絕緣層108以暴露元件層106的上表面的方式包圍和/或包封元件層106的一部分。在不同實施例中，第二絕緣層108在元件層106的下表面與元件層106的側壁周圍形成有均勻的厚度Ti3 。在一些實施例中，第二絕緣層108在元件層106的下表面與元件層106的側壁周圍的厚度Ti3 的變化小於約2%。在不同實施例中，厚度Ti3 是約20奈米或15奈米，小於約15奈米或20奈米，或在約0.1奈米到15奈米或約0.1奈米到20奈米的範圍內。在不同實施例中，當厚度Ti3 小於約15奈米時，絕緣體上半導體基底100a可以例如用於全空乏的絕緣體上半導體應用中。在不同實施例中，厚度Ti3 約等於厚度Tsi 。在不同實施例中，第二絕緣體108的上表面與元件層106的上表面對齊。
在一些實施例中，第一絕緣層104和第二絕緣層108的總厚度變化（total thickness variation；TTV）較低。TTV可以例如是第一絕緣層104中的最小厚度值與第一絕緣層104中的最大厚度值之差。低TTV例如可以對應於小於第一絕緣層104和第二絕緣層108的外表面中的TTV的變化的百分之二。在一些實施例中，第一絕緣層104和第二絕緣層108經由低溫（例如，低於約300攝氏度）原子層沉積製程（atomic layer deposition process；ALD）而形成以實現低TTV。在一些實施例中，實質上均勻的厚度可以例如對應於小於第一絕緣層104和第二絕緣層108的外表面的厚度變化的百分之二。
元件層106上覆於第二絕緣層108，並且可以例如是或包括單晶矽、某一其它矽、某一其它半導體材料或前述的任何組合。在一些實施例中，元件層106和處理基底102為相同半導體材料（例如，單晶矽）。在一些實施例中，元件層106具有較大的厚度Td 。元件層106的較大厚度可以例如使得能夠形成較大半導體接面（junction）（例如，PN接面），特定元件（例如，NIR圖像感測器）可取決於所述較大半導體接面。在一些實施例中，元件層106的厚度Td 是大的，其中所述厚度大於約0.2微米、0.3微米、1.0微米、5.0微米或8.0微米，和/或所述厚度是約0.2微米到8.0微米、約0.2微米到4.0微米或約4.0微米到8.0微米。在一些實施例中，元件層106的厚度Td 小於約0.2微米和/或在約0.05微米到0.2微米的範圍內。
參看圖1B，提供根據圖1A的絕緣體上半導體基底100a的一些替代實施例的絕緣體上半導體基底100b的橫截面圖，其中，第一絕緣層104在處理基底102的上表面上具有兩種不同的厚度。第一絕緣層104具有大於厚度Tsi 的中間升高的厚度Tsi' 。在不同實施例中，這兩種不同的厚度是由移除第一絕緣層104的一部分的移除製程造成的。
參看圖1C，提供根據圖1A的絕緣體上半導體基底100a的一些替代實施例的絕緣體上半導體基底100c的橫截面圖，其中，第一絕緣層104的外部側壁與處理基底102的外部側壁對齊。此外，第二絕緣層108的外部側壁與元件層106的外部側壁對齊。
參看圖2A，提供根據圖1A的絕緣體上半導體基底100a的一些替代實施例的絕緣體上半導體基底200a的橫截面圖，其中，底部介電層202包封處理基底102，並且第一絕緣層104包封底部介電層202。在不同實施例中，底部介電層202可以是或包括例如氧化矽、富含矽的氧化物（silicon-rich oxide；SRO）、某一其它氧化物、某一其它介電質或前述的任何組合。在不同實施例中，底部介電層202具有至少是第一絕緣層104和第二絕緣層108的介電常數的一半的介電常數。在不同實施例中，底部介電層202是與第一絕緣層104和第二絕緣層108二者不同的材料。絕緣體上半導體基底200a可以例如與高壓元件、BCD元件、eFlash元件、CMOS圖像感測器、NIR圖像感測器以及其它元件一起使用。高壓元件可以例如是在大於約100伏的電壓下操作的元件。底部介電層202配置成充當用於減輕對處理基底102的機械損壞的絕緣體。例如，雖然在高壓下操作，但底部介電層202減輕處理基底102與上方的層和/或以下的層的分層。在不同實施例中，厚度Ti3 和厚度Tsi 小於約20奈米。厚度Ti3 和厚度Tsi 形成為合適的厚度，以在形成絕緣體上半導體基底200a期間防止由蝕刻劑（例如，HNA蝕刻劑、DHF蝕刻劑和/或HF蝕刻劑）引起的損壞，同時保留足夠薄的厚度以降低處理成本。在一些實施例中，元件層106的厚度Td 根據高壓元件而形成為合適的厚度（例如，厚度Td 可以在1微米到3微米的範圍內）。
在一些實施例中，第一絕緣層104和第二絕緣層108具有與底部介電層202的電阻率、熱導率以及帶隙相同的或實質上相同的電阻率、熱導率以及帶隙。在一些實施例中，第一絕緣層104和第二絕緣層108具有大於底部介電層202的介電常數的介電常數，和/或比底部介電層202的介電常數大兩倍或者超過兩倍。這些關於介電常數、電阻率等的實施例還可以例如在底部介電層202是或包括氧化矽時出現。
參看圖2B，提供根據圖2A的絕緣體上半導體基底200a的一些替代實施例的絕緣體上半導體基底200b的橫截面圖，其中，第一絕緣層104在底部介電層202的上表面上具有兩種不同的厚度。第一絕緣層104具有大於厚度Tsi 的中間升高的厚度Tsi' 。在不同實施例中，這兩種不同的厚度是由移除第一絕緣層104的一部分的移除製程造成的。
參看圖2C，提供根據圖2A的絕緣體上半導體基底200a的一些替代實施例的絕緣體上半導體基底200c的橫截面圖，其中，頂部介電層204包封元件層106的一部分，並且第二絕緣層108部分地包封頂部介電層204。在不同實施例中，頂部介電層204的上表面與元件層106的上表面對齊。在不同實施例中，頂部介電層204可以是或包括例如氧化矽、富含矽的氧化物（SRO）、某一其它氧化物、某一其它介電質或前述的任何組合。在不同實施例中，頂部介電層204具有小於第一絕緣層104和第二絕緣層108的介電常數中的每一個的介電常數。在不同實施例中，頂部介電層204是與第一絕緣層104和第二絕緣層108二者不同的材料。在不同實施例中，頂部介電層204是與底部介電層202相同的材料。
在一些實施例中，第一絕緣層104和第二絕緣層108具有與底部介電層202的和/或頂部介電層204的電阻率、熱導率以及帶隙相同的或實質上相同的電阻率、熱導率以及帶隙。在一些實施例中，第一絕緣層104和第二絕緣層108具有大於底部介電層202的介電常數的介電常數，和/或比底部介電層202的介電常數大兩倍或者超過兩倍。此外，在一些實施例中，第一絕緣層104和第二絕緣層108具有大於頂部介電層204的介電常數的介電常數，和/或比頂部介電層204的介電常數大兩倍或者超過兩倍。這些關於介電常數、電阻率等的實施例還可以例如在底部介電層202和/或頂部介電層204是或包括氧化矽時出現。
在一些實施例中，當元件層106等於/小於約100奈米時，頂部介電層204將接合介面107向遠離元件層106的方向移動。頂部介電層204可以例如防止元件層106的表面上的顆粒在形成接合介面107時形成在第一絕緣層104與第二絕緣層108之間的鼓起的凸起部和/或接合氣泡（bond bubbling）。在一些實施例中，將元件層106的厚度增加到約比200奈米更大可以例如防止元件層106的表面上的顆粒造成在接合介面107上鼓起的凸起部和/或接合氣泡。
參看圖2D，提供根據圖2A的絕緣體上半導體基底200a的一些替代實施例的絕緣體上半導體基底200d的橫截面圖，其中，第一絕緣層104的外部側壁與底部介電層202的外部側壁對齊。此外，第二絕緣層108的外部側壁與元件層106的外部側壁對齊。
參看圖3A，提供根據圖2A的絕緣體上半導體基底200a的一些替代實施例的絕緣體上半導體基底300a的橫截面圖，其中，阱富集層302設置在處理基底102的上表面與底部介電層202的內部上表面之間。在不同實施例中，阱富集層302可以是或包括例如多晶矽、某一其它介電質或前述的任何組合。在不同實施例中，阱富集層302通過例如減少由RF信號感應的渦電流來促使絕緣體上半導體基底300a與RF應用和其它應用一起使用。在不同實施例中，阱富集層302可以例如不包括任何摻雜劑或包括摻雜劑。在不同實施例中，厚度Ti3 和厚度Tsi 小於約20奈米。厚度Ti3 和厚度Tsi 形成為具有合適的厚度，以在形成絕緣體上半導體基底300a期間減輕由蝕刻劑（例如，HNA蝕刻劑、DHF蝕刻劑和/或HF蝕刻劑）引起的損壞。厚度Ti3 和厚度Tsi 薄到足以減少處理成本，並保持在特定RF應用的設計約束內。在一些實施例中，元件層106的厚度Td 根據RF應用而形成為具有合適的厚度（例如，厚度Td 可以在50奈米到1000奈米的範圍內）。
參看圖3B，提供根據圖3A的絕緣體上半導體基底300a的一些替代實施例的絕緣體上半導體基底300b的橫截面圖，其中，第一絕緣層104在阱富集層302的上表面上具有兩種不同的厚度。第一絕緣層104具有大於厚度Tsi 的中間升高的厚度Tsi' 。在不同實施例中，這兩種不同的厚度是由移除第一絕緣層104的一部分的移除製程造成的。
參看圖3C，提供根據圖3A的絕緣體上半導體基底300a的一些替代實施例的絕緣體上半導體基底300c的橫截面圖，其中，頂部介電層204設置在元件層106的下表面與第二絕緣層108的下部內表面之間。在不同實施例中，頂部介電層204具有至少是第一絕緣層104和/或第二絕緣層108的介電常數的一半的介電常數。在不同實施例中，頂部介電層204可以是或包括例如氧化矽、富含矽的氧化物（SRO）、某一其它氧化物、某一其它介電質或前述的任何組合。在不同實施例中，頂部介電層204以高密度等離子體（high-density plasma；HDP）化學氣相沉積的方式形成。
在一些實施例中，當元件層106等於/小於約100奈米時，頂部介電層204將接合介面107向遠離元件層106的方向移動。頂部介電層204可以例如防止元件層106的表面上的顆粒在形成接合介面107時形成在第一絕緣層104與第二絕緣層108之間鼓起的凸起部和/或接合氣泡。在一些實施例中，將元件層106的厚度增加到約比200奈米更大可以例如防止元件層106的表面上的顆粒造成在接合介面107上鼓起的凸起部和/或接合氣泡。
參看圖3D，提供根據圖3A的絕緣體上半導體基底300a的一些替代實施例的絕緣體上半導體基底300d的橫截面圖，其中，第一絕緣層104的外部側壁與底部介電層202的外部側壁對齊。此外，第二絕緣層108的外部側壁與元件層106的外部側壁對齊。
參看圖4，提供根據一些實施例的半導體結構400的橫截面圖，其中，圖1A的絕緣體上半導體基底100a得到應用。
半導體結構400包括在元件層106上方橫向隔開的多個半導體元件402。半導體元件402可以例如是金屬氧化物半導體場效應電晶體（metal-oxide-semiconductor field-effect transistor；MOSFET）、某一其它金屬氧化物半導體（MOS）元件、某一其它絕緣閘極場效應電晶體（insulated-gate field-effect transistor；IGFET）、某一其它半導體元件或前述的任何組合。此外，半導體元件402可以是例如高壓元件、BCD元件、eFlash元件、CMOS圖像感測器、NIR圖像感測器、某一其它元件或前述的任何組合。
在一些實施例中，半導體元件402包括對應的源極區/汲極區404、對應的選擇性導電通道406、對應的閘極介電層408、對應的閘極電極410以及對應的間隔件412。為了易於說明，源極區/汲極區404中僅有一部分標記有404，選擇性導電通道406中僅有一個標記有406，閘極介電層408中僅有一個標記有408，閘極電極410中僅有一個標記有410，並且間隔件412中僅有一個標記有412。源極區/汲極區404和選擇性導電通道406處於元件層106中。源極區/汲極區404分別處於選擇性導電通道406的端部處，且選擇性導電通道406中的每一個從源極區/汲極區404中的一個延伸到源極區/汲極區404中的另一個。源極區/汲極區404具有第一摻雜類型，且與具有與第一摻雜類型相反的第二摻雜類型的元件層106的部分直接鄰接。
閘極介電層408分別上覆於選擇性導電通道406，且閘極電極410分別上覆於閘極介電層408。閘極介電層408可以是或包括例如氧化矽和/或某一其它介電材料，和/或閘極電極410可以是或包括例如摻雜多晶矽、金屬、某一其它導電材料或前述的任何組合。在一些實施例中，閘極介電層408分別具有小於第一絕緣層104的介電常數的和/或小於第二絕緣層108的介電常數的介電常數。在一些實施例中，閘極介電層408分別具有是第一絕緣層104的介電常數的一半的和/或是第二絕緣層108的介電常數的一半的介電常數。間隔件412上覆於源極區/汲極區404且分別填襯閘極電極410的側壁以及閘極介電層408的側壁。間隔件412可以是或包括例如氧化矽、氮化矽、氮氧化矽、碳化矽、某一其它介電質或前述的任何組合。在不同實施例中，閘極介電層408分別具有比第一絕緣層104和/或第二絕緣層108更小的介電常數。
在一些實施例中，第一絕緣層104和第二絕緣層108具有與每個閘極介電層408的電阻率、熱導率以及帶隙相同的或實質上相同的電阻率、熱導率以及帶隙。在一些實施例中，第一絕緣層104和第二絕緣層108具有大於每個閘極介電層408的介電常數的介電常數，和/或比每個閘極介電層408的介電常數大兩倍或超過兩倍。這些關於介電常數、電阻率等的實施例還可以例如在閘極介電層408是或包括氧化矽時出現。
後段製程（BEOL）互連結構414覆蓋絕緣體上半導體基底100a和半導體元件402。後段製程互連結構414包括互連介電層416、多根引線418以及多個通孔420。為了易於說明，引線418中僅有一部分標記有418，且通孔420中僅有一部分標記有420。互連介電層416可以是或包括例如硼磷矽石玻璃（borophosphosilicate glass；BPSG）、磷矽石玻璃（phosphor-silicate glass；PSG）、未摻雜矽玻璃（undoped silicon glass；USG）、某一其它低介電常數介電質、氧化矽、某一其它介電質或前述的任何組合。如本文所使用的，低介電常數介電質可以是或包括例如具有小於約3.9、3、2或1的介電常數介電常數的介電質。
引線418和通孔420交替地堆疊在互連介電層416中且限定延伸到半導體元件402的導電路徑。導電路徑可以例如將半導體元件402電氣耦合到其它元件（例如，其它半導體元件）、接觸墊或一些其它結構。引線418和通孔420可以是或包括例如銅、鋁銅、鋁、鎢、某一其它金屬或前述的任何組合。在一些實施例中，引線418的最頂部引線比位於引線418之下的引線更粗。
參看圖5，提供根據一些實施例的圖1A的絕緣體上半導體基底100a的俯視圖500。
絕緣體上半導體基底100a是圓形且包括佈置成橫穿元件層106的網格的多個積體電路晶粒502。為了易於說明，積體電路晶粒502中僅有一部分標記有502。在一些實施例中，絕緣體上半導體基底100a的直徑D是約150毫米、200毫米、300毫米或450毫米。在一些實施例中，第二絕緣層108的側壁108sw以寬度Wer 從第一絕緣層104的側壁104sw橫向地凹入。寬度Wer 可以例如是約0.8毫米到1.2毫米、約0.8毫米到1.0毫米或約1.0毫米到1.2毫米。
儘管針對圖1A中的絕緣體上半導體基底100a的實施例描述圖4和圖5，但應理解，在圖4和圖5中可以交替地使用圖1B、圖2A到圖2C以及圖3A到圖3C中的絕緣體上半導體基底100b、絕緣體上半導體基底200a到絕緣體上半導體基底200c以及絕緣體上半導體基底300a到絕緣體上半導體基底300c。儘管圖4說明後段製程互連結構414的特定佈局，但在其它實施例中後段製程互連結構414的其它佈局也是適合的。儘管圖4說明三個半導體元件402和半導體元件402的特定佈局，但大於三個或小於三個半導體元件和/或半導體元件402的其它佈局也是適合的。儘管圖5說明特定數目個積體電路晶粒502和積體電路晶粒502的特定佈局，但在其它實施例中大於特定數目個或小於特定數目個積體電路晶粒502和/或積體電路晶粒502的其它佈局也是適合的。
圖6到圖9、圖10A到圖10E以及圖11到圖15說明根據本公開的形成並使用具有第一高介電常數接合結構和第二高介電常數接合結構的絕緣體上半導體基底的方法的一些實施例的橫截面圖600到橫截面圖900、橫截面圖1000a到橫截面圖1000e以及橫截面圖1100到橫截面圖1500。雖然參考方法描述圖6到圖9、圖10A到圖10E以及圖11到圖15所繪示的橫截面圖600到橫截面圖900、橫截面圖1000a到橫截面圖1000e以及橫截面圖1100到橫截面圖1500，但應瞭解，圖6到圖9、圖10A到圖10E以及圖11到圖15中所繪示的結構不限於所述方法而實際上可單獨獨立於所述方法。在一些實施例中，圖6到圖9、圖10A以及圖11到圖15可以例如用於形成圖1A的絕緣體上半導體基底100a。雖然圖6到圖9、圖10A到圖10E以及圖11到圖15被描述為一系列動作，但應瞭解，這些動作不限於所述動作次序，可在其它實施例中更改，且所公開的方法還適用於其它結構。在其它實施例中，一些說明和/或描述的動作可完全或部分地省略。
如圖6的橫截面圖600所說明，提供處理基底102。在一些實施例中，處理基底102是或包括單晶矽、某一其它矽材料、某一其它半導體材料或前述的任何組合。在一些實施例中，處理基底102是半導體晶片。在一些實施例中，處理基底102具有高電阻和/或低氧濃度。在一些實施例中，處理基底102摻雜有p型或n型的摻雜劑。處理基底102的電阻可以例如由處理基底102的摻雜濃度控制。在一些實施例中，處理基底102的厚度Ths 是約720微米到780微米、約720微米到750微米或約750微米到780微米。
同樣由圖6的橫截面圖600所說明，第一絕緣層104形成於限定第一處理晶片602a的處理基底102的上表面上。在一些實施例中，第一絕緣層104完全覆蓋處理基底102的上表面。在至少一些實施例中，在處理基底102具有高電阻的情況下，完全覆蓋處理基底102的上表面可以例如防止在下文執行的等離子體處理期間出現電弧放電。在一些實施例中，第一絕緣層104完全包封處理基底102。第一絕緣層104可以例如是或包括第一材料，諸如高介電常數介電質、氧化鋁（例如，Al2 O3 ）或其類似物。在一些實施例中，第一絕緣層104未或不包括氧化矽。在不同實施例中，第一絕緣層104在處理基底102的外周周圍形成有均勻的厚度Tsi 。在一些實施例中，第一絕緣層104在處理基底102的外周周圍的厚度Tsi 的變化小於約2%。在不同實施例中，厚度Tsi 是約20奈米到15奈米，或形成為介於約0.1奈米到15奈米或約0.1奈米到20奈米的範圍內。
在一些實施例中，用於形成第一絕緣層104的製程包括通過熱氧化、化學氣相沉積（CVD）、物理氣相沉積（physical vapor deposition，PVD）、原子層沉積（ALD）、某一其它沉積製程或前述的任何組合沉積第一絕緣層104。例如，第一絕緣層104可以在約300攝氏度、450攝氏度和/或低於450攝氏度的溫度下形成。例如，在第一絕緣層104通過ALD製程形成的情況下，第一絕緣層104可以在這些溫度下形成。當第一絕緣層104通過ALD製程在那些溫度下形成時，第一絕緣層104的總厚度變化（TTV）較低。TTV可以例如是第一絕緣層104中的最小厚度值與第一絕緣層104中的最大厚度值之差。低TTV例如可以對應於小於第一絕緣層104的外表面中的TTV的變化的百分之二。
如圖7的橫截面圖700所說明，提供犧牲基底706。在一些實施例中，犧牲基底706是或包括單晶矽、某一其它矽材料、某一其它半導體材料或前述的任何組合。在一些實施例中，犧牲基底706摻雜有p型或n型摻雜劑。在一些實施例中，犧牲基底706具有圓頂佈局和/或具有約200毫米、300毫米或450毫米的直徑。在其它實施例中，犧牲基底706具有某一其它形狀和/或一些其它尺寸。在一些實施例中，犧牲基底706是塊狀半導體基底和/或是半導體晶片。
同樣由圖7的橫截面圖700所說明，緩衝層704形成於犧牲基底706上方。在一些實施例中，緩衝層704是或包括單晶矽、某一其它矽材料、某一其它半導體材料或前述的任何組合。在一些實施例中，緩衝層704是或包括與犧牲基底706相同的半導體材料，具有與犧牲基底706相同的摻雜類型，具有與犧牲基底706不同的摻雜濃度，或前述的任何組合。例如，犧牲基底706可以是或包括P+單晶矽，而緩衝層704可以是或包括P-單晶矽。在一些實施例中，緩衝層704具有與處理基底（圖6的102）相同的摻雜類型、相同的摻雜濃度、相同的電阻率或前述的任何組合。
在一些實施例中，用於形成緩衝層704的製程包括通過分子束磊晶法（molecular beam epitaxy；MBE）、氣相磊晶法（vapor phase epitaxy；VPE）、液相磊晶法（liquid phase epitaxy；LPE）、某一其它磊晶製程或前述的任何組合在犧牲基底706上生長緩衝層704。在這種實施例中，犧牲基底706充當磊晶晶種層。可替代地，在一些實施例中，通過摻雜犧牲基底706的頂部以使頂部限定緩衝層704來形成緩衝層704。例如，假設犧牲基底706是或包括P+矽，犧牲基底706的頂部可以重複摻雜有n型摻雜劑，從而使頂部（因此緩衝層704）是或包括P-矽。
同樣由圖7的橫截面圖700所說明，蝕刻停止層702和元件層106堆疊形成於緩衝層704上方，以使元件層106上覆於蝕刻停止層702。蝕刻停止層702和元件層106是具有不同的結晶晶格的結晶材料。在一些實施例中，蝕刻停止層702是或包括矽鍺、碳化矽、矽、某一其它結晶材料或前述的任何組合，和/或摻雜有硼、鋁、某一其它p型摻雜劑或前述的任何組合。例如，蝕刻停止層702可以是或包括固有（即，未摻雜）矽鍺、硼摻雜矽鍺或硼摻雜元素矽。在蝕刻停止層702是或包括矽鍺的一些實施例中，蝕刻停止層702中的鍺的原子百分比是約20%到60%、約20%到40%、約40%到60%或約22%到55%。例如，蝕刻停止層702可以是或包括SixGe1-x，其中x是約0.2到0.6、約0.2到0.4或約0.4到0.6。
如果蝕刻停止層702中的鍺的原子百分比過高（例如，大於約50%、60%或一些其它合適的百分比），那麼元件層106可能不充分地形成於蝕刻停止層702上。例如，元件層106的結晶晶格可能形成為具有高濃度的結晶缺陷，由此導致在隨後形成於元件層106上的元件中產生洩漏電流。
在一些實施例中，元件層106是或包括單晶矽、某一其它半導體材料或前述的任何組合。在一些實施例中，元件層106是或包括與處理基底（圖6的102）和/或犧牲基底706相同的半導體材料。在一些實施例中，元件層106具有小於約8歐/釐米、15歐/釐米或20歐/釐米的和/或在約8歐/釐米到20歐/釐米、約8歐/釐米到14歐/釐米或14歐/釐米到20歐/釐米之間的電阻。在一些實施例中，元件層106的電阻與處理基底（圖6的102）的電阻相同或大致上相同。在其它實施例中，與處理基底（圖6的102）的電阻相比，元件層106的電阻較低（例如，少於一個量值、兩個量值或更多個量值）。
在一些實施例中，蝕刻停止層702和元件層106通過磊晶法形成。例如，蝕刻停止層702和元件層106可以分別通過MBE、VPE、LPE、某一其它磊晶製程或前述的任何組合形成。在一些實施例中，緩衝層704充當蝕刻停止層702的晶種層，和/或蝕刻停止層702充當元件層106的晶種層。
如圖8的橫截面圖800所說明，使元件層106、蝕刻停止層702、緩衝層704以及犧牲基底706圖案化以移除邊緣部分（圖7的710）。通過移除邊緣部分（圖7的710），在後續研磨蝕刻和/或濕式蝕刻期間防止在邊緣部分（圖7的710）處形成缺陷。邊緣缺陷傾向於集中在邊緣部分（圖7的710）處並對元件層106的品質產生不利影響。此外，圖案化在犧牲基底706的邊緣處形成凸緣804。凸緣804由犧牲基底706限定且在犧牲基底706的對邊上分別具有一對凸緣部分。在一些實施例中，凸緣804具有約0.8毫米到1.2毫米、約0.8毫米到1.0毫米或約1.0毫米到1.2毫米的寬度Wer 。
在一些實施例中，圖案化由光刻/蝕刻製程或某一其它圖案化製程執行。此外，在一些實施例中，圖案化包括：1.)在元件層106上方形成遮罩802；2.)在適當的位置經由遮罩802在元件層106、蝕刻停止層702、緩衝層704以及犧牲基底706中執行蝕刻；3.)以及移除遮罩802（未繪示）。在一些實施例中，遮罩802是或包括氮化矽、氧化矽、某一其它硬質遮罩材料、光阻、某一其它遮罩材料或前述的任何組合。在一些實施例中，使用晶片邊緣曝光（wafer edge exposure；WEE）製程工具來形成遮罩802。例如，用於形成遮罩802的製程可以包括：1.)將光阻層沉積在元件層106上；2.)使用WEE製程工具選擇性地使光阻層的邊緣部分暴露於輻射下；3.)以及使光阻層顯影以形成遮罩802。
如圖9的橫截面圖900所說明，第二絕緣層108形成於元件層106、蝕刻停止層702、緩衝層704以及犧牲基底706上，從而限定第一元件晶片902a。在一些實施例中，第二絕緣層108完全包封元件層106、蝕刻停止層702、緩衝層704以及犧牲基底706。
第二絕緣層108可以例如是或包括第二材料，諸如高介電常數介電質、氧化鋁（例如，Al2 O3 ）或其類似物。在一些實施例中，第二絕緣層108未或不包括氧化矽。例如，在一些實施例中，第一材料和第二材料均是經由相同沉積製程而形成的Al2 O3 。在不同實施例中，第一材料和第二材料分別具有類似於氧化矽的電阻率、熱導率以及帶隙。在不同實施例中，第二絕緣層108形成為具有約20奈米或15奈米的厚度Ti3 ，或形成為介於約0.1奈米到15奈米或約0.1奈米到20奈米的範圍內。在一些實施例中，第二絕緣層108的厚度Ti3 約等於第一絕緣層（圖6的第一絕緣層104）的厚度。在不同實施例中，第二絕緣層108在元件層106的外周周圍形成有均勻的厚度Ti3 。在一些實施例中，第二絕緣層108在元件層106的外周周圍的厚度Ti3 的變化小於約2%。
在一些實施例中，用於形成第二絕緣層108的製程包括通過熱氧化、化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、某一其它沉積製程或前述的任何組合來沉積第二絕緣層108。例如，第二絕緣層108可以在約300攝氏度、450攝氏度和/或低於450攝氏度的溫度下形成。例如，在第二絕緣層108通過ALD製程形成的情況下，第二絕緣層108可以在這些溫度下形成。當第二絕緣層108在那些溫度下通過ALD製程形成時，第二絕緣層108的TTV較低。TTV可以例如是第二絕緣層108中的最小厚度值與第二絕緣層108中的最大厚度值之差。低TTV例如可以對應於小於第二絕緣層108的外表面中的TTV的變化的百分之二。在蝕刻停止層702是或包括矽鍺的一些實施例中，在這些溫度下形成第二絕緣體108確保在蝕刻停止層702與元件層106之間和/或在蝕刻停止層702與緩衝層704之間不出現錯位（dislocation）。
如圖10A的橫截面圖1000a所說明，第一元件晶片（圖9的第一元件晶片902a）垂直翻轉並接合到第一處理晶片602a，以使元件層106、蝕刻停止層702、緩衝層704、第一絕緣層104以及第二絕緣層108處於處理基底102與犧牲基底706之間。接合可以例如通過熔融接合、真空接合或某一其它接合製程執行。可以例如在約1個標準大氣壓（standard atmosphere；atm）的壓力下執行熔融接合，和/或可以例如在約0.1毫巴（mbar）到30毫巴的壓力下執行真空接合。
在一些實施例中，執行接合退火以強化接合。在一些實施例中，在約300℃到400℃、約300℃到350℃、約350℃到400℃或約350℃的溫度下執行接合退火。在一些實施例中，接合退火執行約1小時到3小時、約1小時-2小時、約2小時到3小時或約2小時。
第一絕緣層104和第二絕緣層108在接合介面107處直接接觸，以使第一絕緣層104的材料接合到第二絕緣層108的材料。接合介面107包括第一絕緣層104與第二絕緣層108之間的高介電常數-高介電常數接合。在不同實施例中，高介電常數-高介電常數接合為Al2 O3 -Al2 O3 接合。在一些實施例中，接合介面107不存在任何空隙。在不同實施例中，接合介面107具有至少比氧化矽-氧化矽接合的介面黏附能量大四倍的強介面黏附能量。在不同實施例中，接合介面107的強介面黏附能量是約12焦耳/平方米。
參看圖10B，提供根據圖10A的橫截面圖1000a的一些替代實施例的橫截面圖1000b，其中，第二元件晶片902b接合到第二處理晶片602b（根據圖10A的接合與接合退火）。第二元件晶片902b可以例如形成為所說明和描述的第一元件晶片（圖9的第一元件晶片902a），但並未形成蝕刻停止層（圖7的蝕刻停止層702）和緩衝層（圖7的緩衝層704）。在執行圖8的圖案化之前，元件層106直接形成於犧牲基底706上。第二處理晶片602b可以例如形成為所說明和描述的第一處理晶片（圖6的第一處理晶片602a），但在形成第一絕緣層104之前，底部介電層202形成於處理基底102上。
參看圖10C，提供根據圖10A的橫截面圖1000a的一些替代實施例的橫截面圖1000c，其中，第三元件晶片902c（根據圖10A的接合與接合退火）接合到第二處理晶片602b。第三元件晶片902c可以例如形成為所說明和描述的第一元件晶片（圖9的第一元件晶片902a），但並未形成蝕刻停止層702和緩衝層704。在執行圖8的圖案化之前，元件層106直接形成於犧牲基底706上。在形成第二絕緣層108之前，頂部介電層204形成於元件層106和犧牲基底706上。第二處理晶片602b可以例如形成為所說明和描述的第一處理晶片（圖6的第一處理晶片602a），但在形成第一絕緣層104之前，底部介電層202形成於處理基底102上。
參看圖10D，提供根據圖10A的橫截面圖1000a的一些替代實施例的橫截面圖1000d，其中，第一元件晶片902a（根據圖10A的接合與接合退火）接合到第三處理晶片602c。第三處理晶片602c可以例如形成為所說明和描述的第一處理晶片（圖6的一處理晶片602a），但在形成第一絕緣層104之前，阱富集層302（或多晶矽層）形成於處理基底102上方，且底部介電層202形成於處理基底102和阱富集層302上。
參看圖10E，提供根據圖10D的橫截面圖1000d的一些替代實施例的橫截面圖1000e，其中，第四元件晶片902d（根據圖10A的接合與接合退火）接合到第三處理晶片602c。第四元件晶片902d可以例如形成為第一元件晶片（圖10A的第一元件晶片902a），並且進一步包含形成於元件層106的下表面與第二絕緣層108的下部內表面之間的頂部介電層204。第三處理晶片602c可以例如形成為所說明和描述的第一處理晶片（圖6的第一處理晶片602a），但在形成第一絕緣層104之前，阱富集層302（或多晶矽層）形成於處理基底102上方，且底部介電層202形成於處理基底102和阱富集層302上。
在一些實施例中，當元件層106等於/小於約100奈米時，在形成第二絕緣層108之前，頂部介電層204形成於元件層106上方。頂部介電層204將接合介面107向遠離元件層106的方向移動。頂部介電層204可以例如防止元件層106的表面上的顆粒在形成接合介面107時造成在第一絕緣層104與第二絕緣層108之間鼓起的凸起部和/或接合氣泡。在一些實施例中，將元件層106的厚度增加到約比200奈米更大可以例如防止元件層106的表面上的顆粒造成在接合介面107上鼓起的凸起部和/或接合氣泡。
如圖11的橫截面圖1100所說明，對第一元件晶片（圖10A的902a）執行第一移除製程以移除犧牲基底（圖10A的706）。此外，第一移除製程移除第二絕緣層108的上部。在一些實施例中，第一移除製程包含：首先執行第一薄化製程，然後執行第一蝕刻製程。
在一些實施例中，第一薄化製程移除犧牲基底（圖10A的706）的一部分。在一些實施例中，第一薄化製程由機械研磨製程、化學機械拋光、某一其它薄化製程或前述的任何組合執行。例如，第一薄化製程可以完全由機械研磨製程執行。第一蝕刻可以例如由HNA蝕刻劑、某一其它蝕刻劑、無水蝕刻劑或某一其它蝕刻劑執行。HNA蝕刻劑可以例如是或包括化學溶液，所述化學溶液包括氫氟酸、硝酸以及乙酸。在一些實施例中，可以在每個圖案化製程、薄化製程和/或蝕刻製程之後執行清洗製程。清洗製程可以例如包括DHF、第一絕緣層104和第二絕緣層108，且接合介面107的較高黏附能量抵抗由DHF引起的損壞。
第一絕緣層104和第二絕緣層108的高介電常數材料減輕對第一絕緣層104和第二絕緣層108的介面的損壞，從而使得介面未被第一移除製程或任何後續處理步驟（例如，由任何薄化製程和/或利用HF和/或HNA的蝕刻製程或由包括DHF的任何清洗製程）損壞和/或未受所述第一移除製程或任何後續處理步驟影響。例如，第一絕緣層104和第二絕緣層108的高介電常數材料免於第一蝕刻的HNA蝕刻劑的影響。此外，接合介面107的強介面黏附能量防止由第一移除製程引起的對接合介面107的損壞。例如，空隙由於第一蝕刻的HNA蝕刻劑而不出現在接合介面107中。此外，例如，接合介面107未被任何後續處理步驟損壞和/或未受任何後續處理步驟影響。
如圖12的橫截面圖1200所說明，執行第二移除製程以移除緩衝層（圖1的緩衝層704）。此外，第二移除製程移除第二絕緣層108的上部。在一些實施例中，第二移除製程包含：首先執行第二薄化製程，然後執行第二蝕刻製程。
第二薄化製程可以例如由化學機械拋光、某一其它合適的薄化製程或前述的任何組合執行。第二蝕刻可以例如由DHF蝕刻劑、HF蝕刻劑、某一其它液體蝕刻劑、無水蝕刻劑或某一其它蝕刻劑執行。HNA蝕刻劑可以例如是或包括化學溶液，所述化學溶液包括氫氟酸、硝酸以及乙酸。
如圖13的橫截面圖1300所說明，執行第三蝕刻以移除蝕刻停止層（圖12的702）。此外，第三蝕刻移除第二絕緣層108的上部。
儘管針對圖10A中的橫截面圖1000a的實施例描述圖11到圖13，但應理解，在圖11到圖13中可以交替地使用圖10B到圖10E中的橫截面圖1000b至橫截面圖1000e的實施例。儘管圖11到圖13說明移除製程、蝕刻製程以及蝕刻/移除技術的特定集合，但移除製程、蝕刻製程以及蝕刻/移除技術的其它集合也是適合的。例如，將採用移除/蝕刻製程暴露圖10B到圖10E中的橫截面圖1000b至橫截面圖1000e中的每個元件的元件層106的上表面。在一些實施例中，圖10A的橫截面圖1000a通過以下步驟對應於圖1C的絕緣體上半導體基底100c。在（圖10A的）處理基底102的一個上表面上方形成（圖10A的）第一絕緣層104，在（圖10A的）元件層106的一個下表面上方形成（圖10A的）第二絕緣層108，以及採用移除/蝕刻製程暴露（圖10A的）元件層106的上表面。在一些實施例中，在採用移除/蝕刻製程暴露（圖10B的）元件層106的上表面之後，圖10B的橫截面圖1000b對應於圖2A的絕緣體上半導體基底200a。在一些實施例中，在採用移除/蝕刻製程暴露（圖10C的）元件層106的上表面之後，圖10C的橫截面圖1000c對應於圖2C的絕緣體上半導體基底200c。在一些實施例中，圖10B的橫截面圖1000b通過以下步驟對應於圖2D的絕緣體上半導體基底200d。在（圖10B的）底部介電層202的一個上表面上方形成（圖10B的）第一絕緣層104，在（圖10B的）元件層106的一個下表面上方形成（圖10B的）第二絕緣層108，以及採用移除/蝕刻製程暴露（圖10B的）元件層106的上表面。在一些實施例中，在採用移除/蝕刻製程暴露（圖10D的）元件層106的上表面之後，圖10D的橫截面圖1000d對應於圖3A的絕緣體上半導體基底300a。 在一些實施例中，在採用移除/蝕刻製程暴露（圖10E的）元件層106的上表面之後，圖10E的橫截面圖1000e對應於圖3C的絕緣體上半導體基底300c。 在一些實施例中，圖10D的橫截面圖1000d通過以下步驟對應於圖3D的絕緣體上半導體基底300d。在（圖10D的）底部介電層202的一個上表面上方形成（圖10D的）第一絕緣層104，在（圖10D的）元件層106的一個下表面上方形成（圖10D的）第二絕緣層108，以及採用移除/蝕刻製程暴露（圖10D的）元件層106的上表面。此外，儘管對圖13中的絕緣體上半導體基底執行下文在圖14到圖16中描述的動作，但也可以對由上述針對圖10B到圖10E中的半導體結構的蝕刻/移除製程產生的絕緣體上半導體基底執行所述動作。
如圖14的橫截面圖1400所說明，多個半導體元件402形成於元件層106上。半導體元件402可以例如如同針對圖4所描述的那樣和/或可以例如是MOSFET、某一其它MOS元件、某一其它IGFET、某一其它合適的半導體元件或前述的任何組合。此外，半導體元件402可以例如是全空乏半導體元件或部分空乏半導體元件。
在一些實施例中，用於形成半導體元件402的製程包括以下步驟。將閘極介電層和導電層沉積在元件層106上方，並隨後（例如，通過光刻）將介電層和導電層圖案化到閘極電極410和閘極介電層408中。為了易於說明，閘極電極410中僅有一個標記有410，且閘極介電層408中僅有一個標記有408。摻雜元件層106（例如，通過離子注入或某一其它摻雜製程）以定義與閘極電極410的側壁毗鄰的源極區/汲極區404。為了易於說明，源極區/汲極區404中僅有一個標記有404。在一些實施例中，在形成半導體元件402之前，穿過元件層106延伸到第二絕緣層108形成隔離結構。
如圖15的橫截面圖1500所說明，後段製程互連結構414形成於元件層106和半導體元件402上方。後段製程互連結構414包括互連介電層、多根引線418以及多個通孔420。為了易於說明，引線418中僅有一部分標記有418，且通孔420中僅有一部分標記有420。互連介電層包括層間介電（interlayer dielectric，ILD）層416ild，多個引線交叉介電（interlayer dielectric，IWD）層416iwd以及鈍化層416p。引線交叉介電層416iwd堆疊在層間介電層416ild上方，且鈍化層416p處於引線交叉介電層416iwd上方。層間介電層416ild、引線交叉介電層416iwd以及鈍化層416p可以是或包括例如BPSG、PSG、USG、某一其它低介電常數介電質、氧化矽、某一其它介電質或前述的任何組合。引線418和通孔420交替地堆疊在由層間介電層416ild、引線交叉介電層416iwd以及鈍化層416p限定的互連介電層中。
在一些實施例中，用於形成後段製程互連結構414的製程包括：通過單鑲嵌製程形成通孔420的最底層，且隨後通過所述單鑲嵌製程形成引線418的最底層。此外，在一些實施例中，所述製程包括通過反復執行雙鑲嵌製程形成通孔420的其餘的層和引線418的其餘的層。在一些實施例中，單鑲嵌製程包括：沉積介電層，將介電層圖案化成具有用於單層導電特徵（例如，一層通孔或引線）的開口，並用導電材料填充開口以形成單層導電特徵。介電層可以例如對應於層間介電層416ild或引線交叉介電層416iwd的底部引線交叉介電層。在一些實施例中，雙鑲嵌製程包括：沉積介電層，將介電層圖案化成具有用於兩層導電特徵（例如，一層通孔和一層引線）的開口，並用導電材料填充開口以形成兩層導電特徵。介電層可以例如對應於處於底部引線交叉介電層上方的引線交叉介電層416iwd中的一個。
第一絕緣層104和第二絕緣層108的高介電常數材料和接合介面107的強介面黏附能量減輕對第一絕緣層104和第二絕緣層108的介面的損壞，從而使得介面未被圖11的第一移除製程、圖12的第二移除製程、圖13的第三蝕刻、多個半導體元件（圖14的402）的形成以及後段製程互連結構（圖15的414）的形成（例如，由任何薄化製程和/或利用HF和/或HNA的蝕刻製程或由包括DHF的任何清洗製程）損壞和/或未受所述製程影響。例如，第一絕緣層104和第二絕緣層108的高介電常數材料免於第一蝕刻的HNA蝕刻劑的影響。此外，接合介面107的強介面黏附能量防止由第一蝕刻引起的對接合介面107的損壞。例如，空隙由於第一蝕刻的HNA蝕刻劑而不出現在接合介面107中。此外，例如，第一絕緣層104和第二絕緣層108的介面未被任何後續處理步驟損壞和/或未受任何後續處理步驟影響。
圖16說明根據本公開的形成具有第一高介電常數接合結構和第二高介電常數接合結構的絕緣體上半導體基底的方法1600。雖然將方法1600說明和/或描述為一系列動作或事件，但是應瞭解，所述方法不限於所說明的次序或動作。因此，在一些實施例中，動作可以與所說明的不同次序進行，和/或可同時進行。此外，在一些實施例中，所說明的動作或事件可細分成多個動作或事件，其可與其它動作或子動作在不同時間進行或同時進行。在一些實施例中，可省略一些說明的動作或事件，且可包含其它未說明的動作或事件。
在動作1602中，第一絕緣層形成於處理基底上。圖6說明對應於動作1602的一些實施例的橫截面圖600。
在動作1604中，緩衝層、蝕刻停止層以及元件層形成於犧牲基底上。圖7說明對應於動作1604的一些實施例的橫截面圖700。
在動作1606中，移除緩衝層、蝕刻停止層以及元件層的邊緣部分。圖8說明對應於動作1606的一些實施例的橫截面圖800。
在動作1608中，在緩衝層、蝕刻停止層以及元件層周圍形成第二絕緣層。圖9說明對應於動作1608的一些實施例的橫截面圖900。
在動作1610中，第一絕緣層接合到第二絕緣層，以使緩衝層、蝕刻停止層、元件層、第一絕緣層以及第二絕緣層處於犧牲基底與處理基底之間。圖10A說明對應於動作1610的一些實施例的橫截面圖1000a。
在動作1612中，移除犧牲基底、緩衝層以及蝕刻停止層。圖11到圖13說明對應於動作1612的一些實施例的橫截面圖1100至橫截面圖1300。
在動作1614中，半導體元件形成於元件層上。圖14說明對應於動作1614的一些實施例的橫截面圖1400。
在動作1616中，互連結構形成於半導體元件和元件層上方。圖15說明對應於動作1616的一些實施例的橫截面圖1500。
相應地，在一些實施例中，本申請的實施例涉及一種絕緣體上半導體元件，所述絕緣體上半導體元件包括包圍元件層的第一高介電常數絕緣層和包圍處理基底的第二高介電常數絕緣層，第一高介電常數絕緣層接合到第二高介電常數絕緣體。
在一些實施例中，本申請的實施例提供一種用於形成絕緣體上半導體基底的方法，所述方法包含以下步驟。在處理基底上方形成第一高介電常數接合結構；在犧牲基底上方形成元件層，其中元件層的最外側壁處於犧牲基底的最外側壁之間。在元件層上方形成第二高介電常數接合結構。將第一高介電常數接合結構接合到第二高介電常數接合結構，以使元件層處於犧牲基底與處理基底之間。執行第一移除製程以移除犧牲基底，其中第一移除製程包括在犧牲基底中執行第一蝕刻直到到達元件層為止。
在一些實施例中，第一高介電常數接合結構和第二高介電常數接合結構分別由Al2 O3 構成。在一些實施例中，第一高介電常數接合結構完全包封處理基底，且其中第二高介電常數接合結構完全包封元件層和犧牲基底。在一些實施例中，第一高介電常數接合結構和第二高介電常數接合結構分別由具有類似於氧化矽的電阻率、熱導率以及帶隙的材料構成。在一些實施例中，第一高介電常數接合結構和第二高介電常數接合結構在高介電常數-高介電常數接合介面處相接，使得高介電常數-高介電常數接合介面具有比氧化矽-氧化矽接合介面至少高四倍的介面黏附能量。在一些實施例中，在第一移除製程之後，高介電常數-高介電常數接合介面不存在空隙。在一些實施例中，第一高κ接合結構和第二高介電常數接合結構分別通過低溫原子層沉積製程形成，其中低溫是300攝氏度或低於300攝氏度。在一些實施例中，第一高介電常數接合結構和第二高介電常數接合結構具有低的總厚度變化（TTV）。
在一些實施例中，本申請的實施例提供一種絕緣體上半導體基底，所述絕緣體上半導體基底包含處理基底以及元件層。處理基底位於第一介電結構之下。元件層上覆於第二介電結構，其中第二介電結構的下表面在接合介面處接合到第一介電結構的上表面，且其中第一介電結構和第二介電結構分別由高介電常數材料構成。
在一些實施例中，高介電常數材料是Al2 O3 。在一些實施例中，第一介電結構和第二介電結構在第一接合介面處相接，使得第一接合介面具有比氧化矽-氧化矽接合介面至少高四倍的介面黏附能量。在一些實施例中，第一接合介面的介面黏附能量是約12焦耳/平方米或大於12焦耳/平方米。在一些實施例中，元件層的上表面與第二介電結構的上表面齊平。在一些實施例中，處理基底完全包封在第一掩埋介電結構中，第一掩埋介電結構具有比高介電常數材料的介電常數更小的介電常數，且其中第一掩埋介電結構處於處理基底與第一介電結構之間。在一些實施例中，第二掩埋介電結構設置在元件層的下表面與接合介面之間，其中第二掩埋介電結構具有比高介電常數材料的介電常數更小的介電常數。在一些實施例中，高介電常數材料具有類似於第一掩埋介電結構的電阻率、熱導率以及帶隙。
在一些實施例中，本申請的實施例提供一種積體電路，所述積體電路包含絕緣體上半導體基底，所述絕緣體上半導體基底包含處理基底，位於第一介電結構之下，其中第一介電結構具有沿處理基底的頂側的均勻厚度。所述絕緣體上半導體基底進一步包含元件層以及多個電晶體。元件層上覆於第二介電結構，其中第二介電結構的下表面接合到第一介電結構的上表面，其中第一介電結構和第二介電結構由具有第一介電常數的第一材料構成，其中第一介電常數大於3.9。多個電晶體設置在絕緣體上半導體基底內與上方。
在一些實施例中，多個電晶體分別包括上覆於元件層的閘極介電層，其中各個閘極介電層的介電常數小於第一介電常數，且其中各個閘極介電層具有類似於第一材料的電阻率、熱導率以及帶隙。在一些實施例中，第一材料是Al2 O3 。在一些實施例中，介電層設置在元件層的下表面與第二介電結構的下部內表面之間，其中介電層的介電常數小於第一介電常數。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應理解，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替及變更。
100a、100b、100c、200a、200b、200c、200d、300a、300b、300c、300d:絕緣體上半導體基底 101:邊緣區域 102:處理基底 104:第一絕緣層 104sw、108sw:側壁 106:元件層 107:接合介面 108:第二絕緣層 202:底部介電層 204:頂部介電層 302:阱富集層 400:半導體結構 402:半導體元件 404:源極區/汲極區 406:選擇性導電通道 408:閘極介電層 410:閘極電極 412:間隔件 414:後段製程互連結構 416:互連介電層 416ild:層間介電層 416iwd:引線交叉介電層 416p:鈍化層 418:引線 420:通孔 500:俯視圖 502:積體電路晶粒 600、700、800、900、1000a、1000b、1000c、1000d、1000e、1100、1200、1300、1400、1500:橫截面圖 602a:第一處理晶片 602b:第二處理晶片 602c:第三處理晶片 702:蝕刻停止層 704:緩衝層 706:犧牲基底 710:邊緣部分 802:遮罩 804:凸緣 902a:第一元件晶片 902b:第二元件晶片 902c:第三元件晶片 902d:第四元件晶片 1600:方法 1602、1604、1606、1608、1610、1612、1614、1616:動作 D:直徑 Td、Ths、Ti3、Tsi、Tsi':厚度 Wer:寬度
包含附圖以便進一步理解本發明，且附圖併入本說明書中並構成本說明書的一部分。附圖說明本發明的實施例，並與描述一起用於解釋本發明的原理。結合附圖閱讀以下詳細說明，會最好地理解本發明的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A說明根據本公開的具有第一高介電常數接合結構和第二高介電常數接合結構的絕緣體上半導體基底的一些實施例的橫截面圖。 圖1B和圖1C說明根據本公開的圖1A的絕緣體上半導體基底的不同替代實施例的橫截面圖。 圖2A到圖2D說明根據本公開的其中底部介電層設置在絕緣體上半導體基底的處理基底與第一高介電常數接合結構和第二高介電常數接合結構之間的圖1A的絕緣體上半導體基底的不同替代實施例的橫截面圖。 圖3A到圖3D說明根據本公開的其中阱富集層（trap-rich layer）設置在處理基底與底部介電層之間的圖2A的絕緣體上半導體基底的不同替代實施例的橫截面圖。 圖4說明根據本公開的其中圖1A的絕緣體上半導體基底得到應用的半導體結構的一些實施例的橫截面圖。 圖5說明圖1A的絕緣體上半導體基底的一些實施例的俯視圖。 圖6到圖9、圖10A到圖10E以及圖11到圖15說明根據本公開的用於形成並使用具有第一高介電常數接合結構和第二高介電常數接合結構的絕緣體上半導體基底的方法的一些實施例的一系列橫截面圖。 圖16說明根據本公開的圖6到圖9、圖10A到圖10E以及圖11到圖15的方法的一些實施例的方塊圖。
1600:方法
1602、1604、1606、1608、1610、1612、1614、1616:動作

Claims (20)

  1. 一種用於形成絕緣體上半導體（SOI）基底的方法，包括： 在處理基底上方形成第一高介電常數接合結構； 在犧牲基底上方形成元件層，其中所述元件層的最外側壁處於所述犧牲基底的最外側壁之間； 在所述元件層上方形成第二高介電常數接合結構； 將所述第一高介電常數接合結構接合到所述第二高介電常數接合結構，以使所述元件層處於所述犧牲基底與所述處理基底之間；以及 執行第一移除製程以移除所述犧牲基底，其中所述第一移除製程包括在所述犧牲基底中執行第一蝕刻直到到達所述元件層為止。
  2. 如申請專利範圍第1項所述的方法，其中所述第一高介電常數接合結構和所述第二高介電常數接合結構分別由Al2 O3 構成。
  3. 如申請專利範圍第1項所述的方法，其中所述第一高介電常數接合結構完全包封所述處理基底，且其中所述第二高介電常數接合結構完全包封所述元件層和所述犧牲基底。
  4. 如申請專利範圍第3項所述的方法，其中所述第一高介電常數接合結構和所述第二高介電常數接合結構分別由具有類似於氧化矽的電阻率、熱導率以及帶隙的材料構成。
  5. 如申請專利範圍第1項所述的方法，其中所述第一高介電常數接合結構和所述第二高介電常數接合結構在高介電常數-高介電常數接合介面處相接，使得所述高介電常數-高介電常數接合介面具有比氧化矽-氧化矽接合介面至少高四倍的介面黏附能量。
  6. 如申請專利範圍第5項所述的方法，其中在所述第一移除製程之後，所述高介電常數-高介電常數接合介面不存在空隙。
  7. 如申請專利範圍第1項所述的方法，其中所述第一高介電常數接合結構和所述第二高介電常數接合結構分別通過低溫原子層沉積製程形成，其中所述低溫是300攝氏度或低於300攝氏度。
  8. 如申請專利範圍第7項所述的方法，其中所述第一高介電常數接合結構和所述第二高介電常數接合結構具有低的總厚度變化（TTV）。
  9. 一種絕緣體上半導體（SOI）基底，包括： 處理基底，位於第一介電結構之下；以及 元件層，上覆於第二介電結構，其中所述第二介電結構的下表面在接合介面處接合到所述第一介電結構的上表面，且其中所述第一介電結構和所述第二介電結構分別由高介電常數材料構成。
  10. 如申請專利範圍第9項所述的絕緣體上半導體基底，其中所述高介電常數材料是Al2 O3 。
  11. 如申請專利範圍第9項所述的絕緣體上半導體基底，其中所述第一介電結構和所述第二介電結構在第一接合介面處相接，使得所述第一接合介面具有比氧化矽-氧化矽接合介面至少高四倍的介面黏附能量。
  12. 如申請專利範圍第11項所述的絕緣體上半導體基底，其中所述第一接合介面的所述介面黏附能量是約12焦耳/平方米或大於12焦耳/平方米。
  13. 如申請專利範圍第9項所述的絕緣體上半導體基底，其中所述元件層的上表面與所述第二介電結構的上表面齊平。
  14. 如申請專利範圍第9項所述的絕緣體上半導體基底，其中所述處理基底完全包封在第一掩埋介電結構中，所述第一掩埋介電結構具有比所述高介電常數材料的介電常數更小的介電常數，且其中所述第一掩埋介電結構處於所述處理基底與所述第一介電結構之間。
  15. 如申請專利範圍第14項所述的絕緣體上半導體基底，其中第二掩埋介電結構設置在所述元件層的下表面與所述接合介面之間，其中所述第二掩埋介電結構具有比所述高介電常數材料的介電常數更小的介電常數。
  16. 如申請專利範圍第14項所述的絕緣體上半導體基底，其中所述高介電常數材料具有類似於所述第一掩埋介電結構的電阻率、熱導率以及帶隙。
  17. 一種積體電路（IC），包括： 絕緣體上半導體（SOI）基底，包括： 處理基底，位於第一介電結構之下，其中所述第一介電結構具有沿所述處理基底的頂側的實質上均勻厚度； 元件層，上覆於第二介電結構，其中所述第二介電結構的下表面接合到所述第一介電結構的上表面，其中所述第一介電結構和所述第二介電結構由具有第一介電常數的第一材料構成，且其中所述第一介電常數大於3.9；以及 多個電晶體，設置在所述絕緣體上半導體基底內與所述絕緣體上半導體基底上方。
  18. 如申請專利範圍第17項所述的積體電路，其中所述多個電晶體分別包括上覆於所述元件層的閘極介電層，其中各個所述閘極介電層的介電常數小於所述第一介電常數，且其中各個所述閘極介電層具有類似於所述第一材料的電阻率、熱導率以及帶隙。
  19. 如申請專利範圍第17項所述的積體電路，其中所述第一材料是Al2 O3 。
  20. 如申請專利範圍第17項所述的積體電路，其中介電層設置在所述元件層的下表面與所述第二介電結構的下部內表面之間，其中所述介電層的介電常數小於所述第一介電常數。
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