CN107359167B - 共本体化场效晶体管 - Google Patents

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Abstract

本发明涉及共本体化场效晶体管，其揭示用于共本体化场效晶体管的结构，以及用于形成此类结构的方法。此结构包括通过半导体衬底中沟槽隔离区所界定的半导体材料本体。该本体包括多个第一区段、多个第二区段及一第三区段，该多个第二区段将该多个第一区段与该第三区段耦合。该第三区段包括当作共本体接触部用于至少该多个第一区段的接触区。该多个第一区段及该第三区段具有第一高度，而该多个第二区段具有比该第一高度更小的第二高度。

Description

共本体化场效晶体管
技术领域
本发明大体上关于集成电路，并且特别的是，是关于用于场效晶体管的结构及形成此类结构的方法。
背景技术
互补式金属氧化物半导体(Complementary metal-oxide-semiconductor；CMOS)技术可用在其它应用、射频(RF)电路及高速数字电路。大体上，CMOS技术凭靠互补及对称的p型与n型场效晶体管(nFET与pFET)对以实施逻辑功能。场效晶体管包括主动半导体区、界定于该主动半导体区中的源极与漏极以及栅极电极。对栅极电极施加超过特性临限电压的控制电压时，反转或空乏层通过产生的电场在介于源极与漏极之间的主动半导体区中所界定的通道中形成，而且源极与漏极之间出现载子流动以产生装置输出电流。
绝缘体上半导体(Semiconductor-on-insulator；SOI)衬底可在CMOS技术中有所助益。与使用主体硅晶圆建置的场效晶体管相比较，绝缘体上半导体衬底允许以显著更高速度操作，同时改善电隔离并减少电损耗。取决于SOI衬底的装置层的厚度，场效晶体管可在部分空乏模式下操作，在此模式下，对栅极电极施加典型的控制电压时，装置层中通道内的空乏层并未完全延展至埋置型氧化物层。
部分空乏SOI场效晶体管可制作有两种类型，即浮动本体SOI场效晶体管(floating-bodt SOI field-effect transistors；FBFET)或本体接触型SOI场效晶体管(body contacted SOI field-effect transistors；BCFET)。FBFET因尺寸较小而保存装置区，但因为没有本体接触而蒙受浮动本体效应。BCFET在操作期间可能不稳定，特别是在RF电路或高速数字电路中操作时，因为临限电压是波动本体电压的函数。BCFET包括可消除本体效应的本体接触。然而，BCFET比FBFET包覆更多芯片面积，与使用FBFET建置的电路相比，使用BCFET建置的电路具有较低密度。
需要改良用于场效晶体管的结构及形成此类结构的方法。
发明内容
在本发明的一具体实施例中，一种结构包括通过半导体衬底中沟槽隔离区所界定的半导体材料本体。该本体包括多个第一区段、多个第二区段及一第三区段，该多个第二区段将该多个第一区段与该第三区段耦合。该第三区段包括当作共本体接触部用于至少该多个第一区段的接触区。该多个第一区段及该第三区段具有第一高度，而该多个第二区段具有比该第一高度更小的第二高度。
在本发明的一具体实施例中，提供一种方法，其包括形成通过半导体衬底中沟槽隔离区所界定的半导体材料本体。该本体包括多个第一区段、多个第二区段及一第三区段，该多个第二区段将该多个第一区段与该第三区段耦合。该第三区段包括当作共本体接触部用于至少该多个第一区段的接触区。该多个第一区段及该第三区段具有第一高度，而该多个第二区段具有比该第一高度更小的第二高度。
附图说明
附图为合并于本说明书的一部分并构成该部分，绘示本发明的各项具体实施例，并且连同上述对本发明的一般性说明及下文对具体实施例提供的详细说明，目的是为了阐释本发明的具体实施例。
图1是根据本发明的一具体实施例的衬底的一部分在形成装置结构的制作程序的初始阶段时的俯视图。
图1A是基本上沿着图1所示线条1A-1A取看的截面图。
图1B是基本上沿着图1所示线条1B-1B取看的截面图。
图2是衬底部分在制作程序继图1后的阶段时的俯视图。
图2A是基本上沿着图2所示线条2A-2A取看的截面图。
图2B是基本上沿着图2所示线条2B-2B取看的截面图。
图3是衬底部分在制作程序继图2后的阶段时的俯视图。
图3A是基本上沿着图3所示线条3A-3A取看的截面图。
图3B是基本上沿着图3所示线条3B-3B取看的截面图。
图4是衬底部分在制作程序继图3后的阶段时的俯视图。
图4A是基本上沿着图4所示线条4A-4A取看的截面图。
图4B是基本上沿着图4所示线条4B-4B取看的截面图。
图5是衬底部分在制作程序继图2后的阶段时的俯视图。
图5A是基本上沿着图5所示线条5A-5A取看的截面图。
图5B是基本上沿着图5所示线条5B-5B取看的截面图。
具体实施方式
请参照图1、1A、1B并根据本发明的一具体实施例，运用多阶段蚀刻程序图型化绝缘体上半导体(Semiconductor-on-insulator；SOI)衬底10的装置层12以形成半导体本体18。SOI衬底10更包括埋置型介电层，其形式为埋置型氧化物(BOX)层14，由硅的氧化物(例如：SiO2)与握把晶圆16所构成。装置层12通过中介BOX层14而与握把晶圆16分开，并且比握把晶圆16薄很多。装置层12与握把晶圆16可由诸如单晶硅的单晶半导体材料所构成。BOX层14具有沿着接口(interface)与握把晶圆16直接接触的表面，以及沿着接口与装置层12直接接触的另一表面，而且这些表面通过延展至SOI衬底10的边缘的BOX层14的厚度来分开。装置层12通过BOX层14与握把晶圆16电隔离。
在形成多深度沟槽的程序的初始阶段中，涂敷蚀刻掩模(mask)20，并且将其用于在装置层12中形成自装置层12的顶端表面部分穿过装置层12延展至第一深度的沟槽22。蚀刻掩模20可由诸如有机光阻的一层光敏材料所构成，该光敏材料可予以通过旋转涂布程序涂敷成流体、预烘培、曝露至通过光罩投射的光、曝光后烘焙，然后利用化学显影剂显影以形成沟槽22。此蚀刻程序凭靠一种将装置层12的材料移除、并定时在穿过装置层12至BOX层14之前结束的蚀刻化学作用。随后可移除蚀刻掩模20。蚀刻掩模20若由光阻所构成，可通过灰化或化学剥除，然后再通过清洁程序来移除。
此蚀刻程序过后，半导体本体18包括多个区段24及宽度比区段24更窄的多个区段26。蚀刻程序期间受掩蔽的区段24、26具备装置层12的全厚。将装置层12围绕区段24、26的场域及该装置层介于区段24、26之间的区域部分蚀刻至为装置层12初始厚度一部分的高度，而区段24、26的厚度具有与装置层12的初始厚度相等的高度。区段24比区段26更宽。
请具体参阅图2、2A、2B，图中相似的附图标记对应图1、1A、1B中及后续制作阶段里相似的特征，涂敷蚀刻掩模30，并且使用另一蚀刻程序将沟槽22的深度选择性延展，以在装置层12中形成自装置层12的顶端表面完全穿过装置层12延展至BOX层14的沟槽32。类似于蚀刻掩模20，蚀刻掩模30可由诸如有机光阻的一层光敏材料所构成，该光敏材料可予以通过旋转涂布程序涂敷成流体、预烘培、曝露至通过光罩投射的光、曝光后烘焙，然后利用化学显影剂显影以形成沟槽32。蚀刻掩模30与蚀刻掩模20类似之处在于区段24及区段26受包覆，而不同处在于区段28仅部分受包覆并曝露于其对立端。区段24、26于蚀刻程序的两阶段期间都受掩蔽，维持原封不动，并且保留装置层12的全厚。区段28的受包覆部分保留装置层12的部分厚度。蚀刻并移除装置层12围绕区段24、26、28的场域，以使得沟槽32绕着半导体本体18的整个圆周延展。此蚀刻程序可凭靠对BOX层14的材料具有选择性并将装置层12的材料移除的蚀刻化学作用，使得蚀刻在BOX层14上终止。随后可移除蚀刻掩模30。蚀刻掩模30若由光阻所构成，可通过灰化或化学剥除，然后再通过清洁程序来移除。
半导体本体18的区段28位于区段24、26的相邻对之间。区段28与区段24、26具有不同厚度。具体而言，区段24、26的高度或厚度H1等于装置层12的初始厚度，而区段28的高度或厚度H2是通过在前的蚀刻程序所建立的装置层12的厚度的一部分。以另一种方式陈述，区段24、26具有全高，而区段28比区段24、26的全高更短或更小。可相对于装置层12与BOX层14之间在BOX层14的顶端表面及装置层12的底端表面处出现的接口来测量各别高度。由于高度不同，区段28具有相对于区段24、26的各别顶端表面凹陷的各别顶端表面。区段24具有与区段26相同的长度L1，而区段28的长度L2小于区段24、26的长度。区段24、26、28在长度横切于其长度的平面中具有各别宽度。区段28可置中在相对于区段24、26的长度的位置。
区段28在半导体本体18的区段24与区段26之间提供各别旳实体联结或连接。特别的是，相邻区段26通过多个区段28其中一者连接或耦合在一起，而区段24通过多个区段28其中一者与最接近的区段26耦合。在代表性具体实施例中，多个区段28其中一者用于连接相邻区段26，而多个区段28其中一者用于将各区段24与相邻区段26连接。在操作期间，区段28将区段24与区段26耦合以允许对半导体本体18施加电气偏压。
可进一步处理区段26以形成场效晶体管，并且可进一步处理区段24的部分以形成场效晶体管。受处理区段24、26的数目代表共用半导体本体18的场效晶体管的数目，并且不受限于代表性具体实施例中所示。
请具体参阅图3、3A、3B，其中相似的附图标记对应图2、2A、2B中及后续制作阶段时相似的特征，通过沉积电绝缘体填充沟槽22、32，然后使用例如化学机械研磨相对于装置层12的顶端表面平坦化电绝缘体，来形成沟槽隔离区34。包含沟槽隔离区34的电绝缘体可以是通过化学气相沉积所沉积的氧化硅(例如：二氧化硅)。在一具体实施例中，包含沟槽隔离区34的电绝缘体可以是利用臭氧与四乙基正硅酸盐(TEOS)当作反应剂气体进行次大气压化学气相沉积所沉积的高外观比程序(high-aspect-ratio process；HARP)氧化物膜。
沟槽隔离区34包括位于半导体本体18的相邻区段24、26之间、并将半导体本体18的区段28包覆的突指33。比起介于相邻区段24、26之间的其它位置，于区段28的位置，突指33更薄且更浅。区段28及突指33在区段28的位置处的复合厚度等于区段24、26的厚度，并且等于沟槽隔离区34的全厚。
栅极结构36是在半导体本体18上形成。栅极结构36包括横跨各该区段26的中央部分延展并且还上覆于区段28的中央区段38。T形栅极结构36包括布置于区段24上并且可随后用于接触栅极结构36的端部区段40。
栅极结构36包括栅极电极以及介于该栅极电极与半导体本体18之间的栅极介电质。栅极结构36的栅极电极可由金属、硅化物、多结晶硅(多晶硅)、或这些材料的组合通过物理气相沉积(PVD)、化学气相等沉积所构成。栅极结构36的栅极介电质可由诸如二氧化硅、氮氧化硅、例如氧化铪或氮氧化铪的高k介电材料等介电或绝缘材料，或由该介电材料的组合所形成的层通过化学气相沉积、原子层沉积(ALD)等沉积所构成。栅极结构36的栅极介电质及栅极电极可使用光微影及蚀刻程序通过图型化其成分材料的层堆迭来形成。非传导性间隔物(图未示)可在栅极结构36的侧壁上形成。
请参阅图4、4A、4B，其中相似的附图标记对应图3、3A、3B中及后续制作阶段时相似的特征，涂敷阻隔掩模42而将半导体本体18的区段26部分包覆。将掺质引入栅极结构36未包覆的区段26的端部及栅极结构36与阻隔掩模42未包覆的区段24的端部以界定场效晶体管50的源极/漏极区44、46，其共用栅极结构36。“源极/漏极区”一词于本文中使用时，意为半导体材料的掺杂区，其可作用为场效晶体管的源极或漏极。栅极结构36及阻隔掩模42共同判定半导体本体18接收形成源极/漏极区44、46的掺质的是哪些部分、且半导体本体18未接收形成源极/漏极区44、46的掺质的是哪些部分。后者部分界定场效晶体管50的通道。源极/漏极区44、46的半导体材料可包含出自周期表第五族的n型掺质(例如：磷(P)或砷(As))，其有效给予n型传导性，并且可通过离子布植来引进。选择的布植条件(例如：离子物种、剂量、动能)用以提供所欲浓度分布。引进n型掺质的离子于阻隔掩模42的厚度内终止。
请参阅图5、5A、5B，其中相似的附图标记对应图4、4A、4B中及后续制作阶段时相似的特征，涂敷阻隔掩模(图未示)而将整个半导体本体18包覆，但区段24的周边端部除外。将掺质引入区段24的曝露部分以界定用于接触本体18的共本体接触区52、54。栅极结构36及阻隔掩模51共同判定半导体本体18接收掺质的是哪些部分。共本体接触区52、54的半导体材料可包含选自于周期表第三族的p型掺质(例如：硼(B))，其有效给予p型传导性，并且可通过离子布植来引进。选择的布植条件(例如：离子物种、剂量、动能)用以提供所欲浓度分布。引进p型掺质的离子于阻隔掩模的厚度内终止。在一替代具体实施例中，共本体接触区52、54可接收n型掺质，而源极/漏极区44、46接收p型掺质，用以对各别半导体材料给予相反的传导性类型。
部分由于连接区段28将区段24、26耦合在一起旳关系，场效晶体管50经受共本体化，以使得本体18的半导体材料受共用，并且共本体接触区52、54与所有的场效晶体管50耦合。场效晶体管50之间得以防止串音，这是因为连接区段28相对于BOX层的高度短于区段24、26，而且大体上，装置操作期间场效晶体管50的各别通道中的部分空乏并未延展至区段28的深度。结果是，为操作场效晶体管而施加的临限电压不足以允许不同区段24、26之间连接区段28中的载子流动。举例而言，场效晶体管的临限电压范围可以是0.3伏特至0.5伏特，而允许载子流经连接区段28的临限电压可超过10伏特。然而，连接区段28允许用于稳定装置操作的本体电压的施加。
类似于BCFET，可调节该本体电压以消除临限电压的波动，其消除本体效应并改善装置稳定性。场效晶体管50的共用本体可使用共用本体18的对立端处的共本体接触区52、54来便利地接触。该装置结构保存装置区，如FBFET，这是因为半导体本体19包括多个场效晶体管50以及通过场效晶体管50所共用的共本体接触区52、54。这可改善例如RF电路或高速数字电路中操作时的装置稳定性。
接着进行标准硅化、中段(middle-of-line；MOL)处理及后段(back-end-of-line；BEOL)处理，其包括对于上覆于场效晶体管的局部互连结构形成接触并进行配线，以及对于通过互连配线与场效晶体管耦合的互连结构形成介电层、贯孔插塞及配线，此外也对于衬底10上所制作的另外的装置结构进行其它类似接触。
硅化物层的区段是在栅极结构36、源极/漏极区44、46及共本体接触区52、54上形成。硅化物层可通过硅化程序形成，该硅化程序涉及一或多个退火步骤，使硅化物相通过使一层硅化物形成金属与接触该硅化物形成金属的半导体材料起反应形成。用于硅化物形成金属的候选材料包括但不限于耐火金属，诸如钛(Ti)、钴(Co)或镍(Ni)。
通过中段处理所形成的局部互连结构包括介电层56、接触部60、62、64、以及配线。用于介电层56的候选无机介电材料可包括但不限于二氧化硅(SiO2)、氮化硅(Si3N4)及这些的组合物以及其它介电材料。介电层56可通过诸如溅镀、旋转涂敷或化学气相沉积等任意者的技巧进行沉积，然后通过化学机械研磨进行平坦化。接触部60伸透介电层56以接触位在栅极结构36上的硅化物层。接触部62伸透介电层56以接触位在源极/漏极区44、46上的硅化物层。共本体接触部64伸透介电层56以接触位在共本体接触区52、54上的硅化物层。直流电压源70可与本体接触部64耦合，并且用于在受电时控制本体电压。
本方法如以上所述，用于制作集成电路芯片。产生的集成电路芯片可由制作商以空白晶圆形式(例如：作为具有多个未封装芯片的单一晶圆)、当作裸晶粒或以封装形式来配送。在后例中，芯片嵌装于单芯片封装(例如：塑胶载体，有导线粘贴至母板或其它更高层阶载体)中或多芯片封装(例如：具有表面互连或埋置型互连任一者或两者的陶瓷载体)中。无论如何，芯片可与其它芯片、离散电路元件及/或其它信号处理装置集成，作为中间产品或或最终产品的部分。
本文中对“垂直”、“水平”等用语的参照属于举例，并非限制，用来建立参考架构。“水平”一词于本文中使用时，定义为与半导体衬底的习知平面平行的平面，与其实际三维空间方位无关。“垂直”与“正交”等词是指垂直于水平的方向，如刚才的定义。“侧向”一词是指水平平面内的方向。诸如“上面”及“下面”等词用于指出元件或结构彼此的相对位置，与相对高度截然不同。
“连接”或“耦合”至另一元件、或与该另一元件“连接”或“耦合”的特征可直接连接或耦合至其它元件，或者，转而可出现一或多个中介元件。如无中介元件，一特征可“直接连接”或“直接耦合”至另一元件。如有至少一个中介元件，一特征可“间接连接”或“间接耦合”至另一元件。
本发明的各项具体实施例的描述已为了说明目的而介绍，但用意不在于穷举或受限于所揭示的具体实施例。许多修改及变例对于本领域技术人员将会显而易知，但不会脱离所述具体实施例的范畴及精神。本文中使用的术语是为了最佳阐释具体实施例的原理、对市场出现的技术所作的实务应用或技术改良，或让本领域技术人员能够理解本文中所揭示的具体实施例而选择。

Claims (19)

1.一种半导体结构，包含：
通过半导体衬底中沟槽隔离区所界定的半导体材料本体，该本体包括多个第一区段、多个第二区段及一第三区段，该多个第二区段将该多个第一区段与该第三区段耦合，并且该第三区段包括当作共本体接触部用于至少该多个第一区段的接触区，
其中该多个第一区段及该第三区段具有第一高度，而该多个第二区段具有比该第一高度更小的第二高度，该半导体衬底是包括装置层及埋置型氧化物层的绝缘体上硅衬底，而该多个第一区段、该多个第二区段及该第三区段包含该装置层的部分。
2.如权利要求1所述的半导体结构，其中该沟槽隔离区是由与该多个第一区段及该第三区段的半导体材料共面的绝缘体所构成。
3.如权利要求1所述的半导体结构，其中各该多个第一区段与对应的多个场效晶体管的其中一个相关联。
4.如权利要求3所述的半导体结构，其中各该多个第一区段包括各别该场效晶体管的源极与漏极。
5.如权利要求4所述的半导体结构，更包含：
具有在各第一区段的该源极与该漏极之间跨布该多个第一区段延展的一部分的栅极结构。
6.如权利要求1所述的半导体结构，其中该第三区段及各该多个第一区段与对应的多个场效晶体管的其中一个相关联。
7.如权利要求1所述的半导体结构，其中该多个第一区段配置为相邻对，该多个第一区段的各相邻对通过该多个第二区段的其中一个来连接，而该第三区段通过该多个第二区段的其中一个连接至该多个第一区段的其中一个。
8.如权利要求7所述的半导体结构，其中该多个第一区段具有第一长度及第一宽度，该多个第二区段具有第二长度及第二宽度，而且该第二长度小于该第一长度。
9.如权利要求8所述的半导体结构，其中该多个第二区段相对于该多个第一区段的该第一长度为置中。
10.如权利要求1所述的半导体结构，其中该沟槽隔离区包括位于该多个第一区段与该第三区段之间的多个突指，并且各该多个第二区段垂直位于该多个突指的其中一个与该埋置型氧化物层之间。
11.如权利要求1所述的半导体结构，其中该第一高度等于该装置层的厚度及比该装置层的该厚度更小的该第二高度。
12.如权利要求1所述的半导体结构，更包含：
包括当作另一共本体接触部用于至少该多个第一区段的接触区的第四区段，
其中该多个第一区段及该多个第二区段侧向配置于该第三区段与该第四区段之间。
13.如权利要求1所述的半导体结构，更包含：
电压源；以及
将该电压源与该第三区段的该共本体接触部耦合的一或多个共本体接触部。
14.一种形成半导体结构的方法，该方法包含：
形成通过半导体衬底中沟槽隔离区所界定的半导体材料本体，该本体包括多个第一区段、多个第二区段及一第三区段，该多个第二区段将该多个第一区段与该第三区段耦合，并且该第三区段包括当作共本体接触部用于至少该多个第一区段的接触区，
其中该多个第一区段及该第三区段具有第一高度，而该多个第二区段具有比该第一高度更小的第二高度，该半导体衬底是包括装置层及埋置型氧化物层的绝缘体上硅衬底，而该多个第一区段、该多个第二区段及该第三区段包含该装置层的部分。
15.如权利要求14所述的方法，其中形成通过该半导体衬底中该沟槽隔离区所界定的该半导体材料本体包含：
涂敷将该多个第一区段、该多个第二区段及该第三区段包覆的第一掩模；以及
在涂敷该第一掩模之后，蚀刻该半导体材料以形成伸入该半导体衬底一第一深度的沟槽。
16.如权利要求15所述的方法，更包含：
涂敷将该多个第一区段、该第三区段及各该多个第二区段的中央区包覆的第二掩模；以及
在涂敷该第二掩模之后，蚀刻该半导体材料以使该沟槽深入该半导体衬底一第二深度，
其中该沟槽在各该第三区段的该中央区的位置处保留该第一深度，并且该第二深度大于该第一深度。
17.如权利要求16所述的方法，其中该沟槽以该第二深度延展至该埋置型氧化物层。
18.如权利要求16所述的方法，更包含：
以绝缘体填充该沟槽，
其中该绝缘体包覆各该多个第二区段。
19.如权利要求14所述的方法，其中该沟槽隔离区是由与该多个第一区段及该第三区段的半导体材料共面的绝缘体所构成。
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