TWI408805B - 虛擬本體接觸之三閘極 - Google Patents

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Description

虛擬本體接觸之三閘極
本發明之實施例一般係關於半導體元件，特別是，關於場效電晶體元件。
混合定向技術(hybrid orientation technology(HOT)為PFET反轉層及NFET反轉層提供表面。達到HOT技術之低成本的方法導致了一種類型的FET之元件本體由氧化物(絕緣層上矽(SOI))所隔離，另一類型的FET則實體地連接至塊晶圓。HOT中已有三閘極，但一般缺乏電性臨界電壓(Vt)調整的方法。設定塊矽上三閘極元件中鰭狀物(fin)的高度一般是關鍵的，因為在設計上需要控制高度與寬度，以確保完全地空乏及受控的短通道效應。
三閘極技術已建議用於65nm節點以上之互補式金屬氧化物半導體(CMOS)的延伸尺寸上。此外，塊鰭式場效電晶體(FinFET)整合結構已引入以提供接面隔離或氧化物隔離的鰭式場效電晶體。此外，隨著元件在尺寸上實體地縮小，藉摻雜控制臨界電壓一般變得越來越沒有效率，這是因為個別元件的摻雜物變動。此外，Vt控制變成進一步縮小CMOS元件尺寸的主要障礙。因此，需要可較佳控制FET元件臨界電壓的元件。
鑒於前述，本發明之實施例提供一場效電晶體(FET)，包含一基板；一矽鍺(SiGe)層於基板之上；一半導體層於矽鍺層之上且鄰近矽鍺層；一絕緣層鄰近基板、矽鍺層、及半導體層；一第一閘極結構對鄰近絕緣層；以及一第二閘極結構於絕緣層之上。較佳地，絕緣層鄰近矽鍺層之一側表面及半導體層之一上表面、半導體層之一較低表面、及半導體層之一側表面。較佳地，矽鍺層包含碳。較佳地，第一閘極結構對實質上橫切第二閘極結構。此外，第一閘極結構對較佳係由絕緣層所囊封。
本發明之另一實施例提供一積體電路，包含一基板；一矽鍺(SiGe)層鄰近基板；一第一場效電晶體鄰近基板；以及一第二場效電晶體鄰近矽鍺層，其中第一場效電晶體包含一鰭式場效電晶體(finFET)及一三閘極結構中之任一，其中第二場效電晶體包含一鰭式場效電晶體(finFET)及一三閘極結構中之任一，以及其中第一場效電晶體包含一半導體層於基板之上；一絕緣層於半導體層之上；一介電層於半導體層之上；以及一多晶矽層於介電層及絕緣層之上。再者，第二場效電晶體包含一半導體層於矽鍺層之上；一介電層於半導體層之上且鄰近矽鍺層；以及一多晶矽層於介電層之上且鄰近矽鍺層。此外，矽鍺層可包含碳。積體電路可更包含複數個佈植井區域於基板中，其中佈植井區域之至少其一接觸矽鍺層。此外，積體電路可更包含複數個佈植井區域於基板中，其中佈植井區域之至少其一接觸半導體層。
本發明之又一實施例提供一電晶體，包含一矽基板；一矽鍺(SiGe)層於矽基板之上；一第一場效電晶體(FET)於矽基板之上；以及一第二場效電晶體接觸矽鍺層，其中第一場效電晶體包含一鰭式場效電晶體(finFET)及一三閘極結構中之任一，以及其中第二場效電晶體較佳係包含部分空乏的場效電晶體結構。較佳地，第一FET包含一半導體層於矽基板之上；一絕緣層於半導體層之上；一介電層於半導體層之上；以及一多晶矽層於介電層及絕緣層之上。此外，第二場效電晶體包含一半導體層於矽鍺層之上；一介電層於半導體層之上且鄰近矽鍺層；以及一多晶矽層於介電層之上且鄰近矽鍺層。再者，矽鍺層較佳係包含碳。較佳地，電晶體更包含複數個佈植井區域於基板中，其中佈植井區域之至少其一接觸矽鍺層。此外，電晶體可更包含複數個佈植井區域於基板中，其中佈植井區域之至少其一接觸半導體層。較佳地，電晶體更包含一絕緣層於第一場效電晶體與矽基板之間。而且，電晶體可更包含一空間電荷(space－charge)區於絕緣層中。此外，電晶體較佳更包含一本體(body)區於第二場效電晶體與基板之間，本體區實質上平面於矽鍺層。較佳地，電晶體可更包含一中性(neutral)區於本體區中。此外，第一場效電晶體較佳包含一第一寬度且第二場效電晶體包含一第二寬度，其中第二寬度大於第一寬度。
本發明之再一實施例提供製造一場效電晶體的方法，其中方法包含形成一矽鍺層於一基板之上；沉積一半導體層於矽鍺層之上且鄰近矽鍺層；配置一絕緣層鄰近基板、矽鍺層、及半導體層；放置一第一閘極結構對鄰近絕緣層；以及形成一第二閘極結構於絕緣層之上，其中配置包含形成絕緣層鄰近矽鍺層之一側表面及半導體層之一上表面、半導體層之一較低表面、及半導體層之一側表面。較佳地，配置包含藉由絕緣層囊封第一閘極結構對。
本發明之另一方面提供製造一電晶體的方法，其中方法包含形成一矽鍺層於一矽基板之上；配置一第一場效電晶體於矽基板之上；以及使一第二場效電晶體接觸矽鍺層，其中配置較佳包含使第一場效電晶體接觸矽基板，以及其中配置較佳包含形成一半導體層於矽基板之上；形成一絕緣層於半導體層之上；形成一介電層於半導體層之上；以及形成一多晶矽層於介電層及絕緣層之上。較佳地，第二場效電晶體係藉以下形成：放置一半導體層於矽鍺層之上；放置一介電層於半導體層之上且鄰近矽鍺層；以及放置一多晶矽層於介電層之上且鄰近矽鍺層。本發明之方法更包含形成一絕緣層於第一場效電晶體與基板之間以及於第二場效電晶體與基板之間。此外，本發明之方法可更包含配置第一場效電晶體為一第一寬度，以及配置第二場效電晶體為一第二寬度，其中第二寬度大於第一寬度。
本發明實施例之上述及其他方面可藉由以下描述及所伴隨圖式而有較佳的了解。需了解，以下的描述係用以指出本發明較佳實施例及其許多特定的細節，均僅作舉例之用，並非用以限制本發明。許多變更及修正並不會脫離本發明的精神與範疇，所有此類的變更包含在本發明的範圍內。
本發明之實施例及各種特徵、優點將透過非限制性的實施例來完整的說明，這些實施例係伴隨著圖式而於以下的描述中詳細地說明。需注意，圖式所描述的特徵並無按照比例繪示。習知元件及處理技術的描述將省略，以避免對本發明之實施例造成不必要的誤解。在此所使用的例子只是用以幫助理解本發明實施的方法，進而幫助熟此技藝者實施本發明之實施例。因此，這些例子並非用以限定本發明之範疇。
如前述，目前仍需要能夠較佳地控制FET元件之臨界電壓的元件。本發明之實施例藉由提供在三閘極組態中具有接觸以矽鍺為基礎之元件的自我對準本體之結構，而達成此目標。現在參考圖式，圖1到圖35(B)顯示本發明之較佳實施例，類似的元件符號在圖式中代表相同的對應特徵。
圖1到圖9(B)繪示本發明第一實施例。首先，如圖1所示，本發明第一實施例的結構首先藉由半導體(例如矽)晶圓101所形成，其中晶圓101較佳厚度約為200至500微米。較佳地，晶圓101包含具有{100}晶向的塊矽。之後，矽鍺(SiGe)層103(例如p型SiGe層)選擇性地具有碳，且使用分子束磊晶(MBE)、分子層沉積(ALD)、或化學氣相沉積(CVD)技術，於約550℃的較佳成長溫度下，磊晶地成長於矽晶圓101上。舉例來說，重量比高達1%的碳可加入至SiGe層103，以減輕SiGe層103中的應變(strain)。SiGe層103較佳的厚度約在15至50奈米之間。
接著，使用習知的MBE或CVD技術磊晶地成長另一矽層105於SiGe層103上。較佳地，矽層105包含具有{100}晶向的矽且較佳厚度約在7至50奈米的範圍。使用{100}的矽可針對後續所形成的通道使用高遷移率的平面。接著，如圖2所示，藉由蝕刻較高的矽層105而定義三閘極本體，接著使用相對於矽有選擇性的蝕刻以蝕刻暴露的SiGe層103，並停止於較低的矽晶圓101。蝕刻製程可使用電漿蝕刻、反應性離子蝕刻(RIE)、濕蝕刻、或其他適用於MOS元件的習知蝕刻製程。之後，使用等向蝕刻技術(例如選擇性蝕刻)、或藉由在約600℃下的熱氧化(氧化SiGe的速度大於Si)再藉由等向性的SiO2 蝕刻，而選擇性地移除SiGe層103的端點部分，以底切剩餘的頂部矽區域105。
如圖3所示，使用高溫氧化而熱成長犧牲氧化層107於元件上，較佳約為900℃。接著，如圖4及5所示，使用濕蝕刻移除氧化層107，較佳為氫氟酸(HF)溶液，且成長或沉積閘極性質的介電層109a。介電層109a可包含二氧化矽、或氮化的二氧化矽、或任何其他高k的介電質，如矽酸鉿、二氧化鉿等。如圖6(A)及6(B)所示，使用共形沉積製程(如CVD)而沉積多晶矽層111，其將會形成最終三閘極元件的本體閘極。多晶矽層111較佳具有足夠的厚度，以完全地填滿較高矽層105的底切區域，且較佳具有約為6到200奈米的厚度。
接著，沉積光阻120於多晶矽層111之上，並藉由例如塗佈及回蝕刻製程平坦化，直到暴露出矽本體區域105之上的部份多晶矽層111頂部為止。接著，藉由傳統微影製程圖案化光阻120。
之後，執行非等向性的RIE製程，以蝕刻部分的多晶矽層111及氧化層109a，以分別暴露較低及較高的矽層101、105。繫於SiGe層103側邊之多晶矽層111的剩餘部分係作為元件的本體閘極，而由光阻120所保護之多晶矽層111的剩餘部分係作為元件的接觸區域。透過暴露的係表面之熱氧化及/或氮化、或藉由CVD或ALD技術於元件的暴露部分上沉積高k介電質而接著成長第三介電層109b，如圖7所示。介電層109b較佳厚度約介於1至50奈米之間，並在環繞多晶矽本體閘極區域111的範圍中共形地與介電層109a混合。此外，氧化層109b係作為元件之最終場效電晶體(FET)部分的閘極氧化物。接著，FET閘極係藉由在氧化層109b上沉積(例如使用CVD)多晶矽層113而形成，如圖8(A)及8(B)所示，以建立三閘極結構(二個本體閘極111及FET閘極113)。多晶矽層113較佳具有至少比鰭狀物(fin)(矽區域105)高2倍的高度。此外，源極/汲極接觸112、主閘極接觸116、及本體閘極接觸114係使用習知製程而形成於元件150上。
本發明第一實施例提供有效且低成本的三閘極半導體結構150以及用以在塊矽晶圓101上製造的方法。本發明第一實施例提供閘控(gated)本體接觸114，其藉由提供蝕刻停止材料而提供了塊矽101上三閘極鰭狀物高度的良好控制，其中蝕刻停止材料允許鰭狀物105的高度與準確的矽蝕刻時間大致上無關。再者，閘控本體接觸114允許三閘極鰭狀物105具有注入本體的電荷，使Vt可改變，若有需要的話，還允許本體電位動態地改變或“浮接(float)”。因此，可藉由施以大於臨界電壓的一電壓(對n型FET而言，對p型FET則相反)以關閉(gating off)本體接觸114，而避免有害的本體效應(例如Vt與基板偏壓相依性、及通道驅動的損失)。
特別是，從基板101至三閘極FET本體111的本體接觸114只有在本體接觸閘極114低於臨界電壓時為電性連續，此時由本體接觸閘極111所環繞的本體接觸114係累積電荷而具有電導性(對p型三閘極FET則相反)。因此，在一結構中的最佳操作具有彈性。因此，元件150至少可部分地與施加到半導體材料之電場的效應隔離。
因此，本發明第一實施例提供塊三閘極鰭狀物105與基板101隔離，且具有(1)控制良好的鰭狀物高度，其為三閘極中Vt控制的關鍵、(2)控制良好的塊寄生通道之隔離(未顯示)、及(3)藉由施加截止(cut－off)電壓至隔離閘極113，而有選擇性地“浮接(float)”三閘極元件本體的機會。
本發明第二實施例繪示於圖9至圖14，其基底基板與第一實施例所提供的相同，包含晶圓101、SiGe層103、及矽層105。之後，如圖9所示，第一遮罩106a係圖案化於矽層105之上，以暴露部分的底下矽層105。使用習知離子佈植技術形成深佈植井區域108。舉例來說，井區域108可作為元件的最終p型井區域。根據離子佈植參數，井區域108亦可作為元件的最終n型井區域。接著，如圖10所示，硬式遮罩110係沉積於矽105之上，且可具有約5至50奈米的厚度。硬式遮罩110較佳具有二氧化矽及/或氮化矽，且較佳係使用氧化/氮化或CVD技術而形成。
之後，第二遮罩106b係形成於硬式遮罩110之上，遮罩106b及底下硬式遮罩110的部分係選擇性地蝕刻至底下的矽層105，如圖10所示。接著，在去除第二遮罩106b後，發生另一蝕刻製程，如圖11所示，以移除矽層105的暴露部分，而暴露部分的SiGe層103。圖11中左手邊的鰭狀物105一般將成為元件的NFET部分，圖11中右手邊的鰭狀物205一般將成為元件的PFET部分。當然，熟此技藝者可很快的了解到，根據實施最初佈植井區域108時的最初離子佈植參數，NFET及PEFT部分可轉換(即右手邊的鰭狀物205變成NFET，而左手邊的鰭狀物105變成PFET)。選擇性的氧離子佈植製程(如圖11的向下箭頭所示)也可實施。
接著，如圖12所示，使用緩衝的HF或RIE蝕刻硬式遮罩110的剩餘部分，且形成氧化層112於元件的暴露部分。氧化層112係形成於約600℃的氧化環境，其氧化SiGe的速率遠大於氧化Si的速率。如圖13所示，使用CVD技術沉積多晶矽層114於元件上，且較佳具有約12至150奈米的厚度，或約為三閘極鰭狀物105、205高度的兩倍，並平坦化多晶矽層114。之後，如圖14所示，選擇性地圖案化多晶矽層114，並使用習知技術蝕刻以產生三閘極結構160。三閘極結構包含半導體鰭狀物105及205、通道平面(圖未示)於鰭狀物105及205的頂部及左右側、閘極介電質112於通道平面上、以及閘極電極114鄰近於閘極介電質區域112。
本發明第二實施例提供能夠以提供鰭狀物高度之精準控制的方法來提供三閘極CMOS元件160中Vt的電性設定之結構及方法。鰭狀物105及205的高度係由矽區域105厚度所給定，其係由SiGe層103的選擇性蝕刻/氧化特性所致能。再者，對三閘極結構而言，鰭狀物105及205的寬度跟鰭狀物105及205的高度比較佳係介於2：1及1：2。此外，可施加電壓至倒退井108，以調整或控制Vt。
本發明第三實施例繪示於圖15至圖23。提供混合SOI基底基板，包含具有第一表面方向的矽基板101、埋層氧化區域103、以及具有第二表面方向的矽區域105。較佳地，基板101具有{100}的表面方向而第二矽區域105具有{110}的表面方向，儘管相反，其他的組合也是有可能的。之後，如圖15所示，二氧化矽(SiO2 )層100及氮化矽(Si3 N4 )層106係接續地沉積於矽層105之上。SiO2 層100較佳具有約5至50奈米的厚度，而Si3 N4 層106較佳具有約5至50奈米的厚度。接著，執行選擇性蝕刻製程，如圖16所示，以移除部分的埋層氧化區域103、矽層105、SiO2 層100及Si3 N4 層106，藉此而暴露部分底下的基板層101。
如圖17所示，犧牲側壁間隙壁102形成於由SiGe層103、矽層105、SiO2 層100及Si3 N4 層106之剩餘部分所形成之堆疊的兩側。這些間隙壁可包含CVD二氧化矽或氮化矽，且較佳寬度約介於4到60奈米。側壁間隙壁102的高度可為剛好低於Si3 N4 層106的較高高度。接著，薄SiGe層107較佳具有約介於5至50奈米的厚度，且磊晶地成長於暴露基板101之上，接著為磊晶成長的矽層104，一般成長至矽層105的高度，如圖18所示。矽層104較佳具有約3至50奈米的厚度，且包含具有與基板100相同晶向的矽。之後，藉由使用化學機械研磨及/或RIE回蝕刻而蝕刻SiO2 層100及Si3 N4 層106及側壁間隙壁102的較高部分而平面化結構，如圖19所示。
接著，形成n型井佈植區域112於矽層104，且延伸進入基板層101、環繞側壁間隙壁102、且於SiGe層103底下，如圖20所示。接著，以光阻圖案化三閘極鰭狀區域104、105，並實施選擇性蝕刻製程，如圖21所示，以從矽層104及矽層105產生鰭狀物。鰭狀物蝕刻在其深度延伸至底部SiGe層103時可停止，因此在鰭狀物104中將有SiGe區域107。接著使用O2 在溫度約為600℃下選擇性的氧化暴露的SiGe。使用緩衝的HF蝕刻以移除在此氧化過程中成長於暴露的鰭狀物側壁及頂部的少量二氧化矽，完整的留下大部分氧化SiGe區域。
如圖22所示，藉由熱氧化/氮化而沉積閘極介電材料115，以形成氮氧化矽，及/或使用ALD或CVD技術以形成高k材料環繞每一矽層104及105。材料116的厚度較佳約介於1至50奈米。此製程之後，沉積多晶矽層118於元件之上，且選擇性的圖案化及蝕刻以形成閘極電極。圖23顯示稍微不同的實施例，p型井佈植區域119係沿著n型井佈植區域120而形成。一般而言，根據本發明第三實施例，n型井區域112(圖22)可形成於塊p型井矽層101中。或者，n能帶隔離(n－band－isolated)p型井佈植區域119可形成於塊p型矽層101中。或者，p型井佈植區域(圖未示)可形成於塊n型矽層中。熟此技藝者可輕易地了解到n型井112、120及p型井區域119可互換。在另一實施例中，SOI層101可包含具有{110}晶向的矽，其中元件170的PFET部分係於元件170的塊部分中，而元件170的NFET部分係於SOI層101中。根據圖15到23，元件170的塊部分一般係由元件左手邊部分所定義。在所有這些實施例中，可藉由使用傳統微影製程圖案化光阻，以在所欲形成井的地方形成開口，以及n型或p型種類的離子佈植，而形成所描述的井。在n能帶的情況中，藉由使用較高的能量，可使用用於佈植p型井之相同的遮罩來佈植n能帶，因此，相較於p型井種類(一般為硼)，有較深的n能帶(n型)種類(一般為砷)佈植。
一般而言，本發明第三實施例提供電性臨界電壓控制致能的HOT三閘極元件170，其具有一元件於SOI層101中及另一元件於塊區域中。此提供了低成本的混合井及背閘極(back－gate)解決方案，以分別透過井偏壓及背閘極偏壓電性地改變Vt。在埋層氧化物103底下的井區域112及119為三閘極本體105的有效背閘極。藉電性控制來設定Vt可使得對摻雜及較佳控制元件Vts的依賴程度較低，這是因為當摻雜較低時，摻雜變動對Vt變化的影響較低，以及因為在Vt中製程所引起的變動可由適當的井及背閘極偏壓而電性地修正。
本發明第四實施例繪示於圖24至圖35(B)。提供與第一及第二實施例相同的基底基板，包含晶圓101、SiGe層103、及矽層105。如同第三實施例，如圖24所示，SiO2 層100及Si3 N4 層106係接續地沉積於矽層105之上。SiO2 層100的厚度較佳約介於5至50奈米，而Si3 N4 層106的厚度較佳約介於5至50奈米。接著，光阻遮罩122係沉積並選擇性圖案化於Si3 N4 層106上。接著，選擇性地，如圖25所示，執行選擇性蝕刻製程以移除部分的SiO2 層100及Si3 N4 層106，藉此暴露部分底下的矽層105。
之後，去除光阻遮罩122且回蝕刻SiO2 層100，以移除SiO2 層100的端點部分，如圖26所示。接著，如圖27所示，使用習知蝕刻製程移除Si3 N4 層106。如圖28所示，在未被SiO2 層100所保護的區域中蝕刻結構，以在暴露區域中移除較高的矽層105及底下的SiGe層103，向下至底部矽基板層101的上表面，藉此產生一鰭狀物結構128及一台面(mesa)結構129。圖29繪示SiGe層103的選擇性回蝕刻後之結構。此蝕刻具有足夠的持續時間，以完全地底切鰭狀物128，但不夠底切台面129。在圖29所示結構左手邊的鰭狀物128係由源極/汲極區域144(以非斜線繪示)所支撐，因為其從平面外來看圖29及30所示的圖片。
接著，選擇性移除SiO2 層100，藉此圖案化一選擇性遮罩(圖未示)於圖29中左手邊的鰭狀物結構128上，且移除在較寬鰭狀物結構129(圖29中右手邊鰭狀物結構129)上的SiO2 層100。如果在移除SiO2 層過程中遮蔽鰭狀物128，則鰭狀物128只會在結構128側邊被閘控。如果鰭狀物128沒有被遮蔽，則頂部表面也會被閘控且鰭狀物可形成三閘極電晶體。所形成的結構如圖30所示。接著，共形間隙壁125較佳包含氮化矽或氧化矽，且沉積於整體結構上，如圖31所示。此間隙壁較佳具有約鰭狀物120寬度的2.5至3.5倍。之後，如圖32所示，執行方向性的蝕刻製程，藉此移除間隙壁125，除了在圖32左手邊的鰭狀物結構128及右手邊的鰭狀物結構129中之矽層105底下的區域之外。
接著，沉積閘極介電層130於鰭狀物結構128及129，如圖33所示。可使用氧化及/或氮化以形成氮氧化矽，及/或使用CVD/ALD以形成高k介電質，用以形成介電層130。較佳地，層130的厚度約介於1至5奈米。接著，多晶矽層132係沉積於元件上，如圖34所示，且選擇性地在對應的鰭狀物結構128及台面結構129上蝕刻，以形成閘極電極。較佳地，多晶矽層132大於鰭狀物128及129的2倍高度。
分別在圖35(A)所示元件180的鰭狀物及台面結構128、129中形成空間電荷區域134。區域134變成“空間電荷(space－charged)”是由於閘極電極132的電性變動，其排斥了電晶體本體中的主要電荷。一般而言，鰭狀物結構128為完全空乏的FinFET或三閘極元件，而台面結構129為部分空乏的塊接觸(bulk－contacted)本體FET元件。結構128由足夠小的體積製成，其閘極電極空乏主要電荷的整個鰭狀物(或本體)，使其成為所謂的“完全空乏元件”，相反的，台面結構129藉由SiGe/Si層103/101鄰近矽層105，其具有非常大的空間，且只有元件本體的一部分可有效地藉由閘極電極132空乏主要電荷，因此成為“部分空乏”。此外，可植入井區域(圖未示)於元件180中，以根據習知的程序形成PFET及NFET結構。圖35(B)描述圖35(A)結構180的上視圖，更描述有關每一鰭狀物128、129的多晶矽閘極區域132之鰭狀物結構128的源極/汲極區域146a及鰭狀物結構129的源極/汲極區域146b。
本發明第四實施例提供低成本、低電容製程的絕緣體－隔離FinFET或三閘極元件128及具有本體接觸的塊狀、部分空乏的FET129。因此，本發明第四實施例提供與基板101隔離、具有控制良好的鰭狀物高度之塊三閘極鰭狀物105，其為三閘極結構中Vt控制的關鍵，以及塊寄生通道之控制良好的隔離。鰭狀物高度係藉由SiGe層103而正確地控制，其允許建立等於SiGe層103上之矽層105厚度的高度。此外，部分空乏FET129可具有藉由施加電性偏壓至其基板101而調整的Vt。本發明第四實施例利用SiGe為主的塊整合，用以產生塊基板101上的FinFETs及/或三閘極。藉由增加SiGe層103之受限的選擇性回蝕刻，並接著藉由薄氧化物填充製程，本發明第四實施例達到氧化物隔離(oxide－isolated)鰭狀物及塊連接(bulk－connected)FETs。
本發明的許多實施例可形成至積體電路晶片中。所產生的積體電路晶片可藉由製造者以裸晶圓(raw wafer)形式(即具有多個未封裝晶片的單一晶圓)分配，例如裸晶粒(bare die)，或以封裝的形式。在後者中，晶片可以單一晶片封裝(例如可塑載體，具有固定於主機板或其他高階載體的導線)或以多晶片封裝(例如陶瓷載體，具有表面互連或埋層互連之一或兩者皆具)固定。無論如何，晶片接著與其他晶片、分離電路元件、及/或其他單一製程元件整合，作為中間產物(例如主機板)、或最終產物。最終產物可為包含積體電路晶片的任何產品，範圍從玩具及其他低階應用到具有顯示器、鍵盤或其他輸入元件的先進電腦產品及中央處理器。
前述特定實施例的描述已完全地揭露本發明實施例的一般特性，其他人藉由目前的知識，可輕易地針對各種應用進行修改或變更，而不會脫離本發明的精神與範疇，因此，所有此類的變更包含在本發明的範圍內。需了解，在此所使用的措詞及術語僅用以說明，而非用以限制。因此，雖然已就上述特定的具體實施例來說明本發明，但是熟此技藝者應明白，可在隨附申請專利範圍的精神與範疇內，利用修改方法來實施本發明。
100．．．SiO2 層
101、102．．．晶圓
103、107．．．SiGe層
104、105．．．矽層
106．．．Si3 N4 層
106a、106b．．．遮罩
107．．．氧化層
108．．．井區域
109a、109b．．．介電層
110．．．硬式遮罩
111、113、114、118．．．多晶矽層
112．．．源極/汲極接觸
116．．．主閘極接觸
119．．．p型井佈植區域
120．．．電阻
122．．．光阻遮罩
125．．．間隙壁
128、129、205．．．鰭狀物
130．．．閘極介電層
132．．．閘極電極
134．．．空間電荷區域
144、146a、146b．．．源極/汲極區域
150、180．．．元件
160．．．三閘極結構
本發明之實施例可藉由上述說明並參考附圖而由較佳的了解：圖1至圖8(B)為根據本發明第一實施例所繪示之積體電路結構之依序製造概要圖；圖9至圖14為根據本發明第二實施例所繪示之積體電路結構之依序製造概要圖；圖15至圖23為根據本發明第三實施例所繪示之積體電路結構之依序製造概要圖；以及圖24至圖35(B)為根據本發明第四實施例所繪示之積體電路結構之依序製造概要圖。
101．．．晶圓
105．．．矽層
111．．．多晶矽層
112．．．源極/汲極接觸
113．．．多晶矽層
114．．．多晶矽層
116．．．主閘極接觸
150．．．元件

Claims (31)

  1. 一種場效電晶體(FET)，包含：一基板；一矽鍺(SiGe)層於該基板之上；一半導體層於該矽鍺層之上且鄰近該矽鍺層；一絕緣層鄰近該基板、該矽鍺層、及該半導體層；一第一閘極結構對鄰近該絕緣層；以及一第二閘極結構於該絕緣層之上。
  2. 如請求項1所述之場效電晶體，其中該絕緣層鄰近該矽鍺層之一側表面及該半導體層之一上表面、該半導體層之一較低表面、及該半導體層之一側表面。
  3. 如請求項1所述之場效電晶體，其中該矽鍺層包含碳。
  4. 如請求項1所述之場效電晶體，其中該第一閘極結構對實質上橫切該第二閘極結構。
  5. 如請求項1所述之場效電晶體，其中該第一閘極結構對係由該絕緣層囊封(encapsulated)。
  6. 一種積體電路，包含：一基板；一矽鍺(SiGe)層鄰近該基板； 一第一場效電晶體鄰近該基板；一第二場效電晶體鄰近該矽鍺層；以及複數個佈植井區域於該基板中，其中該佈植井區域之至少其一接觸該矽鍺層。
  7. 如請求項6所述之積體電路，其中該第一場效電晶體包含一鰭式場效電晶體(finFET)及一三閘極結構中之任一。
  8. 如請求項6所述之積體電路，其中該第二場效電晶體包含一鰭式場效電晶體(finFET)及一三閘極結構中之任一。
  9. 如請求項6所述之積體電路，其中該第二場效電晶體包含：一半導體層於該矽鍺層之上；一介電層於該半導體層之上且鄰近該矽鍺層；以及一多晶矽層於該介電層之上且鄰近該矽鍺層。
  10. 如請求項6所述之積體電路，其中該矽鍺層包含碳。
  11. 一種積體電路，包含：一基板；一矽鍺(SiGe)層鄰近該基板；一第一場效電晶體鄰近該基板；一第二場效電晶體鄰近該矽鍺層；以及 複數個佈植井區域於該基板中；其中該第一場效電晶體包含：一半導體層於該基板之上；一絕緣層於該半導體層之上；一介電層於該半導體層之上；以及一多晶矽層於該介電層及該絕緣層之上；其中該佈植井區域之至少其一接觸該半導體層。
  12. 一種電晶體，包含：一矽基板；一矽鍺(SiGe)層於該矽基板之上；一第一場效電晶體(FET)於該矽基板之上；以及一第二場效電晶體接觸該矽鍺層；其中該第一場效電晶體包含：一半導體層於該矽基板之上；一絕緣層於該半導體層之上；一介電層於該半導體層之上；以及一多晶矽層於該介電層及該絕緣層之上。
  13. 一種電晶體，包含：一矽基板；一矽鍺(SiGe)層於該矽基板之上；一第一場效電晶體(FET)於該矽基板之上；一第二場效電晶體接觸該矽鍺層；以及 其中該第二場效電晶體包含：一半導體層於該矽鍺層之上；一介電層於該半導體層之上且鄰近該矽鍺層；以及一多晶矽層於該介電層之上且鄰近該矽鍺層。
  14. 一種電晶體，包含：一矽基板；一矽鍺(SiGe)層於該矽基板之上；一第一場效電晶體(FET)於該矽基板之上；一第二場效電晶體接觸該矽鍺層；以及複數個佈植井區域於該基板中，其中該佈植井區域之至少其一接觸該矽鍺層。
  15. 如請求項12~13中任一項所述之電晶體，其中該第一場效電晶體包含一鰭式場效電晶體(finFET)及一三閘極結構中之任一。
  16. 如請求項12~13中任一項所述之電晶體，其中該第二場效電晶體包含部分空乏的場效電晶體結構。
  17. 如請求項12~13中任一項所述之電晶體，其中該矽鍺層包含碳。
  18. 如請求項12所述之電晶體，更包含複數個佈植井區域於 該基板中，其中該佈植井區域之至少其一接觸該半導體層。
  19. 如請求項12~13中任一項所述之電晶體，更包含一絕緣層於該第一場效電晶體與該矽基板之間。
  20. 如請求項19所述之電晶體，更包含一空間電荷(space-charge)區於該絕緣層中。
  21. 如請求項12~13中任一項所述之電晶體，更包含一本體(body)區於該第二場效電晶體與該基板之間，該本體區實質上平面於該矽鍺層。
  22. 如請求項21所述之電晶體，更包含一中性(neutral)區於該本體區中。
  23. 如請求項12~13中任一項所述之電晶體，其中該第一場效電晶體包含一第一寬度且該第二場效電晶體包含一第二寬度，其中該第二寬度大於該第一寬度。
  24. 一種製造一場效電晶體的方法，該方法包含：形成一矽鍺層於一基板之上；沉積一半導體層於該矽鍺層之上且鄰近該矽鍺層；配置一絕緣層鄰近該基板、該矽鍺層、及該半導體層；放置一第一閘極結構對鄰近該絕緣層；以及 形成一第二閘極結構於該絕緣層之上。
  25. 如請求項24所述之方法，其中該配置包含形成該絕緣層鄰近該矽鍺層之一側表面及該半導體層之一上表面、該半導體層之一較低表面、及該半導體層之一側表面。
  26. 如請求項24所述之方法，其中該配置包含藉由該絕緣層囊封該第一閘極結構對。
  27. 一種製造一電晶體之方法，該方法包含：形成一矽鍺層於一矽基板之上；配置一第一場效電晶體於該矽基板之上；以及使一第二場效電晶體接觸該矽鍺層；其中該配置包含使該第一場效電晶體接觸該矽基板。
  28. 一種製造一電晶體之方法，該方法包含：形成一矽鍺層於一矽基板之上；配置一第一場效電晶體於該矽基板之上；以及使一第二場效電晶體接觸該矽鍺層；其中該配置包含：形成一半導體層於該矽基板之上；形成一絕緣層於該半導體層之上；形成一介電層於該半導體層之上；以及形成一多晶矽層於該介電層及該絕緣層之上。
  29. 一種製造一電晶體之方法，該方法包含：形成一矽鍺層於一矽基板之上；配置一第一場效電晶體於該矽基板之上；以及使一第二場效電晶體接觸該矽鍺層；其中該第二場效電晶體係藉以下形成：放置一半導體層於該矽鍺層之上；放置一介電層於該半導體層之上且鄰近該矽鍺層；以及放置一多晶矽層於該介電層之上且鄰近該矽鍺層。
  30. 如請求項27~29中任一項所述之方法，更包含形成一絕緣層於該第一場效電晶體與該基板之間以及於該第二場效電晶體與該基板之間。
  31. 如請求項27~29中任一項所述之方法，更包含配置該第一場效電晶體為一第一寬度以及配置該第二場效電晶體為一第二寬度，其中該第二寬度大於該第一寬度。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2886763B1 (fr) * 2005-06-06 2007-08-03 Commissariat Energie Atomique Procede de realisation d'un composant comportant au moins un element a base de germanium et composant ainsi obtenu
US7348225B2 (en) * 2005-10-27 2008-03-25 International Business Machines Corporation Structure and method of fabricating FINFET with buried channel
EP1801864B1 (en) * 2005-12-23 2009-11-18 Imec Method for selective epitaxial growth of source/drain areas
US7772048B2 (en) * 2007-02-23 2010-08-10 Freescale Semiconductor, Inc. Forming semiconductor fins using a sacrificial fin
KR100858882B1 (ko) * 2007-03-19 2008-09-17 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조 방법
US7485520B2 (en) * 2007-07-05 2009-02-03 International Business Machines Corporation Method of manufacturing a body-contacted finfet
WO2009044236A1 (en) * 2007-10-03 2009-04-09 Freescale Semiconductor, Inc. Method of forming an inverted t shaped channel structure for an inverted t channel field effect transistor device
WO2010025083A1 (en) * 2008-08-28 2010-03-04 Memc Electronic Materials, Inc. Bulk silicon wafer product useful in the manufacture of three dimensional multigate mosfets
JP2010098081A (ja) * 2008-09-16 2010-04-30 Hitachi Ltd 半導体装置
JP5404812B2 (ja) * 2009-12-04 2014-02-05 株式会社東芝 半導体装置の製造方法
CN102117828B (zh) * 2009-12-30 2013-02-06 中国科学院微电子研究所 半导体器件及其制造方法
CN102347350A (zh) * 2010-07-30 2012-02-08 中国科学院微电子研究所 一种半导体结构及其制造方法
CN102956498B (zh) * 2011-08-31 2015-09-09 中国科学院微电子研究所 半导体器件及其制造方法
US8728881B2 (en) 2011-08-31 2014-05-20 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and method for manufacturing the same
CN103579004B (zh) 2012-08-10 2016-05-11 中国科学院微电子研究所 FinFET及其制造方法
CN103681275B (zh) * 2012-09-12 2016-07-27 中芯国际集成电路制造(上海)有限公司 一种具有高度可控鳍片的半导体器件以及制备方法
CN103811320B (zh) * 2012-11-09 2017-08-11 中国科学院微电子研究所 半导体器件及其制造方法
CN103811339B (zh) * 2012-11-09 2016-12-21 中国科学院微电子研究所 半导体器件及其制造方法
JP5928363B2 (ja) * 2013-02-01 2016-06-01 信越半導体株式会社 シリコン単結晶ウエーハの評価方法
US8975125B2 (en) 2013-03-14 2015-03-10 International Business Machines Corporation Formation of bulk SiGe fin with dielectric isolation by anodization
US9082722B2 (en) * 2013-03-25 2015-07-14 Raytheon Company Monolithic integrated circuit (MMIC) structure and method for forming such structure
US9082788B2 (en) 2013-05-31 2015-07-14 Stmicroelectronics, Inc. Method of making a semiconductor device including an all around gate
US8987082B2 (en) 2013-05-31 2015-03-24 Stmicroelectronics, Inc. Method of making a semiconductor device using sacrificial fins
US20140353716A1 (en) 2013-05-31 2014-12-04 Stmicroelectronics, Inc Method of making a semiconductor device using a dummy gate
US9190411B2 (en) 2013-06-11 2015-11-17 Globalfoundries Inc. Retrograde doped layer for device isolation
US9224822B2 (en) 2013-09-10 2015-12-29 Globalfoundries Inc. High percentage silicon germanium alloy fin formation
CN105374685B (zh) * 2014-08-30 2019-01-25 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US9536882B2 (en) 2014-12-18 2017-01-03 Globalfoundries Inc. Field-isolated bulk FinFET
US10157992B2 (en) 2015-12-28 2018-12-18 Qualcomm Incorporated Nanowire device with reduced parasitics
US9748404B1 (en) 2016-02-29 2017-08-29 International Business Machines Corporation Method for fabricating a semiconductor device including gate-to-bulk substrate isolation
US10930793B2 (en) 2017-04-21 2021-02-23 International Business Machines Corporation Bottom channel isolation in nanosheet transistors
KR20210018573A (ko) 2019-08-05 2021-02-18 삼성전자주식회사 활성 영역 및 게이트 구조물을 갖는 반도체 소자
US11916121B2 (en) * 2020-06-29 2024-02-27 Taiwan Semiconductor Manufacturing Company Limited Tri-gate orthogonal channel transistor and methods of forming the same
JP7464554B2 (ja) 2021-03-12 2024-04-09 株式会社東芝 高周波トランジスタ
CN112993040B (zh) * 2021-04-19 2021-08-17 中国科学院宁波材料技术与工程研究所 单晶体管结构、多晶体管结构以及电子装置
JP2023088079A (ja) * 2021-12-14 2023-06-26 ユナイテッド・セミコンダクター・ジャパン株式会社 半導体装置及び半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5963817A (en) * 1997-10-16 1999-10-05 International Business Machines Corporation Bulk and strained silicon on insulator using local selective oxidation
US6583469B1 (en) * 2002-01-28 2003-06-24 International Business Machines Corporation Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4946799A (en) * 1988-07-08 1990-08-07 Texas Instruments, Incorporated Process for making high performance silicon-on-insulator transistor with body node to source node connection
US5289027A (en) * 1988-12-09 1994-02-22 Hughes Aircraft Company Ultrathin submicron MOSFET with intrinsic channel
US5340754A (en) * 1992-09-02 1994-08-23 Motorla, Inc. Method for forming a transistor having a dynamic connection between a substrate and a channel region
JP2870635B2 (ja) * 1997-04-17 1999-03-17 日本電気株式会社 半導体装置
CN1219328C (zh) * 1998-02-19 2005-09-14 国际商业机器公司 具有改善了注入剂的场效应晶体管及其制造方法
JP3383219B2 (ja) * 1998-05-22 2003-03-04 シャープ株式会社 Ｓｏｉ半導体装置及びその製造方法
US6365465B1 (en) * 1999-03-19 2002-04-02 International Business Machines Corporation Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques
US6111778A (en) * 1999-05-10 2000-08-29 International Business Machines Corporation Body contacted dynamic memory
KR100304713B1 (ko) * 1999-10-12 2001-11-02 윤종용 부분적인 ｓｏｉ 구조를 갖는 반도체소자 및 그 제조방법
KR100350575B1 (ko) * 1999-11-05 2002-08-28 주식회사 하이닉스반도체 소오스-바디-기판이 접촉된 이중막 실리콘 소자 및 제조방법
KR100356577B1 (ko) * 2000-03-30 2002-10-18 삼성전자 주식회사 에스오아이 기판과 그 제조방법 및 이를 이용한에스오아이 엠오에스에프이티
US6391752B1 (en) * 2000-09-12 2002-05-21 Taiwan Semiconductor Manufacturing, Co., Ltd. Method of fabricating a silicon-on-insulator semiconductor device with an implanted ground plane
US6716684B1 (en) * 2000-11-13 2004-04-06 Advanced Micro Devices, Inc. Method of making a self-aligned triple gate silicon-on-insulator device
US6759282B2 (en) * 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
US6642579B2 (en) * 2001-08-28 2003-11-04 International Business Machines Corporation Method of reducing the extrinsic body resistance in a silicon-on-insulator body contacted MOSFET
JP2003188383A (ja) * 2001-12-14 2003-07-04 Hitachi Ltd 半導体集積回路装置及びその製造方法
US6774437B2 (en) * 2002-01-07 2004-08-10 International Business Machines Corporation Fin-based double poly dynamic threshold CMOS FET with spacer gate and method of fabrication
US6642090B1 (en) * 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
US7163851B2 (en) * 2002-08-26 2007-01-16 International Business Machines Corporation Concurrent Fin-FET and thick-body device fabrication
US7259425B2 (en) * 2003-01-23 2007-08-21 Advanced Micro Devices, Inc. Tri-gate and gate around MOSFET devices and methods for making same
US6762483B1 (en) * 2003-01-23 2004-07-13 Advanced Micro Devices, Inc. Narrow fin FinFET
KR100483425B1 (ko) * 2003-03-17 2005-04-14 삼성전자주식회사 반도체소자 및 그 제조 방법
US7045401B2 (en) * 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
JP4446690B2 (ja) * 2003-06-27 2010-04-07 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
JP2005045245A (ja) * 2003-07-18 2005-02-17 Interuniv Micro Electronica Centrum Vzw マルチゲート半導体デバイスおよびそれを形成するための方法
US7172943B2 (en) * 2003-08-13 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
WO2005020325A1 (ja) * 2003-08-26 2005-03-03 Nec Corporation 半導体装置及びその製造方法
US6787404B1 (en) * 2003-09-17 2004-09-07 Chartered Semiconductor Manufacturing Ltd. Method of forming double-gated silicon-on-insulator (SOI) transistors with reduced gate to source-drain overlap capacitance
US20070075372A1 (en) * 2003-10-20 2007-04-05 Nec Corporation Semiconductor device and manufacturing process therefor
US6946377B2 (en) * 2003-10-29 2005-09-20 Texas Instruments Incorporated Multiple-gate MOSFET device with lithography independent silicon body thickness and methods for fabricating the same
US7923782B2 (en) * 2004-02-27 2011-04-12 International Business Machines Corporation Hybrid SOI/bulk semiconductor transistors
JP3954589B2 (ja) * 2004-03-26 2007-08-08 株式会社東芝 半導体装置の製造方法
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7056773B2 (en) * 2004-04-28 2006-06-06 International Business Machines Corporation Backgated FinFET having different oxide thicknesses
US7105934B2 (en) * 2004-08-30 2006-09-12 International Business Machines Corporation FinFET with low gate capacitance and low extrinsic resistance

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5963817A (en) * 1997-10-16 1999-10-05 International Business Machines Corporation Bulk and strained silicon on insulator using local selective oxidation
US6583469B1 (en) * 2002-01-28 2003-06-24 International Business Machines Corporation Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same

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Publication number Publication date
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