WO2005020325A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
WO2005020325A1
WO2005020325A1 PCT/JP2004/012092 JP2004012092W WO2005020325A1 WO 2005020325 A1 WO2005020325 A1 WO 2005020325A1 JP 2004012092 W JP2004012092 W JP 2004012092W WO 2005020325 A1 WO2005020325 A1 WO 2005020325A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor
gate electrode
transistor
fin
semiconductor device
Prior art date
Application number
PCT/JP2004/012092
Other languages
English (en)
French (fr)
Inventor
Shigeharu Yamagami
Hitoshi Wakabayashi
Kiyoshi Takeuchi
Koichi Takeda
Atsushi Ogura
Masayasu Tanaka
Masahiro Nomura
Toru Tatsumi
Koji Watanabe
Koichi Terashima
Original Assignee
Nec Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corporation filed Critical Nec Corporation
Priority to JP2005513330A priority Critical patent/JPWO2005020325A1/ja
Publication of WO2005020325A1 publication Critical patent/WO2005020325A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device provided with an MIS field-effect transistor having a gate electrode on a semiconductor protrusion protruding from a base plane, and a method of manufacturing the same. .
  • V a so-called Fin MISFET
  • This Fin-type MISFET has a rectangular parallelepiped semiconductor convex portion, and a gate electrode is provided so as to extend from one side surface of the rectangular parallelepiped semiconductor convex portion to the opposite side surface beyond the upper surface.
  • a gate insulating film is interposed between the rectangular parallelepiped semiconductor convex portion and the gate electrode, and a channel is formed mainly along both side surfaces of the rectangular parallelepiped semiconductor convex portion.
  • Such a Fin-type MISFET is advantageous not only for miniaturization of point force that allows the channel width to be taken in the direction perpendicular to the substrate plane, but also for improving cut-off characteristics and carrier mobility, as well as improving short-channel effects and punch-through. It is known that it is advantageous for various characteristics improvement such as reduction.
  • JP-A-64-8670 discloses that a semiconductor convex portion having a source region, a drain region and a channel region has a side surface substantially perpendicular to the plane of a wafer substrate.
  • An M ⁇ S field-effect transistor having a rectangular parallelepiped shape, wherein the height of the rectangular semiconductor convex portion is larger than its width and the gate electrode extends in a direction perpendicular to the plane of the wafer substrate. (MOSFET) is disclosed.
  • a part of a silicon wafer substrate 101 is formed as a rectangular parallelepiped portion 103, and gate electrodes 105 extend on both sides beyond the top of the rectangular parallelepiped portion 103.
  • a source region and a drain region are formed on both sides of the gate electrode, and a channel is formed in a portion below the insulating film 104 below the gate electrode.
  • the channel width corresponds to twice the height h of the rectangular parallelepiped portion 103
  • the gate length corresponds to the width L of the gate electrode 105.
  • the rectangular parallelepiped portion 103 is formed by forming a groove by anisotropically etching the silicon wafer substrate 101 and leaving the groove inside the groove.
  • the gate electrode 105 is provided on the insulating film 102 formed in the groove so as to straddle the rectangular parallelepiped portion 103.
  • an S ⁇ I substrate including a silicon wafer substrate 111, an insulating layer 112, and a silicon single crystal layer is prepared, and the silicon single crystal layer is patterned to form a rectangular parallelepiped portion.
  • a gate electrode 115 is provided on the exposed insulating layer 112 so as to straddle the rectangular parallelepiped portion 113.
  • a source region and a drain region are formed on both sides of the gate electrode, and a channel is formed on a portion below the insulating film 114 below the gate electrode.
  • the channel width corresponds to the sum of twice the height a of the rectangular parallelepiped portion 113 and its width b
  • the gate length corresponds to the width L of the gate electrode 115.
  • FIGS. 2 (a) to 2 (c) disclose a Fin-type MOSFET having a plurality of rectangular semiconductor convex portions (convex semiconductor layers 213), for example, as shown in FIGS. 2 (a) to 2 (c). It has been disclosed.
  • FIG. 2 (b) is a cross-sectional view taken along line BB of FIG. 2 (a)
  • FIG. 2 (c) is a cross-sectional view taken along line CC of FIG. 2 (a).
  • This Fin-type MOSFET has a plurality of convex semiconductor layers 213 formed by a part of the p-layer 211 of the silicon substrate 210, these are arranged in parallel with each other, and straddle the center of these convex semiconductor layers.
  • a gate electrode 216 is provided.
  • the gate electrode 216 is formed along the side surface of each convex semiconductor layer 213 from the upper surface of the insulating film 214.
  • An insulating film 218 is interposed between each convex semiconductor layer and the gate electrode, and a channel 215 is formed in the convex semiconductor layer below the gate electrode.
  • a source Z drain region 217 is formed in each convex semiconductor layer, and a high concentration impurity layer (punch through stopper layer) is provided in a region 212 below the source / drain region 217.
  • upper wirings 229 and 230 are provided via an interlayer insulating film 226, and each upper wiring is connected to the source / drain region 207 and the gate electrode 216 by each contact plug 228.
  • the side surface of the convex semiconductor layer can be used as a channel width. It is described that the planar area can be made smaller than that of the MOSFET.
  • FIGS. 3 (a) and 3 (b) disclose a Fin-type MOSFET as shown in FIGS. 3 (a) and 3 (b), for example.
  • This Fin-type MOSFET is formed using an SOI substrate including a silicon substrate 301, an insulating layer 302, and a semiconductor layer (single-crystal silicon layer) 303, and a patterned semiconductor layer 303 is provided on the insulating layer 302. ing.
  • a plurality of openings 310 are provided in a row so as to cross the semiconductor layer 303. These openings 310 are formed so that the insulating layer 302 is exposed when the semiconductor layer 303 is patterned.
  • the gate electrode 305 is provided so as to straddle each semiconductor layer (conductive path) 332 between the openings 310 along the direction in which the openings 310 are arranged.
  • An insulating film is interposed between the gate electrode 305 and the conduction path 332, and a channel is formed in the conduction path below the gate electrode.
  • the insulating film on the upper surface of the conduction path 332 is a gate insulating film as thin as the insulating film on the side surface, channels are formed on both side surfaces and the upper surface of the semiconductor layer 332 under the gate electrode.
  • both sides of the row of the openings 310 form source / drain regions 304.
  • the arrangement pattern is the same as that of the conventional planar type MOSFET, so that there is an advantage that the conventional manufacturing process can be applied.
  • the degree of unevenness of the element can be suppressed by changing the number of conductive paths 332 (the semiconductor layer between the openings 310). Therefore, uniformity of element characteristics can be ensured.
  • the parasitic resistance can be suppressed by increasing the width of the conduction path 332 at the portion connected to the source / drain region.
  • the threshold voltage, the withstand voltage, and the like are determined according to the operation purpose of the MISFET. It is required to optimize device characteristics.
  • the threshold voltage of the MISFET in the logic circuit portion be lower than that of the input / output circuit portion. It is desirable that the withstand voltage of the MISFET in the input / output portion be higher than that of the logic circuit portion.
  • the ion implantation process is performed for each MISFET formation region having a different threshold voltage. In another case, it is necessary to set the impurity concentration of the channel formation region to a predetermined threshold and a concentration corresponding to the value voltage.
  • a photoresist step of masking a region where a MISFET having a threshold voltage different from the threshold voltage obtained by the ion implantation is to be formed with a photoresist is essential. For this reason, it is necessary to repeat the photoresist process according to the set number of threshold voltages, and as a result, the process becomes complicated and the manufacturing cost increases.
  • An object of the present invention is a semiconductor device provided with a Fin-type MISFET, which has a plurality of types of MISFETs having different element characteristics in one chip and has improved operation characteristics, and a method of manufacturing the same. Is to provide.
  • a semiconductor convex portion protruding from a base plane, a gate electrode extending from an upper surface of the semiconductor convex portion so as to straddle the semiconductor convex portion, and the gate electrode and the semiconductor
  • a semiconductor device having an MIS field-effect transistor having an insulating film interposed between body protrusions and source / drain regions,
  • MIS field effect transistor a semiconductor having a plurality of types of transistors having widths W different from each other in a direction parallel to a substrate plane and perpendicular to a channel length direction in the semiconductor projection below the gate electrode.
  • the present invention also relates to the semiconductor device described above, comprising, as the MIS field-effect transistor, a Fin-type transistor in which a channel is formed on at least both side surfaces of a semiconductor convex portion under a gate electrode.
  • the width W of the semiconductor protrusion below the gate electrode is such that the width W is completely depleted by depletion layers formed from both side surfaces of the semiconductor protrusion during operation.
  • the present invention relates to the above-described semiconductor device having the transistor described above.
  • the present invention also relates to the semiconductor device described above, comprising, as the Fin transistor, a transistor in which a width W of a semiconductor protrusion below a gate electrode is twice or less a height of the semiconductor protrusion.
  • the present invention also relates to the semiconductor device described above, comprising, as the Fin transistor, a transistor in which a width W of a semiconductor protrusion below a gate electrode is equal to or less than a gate length.
  • the present invention includes a plurality of types of transistors having different widths W of semiconductor protrusions below a gate electrode in one chip as the Fin-type transistor, and these threshold voltages are lower than the gate electrode.
  • the semiconductor device according to the present invention relates to the semiconductor device described above, in which the width W of the semiconductor convex portion is wide and the width is high.
  • the present invention also relates to the semiconductor device described above, wherein the plurality of types of Fin-type transistors have the same impurity concentration in the semiconductor convex portion under the gate electrode.
  • the Fin-type transistor a plurality of semiconductor protrusions and a plurality of semiconductor protrusions are provided in one transistor so as to straddle these semiconductor protrusions, and both side surfaces opposed to each other from the upper surface of each semiconductor protrusion.
  • a gate electrode extending upward, an insulating film interposed between the gate electrode and each semiconductor protrusion, and a source Z drain region, and a channel is formed on at least both side surfaces of each of the semiconductor protrusions.
  • the present invention relates to the above-described semiconductor device having a transistor to be manufactured.
  • the present invention provides a first circuit unit having the Fin transistor having a predetermined threshold voltage, and the Fin circuit having a lower threshold voltage than the Fin transistor of the first circuit unit. And a second circuit portion having a type transistor, wherein the width W of the semiconductor convex portion under the gate electrode of the Fin type transistor provided in the first circuit portion is equal to the width of the Fin provided in the second circuit portion.
  • the present invention relates to the above-described semiconductor device, which is wider than the width W of the semiconductor projection below the gate electrode of the type transistor.
  • the present invention provides the Fin type transistor in an input / output circuit portion and a memory circuit portion or a logic circuit portion, and a semiconductor protrusion below a gate electrode of the Fin type transistor provided in the input / output circuit portion.
  • the width W of the portion, the width W of the semiconductor protrusion below the gate electrode of the Fin transistor provided in the memory circuit portion or the logic circuit portion, and the width W are related to the above-described semiconductor device.
  • the present invention has the Fin-type transistor in a memory circuit portion and a logic circuit portion, and a width W of a semiconductor protrusion below a gate electrode of the Fin-type transistor provided in the memory circuit portion is:
  • the present invention relates to the semiconductor device described above, which is wider than a width W of a semiconductor projection below a gate electrode of the Fin transistor provided in a logic circuit portion.
  • the present invention has a CMOS in which a pMOS transistor and an nMOS transistor are each formed of the Fin transistor, and has a width W of a semiconductor protrusion below a gate electrode of the pMOS transistor and a width W of a semiconductor protrusion below a gate electrode of the nMOS transistor.
  • the present invention relates to the semiconductor device described above, wherein the widths W of the semiconductor protrusions are different from each other.
  • the present invention also relates to the above-described semiconductor device, further comprising, as the MIS field-effect transistor, a planar transistor that forms a main channel on an upper surface of a semiconductor projection below a gate electrode.
  • the present invention also relates to the above semiconductor device having the Fin transistor in a memory circuit portion or a logic circuit portion, and having the planar transistor in an input / output circuit portion.
  • the present invention also relates to the above-described semiconductor device, wherein the semiconductor protrusion of the MIS field-effect transistor is formed of a semiconductor layer on an insulator.
  • the present invention also relates to the above-described semiconductor device, wherein the semiconductor protrusion of the MIS field-effect transistor is formed by a part of a semiconductor substrate.
  • the present invention provides, as the MIS field-effect transistor, a first transistor in which a semiconductor projection is formed of a semiconductor layer on an insulator in one chip; And a second transistor formed of a part of the semiconductor device.
  • the width W of the semiconductor projection of the second transistor be larger than the width W of the first transistor.
  • the first transistor includes a Fin-type transistor in which a channel is formed on at least both sides of the semiconductor protrusion below the gate electrode, and the second transistor has a main channel on the upper surface of the semiconductor protrusion below the gate electrode as a second transistor. Can be provided.
  • the present invention provides a semiconductor projection protruding from a base plane, a gate electrode extending from an upper surface of the semiconductor projection so as to straddle the semiconductor projection, and extending between the gate electrode and the semiconductor.
  • a fin-type MIS field-effect transistor having an insulating film interposed between the projections and a source Z drain region, wherein a channel is formed on at least both side surfaces of the semiconductor projection, and a plane parallel to the plane of the substrate.
  • the present invention relates to a semiconductor device having a planar type MIS field effect transistor in which a main channel is formed in an inward direction in one chip.
  • the present invention also provides the Fin type MIS field effect transistor, wherein
  • the width w of the semiconductor protrusion in the direction parallel to the substrate plane and perpendicular to the channel length direction is a width that is completely depleted by depletion layers formed from both side surfaces of the semiconductor protrusion during operation.
  • the present invention provides the semiconductor device described above, wherein the Fin type MIS field effect transistor is provided in a memory circuit portion or a logic circuit portion, and the planar type MIS type field effect transistor is provided in an input / output circuit portion.
  • Equipment related is provided.
  • the present invention provides a semiconductor convex portion protruding from a base plane, a gate electrode extending on both sides facing from the upper surface of the semiconductor convex portion so as to straddle the semiconductor convex portion, and the gate electrode and the semiconductor
  • a method of manufacturing a semiconductor device comprising: forming, as the MIS field-effect transistor, a plurality of types of transistors having different widths W in a direction parallel to a substrate plane and perpendicular to a channel length direction in the semiconductor protrusion below a gate electrode. About.
  • the present invention as the MIS field effect transistor, a plurality of types of transistors having different threshold voltages are formed.
  • the present invention relates to a method for manufacturing the above semiconductor device, which is characterized by being expensive.
  • the present invention is characterized in that, in the step of forming the plurality of types of transistors, a plurality of types of semiconductor protrusions having different widths W are simultaneously formed in the same processing step.
  • the present invention relates to a device manufacturing method.
  • the present invention also relates to the above-described method for manufacturing a semiconductor device, wherein the plurality of types of transistors have the same impurity concentration in a semiconductor portion below a gate electrode.
  • the present invention also relates to the above-described method for manufacturing a semiconductor device, wherein the plurality of types of transistors are formed in one chip.
  • the operating characteristics can be provided.
  • it has a structure that can easily form multiple types of MISFETs with different threshold voltages in one chip.
  • a semiconductor device and a method for manufacturing the same can be provided.
  • FIG. 1 is an explanatory view of an element structure of a conventional Fin MISFET.
  • FIG. 2 is an explanatory diagram of an element structure of a conventional Fin MISFET.
  • FIG. 3 is an explanatory diagram of an element structure of a conventional Fin MISFET.
  • FIG. 4 is an explanatory diagram of an example of a Fin-type MISFET according to the present invention.
  • FIG. 5 is an explanatory view of an example of the semiconductor device of the present invention.
  • FIG. 6 is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 7 is a graph showing a relationship between a width W of a semiconductor convex portion of a Fin-type MISFET and a threshold voltage.
  • FIG. 8 is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 9 is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 10 is an explanatory diagram of one example of a semiconductor device of the present invention.
  • FIG. 11 is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 12 is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 13 is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 14 is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 15 is a process sectional view illustrating the method for manufacturing the semiconductor device of the present invention.
  • FIG. 16 is a process sectional view illustrating the method for manufacturing the semiconductor device of the present invention.
  • FIG. 17 is a process sectional view illustrating the method for manufacturing the semiconductor device of the present invention.
  • FIG. 18 is a process sectional view illustrating the method for manufacturing the semiconductor device of the present invention.
  • FIG. 19 is a process sectional view illustrating the method for manufacturing the semiconductor device of the present invention.
  • Garden 20] is an explanatory view of a body contact structure corresponding to FIG.
  • 21 is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 22 is an explanatory diagram of a body contact structure corresponding to FIG. 21.
  • FIG. 23 is a sectional view of an SOI substrate that can be used for manufacturing the semiconductor device of the present invention.
  • FIG. 24 is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 25 is an explanatory diagram of an example of the semiconductor device of the present invention.
  • FIG. 26 is an explanatory diagram of one example of the semiconductor device of the present invention.
  • the present invention relates to a semiconductor device having an insulating film 405 interposed between an electrode 404 and the semiconductor convex portion 403, and a source / drain region 406.
  • the semiconductor protrusion in the present invention has a structure protruding from the plane of the base (here, the plane of the insulator).
  • the plane of the base here, the plane of the insulator
  • the base insulating film itself can be used as a support substrate.
  • the “substrate plane” means an arbitrary plane parallel to the substrate.
  • the semiconductor convex portion can be formed by a part of the semiconductor substrate below the base insulating film.
  • This structure is advantageous in terms of heat dissipation and suppression of the substrate floating effect because heat and electric charges generated in the semiconductor protrusion by driving the element can be released to the semiconductor substrate.
  • the semiconductor convex portion formed of the semiconductor layer provided over the base insulating film 402 and the semiconductor convex portion formed of a part of the semiconductor substrate under the base insulating film are mixed on the same semiconductor substrate. It does not matter.
  • the shape of the semiconductor convex portion is preferably a substantially rectangular parallelepiped, and may be a shape deformed from the rectangular parallelepiped within a range where processing accuracy and desired element characteristics can be obtained.
  • a gate electrode extends on both sides of the upper surface so as to straddle the semiconductor protrusion, and an insulating film is interposed between the gate electrode and the semiconductor protrusion. I do.
  • a channel is usually formed by applying a voltage to the gate electrode with or without introducing a relatively low concentration of impurities according to a predetermined threshold voltage. You. Channels can be formed on both side surfaces of the semiconductor convex portion by using the insulating film interposed between each side surface (the surface perpendicular to the substrate plane) of the semiconductor convex portion and the gate electrode as a gate insulating film. .
  • a channel can be formed also on the upper surface of the semiconductor protrusion.
  • a structure in which a channel is not formed on the upper surface of the semiconductor convex portion can be employed.
  • the cap insulating film on the upper surface of the semiconductor protrusion may be formed of a material different from that of the insulating film on the side surface, or may be formed separately from the insulating film on the side surface.
  • the source / drain region 406 of the MISFET of the present invention is formed by introducing high-concentration impurities into both sides of the gate electrode of the semiconductor protrusion 403. That can be S.
  • both sides of the gate electrode of the semiconductor protrusion may be formed as conduction paths by introducing impurities, and semiconductor layers connected to both ends of the semiconductor protrusion may be provided to serve as source Z drain regions.
  • a Schottky source / drain structure in which the source / drain regions are completely metallized may be used.
  • the MISFET according to the present invention has a plurality of semiconductor protrusions in one transistor, for example, arranged in parallel in a row, and a gate electrode is provided across these semiconductor protrusions.
  • a structure may be adopted.
  • the structure relating to each semiconductor convex portion can be the same structure as described above. From the viewpoint of uniformity of device characteristics and ease of processing, etc., the width W (width in the direction parallel to the substrate plane and perpendicular to the channel length direction) of the plurality of semiconductor protrusions in one transistor under the gate electrode. are equal to each other, and are preferred.
  • both sides of the gate electrode of each semiconductor protrusion are used as source / drain regions as shown in FIG. 4, for example, the gate electrode of each semiconductor protrusion is formed as shown in FIG. Contacts can be made on both sides, and conduction can be made to the respective semiconductor projections on both sides of the gate electrode by a common upper layer wiring.
  • both sides of the gate electrode of each semiconductor protrusion are used as a conduction path for connecting to the source / drain regions, for example, as shown in FIG.
  • a semiconductor layer common to the semiconductor convex portion is provided integrally with or separate from the semiconductor convex portion, and the pair of semiconductor layers can be used as a source Z drain region, and can be made conductive by making contact with these.
  • these multi-structures have a plurality of semiconductor protrusions using the side surface in the direction perpendicular to the substrate plane as the channel width, the required planar area per channel width can be reduced, which is advantageous for miniaturization of elements. is there.
  • this multi-structure allows the number of semiconductor protrusions to be changed even when multiple types of transistors with different channel widths are formed in one chip. Accordingly, the channel width can be controlled, whereby the degree of unevenness of the element can be suppressed and uniformity of the element characteristics can be ensured.
  • the present invention relates to a semiconductor device provided with the MISFET described above, and will be described below for each embodiment.
  • a plurality of semiconductor protrusions 503 under the gate electrode 504 having different widths W in a direction parallel to the substrate plane and perpendicular to the channel length direction are different from each other. Its main feature is that it has a kind of transistor in one chip.
  • FIG. 5A is a sectional view taken along line AA of FIG. 5B, and FIG. 5B is a plan view.
  • Reference numeral 501 denotes a semiconductor substrate
  • 502 denotes a base insulating film (buried insulating film)
  • 503 denotes a semiconductor protrusion
  • 504 denotes a gate electrode
  • 505 denotes a gate insulating film.
  • the semiconductor convex portion is constituted by a semiconductor layer (such as a single crystal silicon layer) on an insulating film.
  • FIG. 6A is a cross-sectional view taken along the line AA of FIG. 6B, and FIG. 6B is a plan view.
  • Reference numeral 601 denotes a semiconductor substrate
  • 602 denotes a base insulating film (element isolation)
  • 603 denotes a semiconductor protrusion
  • 604 denotes a gate electrode
  • 605 denotes a gate insulating film.
  • the base insulating film 502 in FIG. 5 can be composed of an embedded insulating film of an SOI substrate, while the base insulating film 602 in FIG. 6 is an element isolation insulating film provided after processing the semiconductor substrate 601.
  • Compose power S Compose power S
  • the invention of the present embodiment is based on changing the width W of the semiconductor protrusion under the gate electrode even when the impurity concentration of the semiconductor protrusion under the gate electrode, that is, the impurity concentration of the channel formation region is constant. This is based on the new finding that the threshold voltage can be controlled.
  • the threshold voltage of the n-type FET is higher as its absolute value is larger on the positive side
  • the threshold voltage of the p-type FET is larger as its absolute value is larger on the negative side. , The value voltage is high.
  • a plurality of types of semiconductor protrusions having a width W corresponding to a predetermined threshold voltage are simultaneously formed at the time of pattern jungling in a process of forming a semiconductor protrusion, thereby providing one
  • a plurality of types of MISFETs having different threshold voltages can be easily formed in a chip. That is, the present invention can provide a structure capable of easily forming a semiconductor device having a plurality of types of MISFETs having different threshold voltages in one chip.
  • FIG. 7 shows the relationship between the width W of the semiconductor protrusion and the threshold voltage. From this figure, it can be seen that the threshold voltage increases as the width W of the semiconductor protrusion increases.
  • the relationship shown in this figure is a simulation result under the following conditions for a MISFET having a structure in which channels are formed only on both side surfaces of the semiconductor protrusion. Note that the maximum depletion layer width shown here is the maximum depletion layer width calculated from the channel impurity concentration. Also, when a channel is formed on the upper surface of the semiconductor protrusion, the same relationship is obtained in a structure in which main channels are formed on both side surfaces of the semiconductor protrusion.
  • Vth 2 ⁇ ⁇ + Vi-Qb / Co
  • Vfb Flat band voltage
  • Co gate insulating film capacity
  • the above relationship can be favorably obtained as a MISFET in which channels are formed on at least both side surfaces of the semiconductor projection (hereinafter, appropriately referred to as “Fin MISFET”).
  • An MISFET (hereinafter, referred to as a “fully depleted Ml SFET” as appropriate) in which the width W of the portion is completely depleted by depletion layers formed from both side surfaces of the semiconductor convex portion during operation, respectively, is preferable.
  • main channels are formed on both sides of the semiconductor protrusion.
  • this fully depleted MISFET has the above relationship well, and is advantageous for improving cutoff characteristics, carrier mobility, and reducing the substrate floating effect.
  • the width W of the semiconductor protrusion is preferably not more than twice the height H of the semiconductor protrusion or the gate length L or less. In a depletion type structure, it is more preferable to set such a width W. Specifically, the width W of the semiconductor convex portion under the gate electrode is preferably set to 5 nm or more from the viewpoint of processing accuracy and strength, while 10 nm or more is more preferable. From the viewpoint of setting the channel formed on the side surface as a dominant channel and obtaining a fully depleted structure, the thickness is preferably set to 60 nm or less, more preferably 30 nm or less.
  • the impurity concentration of the channel formation region can be appropriately set according to a desired threshold voltage. From the viewpoint of simplifying the manufacturing process, the impurity concentration of the channel formation region has a different threshold voltage. It is preferable that the MISFETs are equal between the formation regions. If necessary, a plurality of types of MISFET formation regions having different impurity concentrations in the channel formation region (the impurity concentration of the channel formation region is equal in each MISFET formation region) are provided, and a semiconductor is formed in each MISFET formation region. MISFETs with different threshold voltages can be formed by changing the width W of the protrusion.
  • MISFETs that can obtain the above relationship well are those having a relatively long gate length L, particularly those having a gate length L of at least twice the width W of the semiconductor protrusion, typically at least 20 nm. Is mentioned.
  • the channel formation region is preferably implanted with impurities, and typically has an impurity concentration of 1 ⁇ 10 16 or more.
  • the specific dimensions and the like of the MISFET in which the above relationship is favorably obtained can be appropriately set, for example, in the following range.
  • the width W of the semiconductor protrusion is 5 to 250 nm
  • Gate insulating film thickness 2 10nm (for SiO)
  • Impurity concentration of channel formation region 1 X 10 16 1 X 10 19 cm
  • Impurity concentration of source Z drain region 1 10 19 1 X 10 21 cm
  • the height H of the semiconductor convex portion indicates the length of the semiconductor portion projecting from the plane of the base insulating films 502 and 602 in the direction perpendicular to the substrate plane.
  • the channel formation region refers to a portion of the semiconductor protrusion below the gate electrode.
  • the logic circuit whose threshold voltage is set low includes a micro processing unit (MPU), a digital signal processor (DSP), and a phase locked loop (PLL).
  • MPU micro processing unit
  • DSP digital signal processor
  • PLL phase locked loop
  • the present invention provides a Fin-type MISFET in which the width W of the semiconductor convex portion is set according to the threshold voltage set for each circuit portion.
  • the semiconductor device of the present invention can take the following forms.
  • (b) Fin-type MISFETs are provided in the input / output circuit section and the memory circuit section.
  • the width W of the semiconductor protrusion below the gate electrode of the Fin type MISFET is larger than the width W of the semiconductor protrusion below the gate electrode of the Fin type MISFET provided in the memory circuit portion
  • (c) Fin type The MISFET is provided in the memory circuit portion and the logic circuit portion, and the width W force of the semiconductor convex portion below the gate electrode of the Fin type MISFET provided in the memory circuit portion is a force of the Fin type MISFET provided in the logic circuit portion. Form wider than the width W of the semiconductor protrusion under the gate electrode.
  • the MISFET having a long gate length is required. It's a good idea.
  • the width W of the semiconductor convex portion is increased in order to improve heat dissipation in the input / output circuit portion, and the gate length is increased in order to improve the withstand voltage at a predetermined portion.
  • the threshold voltage required for each circuit portion having different widths W of the semiconductor convex portions while taking the above-described forms (a), (b), and (c) is taken. Different impurity concentrations may be set accordingly. In this case, an impurity introduction step is required for each circuit portion having a different impurity concentration.
  • the desired characteristics such as heat dissipation and withstand voltage characteristics are improved, and the design freedom of the threshold voltage and the like is improved. Degree can be easily secured, and the element characteristics can be improved.
  • a semiconductor device in which p-type and n-type Fin transistors are mixed on the same chip in particular, a CMOS in which a pMOS transistor and an nMOS transistor include the Fin transistors is provided.
  • Semiconductor device can be provided.
  • the CMOS can have a configuration in which the width W of the semiconductor protrusion under the gate electrode of the pMOS transistor and the width W of the semiconductor protrusion under the gate electrode of the nMOS transistor are different from each other.
  • pMOS tends to have a larger short channel effect due to diffusion of impurities (boron) in source / drain regions than nMOS.
  • the short channel effect can be more easily achieved by the element shape (width W of the semiconductor protrusion). Control You can.
  • a Fin-type MISFET 810 of the first embodiment As shown in FIG. 8, in the semiconductor device of the present embodiment, a Fin-type MISFET 810 of the first embodiment and a main channel formed on the upper surface of the semiconductor protrusion under a gate electrode are formed.
  • the main feature is that the planar type MISFET820 is provided in one chip.
  • FIG. 8A is a cross-sectional view taken along line AA of FIG. 8B, and FIG. 8B is a plan view.
  • Reference numeral 801 denotes a semiconductor substrate
  • 802 denotes a base insulating film
  • 803 denotes a semiconductor protrusion
  • 804 denotes a gate electrode
  • 805 denotes a gate insulating film.
  • the semiconductor protrusion is formed of a semiconductor layer (single-crystal silicon layer or the like) on the insulating film, but the semiconductor protrusion is formed of a part of the semiconductor substrate below the base insulating film. It may be.
  • planar type MISFET 820 In the planar type MISFET 820 according to the present embodiment, a main channel is formed on the upper surface of the semiconductor convex portion 803, and the source / drain region can also be provided on the semiconductor convex portion 803.
  • the width W of the semiconductor protrusion under the gate electrode is preferably larger than twice the height H of the semiconductor protrusion, more preferably 5 times or more, more preferably 10 times or more.
  • This planar type MISFET 820 can have the same configuration as a normal MISFET formed on the surface of a silicon wafer substrate, except that the planar type MISFET 820 is configured using the semiconductor convex portion 803.
  • the semiconductor convex portion 803, the gate insulating film 805, and the gate electrode 804 of the planar type MISFET 820 are respectively the semiconductor convex portion 803, the gate insulating film 805, and the gate electrode 804 of the Fin type MISFET 810.
  • the same material, and these components of both transistors can be formed by the same process.
  • both transistors have a structure that can be easily formed in one chip, while having greatly different structures and element characteristics.
  • the planar MISFET 820 according to the present embodiment can be suitably provided in a circuit portion requiring high withstand voltage and heat dissipation, for example, an input / output circuit.
  • a circuit portion requiring high withstand voltage and heat dissipation for example, an input / output circuit.
  • an input / output circuit for example, in this embodiment Can take the following forms.
  • the Fin type MISFET is provided in the memory circuit portion and the logic circuit portion, and the width of the semiconductor convex portion below the gate electrode of the Fin type MISFET provided in the memory circuit portion is provided in the logic circuit portion.
  • the semiconductor device of the present embodiment includes, as the Ml SFET having a semiconductor convex portion, the Fin-type MISFET 910 of the first embodiment and the semiconductor convex portion below the gate electrode.
  • a planar MISFET 920 that forms a main channel on the top surface is included in one chip, and the planar MISFET can have a body contact structure.
  • FIG. 9A is a sectional view taken along line AA of FIG. 9B, and FIG. 9B is a plan view.
  • Reference numeral 901 denotes a semiconductor substrate
  • 902 denotes a base insulating film
  • 903 denotes a semiconductor protrusion
  • 904 denotes a gate electrode
  • 905 denotes a gate insulating film.
  • the example shown in FIG. 9 is an example in which the gate electrode has a T-shape, which is a particularly effective structure when the semiconductor protrusion is formed of a semiconductor layer (single-crystal silicon layer or the like) on an insulating film.
  • a Fin-type MISFET in which only one type of the Fin-type MISFET 910 is shown may have a different width W of the force semiconductor convex portion.
  • FIG. 20 is an explanatory diagram (in the case of an NMOS) of the body contact structure in the example shown in FIG.
  • FIG. 20 (a) is a plan view corresponding to FIG. 9 (b)
  • FIG. 20 (b) is a cross-sectional view taken along the line BB ′ of FIG. 20 (a)
  • FIG. FIG. 3A is a cross-sectional view taken along line AA ′ of FIG.
  • the gate electrode is omitted.
  • 2001 is a high-concentration P-type region (body contact region)
  • 2002 is a high-concentration N-type region (source Z drain region)
  • 2003 is a low-concentration P-type region (channel region). ).
  • a body contact structure By connecting the body contact region to a grounding force or a source, electric charges generated by driving the element can be discharged.
  • a body contact structure can be adopted. According to this structure, even when the transistor is not directly connected to the semiconductor substrate, the semiconductor region ( The charge (carrier) accumulated in the channel region) can be discharged. In the example shown in FIG. 20, charges can be discharged to the body terminal independent of the source / drain regions.
  • FIGS. 21 and 22 show other examples of the body contact structure (in the case of an NMOS).
  • the semiconductor device shown in FIG. 21 has the same structure as the example shown in FIG. 8 except that the gate electrode has a different shape, and a high-concentration P-type region (body contact region) 2201 is provided in the semiconductor protrusion.
  • FIG. 22 is an explanatory diagram of the body contact structure in the example shown in FIG. FIG. 22 (a) is a plan view corresponding to FIG. 21 (b), FIG. 22 (b) is a cross-sectional view taken along line A—A ′ of FIG. 22 (a), and FIG. FIG. 3A is a cross-sectional view taken along line BB ′ of FIG.
  • a gate electrode is omitted.
  • 2201 indicates a high-concentration P-type region (body contact region)
  • 2202 indicates a high-concentration N-type region (source / drain region)
  • 2203 indicates a low-concentration P-type region (channel region).
  • both the PMOS shown in FIG. 20 and the NMOS shown in FIG. 20 may be used. It becomes.
  • the semiconductor device of the present embodiment includes a Fin-type MISF ET 1010 of the first embodiment and a planar-type MISF ET 1020 provided in a semiconductor region surrounded by element isolation 1006 in one chip.
  • the main feature of the present invention is that
  • FIG. 10 (a) is a sectional view taken along line AA of FIG. 10 (b), and FIG. 10 (b) is a plan view.
  • 1001 indicates a semiconductor substrate
  • 1002 indicates a base insulating film (buried insulating film)
  • 1003 indicates a semiconductor convex portion
  • 1004 indicates a gate electrode
  • 1005 indicates a gate insulating film
  • 1006 indicates element isolation.
  • the semiconductor protrusion is formed of a semiconductor layer (single-crystal silicon layer or the like) on the insulating film. Force As in the example shown in FIG. 11, the semiconductor protrusion may be formed by a part of the semiconductor substrate 1101.
  • FIG. 11A is a cross-sectional view taken along line AA of FIG. 11B, and FIG. 11B is a plan view.
  • 1101 denotes a semiconductor substrate
  • 1102 denotes a base insulating film (element isolation)
  • 1103 denotes a semiconductor convex portion
  • 1104 denotes a gate electrode
  • 1105 denotes a gate insulating film.
  • FIGS. 10 and 11 show only one type of Fin-type MISFET, a Fin-type MISFET having a different width W of the semiconductor convex portion may be further provided.
  • a main channel is formed in an in-plane direction parallel to the substrate plane.
  • the planar MISFET according to the present embodiment can be suitably provided in a circuit section requiring high withstand voltage and heat dissipation, for example, an input / output circuit.
  • the semiconductor device of this embodiment can take the following forms.
  • the Fin type MISFET is provided in the memory circuit portion and the logic circuit portion, and the width of the semiconductor convex portion below the gate electrode of the Fin type MISFET provided in the memory circuit portion is provided in the logic circuit portion.
  • the semiconductor device of the present embodiment has the Fin type M ISFET 1210 of the first embodiment and the planar type MISFET 1220 in one chip.
  • a body contact structure having a T-shaped gate electrode 1204 can be obtained.
  • FIG. 12 (a) is a cross-sectional view taken along line AA of FIG. 12 (b), and FIG. 12 (b) is a plan view.
  • 1201 is a semiconductor substrate
  • 1202 is a base insulating film (buried insulating film)
  • 1203 is a semiconductor protrusion
  • 120 4 is a gate electrode
  • 1205 is a gate insulating film.
  • the example shown in FIG. 12 is an example in which the gate electrode is shaped like a letter, and is a particularly effective structure when the semiconductor protrusion is formed of a semiconductor layer (a single crystal silicon layer or the like) on an insulating film.
  • a Fin-type MISFET having only one type of the Fin-type MISFETs 210 and having different widths W of the power semiconductor protrusions may be further provided.
  • a semiconductor device of the present invention includes a Fin-type MISFET 1310 in which a semiconductor convex portion is formed by a semiconductor layer on an insulating film and a Fin-type MISFET 1320 in which a semiconductor convex portion is formed by a part of a semiconductor substrate.
  • FIG. 13 (a) is a cross-sectional view taken along line AA of FIG. 13 (b), and FIG. 13 (b) is a plan view.
  • 1301 denotes a semiconductor substrate
  • 1302 denotes a buried insulating film (base insulating film)
  • 1303 denotes a semiconductor protrusion
  • 1304 denotes a gate electrode
  • 1305 denotes a gate insulating film
  • 1306 denotes an element isolation (base insulating film).
  • Such a configuration can be formed using, for example, a so-called partial SOI substrate in which an insulating film is provided in a silicon substrate and partially provided on the substrate plane.
  • FIG. 23 shows a sectional view of a partial SOI substrate corresponding to the sectional view of FIG.
  • a semiconductor convex portion is formed by the semiconductor layer on the filled insulating film to produce a Fin-type MISFET 310, and a semiconductor convex portion is formed on a portion of the semiconductor substrate where no filled insulating film exists.
  • Type MISF ET1320 can be made.
  • the latter structure is advantageous in terms of heat dissipation and suppression of the substrate floating effect because the heat and charges generated in the semiconductor protrusions by driving the element can be released to the semiconductor substrate.
  • the base insulating film of the Fin-type MISFET 1310 can be constituted by a buried insulating film 1302 of an SI substrate, and the base insulating film of the Fin-type MISFET 320 can be constituted by an element isolation 1306 provided after processing of the semiconductor substrate.
  • the semiconductor protrusion of the MISFET provided in the circuit portion generating a large amount of heat be formed of a part of the semiconductor substrate.
  • the semiconductor device of the present invention includes a Fin-type MISFET 1410 in which a semiconductor convex portion is formed by a semiconductor layer on an insulating film, and a semiconductor device formed using a semiconductor substrate.
  • FIG. 14A is a cross-sectional view taken along the line AA of FIG. 14B, and FIG. 14B is a plan view.
  • 1401 indicates a semiconductor substrate
  • 1402 indicates a buried insulating film (base insulating film)
  • 1403 indicates a semiconductor convex portion
  • 1404 indicates a gate electrode
  • 1405 indicates a gate insulating film
  • 1406 indicates an element isolation (base insulating film).
  • Such a configuration can be formed, for example, using a so-called partial SI substrate. It is possible to form a Fin-type MISFET 1410 by forming a semiconductor protrusion on the semiconductor layer on the filled insulating film, and to fabricate a planar MISFET 1420 by using the semiconductor substrate in a portion where the filled insulating film does not exist.
  • the latter structure is advantageous in terms of heat dissipation and suppression of the substrate floating effect, because heat and charges generated in the semiconductor protrusions by driving the element can be released to the semiconductor substrate.
  • the base insulating film of the Fin-type MISFET 1410 can be formed by the embedded insulating film 1402 of the SOI substrate, and the base insulating film of the planar-type MISFET 1420 can be formed by the element isolation 1406 provided after processing the semiconductor substrate.
  • FIG. 24 shows an example of a Fin-type MISFET having a multi-structure.
  • FIG. 24 (a) is a sectional view taken along line AA
  • FIGS. 24 (b) and (c) are plan views.
  • This example corresponds to a structure in which each transistor has a plurality of semiconductor protrusions 603 in the structure shown in FIG. 6, and the semiconductor protrusions are formed by a part of the semiconductor substrate.
  • a plurality of semiconductor protrusions are formed separately and independently from each other, and contacts can be made on both sides (source / drain) of the gate electrode of each semiconductor protrusion.
  • FIG. 24 (b) a plurality of semiconductor protrusions are integrally connected on both sides of the gate electrode. One contact with the source / drain can be provided at each connection between the semiconductor protrusions on both sides of the gate electrode.
  • FIG. 25 shows another example of a Fin-type MISFET having a multi-structure.
  • FIG. 25A is a sectional view taken along line AA
  • FIGS. 25B and 25C are plan views.
  • This example corresponds to a structure in which a plurality of semiconductor protrusions 1103 of a Fin-type MISFET are provided in the structure shown in FIG. 11, and is a mixed example of a Fin-type FET and a planar-type FET.
  • FIG. 25 (c) a plurality of semiconductor projections of the Fin-type FET are separated and independently formed from each other, and contacts can be made on both sides (source / drain) of the gate electrode of each semiconductor projection. it can.
  • FIG. 25 shows another example of a Fin-type MISFET having a multi-structure.
  • FIG. 25A is a sectional view taken along line AA
  • FIGS. 25B and 25C are plan views.
  • This example corresponds to a structure in which a plurality of semiconductor protrusion
  • a plurality of semiconductor protrusions of the Fin type FET are integrally connected on both sides of the gate electrode.
  • the contact with the source / drain is made at the connection between the semiconductor protrusions on both sides of the gate electrode.
  • FIG. 26 shows an example of a Fin MISFET in which the gate electrode has a structure different from that of the above-described embodiment.
  • FIG. 26 corresponds to the cross-sectional view of FIG.
  • FIG. 26A shows a structure in which the lower end of the gate electrode 504 is located below the lower end of the semiconductor protrusion 503.
  • This structure is called a “ ⁇ gate structure” because the gate electrode resembles the Greek letter “ ⁇ ”.
  • the controllability of the potential at the lower portion of the semiconductor protrusion can be improved by the gate electrode portion below the lower end of the semiconductor protrusion, and the sharpness of the on-off transition (sub-threshold characteristic) is improved. Off current can be suppressed.
  • FIG. 26 (b) shows a structure in which the gate electrode 504 partially extends to the lower surface side of the semiconductor protrusion 503.
  • This structure is called a “0-gate structure” because the gate electrode resembles the Greek letter “ ⁇ ”. According to this structure, the controllability of the gate electrode is improved, and the driving capability can be improved because the lower surface of the semiconductor protrusion can also be used as a channel.
  • FIG. 26 (c) shows a structure in which the gate electrode 504 completely extends to the lower surface side of the semiconductor projection 503.
  • This structure is such that the semiconductor protrusions float below the base plane in the air below the gate, and are called “gate 'all-around' (GAA) structure”.
  • GAA gate 'all-around'
  • the lower surface of the semiconductor protrusion can also be used as a channel, so that the driving capability can be improved and the short channel characteristics can be improved.
  • FIG. 26 shows a structure in which a gate insulating film is formed on the upper surface of the semiconductor protrusion. Force may be provided in place of the gate insulating film.
  • the upper and lower corners may be rounded in the ⁇ gate structure and the GAA structure, in which the upper corner of the semiconductor protrusion may be rounded.
  • the material of the base insulating film is not particularly limited as long as it has a desired insulating property.
  • metal oxides such as A1N and alumina, and organic insulating materials.
  • semiconductor material for forming the semiconductor convex portion single crystal silicon can be preferably used, and in addition, silicon 'germanium or germanium can be preferably used. Also If necessary, a multilayer film of the above materials can be used. As both side surfaces of the semiconductor convex portion, ⁇ 100 ⁇ , ⁇ 110 ⁇ , and ⁇ 111 ⁇ planes can be preferably used because of high mobility and easy formation of a flat gate insulating film. .
  • a silicon substrate was used as the substrate under the base insulating film.
  • the present invention can be configured as long as there is an insulator under the semiconductor protrusion.
  • a structure in which the insulator under the semiconductor layer itself becomes a supporting substrate, such as S ⁇ S (silicon on sapphire, silicon on spinel) can be mentioned.
  • the insulating support substrate include quartz and A1N substrates in addition to the above-mentioned SOS.
  • Semiconductor layers can be provided on these supporting substrates by SOI manufacturing technology (bonding process and thinning process).
  • a conductor having desired conductivity and work function can be used as a material for the gate electrode.
  • a conductor having desired conductivity and work function can be used.
  • polycrystalline silicon, polycrystalline SiGe, polycrystalline Ge, polycrystalline SiC, or the like into which impurities are introduced can be used.
  • the structure of the gate electrode can be a single-layer film, a stacked film of a semiconductor and a metal film, a stacked film of metal films, a stacked film of a semiconductor and a silicide film, or the like.
  • the gate insulating film an SiO film or a SiON film can be used, and a so-called high dielectric
  • a body insulating film may be used.
  • the High-K film for example, TaO film, A1
  • Metal oxide films such as O film, La O film, Hf ⁇ film, ZrO film, HfSi ⁇ , ZrSi ⁇ , HfAl ⁇ , Zr
  • a composite metal oxide represented by a composition formula such as Al ⁇ can be given.
  • the gate insulating film may have a laminated structure. For example, SiO or HfSiO
  • the gate insulating film may have different materials and different thicknesses in different regions in one chip.
  • a thin gate insulating film is provided in a logic circuit portion or a memory circuit portion to improve on-current and suppress a short channel effect. It can be provided on the road.
  • the thickness of the thin gate insulating film can be set to 0.5 to 2.5 nm, and the thickness of the thick gate insulating film can be set to be thicker than 2.5 nm.
  • a gate insulating film made of a high-K film is provided in a logic circuit portion or a memory circuit portion in order to improve on-current and suppress a short channel effect, and a gate insulating film made of a SiO film or a SiON film is used to improve a withstand voltage.
  • a silicon substrate 1501 has an embedded insulating film (base insulating film) 1502 made of SiO on a silicon substrate 1501
  • an SII substrate having a semiconductor layer 1503 made of a single crystal silicon layer thereon is prepared.
  • a sacrificial oxide film is formed on the semiconductor layer 1503 of the SOI substrate, an impurity for a channel formation region is ion-implanted through the sacrificial oxide film, and an activation process is performed.
  • the activation process may not be performed here, and may be replaced by the activation process after ion implantation for forming the source / drain. Note that the above-described ion implantation and formation and removal of the sacrificial oxide film can be omitted as appropriate.
  • a resist pattern 1511 is formed on the semiconductor layer 1503 as shown in FIG.
  • Anisotropic etching is performed using this resist pattern as a mask to process the semiconductor layer 1503 into a predetermined pattern shape.
  • the resist pattern 1511 is removed, and a part 1503 of the patterned semiconductor layer forms a semiconductor convex portion.
  • the base insulating film is anisotropically (downward) etched before the gate insulating film is formed, the ⁇ gate is isotropically etched (downward and laterally), and the ⁇ gate or ⁇ gate is etched.
  • GA ⁇ Gate can be formed.
  • a gate electrode 1505 is formed on the semiconductor convex portion composed of the semiconductor layer 1503, an impurity-doped polycrystalline silicon film is formed, and this is patterned to form a gate electrode 1504.
  • a gate electrode may be formed by forming a polycrystalline silicon film, patterning it into a gate electrode shape, and simultaneously introducing impurities at the time of ion implantation for forming a source Z drain.
  • the upper surface (top surface) of the semiconductor convex portion In addition, by providing an insulating film (cap insulating film) thicker than the gate insulating film provided on the side surface, a transistor is formed in which a channel is not formed on the upper surface of the semiconductor protrusion but a channel is formed only on both side surfaces. Can be.
  • This thick insulating film can be formed by leaving the sacrificial oxide film used during the impurity ion implantation for the channel formation region without removing it. According to the configuration having the thick insulating film on the upper surface of the semiconductor convex portion, the influence of the electric field concentration at the upper corner of the semiconductor convex portion can be reduced, which is advantageous for suppressing the fluctuation of the threshold voltage.
  • an impurity is ion-implanted and activation treatment is performed to form a source Z drain region in the semiconductor protrusion formed of the semiconductor layer 1503.
  • a sidewall insulating film may be provided on the gate electrode, and then the impurity ion implantation may be further performed.
  • LDD Lightly Doped Drain
  • a silicide layer may be provided on the source / drain region and the gate electrode to reduce resistance such as contact resistance and sheet resistance.
  • a semiconductor device of the first embodiment shown in FIG. 5 can be obtained by providing an interlayer insulating film on the structure formed as described above, and providing a contact plug and a wiring.
  • a sacrificial oxide film is formed on a silicon substrate 1601, and an impurity for a channel formation region is ion-implanted through the sacrificial oxide film to perform an activation process.
  • the activation treatment may not be performed here, but may be replaced by the activation treatment after ion implantation for forming the source / drain.
  • the above-described ion implantation and formation and removal of the sacrificial oxide film can be omitted as appropriate.
  • a silicon oxide film 1611 and a silicon nitride film 1612 are formed in this order on a silicon substrate 1601, and then a resist pattern is formed. Form 1613.
  • the semiconductor pattern 1603 constitutes a semiconductor projection.
  • a Si layer is formed by CVD or the like so as to fill the groove provided in the silicon substrate 1601.
  • an insulator such as 2 and then planarize the top surface by CMP (chemical mechanical polishing).
  • CMP chemical mechanical polishing
  • an element isolation insulating film 1602 is formed as shown in FIG.
  • the silicon nitride film 1612 can be used as a polishing stopper.
  • the device isolation insulating film 1602 is etched back so that the upper portion of the semiconductor pattern 1603 is exposed, and the device isolation insulating film 1602 is placed on the bottom of the groove of the silicon substrate 1601.
  • a base insulating film including the isolation insulating film 1602 is formed.
  • a semiconductor protrusion is formed by a part of the semiconductor pattern that protrudes from the base insulating film plane and is exposed.
  • the silicon oxide film 1611 and the silicon nitride film 1612 remaining on the top of the semiconductor protrusion are removed.
  • a gate electrode 1605 is formed by forming a polycrystalline silicon film, patterning it into a gate electrode shape, and simultaneously introducing impurities at the time of ion implantation for forming source / drain.
  • a channel is formed on the upper surface of the semiconductor protrusion by providing an insulating film (cap insulating film) thicker than the gate insulating film provided on the side surface on the upper surface (top surface) of the semiconductor protrusion.
  • a transistor in which a channel is formed only on both side surfaces can be formed.
  • an impurity is ion-implanted and an activation process is performed to form a source Z drain region in the semiconductor protrusion formed by the semiconductor pattern 1603.
  • a sidewall insulating film may be provided on the gate electrode, and then impurity ion implantation may be further performed. Thereby, a so-called LDD structure can be formed.
  • a silicide layer may be provided on the source Z drain region and the gate electrode to reduce resistance such as contact resistance and sheet resistance.
  • the semiconductor device of the first embodiment shown in FIG. 6 can be obtained by providing an interlayer insulating film, providing contacts and wiring on the structure formed as described above.
  • a silicon substrate 1801 has a carrier insulating film 1802 formed by SiO force, and a single bond
  • An SOI substrate having a semiconductor layer 1803 made of a crystalline silicon layer is prepared. Then, a sacrificial oxide film is formed on the semiconductor layer 1803 of the SOI substrate, and an impurity for a channel formation region is ion-implanted through the sacrificial oxide film to perform an activation process.
  • the activation treatment may not be performed here, but may be performed by activation treatment after ion implantation for forming a source / drain. The above-described ion implantation and formation and removal of the sacrificial oxide film can be omitted as appropriate.
  • a silicon oxide film 1811 and a silicon nitride film 1812 are formed in this order on the semiconductor layer 1803, and then a resist pattern is formed. To form 1813.
  • anisotropic etching is performed to process the silicon nitride film 1812 into a predetermined pattern shape. Then, after removing the resist pattern 1813, the silicon oxide film 1811 and the semiconductor layer 1803 are anisotropically etched using the silicon nitride film pattern 1812 as a mask as shown in FIG. As a result, a groove is provided in the semiconductor layer 1803, the buried insulating film 1802 is exposed at the bottom of the groove, and a predetermined semiconductor layer pattern is formed around the groove.
  • the narrow convex portion of the semiconductor layer pattern constitutes the semiconductor convex portion of the Fin-type MISFET, and the portion having a large width and a large upper surface area constitutes a planar-type MISFET.
  • Si ⁇ or the like is formed by a CVD method or the like so as to fill the trench provided in the semiconductor layer 1803.
  • an element isolation insulating film 1814 is formed as shown in FIG. At this time, the silicon nitride film 1812 can be used as a polishing stopper.
  • the silicon on the semiconductor layer 1803 is etched by wet etching.
  • the oxide film 1811 and the silicon nitride film 1812 are removed together with the surface of the element isolation insulating film 1814.
  • a resist pattern 1815 is formed on the formation region of the planar MISFET, and this is used as a mask to form an element isolation insulating film in the formation region of the Fin MISFET. 1814 is selectively removed.
  • a gate oxide film 1805 and a gate electrode 1804 are provided on the semiconductor layer 1803 to obtain a structure shown in FIG. 19 (f).
  • a semiconductor device corresponding to the third embodiment shown in FIG. 10 can be obtained by providing an interlayer insulating film on the structure formed as described above, and providing a contact plug and a wiring.
  • an oxide film is formed on the side surface of the semiconductor layer 1803, a silicon nitride film is provided on the entire surface, and then an insulator is filled in the trench. It can be deposited like that.
  • This silicon nitride film can be used as an etching stopper film when removing the element isolation insulating film in the Fin MISFET formation region (step shown in FIG. 19E).
  • the formed oxide film and nitride film can be removed by wet etching before forming a gate oxide film and a gate electrode on the semiconductor projection.
  • the silicon oxide film 1811 and the silicon nitride film 1812 are removed to form a gate oxide film and a gate electrode.
  • a semiconductor device corresponding to the embodiment can be obtained.
  • the gate electrode can be formed by a so-called damascene gate method, for example, as described below, in addition to the method described above.
  • a polycrystalline silicon film is deposited and patterned to form a dummy gate. This dummy gate is later removed and replaced with another gate electrode material.
  • an interlayer insulating film is formed so as to fill the dummy gate, and then CMP is performed to flatten the interlayer insulating film and expose the surface of the dummy gate. Then, the dummy gate is selectively removed to form a groove. After a gate insulating film is formed in this groove, a gate electrode material is carried to form a target gate electrode.
  • a normal transistor type such as forming a source Z drain region is used. Perform the production process. In the above process, a normal transistor formation process for a source / drain region or the like can be performed before forming the interlayer insulating film.

Abstract

　基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置であって、１つのチップ内に、前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを有する半導体装置。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は、半導体装置及びその製造方法に関し、より詳しくは、基体平面に対して 突出した半導体凸部上にゲート電極を有する MIS型電界効果トランジスタを備えた 半導体装置及びその製造方法に関する。
背景技術
[0002] 近年、 MIS型電界効果トランジスタ（以下「MISFET」とレ、う）の一種として、 V、わゆ る Fin型 MISFETが提案されている。この Fin型 MISFETは、直方体状半導体凸部 を有し、この直方体状半導体凸部の一方の側面から上面を越えて反対側面まで跨ぐ ようにゲート電極が設けられている。そして、この直方体状半導体凸部とゲート電極と の間にはゲート絶縁膜が介在し、主として直方体状半導体凸部の両側面に沿ってチ ャネルが形成される。このような Fin型 MISFETは、チャネル幅を基板平面に対して 垂直方向にとれる点力 微細化に有利であることに加え、カットオフ特性やキャリア移 動度の向上、短チャネル効果やパンチスルーの低減といった種々の特性改善に有 利であることが知られている。
[0003] このような Fin型 MISFETとして、特開昭 64—8670号公報には、ソース領域、ドレ イン領域およびチャネル領域をもつ半導体凸部分がウェハ基板の平面に対してほぼ 垂直な側面を有する直方体状であり、この直方体状半導体凸部分の高さがその幅よ りも大きぐかつゲート電極が前記ウェハ基板の平面に垂直方向に延在することを特 徴とする M〇S電界効果トランジスタ（MOSFET)が開示されてレ、る。
[0004] 同公報には、前記直方体状半導体凸部分の一部がシリコンウェハ基板の一部であ る形態と、前記直方体状半導体凸部分の一部が SOI (Silicon on insulator)基板の単 結晶シリコン層の一部である形態が例示されている。前者を図 1 (a)に、後者を図 1 (b
)に示す。
[0005] 図 1 (a)に示す形態では、シリコンウェハ基板 101の一部を直方体状部分 103とし、 ゲート電極 105がこの直方体状部分 103の頂部を越えて両側に延在している。そし て、この直方体状部分 103において、ゲート電極両側の部分にソース領域およびドレ イン領域が形成され、ゲート電極下の絶縁膜 104下の部分にチャネルが形成される 。チャネル幅は直方体状部分 103の高さ hの 2倍に相当し、ゲート長はゲート電極 10 5の幅 Lに対応する。直方体状部分 103は、シリコンウェハ基板 101を異方性エッチ ングして溝を形成し、この溝の内側に残した部分で構成されている。また、ゲート電極 105は、この溝内に形成した絶縁膜 102上に、直方体状部分 103を跨ぐように設け ている。
[0006] 図 1 (b)に示す形態では、シリコンウェハ基板 111、絶縁層 112及びシリコン単結晶 層からなる S〇I基板を用意し、そのシリコン単結晶層をパターユングして直方体状部 分 113とし、そして、この直方体状部分 113を跨ぐように、露出した絶縁層 112上にゲ ート電極 115を設けている。この直方体状部分 113において、ゲート電極両側の部 分にソース領域およびドレイン領域が形成され、ゲート電極下の絶縁膜 114下の部 分にチャネルが形成される。チャネル幅は直方体状部分 113の高さ aの 2倍とその幅 bとの合計に相当し、ゲート長はゲート電極 115の幅 Lに対応する。
[0007] 一方、特開 2002-118255号公報には、例えば図 2 (a)—（c)に示すような、複数 の直方体状半導体凸部（凸状半導体層 213)を有する Fin型 MOSFETが開示され ている。図 2 (b)は図 2 (a)の B— B線断面図であり、図 2 (c)は図 2 (a)の C-C線断面 図である。この Fin型 MOSFETは、シリコン基板 210のゥエル層 211の一部で構成さ れる凸状半導体層 213を複数有し、これらが互いに平行に配列され、これらの凸状 半導体層の中央部を跨いでゲート電極 216が設けられている。このゲート電極 216 は、絶縁膜 214の上面から各凸状半導体層 213の側面に沿って形成されている。各 凸状半導体層とゲート電極間には絶縁膜 218が介在し、ゲート電極下の凸状半導体 層にチャネル 215が形成される。また、各凸状半導体層にはソース Zドレイン領域 21 7が形成され、ソース/ドレイン領域 217下の領域 212には高濃度不純物層（パンチ スルーストッパー層）が設けられている。そして、層間絶縁膜 226を介して上層配線 2 29、 230が設けられ、各コンタクトプラグ 228により、各上層配線とそれぞれソース/ ドレイン領域 207及びゲート電極 216とが接続されている。このような構造によれば、 凸状半導体層の側面をチャネル幅として用いることができるため、プレーナ型の従来 の MOSFETに比べて平面的な面積を小さくすることができることが記載されている。
[0008] また、特開 2001-298194号公報には、例えば図 3 (a)及び（b)に示すような、 Fin 型 MOSFETが開示されている。この Fin型 MOSFETは、シリコン基板 301、絶縁層 302及び半導体層（単結晶シリコン層） 303からなる SOI基板を用いて形成され、そ の絶縁層 302上にパターユングされた半導体層 303が設けられている。この半導体 層 303には、複数の開口部 310がー列に当該半導体層 303を横断するように設けら れている。これらの開口部 310は、半導体層 303のパターユングの際に、絶縁層 302 が露出するように形成されている。ゲート電極 305は、これらの開口部 310の配列方 向に沿って、開口部 310間の各半導体層（伝導経路） 332を跨ぐように設けられてい る。このゲート電極 305と伝導経路 332との間には絶縁膜が介在し、ゲート電極下の 伝導経路にチャネルが形成される。伝導経路 332の上面の絶縁膜が、側面の絶縁 膜と同程度に薄レ、ゲート絶縁膜である場合は、ゲート電極下の半導体層 332の両側 面および上面にチャネルが形成される。半導体層 303において、開口部 310の列の 両側がソース/ドレイン領域 304を構成する。
[0009] 上記の構造によれば次のような効果が得られることが記載されている。開口部 310 を除けば、従来のプレーナ型 MOSFETと同様な配置パターンを持っため、従来の 製造プロセスを適用できるという利点がある。また、この構造によれば、チャネル幅の 異なるトランジスタが混在する場合でも、配列する伝導経路 332 (開口部 310間の半 導体層）の数を変えればよぐ素子の凹凸の程度を抑えることができ、素子特性の均 一性を確保することができる。さらに、伝導経路 332の幅をソース/ドレイン領域と接 続する部分で大きくすることにより寄生抵抗を抑えることができる。
[0010] 上述の Fin型 MISFETが設けられた半導体装置においても、動作特性をより一層 向上させるためには、 1つのチップ内において、 MISFETの動作目的に応じてしきい 値電圧ゃ耐電圧等の素子特性を最適化することが求められる。
[0011] 例えば、ロジック回路部分の MISFETのしきい値電圧は入出力回路部分に比べて 低いことが望ましぐ入出力部分の MISFETの耐電圧はロジック回路部分に比べて 高いことが望ましい。このように、 1つのチップ内にしきい値電圧が異なる複数種の Ml SFETを設ける場合、しきい値電圧の異なる MISFETの形成領域毎にイオン注入条 件を変えて、チャネル形成領域の不純物濃度を所定のしきレ、値電圧に応じた濃度に 設定する必要がある。このイオン注入に際しては、当該イオン注入により得られるしき い値電圧とは異なるしきい値電圧をもつ MISFETを形成しょうとする領域を、フオトレ ジストでマスクするフォトレジスト工程が必須となる。そのため、しきい値電圧の設定数 に応じてこのフォトレジスト工程を繰り返し行う必要が生じ、その結果、プロセスが煩雑 になり、製造コストが上昇する。
[0012] また、 Fin型 MISFETを備えた半導体装置では、その微細化に伴い、放熱性ゃ静 電破壊耐性の向上も求められている。
発明の開示
[0013] 本発明の目的は、 Fin型 MISFETを備えた半導体装置であって、 1つのチップ内 に素子特性の異なる複数種の MISFETを有し、動作特性が改善された半導体装置 およびその製造方法を提供することにある。
[0014] 本発明は、基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐように その上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導 体凸部の間に介在する絶縁膜と、ソース/ドレイン領域とを有する MIS型電界効果ト ランジスタを備えた半導体装置であって、
1つのチップ内に、前記 MIS型電界効果トランジスタとして、ゲート電極下の前記半 導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅 Wが互い に異なる複数種のトランジスタを有する半導体装置に関する。
[0015] また本発明は、前記 MIS型電界効果トランジスタとして、ゲート電極下の半導体凸 部の少なくとも両側面にチャネルが形成される Fin型トランジスタを有する上記の半導 体装置に関する。
[0016] また本発明は、前記 Fin型トランジスタとして、ゲート電極下の半導体凸部の幅 Wが 、動作時に当該半導体凸部の両側面からそれぞれ形成される空乏層により完全に 空乏化される幅であるトランジスタを有する上記の半導体装置に関する。
[0017] また本発明は、前記 Fin型トランジスタとして、ゲート電極下の半導体凸部の幅 Wが 当該半導体凸部の高さの 2倍以下であるトランジスタを有する上記の半導体装置に 関する。 [0018] また本発明は、前記 Fin型トランジスタとして、ゲート電極下の半導体凸部の幅 Wが ゲート長以下であるトランジスタを有する上記の半導体装置に関する。
[0019] また本発明は、前記 Fin型トランジスタとして、ゲート電極下の半導体凸部の幅 Wが 互いに異なる複数種のトランジスタを 1つのチップ内に有し、これらのしきい値電圧が ゲート電極下の半導体凸部の幅 Wが広レ、ものほど高レ、、上記の半導体装置に関す る。
[0020] また本発明は、前記の複数種の Fin型トランジスタ力 ゲート電極下の半導体凸部 における不純物濃度が互いに等しい、上記の半導体装置に関する。
[0021] また本発明は、前記 Fin型トランジスタとして、 1つの当該トランジスタ内に、複数の 半導体凸部と、これらの半導体凸部に跨って設けられ、各半導体凸部の上面から相 対する両側面上に延在するゲート電極と、このゲート電極と各半導体凸部の間に介 在する絶縁膜と、ソース Zドレイン領域とを有し、前記の各半導体凸部の少なくとも両 側面にチャネルが形成されるトランジスタを有する上記の半導体装置に関する。
[0022] また本発明は、所定のしきい値電圧を持つ前記 Fin型トランジスタを有する第 1の回 路部と、第 1の回路部の前記 Fin型トランジスタより低いしきい値電圧を持つ前記 Fin 型トランジスタを有する第 2の回路部とを備え、第 1の回路部に設けられた前記 Fin型 トランジスタのゲート電極下の半導体凸部の幅 Wは、第 2の回路部に設けられた前記 Fin型トランジスタのゲート電極下の半導体凸部の幅 Wより広い、上記の半導体装置 に関する。
[0023] また本発明は、前記 Fin型トランジスタを入出力回路部とメモリ回路部またはロジッ ク回路部とに有し、入出力回路部に設けられた前記 Fin型トランジスタのゲート電極 下の半導体凸部の幅 W力 S、メモリ回路部またはロジック回路部に設けられた前記 Fin 型トランジスタのゲート電極下の半導体凸部の幅 Wより広レ、、上記の半導体装置に 関する。
[0024] また本発明は、前記 Fin型トランジスタをメモリ回路部とロジック回路部とに有し、メ モリ回路部に設けられた前記 Fin型トランジスタのゲート電極下の半導体凸部の幅 W が、ロジック回路部に設けられた前記 Fin型トランジスタのゲート電極下の半導体凸 部の幅 Wより広い、上記の半導体装置に関する。 [0025] また本発明は、 pMOSトランジスタ及び nMOSトランジスタが前記 Fin型トランジス タで構成される CMOSを有し、その pMOSトランジスタのゲート電極下の半導体凸部 の幅 Wと nMOSトランジスタのゲート電極下の半導体凸部の幅 Wが互いに異なる、 上記の半導体装置に関する。
[0026] また本発明は、前記 MIS型電界効果トランジスタとして、さらに、ゲート電極下の半 導体凸部の上面に主たるチャネルを形成するプレーナ型トランジスタを有する上記 の半導体装置に関する。
[0027] また本発明は、前記 Fin型トランジスタをメモリ回路部またはロジック回路部に有し、 前記プレーナ型トランジスタを入出力回路部に有する上記の半導体装置に関する。
[0028] また本発明は、前記 MIS型電界効果トランジスタの前記半導体凸部が、絶縁体上 の半導体層で形成されている上記の半導体装置に関する。
[0029] また本発明は、前記 MIS型電界効果トランジスタの前記半導体凸部が半導体基板 の一部で形成されている上記の半導体装置に関する。
[0030] また本発明は、前記 MIS型電界効果トランジスタとして、 1つのチップ内に、半導体 凸部が絶縁体上の半導体層で形成されている第 1トランジスタと、半導体凸部が半導 体基板の一部で形成されている第 2トランジスタとを有する上記の半導体装置に関す る。この半導体装置において、第 2トランジスタの半導体凸部の幅 W力 第 1トランジ スタの幅 Wより大きいことが好ましい。また、第 1トランジスタとして、ゲート電極下の半 導体凸部の少なくとも両側面にチャネルが形成される Fin型トランジスタを有し、第 2ト ランジスタとして、ゲート電極下の半導体凸部の上面に主たるチャネルを形成するプ レーナ型トランジスタを有することができる。
[0031] また本発明は、基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐよ うにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記 半導体凸部の間に介在する絶縁膜と、ソース Zドレイン領域とを有し、前記半導体凸 部の少なくとも両側面にチャネルが形成される Fin型の MIS型電界効果トランジスタ 、及び基板平面に平行な面内方向に主たるチャネルが形成されるプレーナ型の Ml S型電界効果トランジスタを 1つのチップ内に備えた半導体装置に関する。
[0032] また本発明は、前記 Fin型の MIS型電界効果トランジスタにおいて、ゲート電極下 の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅 wが、動作時に当該半導体凸部の両側面からそれぞれ形成される空乏層により完全 に空乏化される幅である上記の半導体装置に関する。
[0033] また本発明は、前記 Fin型の MIS型電界効果トランジスタをメモリ回路部またはロジ ック回路部に有し、前記プレーナ型の MIS型電界効果トランジスタを入出力回路部 に有する上記の半導体装置に関する。
[0034] また本発明は、基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐよ うにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記 半導体凸部の間に介在する絶縁膜と、ソース Zドレイン領域とを有し、前記半導体凸 部の少なくとも両側面にチャネルが形成される MIS型電界効果トランジスタを備えた 半導体装置を製造する方法であって、
前記 MIS型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における 基板平面に平行かつチャネル長方向に垂直な方向の幅 Wが互いに異なる複数種の トランジスタを形成する工程を有する半導体装置の製造方法に関する。
[0035] また本発明は、前記 MIS型電界効果トランジスタとして、しきい値電圧が互いに異 なる複数種のトランジスタを形成し、当該トランジスタは半導体凸部の幅 Wが広いもの ほどしきい値電圧が高いことを特徴とする上記の半導体装置の製造方法に関する。
[0036] また本発明は、前記の複数種のトランジスタの形成工程において、幅 Wが互いに異 なる複数種の半導体凸部は同一の加工工程にて同時に形成されることを特徴とする 上記の半導体装置の製造方法に関する。
[0037] また本発明は、前記の複数種のトランジスタが、ゲート電極下の半導体部における 不純物濃度が互いに等しい、上記の半導体装置の製造方法に関する。
[0038] また本発明は、 1つのチップ内に前記の複数種のトランジスタを形成する、上記の 半導体装置の製造方法に関する。
[0039] 本発明によれば、微細化に有利で且つ素子特性に優れる、いわゆる Fin型 MISF ETを有するとともに、 1つのチップ内に素子特性の異なる複数種の MISFETを有す るため、動作特性が改善された半導体装置を提供することができる。また、 1つのチッ プ内にしきい値電圧の異なる複数種の MISFETを容易に形成可能な構造を有する 半導体装置およびその製造方法を提供することができる。
図面の簡単な説明
[図 1]従来の Fin型 MISFETの素子構造の説明図である。
[図 2]従来の Fin型 MISFETの素子構造の説明図である。
[図 3]従来の Fin型 MISFETの素子構造の説明図である。
[図 4]本発明における Fin型 MISFETの一例の説明図である。
園 5]本発明の半導体装置の一例の説明図である。
[図 6]本発明の半導体装置の一例の説明図である。
[図 7]Fin型 MISFETの半導体凸部の幅 Wとしきい値電圧との関係を示すグラフであ る。
[図 8]本発明の半導体装置の一例の説明図である。
[図 9]本発明の半導体装置の一例の説明図である。
[図 10]本発明の半導体装置の一例の説明図である。
[図 11]本発明の半導体装置の一例の説明図である。
[図 12]本発明の半導体装置の一例の説明図である。
園 13]本発明の半導体装置の一例の説明図である。
[図 14]本発明の半導体装置の一例の説明図である。
園 15]本発明の半導体装置の製造方法を説明するための工程断面図である。 園 16]本発明の半導体装置の製造方法を説明するための工程断面図である。 園 17]本発明の半導体装置の製造方法を説明するための工程断面図である。 園 18]本発明の半導体装置の製造方法を説明するための工程断面図である。 園 19]本発明の半導体装置の製造方法を説明するための工程断面図である。 園 20]図 9に対応するボディコンタクト構造の説明図である。
園 21]本発明の半導体装置の一例の説明図である。
園 22]図 21に対応するボディコンタクト構造の説明図である。
園 23]本発明の半導体装置の製造に用いることができる SOI基板の断面図である。
[図 24]本発明の半導体装置の一例の説明図である。
園 25]本発明の半導体装置の一例の説明図である。 [図 26]本発明の半導体装置の一例の説明図である。
発明を実施するための最良の形態
[0041] 本発明は、例えば図 4に示すように、半導体凸部 403と、この半導体凸部 403を跨 ぐようにその上面から相対する両側面上に延在するゲート電極 404と、このゲート電 極 404と前記半導体凸部 403の間に介在する絶縁膜 405と、ソース/ドレイン領域 4 06とを有する半導体装置に係るものである。
[0042] 本発明における半導体凸部は、基体平面（ここでは絶縁体平面）に対して突出した 構造を有するものであり、例えば図 4に示すように半導体基板 401上のベース絶縁膜 402上に設けられた半導体層で構成することができる。このベース絶縁膜自体を支 持基板とすることもできる。なお、本発明において、この「基体平面」とは基板に平行 な任意の面を意味する。
[0043] また半導体凸部は、後述するように、ベース絶縁膜下の半導体基板の一部で形成 すること力 Sできる。この構造は、素子の駆動により半導体凸部で発生した熱や電荷を 半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利で ある。また、半導体凸部が、ベース絶縁膜 402上に設けられた半導体層で形成され るものと、ベース絶縁膜下の半導体基板の一部で形成されるものと、が同一半導体 基板上に混在していても構わない。半導体凸部の形状は、略直方体とすることが好 ましぐ加工精度や所望の素子特性が得られる範囲内で直方体から変形した形状で あってもよレヽ。
[0044] 本発明における上記 MISFETにおいては、その半導体凸部を跨ぐようにその上面 力 相対する両側面上にゲート電極が延在し、このゲート電極と半導体凸部の間に は絶縁膜が介在する。半導体凸部のゲート電極下の部分には、通常、所定のしきい 値電圧に応じて比較的低濃度に不純物が導入され、あるいは導入されないで、グー ト電極への電圧印加によりチャネルが形成される。半導体凸部の各側面（基板平面 に垂直な面）とゲート電極との間に介在する絶縁膜をゲート絶縁膜とすることで、半導 体凸部の両側面にチャネルを形成することができる。半導体凸部の上面とゲート電 極との間に介在する絶縁膜を側面の絶縁膜と同程度に薄いゲート絶縁膜とすること で、半導体凸部の上面にもチャネルを形成することができる。半導体凸部の上面に 厚い絶縁膜 (キャップ絶縁膜)を設けることで、半導体凸部の上面にチャネルを形成 させない構成にすることもできる。半導体凸部の上面のキャップ絶縁膜は、側面の絶 縁膜と異なる材料から形成されていてもよいし、側面の絶縁膜と別途に形成されたも のであってもよい。
[0045] 本発明における上記 MISFETのソース Zドレイン領域は、図 4に示すように、半導 体凸部 403のゲート電極両側部分に高濃度の不純物を導入してソース/ドレイン領 域 406とすること力 Sできる。あるいは、半導体凸部のゲート電極両側部分を不純物導 入により伝導経路とし、この半導体凸部の両端にそれぞれ接続する半導体層を設け てこれらをソース Zドレイン領域としてもよい。また、ソース/ドレイン領域を完全に金 属化したショットキー'ソース/ドレイン構造としてもよい。
[0046] また、本発明における上記 MISFETは、 1つのトランジスタ内に複数の半導体凸部 を例えば一列に平行配列して有し、これらの半導体凸部に跨ってゲート電極が設け られた、いわゆるマルチ構造をとつてもよい。それぞれの半導体凸部に係る構造は、 前述と同様な構造にすることできる。素子特性の均一性や加工の容易さ等の観点か ら、 1つのトランジスタ内の複数の半導体凸部のゲート電極下部分の幅 W (基板平面 に平行かつチャネル長方向に垂直な方向の幅）は互いに等しレ、ことが好ましレ、。
[0047] このようなマルチ構造において、図 4に示すように各半導体凸部のゲート電極両側 部分をソース/ドレイン領域とする場合は、例えば図 2に示すように、各半導体凸部 のゲート電極両側部にそれぞれコンタクトをとり、ゲート電極両側のそれぞれの側の 各半導体凸部に共通の上層配線で導通することができる。一方、各半導体凸部のゲ ート電極両側部分をソース/ドレイン領域へ接続するための伝導経路とする場合は、 例えば図 3に示すように、半導体凸部のゲート電極両側部にそれぞれ、各半導体凸 部に共通する半導体層を当該半導体凸部と一体に又は別体として設け、この一対の 半導体層をソース Zドレイン領域とし、これらにコンタクトをとつて導通することができ る。これらのマルチ構造は、基板平面に垂直方向の側面をチャネル幅として用いる半 導体凸部を複数有するため、チャネル幅あたりの必要な平面的面積を小さくすること ができ、素子の微細化に有利である。また、このマルチ構造は、チャネル幅の異なる 複数種のトランジスタを 1チップ内に形成する場合でも、半導体凸部の数を変えること によりチャネル幅を制御することができ、これにより、素子の凹凸の程度を抑えて素子 特性の均一性を確保することができる。
[0048] 本発明は、以上に説明した MISFETを備えた半導体装置に係るものであり、以下 、さらに実施形態ごとに説明する。
[0049] 〔第 1の実施形態〕
本実施形態は、図 5に示すように、半導体凸部を持つ前記 MISFETとして、ゲート 電極 504下の半導体凸部 503における基板平面に平行かつチャネル長方向に垂直 な方向の幅 Wが互いに異なる複数種のトランジスタを 1つのチップ内に有することを 主な特徴とするものである。
[0050] 図 5 (a)は、図 5 (b)の A— A線断面図であり、図 5 (b)は平面図である。 501は半導 体基板、 502はベース絶縁膜 (埋め込み絶縁膜）、 503は半導体凸部、 504はゲート 電極、 505はゲート絶縁膜を示す。図 5に示す例は、半導体凸部が絶縁膜上の半導 体層（単結晶シリコン層等）で構成されるものであるが、図 6に示す例のように、半導 体凸部が半導体基板 601の一部で構成されていてもよい。この場合、素子の駆動に より半導体凸部で発生した熱や電荷を半導体基板へ逃がすことができるため、放熱 性や基板浮遊効果抑制の点で有利である。図 6 (a)は、図 6 (b)の A— A線断面図で あり、図 6 (b)は平面図である。 601は半導体基板、 602はベース絶縁膜 (素子分離） 、 603は半導体凸部、 604はゲート電極、 605はゲート絶縁膜を示す。図 5中のベー ス絶縁膜 502は SOI基板の坦め込み絶縁膜で構成することができ、一方、図 6中の ベース絶縁膜 602は、半導体基板 601の加工後に設けられる素子分離絶縁膜で構 成すること力 Sできる。
[0051] 本実施形態の発明は、ゲート電極下の半導体凸部の不純物濃度、すなわちチヤネ ル形成領域の不純物濃度が一定であっても、ゲート電極下の半導体凸部の幅 Wを 変えることによってしきい値電圧を制御することできる、という新たな知見に基づいて 成されたものである。ここで、しきい値電圧は、 n型 FETについては、プラス側にその 絶対値が大きいほどしきい値電圧が高いとし、 p型 FETについては、マイナス側にそ の絶対値が大きいほどしきレ、値電圧が高レ、とする。
[0052] 前述のとおり、従来、半導体装置の動作特性向上を目的として、 1つのチップ内に しきレ、値電圧が異なる複数種の MISFETを設ける場合には、しきレ、値電圧が異なる MISFETの形成領域毎にイオン注入条件を変えて、チャネル形成領域の不純物濃 度を所定のしきい値電圧に応じた濃度に設定していた。そのため、しきい値電圧の 設定数に応じてフォトレジスト工程が増えてプロセスが煩雑になり、製造コストが上昇 するという問題があった。対して、本発明の構造は、半導体凸部の形成工程における パターユングの際に、所定のしきい値電圧に応じた幅 Wを持つ複数種の半導体凸部 を同時に形成することで、 1つのチップ内にしきい値電圧が異なる複数種の MISFE Tを簡便に形成することができる。すなわち、本発明は、 1つのチップ内にしきい値電 圧が異なる複数種の MISFETを有する半導体装置を容易に形成可能な構造を提 供すること力 Sできる。
[0053] 図 7に、半導体凸部の幅 Wとしきい値電圧との関係を示す。この図から、半導体凸 部の幅 Wが広いほどしきい値電圧が高くなることがわかる。この図に示す関係は、半 導体凸部の両側面のみにチャネルを形成する構造を持つ MISFETに対する下記条 件によるシミュレーション結果である。なお、ここで示す最大空乏層幅とは、チャネル 不純物濃度から計算される最大空乏層幅である。また、半導体凸部の上面にチヤネ ルが形成される場合も、半導体凸部の両側面に主たるチャネルを形成する構造にお いては同様な関係が得られる。
[0054] ゲート絶縁膜のシリコン酸化膜換算膜厚：2. 8nm、
チャネル領域の不純物濃度（cm_3)：
a) 2 X 1018 (最大空乏層幅： 25nm)、
b) 1018 (最大空乏層幅： 35nm)、
c) 5 X 1017 (最大空乏層幅： 48nm)、
十异 AJ '■
Vth = 2 Φ ΐ + Vi - Qb/Co、
Vth :しきい値電圧、
Φ ΐ： Ei— Ef、
Ei：真性半導体のフェルミ準位、
Ef:フエノレミ準位、 Vfb :フラットバンド電圧、
Qb：空乏層中の不純物電荷量、
Co：ゲート絶縁膜容量。
[0055] 上記の関係が良好に得られるものとしては、半導体凸部の少なくとも両側面にチヤ ネルが形成される MISFET (以下、適宜「Fin型 MISFET」という。）が好ましぐ特に 、半導体凸部の幅 Wが、動作時に当該半導体凸部の両側面からそれぞれ形成され る空乏層により完全に空乏化される幅である MISFET (以下、適宜「完全空乏型 Ml SFET」という。）が好ましい。この完全空乏型 MISFETでは、半導体凸部の両側面 に主たるチャネルが形成される。また、この完全空乏型 MISFETは、上記関係が良 好に得られる他、カットオフ特性やキャリア移動度の向上、基板浮遊効果の低減に有 利である。また、上記関係が良好に得られる素子構造としては、半導体凸部の幅 W が、当該半導体凸部の高さ Hの 2倍以下、あるいはゲート長 L以下であることが好まし ぐ前記の完全空乏型の構造において、このような幅 Wに設定することがより好ましい 。具体的には、ゲート電極下の半導体凸部の幅 Wは、加工精度や強度等の観点から 、 5nm以上に設定することが好ましぐ 10nm以上がより好ましぐ一方、当該半導体 凸部の側面に形成されるチャネルを支配的なチャネルとし且つ完全空乏型の構造を 得る観点から、 60nm以下に設定することが好ましぐ 30nm以下がより好ましい。ま た、チャネル形成領域の不純物濃度は、所望のしきい値電圧に応じて適宜設定する ことができる力 製造プロセスの簡略化の点から、チャネル形成領域の不純物濃度は 、しきい値電圧が異なる MISFETの形成領域間で等しいことが好ましい。必要に応 じて、チャネル形成領域の不純物濃度が互いに異なる複数種の MISFETの形成領 域 (各 MISFET形成領域内ではチャネル形成領域の不純物濃度は等しい。 )を設け 、各 MISFET形成領域内で半導体凸部の幅 Wを変えてしきい値電圧の異なる MIS FETを形成することもできる。
[0056] さらに、上記の関係が良好に得られる MISFETとしては、ゲート長 Lが比較的長い もの、特にゲート長 Lが半導体凸部の幅 Wの 2倍以上、典型的には 20nm以上のもの が挙げられる。また、チャネル形成領域は不純物注入が行われているものが好ましく 、典型的には 1 X 1016以上の不純物濃度を有することが好ましい。 [0057] 上記の関係が良好に得られる MISFETの具体的寸法等は、例えば次の範囲で適 宜設定することができる。
[0058] 半導体凸部の幅 W: 5— 250nm、
半導体凸部の高さ H： 20— 200nm、
ゲート長 L : 10— 500應、
ゲート絶縁膜の厚さ： 2 10nm (SiOの場合）、
2
チャネル形成領域の不純物濃度： 1 X 1016 1 X 1019cm
ソース Zドレイン領域の不純物濃度： 1 1019 1 X 1021cm
[0059] なお、半導体凸部の高さ Hは、図 5及び図 6に示すように、ベース絶縁膜 502、 602 の平面から突出した半導体部分の基板平面に垂直方向の長さを指す。また、チヤネ ル形成領域は、半導体凸部のゲート電極下の部分を指す。
[0060] 入出力回路やメモリ回路、ロジック回路等の種々の回路は、その目的に応じて取り 扱われるオン/オフ電流や、求められる耐電圧および動作速度が異なり、それに応 じて最適なしきい値電圧も異なっている。一般に、ロジック回路部では高速動作の点 力 しきい値電圧が低いことが求められ、 SRAM等のメモリ回路部はノイズマージン を確保するために、ある程度しきい値電圧を高くすることが望ましぐ入出力回路部で は高い電圧を扱うので耐電圧とともに、しきい値電圧もこれらの回路部中で最も高く 設定することが望ましい。なお、本発明において、しきい値電圧が低く設定されるロジ ック回路としては、 MPU (Micro Processing Unit)や DSP (Digital Signal Processor) , PLL (Phase Locked Loop)を含むものとする。
[0061] 上述の複数種の回路を 1つのチップ内に設ける場合、本発明では、各回路部毎に 設定されたしきい値電圧に応じて半導体凸部の幅 Wが設定された Fin型 MISFETを 設けることができる。例えば、本発明の半導体装置は下記の形態をとることができる。
(a) Fin型 MISFETを入出力回路部とロジック回路部とに有し、入出力回路部に設 けられた前記 Fin型 MISFETのゲート電極下の半導体凸部の幅 W力 ロジック回路 部に設けられた前記 Fin型 MISFETのゲート電極下の半導体凸部の幅 Wより広い 形態、
(b) Fin型 MISFETを入出力回路部とメモリ回路部とに有し、入出力回路部に設けら れた前記 Fin型 MISFETのゲート電極下の半導体凸部の幅 W力 メモリ回路部に設 けられた前記 Fin型 MISFETのゲート電極下の半導体凸部の幅 Wより広い形態、 (c) Fin型 MISFETをメモリ回路部とロジック回路部とに有し、メモリ回路部に設けら れた前記 Fin型 MISFETのゲート電極下の半導体凸部の幅 W力 ロジック回路部に 設けられた前記 Fin型 MISFETのゲート電極下の半導体凸部の幅 Wより広い形態。
[0062] 形態（a)及び (b)において、比較的大きな電流が扱われる入出力回路部に、半導 体凸部の幅 Wが広レ、Fin型 MISFETを設けることは、放熱性の観点力、らも有利であ る。
[0063] さらに、本発明においては、各回路部において求められる耐電圧に応じて、回路部 毎にゲート長を変えてもよぐ高い耐電圧が求められる回路部にはゲート長の長い M ISFETを設けるとよレ、。
[0064] また、上述のように入出力回路部で放熱性を向上するために半導体凸部の幅 Wを 広くしたり、所定の部位で耐電圧を向上するためにゲート長を長くしたりする等、所望 の特性に応じた構造を形成する場合、上記 (a)、（b)、（c)の形態をとりつつ、半導体 凸部の幅 Wが異なる回路部毎に必要なしきい値電圧に応じて異なる不純物濃度を 設定してもよい。この場合、異なる不純物濃度の回路部毎に不純物導入工程が必要 になるが、従来構造に比べて、放熱性ゃ耐電圧特性等の所望の特性を向上しつつ 、しきい値電圧等の設計自由度を容易に確保でき、素子特性の向上を図ることがで きる。
[0065] また、本発明によれば、同一チップ上に p型および n型の Fin型トランジスタが混在 するような半導体装置、特に pMOSトランジスタ及び nMOSトランジスタが前記 Fin型 トランジスタで構成される CMOSを備えた半導体装置を提供することができる。そし て、その CMOSは pMOSトランジスタのゲート電極下の半導体凸部の幅 Wと nMOS トランジスタのゲート電極下の半導体凸部の幅 Wが互いに異なる構成をとることがで きる。一般に、 pMOSは、 nMOSに比べてソース/ドレイン領域の不純物（ボロン）の 拡散により短チャネル効果が大きくなる傾向がある。例えば、 pMOSのゲート電極下 の半導体凸部の幅 Wを、 nMOSのゲート電極下の半導体凸部の幅 Wより小さくする ことにより、短チャネル効果を素子形状（半導体凸部の幅 W)により容易に抑制するこ とができる。
[0066] 〔第 2の実施形態〕
本実施形態の半導体装置は、図 8に示すように、半導体凸部を持つ前記 MISFET として、第 1の実施形態の Fin型 MISFET810と、ゲート電極下の前記半導体凸部 の上面に主たるチャネルを形成するプレーナ型 MISFET820とを 1つのチップ内に 有することを主な特徴とするものである。
[0067] 図 8 (a)は、図 8 (b)の A— A線断面図であり、図 8 (b)は平面図である。 801は半導 体基板、 802はベース絶縁膜、 803は半導体凸部、 804はゲート電極、 805はゲート 絶縁膜を示す。図 8に示す例は、半導体凸部が絶縁膜上の半導体層（単結晶シリコ ン層等）で構成されるものであるが、半導体凸部がベース絶縁膜下の半導体基板の 一部で構成されていてもよい。この場合、素子の駆動により半導体凸部で発生した熱 や電荷を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点 で有利である。また、図 8に示す例では、 Fin型 MISFET810の一種のみが示されて レ、るが、半導体凸部の幅 Wが異なる Fin型 MISFETをさらに有してレ、てもよレ、。
[0068] 本実施形態におけるプレーナ型 MISFET820は、その半導体凸部 803の上面に 主たるチャネルを形成するものであり、ソース/ドレイン領域もこの半導体凸部 803上 面に設けることができる。ゲート電極下の半導体凸部の幅 Wは、半導体凸部の高さ H の 2倍より大きいことが好ましぐ 5倍以上がより好ましぐ 10倍以上がさらに好ましい。 このプレーナ型 MISFET820は、半導体凸部 803を用いて構成される以外は、シリ コンウェハ基板表面に形成される通常の MISFETと同様な構成をとることができる。
[0069] また、本実施形態におけるプレーナ型 MISFET820は、その半導体凸部 803、ゲ ート絶縁膜 805及びゲート電極 804がそれぞれ Fin型 MISFET810の半導体凸部 8 03、ゲート絶縁膜 805及びゲート電極 804と共通の材料で構成され、両トランジスタ のこれらの構成要素は同一プロセスで形成することができる。すなわち、両トランジス タは、構造や素子特性が大きく異なるものでありながら、 1つのチップ内に容易に形 成可能な構造を有してレ、る。
[0070] 本実施形態におけるプレーナ型 MISFET820は、高い耐電圧や放熱性が要求さ れる回路部、例えば入出力回路に好適に設けることができる。例えば、本実施形態 の半導体装置は下記の形態をとることができる。
(a) Fin型MISFETをロジック回路部に有し、プレーナ型 MISFETを入出力回路部 に有する形態、
(b) Fin型 MISFETをメモリ回路部に有し、プレーナ型 MISFETを入出力回路部に 有する形態、
(c) Fin型 MISFETをメモリ回路部とロジック回路部とに有し、メモリ回路部に設けら れた前記 Fin型 MISFETのゲート電極下の半導体凸部の幅 W力 ロジック回路部に 設けられた前記 Fin型 MISFETのゲート電極下の半導体凸部の幅 Wより広ぐプレ ーナ型 MISFETを入出力回路部に有する形態。
[0071] また、本実施形態の半導体装置は、図 9に示すように、半導体凸部を持つ前記 Ml SFETとして、第 1の実施形態の Fin型 MISFET910と、ゲート電極下の前記半導体 凸部の上面に主たるチャネルを形成するプレーナ型 MISFET920とを 1つのチップ 内に有し、このプレーナ型 MISFETにおいてボディコンタクト構造をとることができる
[0072] 図 9 (a)は、図 9 (b)の A— A線断面図であり、図 9 (b)は平面図である。 901は半導 体基板、 902はベース絶縁膜、 903は半導体凸部、 904はゲート電極、 905はゲート 絶縁膜を示す。図 9に示す例は、ゲート電極を T字形状とした例であり、半導体凸部 を絶縁膜上の半導体層（単結晶シリコン層等)で構成する場合に特に有効な構造で ある。この場合、素子の駆動により半導体凸部で発生した電荷を逃がすことができる ため基板浮遊効果抑制の点で有利であり、また半導体凸部から外部への接触が増 加するため放熱性の点でも有利である。なお、図 9に示す例では、 Fin型 MISFET9 10の一種のみが示されている力 半導体凸部の幅 Wが異なる Fin型 MISFETをさら に有していてもよい。
[0073] 図 20に、図 9に示す例におけるボディコンタクト構造の説明図（NMOSの場合）を 示す。図 20 (a)は図 9 (b)に対応する平面図であり、図 20 (b)は図 20 (a)の B— B '線 断面図であり、図 20 (c)は図 20 (a)の A— A '線断面図である。これらの図面において ゲート電極は省略している。 2001は高濃度 P型領域 (ボディコンタクト領域）、 2002 は高濃度 N型領域 (ソース Zドレイン領域）、 2003は低濃度 P型領域 (チャネル領域 )を示す。ボディコンタクト領域を接地する力もしくはソースに接続することにより、素子 の駆動により発生した電荷を排出することができる。このように、プレーナ型 MISFET においては、ボディコンタクト構造を採用することができ、この構造によれば、トランジ スタが半導体基板と直接接続されない場合でも、ソース/ドレイン領域に挟まれた半 導体領域 (チャネル領域）に溜まった電荷（キャリア）を排出することができる。図 20に 示す例では、ソース/ドレイン領域と独立したボディ端子に電荷を排出することがで きる。
[0074] 図 21及び図 22に、ボディコンタクト構造の他の例（NMOSの場合）を示す。図 21 に示す半導体装置は、ゲート電極を異なる形状とし、半導体凸部に高濃度 P型領域 ( ボディコンタクト領域） 2201を設けた以外は図 8に示す例と同様な構造を有する。図 22は、図 21に示す例におけるボディコンタクト構造の説明図である。図 22 (a)は図 2 1 (b)に対応する平面図であり、図 22 (b)は図 22 (a)の A— A'線断面図であり、図 22 (c)は図 22 (a)の B-B'線断面図である。これらの図面においてゲート電極は省略し ている。 2201は高濃度 P型領域 (ボディコンタクト領域）、 2202は高濃度 N型領域（ ソース/ドレイン領域）、 2203は低濃度 P型領域 (チャネル領域)を示す。高濃度 P型 領域 (ボディコンタ外領域） 2201を隣接した高濃度 N型領域 (ソース）と短絡すること で、チャネル領域に溜まった電荷を排出することができる。
[0075] なお、図 20及び図 22に示す例では、いずれも NMOSの場合を示した力 PMOS の場合であってもよぐ PMOSの場合は NMOSに対して p型と n型を入れ替えたもの となる。
[0076] 〔第 3の実施形態〕
本実施形態の半導体装置は、図 10に示すように、第 1の実施形態の Fin型 MISF ET1010と、素子分離 1006に囲まれた半導体領域に設けられたプレーナ型 MISF ET1020とを 1つのチップ内に有することを主な特徴とするものである。
[0077] 図 10 (a)は、図 10 (b)の A— A線断面図であり、図 10 (b)は平面図である。 1001は 半導体基板、 1002はベース絶縁膜 (埋め込み絶縁膜）、 1003は半導体凸部、 100 4はゲート電極、 1005はゲート絶縁膜、 1006は素子分離を示す。図 10に示す例は 、半導体凸部が絶縁膜上の半導体層（単結晶シリコン層等）で構成されるものである 力 図 11に示す例のように、半導体凸部が半導体基板 1101の一部で構成されてい てもよい。この場合、素子の駆動により半導体凸部で発生した熱や電荷を半導体基 板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利である。図 11 (a)は、図 11 (b)の A— A線断面図であり、図 11 (b)は平面図である。 1101は半導体 基板、 1102はベース絶縁膜 (素子分離）、 1103は半導体凸部、 1104はゲート電極 、 1105はゲート絶縁膜を示す。また、図 10及び図 11に示す例は、 Fin型 MISFET の一種のみが示されているが、半導体凸部の幅 Wが異なる Fin型 MISFETをさらに 有していてもよい。
[0078] 本実施形態におけるプレーナ型 MISFETは、基板平面に平行な面内方向に主た るチャネルが形成されるものであり、シリコンウェハ基板表面に形成される通常の Ml
SFETと同様な構成をとることができる。
[0079] 本実施形態における上記プレーナ型 MISFETは、高い耐電圧や放熱性が要求さ れる回路部、例えば入出力回路に好適に設けることができる。例えば、本実施形態 の半導体装置は下記の形態をとることができる。
(a) Fin型 MISFETをロジック回路部に有し、プレーナ型 MISFETを入出力回路部 に有する形態、
(b) Fin型 MISFETをメモリ回路部に有し、プレーナ型 MISFETを入出力回路部に 有する形態、
(c) Fin型 MISFETをメモリ回路部とロジック回路部とに有し、メモリ回路部に設けら れた前記 Fin型 MISFETのゲート電極下の半導体凸部の幅 W力 ロジック回路部に 設けられた前記 Fin型 MISFETのゲート電極下の半導体凸部の幅 Wより広ぐプレ ーナ型 MISFETを入出力回路部に有する形態。
[0080] また、本実施形態の半導体装置は、図 12に示すように、第 1の実施形態の Fin型 M ISFET1210と、プレーナ型 MISFET1220とを 1つのチップ内に有し、このプレー ナ型 MISFETにおいてゲート電極 1204を T字形状としたボディコンタクト構造をとる こと力 Sできる。
[0081] 図 12 (a)は、図 12 (b)の A— A線断面図であり、図 12 (b)は平面図である。 1201は 半導体基板、 1202はベース絶縁膜 (埋め込み絶縁膜）、 1203は半導体凸部、 120 4はゲート電極、 1205はゲート絶縁膜を示す。図 12に示す例は、ゲート電極を丁字 形状とした例であり、半導体凸部を絶縁膜上の半導体層（単結晶シリコン層等)で構 成する場合に特に有効な構造である。この場合、素子の駆動により半導体凸部で発 生した電荷を逃がすことができるため基板浮遊効果抑制の点で有利であり、また半 導体凸部から外部への接触が増加するため放熱性の点でも有利である。なお、図 1 2に示す例では、 Fin型 MISFETl 210の一種のみが示されている力 半導体凸部 の幅 Wが異なる Fin型 MISFETをさらに有していてもよい。
[0082] 〔その他の実施形態〕
本発明の半導体装置は、図 13に示すように、絶縁膜上の半導体層で半導体凸部 力 S構成された Fin型 MISFET1310と、半導体基板の一部で半導体凸部が構成され た Fin型 MISFET1320とを 1つのチップ内に有する構成をとることができる。図 13 (a )は、図 13 (b)の A— A線断面図であり、図 13 (b)は平面図である。 1301は半導体基 板、 1302は埋め込み絶縁膜 (ベース絶縁膜）、 1303は半導体凸部、 1304はゲート 電極、 1305はゲート絶縁膜、 1306は素子分離 (ベース絶縁膜)を示す。
[0083] このような構成は、例えば、シリコン基板中に坦め込み絶縁膜が基板平面において 部分的に設けられた、いわゆる部分 SOI基板を用いて形成することができる。図 23 に、図 13 (a)の断面図に対応する部分 SOI基板の断面図を示す。坦め込み絶縁膜 上の半導体層で半導体凸部を形成して Fin型 MISFETl 310を作製し、坦め込み絶 縁膜が存在しない部分の半導体基板の一部で半導体凸部を形成して Fin型 MISF ET1320を作製することができる。後者の構造は、素子の駆動により半導体凸部で 発生した熱や電荷を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果 抑制の点で有利である。 Fin型 MISFET1310のベース絶縁膜は S〇I基板の埋め込 み絶縁膜 1302で構成され、 Fin型 MISFETl 320のベース絶縁膜は半導体基板の 加工後に設けられる素子分離 1306で構成することができる。このような構成をとる場 合は、放熱性の観点から、発熱量の多い回路部に設けられる MISFETの半導体凸 部を半導体基板の一部で構成するとよい。
[0084] また本発明の半導体装置は、図 14に示すように、絶縁膜上の半導体層で半導体 凸部が構成された Fin型 MISFET1410と、半導体基板を用いて形成されたプレー ナ型 MISFET1420とを 1つのチップ内に有する構成をとることができる。図 14 (a)は 、図 14 (b)の A-A線断面図であり、図 14 (b)は平面図である。 1401は半導体基板 、 1402は埋め込み絶縁膜 (ベース絶縁膜）、 1403は半導体凸部、 1404はゲート電 極、 1405はゲート絶縁膜、 1406は素子分離 (ベース絶縁膜)を示す。このような構 成は、例えば、いわゆる部分 S〇I基板を用いて形成することができる。坦め込み絶縁 膜上の半導体層で半導体凸部を形成して Fin型 MISFET1410を作製し、坦め込み 絶縁膜が存在しない部分の半導体基板を用いてプレーナ型 MISFET1420を作製 すること力 Sできる。後者の構造は、素子の駆動により半導体凸部で発生した熱や電荷 を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利 である。 Fin型 MISFET1410のベース絶縁膜は SOI基板の坦め込み絶縁膜 1402 で構成され、プレーナ型 MISFET1420のベース絶縁膜は半導体基板の加工後に 設けられる素子分離 1406で構成することができる。
[0085] 図 24に、マルチ構造を有する Fin型 MISFETの一例を示す。図 24 (a)は A— A線 断面図であり、図 24 (b)及び（c)は平面図である。この例は、図 6に示す構造におい て各トランジスタの半導体凸部 603を複数にした場合の構造に対応し、半導体凸部 が半導体基板の一部で形成されたものである。図 24 (c)では、複数の半導体凸部が 互いに分離 ·独立して形成され、各半導体凸部のゲート電極両側部（ソース/ドレイ ン）にそれぞれコンタクトをとることができる。一方、図 24 (b)では、複数の半導体凸部 がゲート電極の両側において一体に接続されている。ソース/ドレインとのコンタクト は、ゲート電極両側の半導体凸部同士の接続部にそれぞれ 1つ設けることができる。
[0086] 図 25に、マルチ構造を有する Fin型 MISFETの他の例を示す。図 25 (a)は A— A 線断面図であり、図 25 (b)及び（c)は平面図である。この例は、図 11に示す構造に おいて Fin型 MISFETの半導体凸部 1103を複数にした場合の構造に対応し、 Fin 型 FETとプレーナ型 FETの混載例である。図 25 (c)では、 Fin型 FETの複数の半導 体凸部が互いに分離 '独立して形成され、各半導体凸部のゲート電極両側部（ソー ス/ドレイン）にそれぞれコンタクトをとることができる。一方、図 25 (b)では、 Fin型 F ETの複数の半導体凸部がゲート電極の両側において一体に接続されている。ソー ス/ドレインとのコンタクトは、ゲート電極両側の半導体凸部同士の接続部にそれぞ れ 1つ設けることができる。
[0087] 図 26に、ゲート電極が前述の形態と異なる構造をとる Fin型 MISFETの例を示す。
図 26は図 5の断面図に対応する。
[0088] 図 26 (a)は、半導体凸部 503の下端よりも下方にゲート電極 504の下端が位置す る構造を示す。この構造は、ゲート電極がギリシャ文字の「 π」に似てレ、ることから「 π ゲート構造」と呼ばれている。この構造によれば、半導体凸部下端より下方のゲート 電極部分によって、半導体凸部下部の電位に対する制御性を高めることができ、ォ ンオフ遷移の急嵯性 (サブスレショールド特性）が向上し、オフ電流を抑制することが できる。
[0089] 図 26 (b)は、半導体凸部 503の下面側へ一部ゲート電極 504が回り込んでいる構 造を示す。この構造は、ゲート電極がギリシャ文字の「Ω」に似ていることから「0ゲ一 ト構造」と呼ばれている。この構造によれば、ゲート電極の制御性を高めるとともに、 半導体凸部の下面もチャネルとして利用できるため駆動能力を向上することができる
[0090] 図 26 (c)は、半導体凸部 503の下面側へゲート電極 504が完全に回り込んでいる 構造を示す。この構造は、ゲート下部分において半導体凸部が基体平面に対して空 中に浮いた状態となり、「ゲート 'オール'アラウンド (GAA)構造」と呼ばれている。こ の構造によれば、半導体凸部の下面もチャネルとして利用できるため駆動能力を向 上することができ、短チャネル特性も向上することができる。
[0091] なお、図 26では、半導体凸部の上面にゲート絶縁膜が形成された構造が示されて いる力 このゲート絶縁膜に代えてキャップ絶縁膜を設けてもよい。また、半導体凸部 の上部コーナが丸められていてもよぐ Ωゲート構造および GAA構造においては上 部および下部コーナーが丸められていてもよい。
[0092] 以上に説明した素子構造において、ベース絶縁膜の材料としては、所望の絶縁性 を有するものであれば特に制限はなぐ例えば SiO
2、 Si N
3 4、 A1N、アルミナ等の金 属酸化物や、有機絶縁材料を挙げることができる。
[0093] 半導体凸部を形成する半導体材料としては単結晶シリコンを好適に用レ、ることがで き、その他、シリコン 'ゲルマニウム、ゲルマニウムを好適に用いることができる。また 必要に応じて前記材料の複層膜を用いることができる。半導体凸部の両側面として は、移動度が高いこと、平坦なゲート絶縁膜の形成が容易であること、から { 100}面、 { 110}面、 { 111 }面を好適に用いることができる。
[0094] 上記の各実施形態においては、ベース絶縁膜下の基板としてシリコン基板を用い た例を示したが、ベース絶縁膜下の半導体基板の一部で半導体凸部を構成する場 合を除き、半導体凸部の下に絶縁体があれば本発明を構成することができる。例え ば、 S〇S (シリコン'オン'サファイア、シリコン'オン'スピネル）のように、半導体層下 の絶縁体自体が支持基板となる構造を挙げることができる。絶縁性の支持基板として は、上記 SOSの他、石英や A1N基板が挙げられる。 SOIの製造技術 (貼り合わせェ 程および薄膜化工程）によってこれらの支持基板上に半導体層を設けることができる
[0095] ゲート電極の材料としては、所望の導電率及び仕事関数を持つ導電体を用いるこ とができ、例えば不純物が導入された多結晶シリコン、多結晶 SiGe、多結晶 Ge、多 結晶 SiC等の不純物導入半導体、 Mo、 W、 Ta、 Ti、 Hf、 Re、 Ru等の金属、 TiN、 T aN、 HfN、 WN等の金属窒化物、コバルトシリサイド、ニッケルシリサイド、白金シリサ イド、エルビウムシリサイド等のシリサイド化合物が挙げられる。また、ゲート電極の構 造は、単層膜の他、半導体と金属膜との積層膜、金属膜同士の積層膜、半導体とシ リサイド膜との積層膜等の積層構造を用いることができる。
[0096] ゲート絶縁膜としては、 SiO膜、 SiON膜を用いることができる他、いわゆる高誘電
2
体絶縁膜 (High-K膜)を用いてもよい。 High-K膜としては、例えば、 Ta O膜、 A1
2 5 2
O膜、 La O膜、 Hf〇膜、 ZrO膜等の金属酸化膜、 HfSi〇、 ZrSi〇、 HfAl〇、 Zr
3 2 3 2 2
Al〇等の組成式で示される複合金属酸化物を挙げることができる。また、ゲート絶縁 膜は積層構造を有していてもよぐ例えばシリコン等の半導体層に、 SiOや HfSiO
2
等のシリコン含有酸化膜を形成し、その上に High— K膜を設けた積層膜を挙げること ができる。
[0097] また、ゲート絶縁膜は、 1チップ内の異なる領域において材料や厚みが異なってい てもよレ、。例えば、薄いゲート絶縁膜を、オン電流向上、短チャネル効果抑制の点か らロジック回路部やメモリ回路部に設け、厚い絶縁膜を、耐圧向上の点から入出力回 路部へ設けることができる。薄いゲート絶縁膜の厚みは例えば 0. 5— 2. 5nm、厚い ゲート絶縁膜の厚みを 2. 5nmより厚く設定することができる。あるいは、 High— K膜 からなるゲート絶縁膜を、オン電流向上、短チャネル効果抑制の点からロジック回路 部やメモリ回路部に設け、 SiO膜や SiON膜からなるゲート絶縁膜を、耐圧向上の
2
点から入出力回路部へ設けることができる。
[0098] 以下、本発明の半導体装置の製造方法について説明する。
[0099] 〔製造例 1〕
図 15を用いて、図 5に示す第 1の実施形態の半導体装置の製造方法を説明する。
[0100] シリコン基板 1501上に SiOからなる坦め込み絶縁膜 (ベース絶縁膜） 1502を有し
2
、その上に単結晶シリコン層からなる半導体層 1503を有する S〇I基板を用意する。 そして、この SOI基板の半導体層 1503上に犠牲酸化膜を形成し、この犠牲酸化膜 を介してチャネル形成領域のための不純物をイオン注入し、活性化処理を行う。もし くは、ここでは活性化処理を行わず、ソース/ドレイン形成のためのイオン注入後の 活性化処理で代用してもよい。なお、上記したイオン注入、犠牲酸化膜の形成と除去 とは適宜省略することができる。
[0101] 次に、犠牲酸化膜を除去した後、図 15 (a)に示すように、半導体層 1503上にレジ ストパターン 1511を形成する。このレジストパターンをマスクに用いて異方性エツチン グを行い、半導体層 1503を所定のパターン形状に加工する。図 15 (b)に示すように 、レジストパターン 1511を除去し、パターニングされた半導体層の一部 1503が半導 体凸部を構成する。
[0102] なお、ゲート絶縁膜形成の前にベース絶縁膜を異方的（下方向）にエッチングする ことで πゲートを、等方的（下方向と横方向）にエッチングすることで Ωゲート又は GA Αゲートを形成することができる。
[0103] 次に、この半導体層 1503からなる半導体凸部上にゲート絶縁膜 1505を形成した 後、不純物導入多結晶シリコン膜を形成し、これをパターユングしてゲート電極 1504 を形成する。もしくは、多結晶シリコン膜を形成し、これをパターユングしてゲート電極 形状とし、ソース Zドレイン形成用のイオン注入時に同時に不純物を導入してゲート 電極を形成してもよい。また、ゲート電極形成前に、半導体凸部の上面 (頂部平面） に、側面に設けたゲート絶縁膜より厚い絶縁膜 (キャップ絶縁膜)を設けることにより、 半導体凸部の上面にチャネルが形成されず、両側面のみにチャネルが形成されるト ランジスタを形成することができる。この厚い絶縁膜は、チャネル形成領域のための 不純物イオン注入時に用いた犠牲酸化膜を除去せずに残留させることによって形成 すること力 Sできる。この厚い絶縁膜を半導体凸部上面に有する構成によれば、半導 体凸部の上部コーナーにおける電界集中の影響を低減でき、しきい値電圧の変動 の抑制に有利である。
[0104] 次に、ゲート電極 1504をマスクに用いて、不純物をイオン注入し、活性化処理を行 つて半導体層 1503で構成される半導体凸部にソース Zドレイン領域を形成する。こ の不純物イオン注入後に、ゲート電極に側壁絶縁膜を設けてからさらに不純物ィォ ン注入を行ってもよレヽ。これにより、いわゆる LDD (Lightly Doped Drain)構造を形成 すること力 Sできる。活性化熱処理を行った後、ソース/ドレイン領域およびゲート電極 上に、コンタクト抵抗 ·シート抵抗等の抵抗低減のためにシリサイド層を設けてもよい。
[0105] 以上のようにして形成した構造上に層間絶縁膜を設け、コンタクトプラグ及び配線を 設けて、図 5に示す第 1の実施形態の半導体装置を得ることができる。
[0106] 〔製造例 2〕
図 16— 17を用いて、図 6に示す第 1の実施形態の半導体装置の製造方法を説明 する。
[0107] シリコン基板 1601上に犠牲酸化膜を形成し、この犠牲酸化膜を介してチャネル形 成領域のための不純物をイオン注入し、活性化処理を行う。もしくは、ここでは活性 化処理を行わず、ソース/ドレイン形成のためのイオン注入後の活性化処理で代用 してもよレ、。なお、上記したイオン注入、犠牲酸化膜の形成と除去とは適宜省略する こと力 Sできる。
[0108] 次に、犠牲酸化膜を除去した後、図 16 (a)に示すように、シリコン基板 1601上に、 シリコン酸化膜 1611及びシリコン窒化膜 1612をこの順で形成し、次いで、レジストパ ターン 1613を形成する。
[0109] このレジストパターン 1613をマスクに用いて異方性エッチングを行レ、、シリコン窒化 膜 1612を所定のパターン形状に加工する。そして、レジストパターン 1613を除去し た後、シリコン窒化膜パターン 1612をマスクに用いて、図 16 (b)に示すようにシリコン 酸化膜 1611及びシリコン基板 1601を異方性エッチングする。これにより、シリコン基 板 1601に溝が形成され、その溝内に所定のパターンを持つ半導体パターンが形成 される。図 16 (b)では半導体パターン 1603が半導体凸部を構成する。
[0110] 次に、シリコン基板 1601に設けられた溝内を坦め込むように CVD法等により Si〇
2 等の絶縁体を堆積し、次いで CMP (化学的機械的研磨）により上面を平坦化する。 これにより、図 16 (c)に示すように素子分離絶縁膜 1602を形成する。その際、シリコ ン窒化膜 1612は研磨ストツバとして利用することができる。
[0111] 次に、図 17 (d)に示すように、半導体パターン 1603の上部が露出するように、この 素子分離絶縁膜 1602をエッチバックして、シリコン基板 1601の溝の底に、この素子 分離絶縁膜 1602からなるベース絶縁膜を形成する。このベース絶縁膜平面から突 出し、露出した半導体パターンの一部分で半導体凸部が構成される。その後、図 17 (e)に示すように、この半導体凸部の頂部に残存するシリコン酸化膜 1611及びシリコ ン窒化膜 1612を除去する。
[0112] 次に、図 17 (f)に示すように、この半導体凸部上にゲート絶縁膜 1605を形成した 後、不純物導入多結晶シリコン膜を形成し、これをパターニングしてゲート電極 1604 を形成する。もしくは、多結晶シリコン膜を形成し、これをパターユングしてゲート電極 形状とし、ソース/ドレイン形成用のイオン注入時に同時に不純物を導入してゲート 電極を形成してもよい。また、ゲート電極形成前に、半導体凸部の上面（頂部平面） に、側面に設けたゲート絶縁膜より厚い絶縁膜 (キャップ絶縁膜)を設けることにより、 半導体凸部の上面にチャネルが形成されず、両側面のみにチャネルが形成されるト ランジスタを形成することができる。
[0113] 次に、ゲート電極 1604をマスクに用いて、不純物をイオン注入し、活性化処理を行 つて半導体パターン 1603で構成される半導体凸部にソース Zドレイン領域を形成す る。この不純物イオン注入後に、ゲート電極に側壁絶縁膜を設けてからさらに不純物 イオン注入を行ってもよレ、。これにより、いわゆる LDD構造を形成することができる。 活性化熱処理を行った後、ソース Zドレイン領域およびゲート電極上に、コンタクト抵 抗 'シート抵抗等の抵抗低減のためにシリサイド層を設けてもよい。 [0114] 以上のようにして形成した構造上に層間絶縁膜を設け、コンタクト及び配線を設け て、図 6に示す第 1の実施形態の半導体装置を得ることができる。
[0115] 〔製造例 3〕
図 18— 19を用いて、図 10に示す第 3の実施形態に相当する半導体装置の製造 方法について説明する。
[0116] シリコン基板 1801上に SiO力 なる坦め込み絶縁膜 1802を有し、その上に単結
2
晶シリコン層からなる半導体層 1803を有する SOI基板を用意する。そして、この SOI 基板の半導体層 1803上に犠牲酸化膜を形成し、この犠牲酸化膜を介してチャネル 形成領域のための不純物をイオン注入し、活性化処理を行う。もしくは、ここでは活 性化処理を行わず、ソース/ドレイン形成のためのイオン注入後の活性化処理で代 用してもよい。なお、上記したイオン注入、犠牲酸化膜の形成と除去とは適宜省略す ること力 Sできる。
[0117] 次に、犠牲酸化膜を除去した後、図 18 (a)に示すように、半導体層 1803上に、シリ コン酸化膜 1811及びシリコン窒化膜 1812をこの順で形成し、次いで、レジストパタ ーン 1813を形成する。
[0118] このレジストパターン 1813をマスクに用いて異方性エッチングを行い、シリコン窒化 膜 1812を所定のパターン形状に加工する。そして、レジストパターン 1813を除去し た後、シリコン窒化膜パターン 1812をマスクに用いて、図 18 (b)に示すようにシリコン 酸化膜 1811及び半導体層 1803を異方性エッチングする。これにより、半導体層 18 03に溝が設けられ、その溝の底部では埋め込み絶縁膜 1802が露出し、その溝の輪 郭にて所定の半導体層パターンが形成される。この半導体層パターンの幅の狭い凸 状部分で Fin型 MISFETの半導体凸部が構成され、幅が広く上面の面積が大きい 部分でプレーナ型 MISFETが構成される。
[0119] 次に、半導体層 1803に設けられた溝内を埋め込むように CVD法等により Si〇等
2 の絶縁体を堆積し、次いで CMPにより上面を平坦ィ匕する。これにより、図 18 (c)に示 すように素子分離絶縁膜 1814を形成する。その際、シリコン窒化膜 1812は研磨スト ッパとして利用することができる。
[0120] 次に、ウエットエッチングにより、図 19 (d)に示すように、半導体層 1803上のシリコ ン酸化膜 1811及びシリコン窒化膜 1812を素子分離絶縁膜 1814の表面部分ととも に除去する。
[0121] 次に、図 19 (e)に示すように、プレーナ型 MISFETの形成領域上にレジストパター ン 1815を形成し、これをマスクに用いて Fin型 MISFETの形成領域の素子分離絶 縁膜 1814を選択的に除去する。
[0122] 次に、レジストパターン 1815を除去した後、半導体層 1803上に、ゲート酸化膜 18 05及びゲート電極 1804を設けて、図 19 (f)に示す構造を得ることができる。
[0123] 以上のようにして形成した構造上に層間絶縁膜を設け、コンタクトプラグ及び配線を 設けて、図 10に示す第 3の実施形態に相当する半導体装置を得ることができる。
[0124] なお、図 18 (b)に示す工程の後、半導体層 1803の側面に酸化膜を形成し、続い て全面にシリコン窒化膜を設けて、その後に絶縁体を溝内を坦め込むように堆積して もよレ、。このシリコン窒化膜は、 Fin型 MISFETの形成領域における素子分離絶縁 膜を除去する際に（図 19 (e)に示す工程）、エッチングストッパ膜として利用すること ができる。形成した酸化膜と窒化膜は、半導体凸部上にゲート酸化膜およびゲート電 極を形成する前にウエットエッチングにより除去することができる。
[0125] また、図 18 (b)に示す工程にて、シリコン酸化膜 1811及びシリコン窒化膜 1812を 除去して、ゲート酸化膜およびゲート電極を形成することにより、図 8に示す第 2の実 施形態に相当する半導体装置を得ることができる。
[0126] 〔その他の製造例〕
本発明においてゲート電極の形成は、上述した方法の他、例えば下記のように、い わゆるダマシンゲート法により形成することができる。
[0127] 半導体凸部を形成した後、多結晶シリコン膜を堆積しこれをパターユングしてダミー ゲートを形成する。このダミーゲートは後に除去され他のゲート電極材料と置き換えら れる。次に、このダミーゲートを埋め込むように層間絶縁膜を形成し、次いで CMPを 行って層間絶縁膜の平坦化とともにダミーゲート表面を露出させる。そして、ダミーゲ ートを選択的に除去して溝を形成する。この溝内にゲート絶縁膜を形成した後、グー ト電極材料を坦め込んで目的とするゲート電極を形成する。次いで、所定の領域の 層間絶縁膜を除去した後、ソース Zドレイン領域の形成などの通常のトランジスタ形 成プロセスを行う。なお、上記プロセスにおいて、層間絶縁膜の形成前にソース/ド レイン領域等の通常のトランジスタ形成プロセスを行うこともできる。

Claims

請求の範囲
[1] 基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面か ら相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の 間に介在する絶縁膜と、ソース/ドレイン領域とを有する MIS型電界効果トランジス タを備えた半導体装置であって、
1つのチップ内に、前記 MIS型電界効果トランジスタとして、ゲート電極下の前記半 導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅 Wが互い に異なる複数種のトランジスタを有する半導体装置。
[2] 前記 MIS型電界効果トランジスタとして、ゲート電極下の半導体凸部の少なくとも両 側面にチャネルが形成される Fin型トランジスタを有する請求項 1記載の半導体装置
[3] 前記 Fin型トランジスタとして、ゲート電極下の半導体凸部の幅 Wが、動作時に当 該半導体凸部の両側面からそれぞれ形成される空乏層により完全に空乏化される幅 であるトランジスタを有する請求項 2記載の半導体装置。
[4] 前記 Fin型トランジスタとして、ゲート電極下の半導体凸部の幅 Wが当該半導体凸 部の高さの 2倍以下であるトランジスタを有する請求項 2又は 3記載の半導体装置。
[5] 前記 Fin型トランジスタとして、ゲート電極下の半導体凸部の幅 Wがゲート長以下で あるトランジスタを有する請求項 2又は 3記載の半導体装置。
[6] 前記 Fin型トランジスタとして、ゲート電極下の半導体凸部の幅 Wが互いに異なる 複数種のトランジスタを 1つのチップ内に有し、これらのしきい値電圧がゲート電極下 の半導体凸部の幅 Wが広いものほど高レ、、請求項 2— 5のいずれか 1項に記載の半 導体装置。
[7] 前記の複数種の Fin型トランジスタは、ゲート電極下の半導体凸部における不純物 濃度が互いに等しい、請求項 6記載の半導体装置。
[8] 前記 Fin型トランジスタとして、 1つの当該トランジスタ内に、複数の半導体凸部と、 これらの半導体凸部に跨って設けられ、各半導体凸部の上面から相対する両側面上 に延在するゲート電極と、このゲート電極と各半導体凸部の間に介在する絶縁膜と、 ソース/ドレイン領域とを有し、前記の各半導体凸部の少なくとも両側面にチャネル が形成されるトランジスタを有する請求項 2— 7のいずれ力 1項に記載の半導体装置
[9] 所定のしきい値電圧を持つ前記 Fin型トランジスタを有する第 1の回路部と、第 1の 回路部の前記 Fin型トランジスタより低レ、しきレ、値電圧を持つ前記 Fin型トランジスタ を有する第 2の回路部とを備え、第 1の回路部に設けられた前記 Fin型トランジスタの ゲート電極下の半導体凸部の幅 Wは、第 2の回路部に設けられた前記 Fin型トランジ スタのゲート電極下の半導体凸部の幅 Wより広い、請求項 2 8のいずれ力、 1項に記 載の半導体装置。
[10] 前記 Fin型トランジスタを入出力回路部とメモリ回路部またはロジック回路部とに有 し、入出力回路部に設けられた前記 Fin型トランジスタのゲート電極下の半導体凸部 の幅 W力、メモリ回路部またはロジック回路部に設けられた前記 Fin型トランジスタの ゲート電極下の半導体凸部の幅 Wより広い、請求項 2— 8のいずれか 1項に記載の 半導体装置。
[11] 前記 Fin型トランジスタをメモリ回路部とロジック回路部とに有し、メモリ回路部に設 けられた前記 Fin型トランジスタのゲート電極下の半導体凸部の幅 W力 ロジック回 路部に設けられた前記 Fin型トランジスタのゲート電極下の半導体凸部の幅 Wより広 レ、、請求項 2— 8のいずれか 1項に記載の半導体装置。
[12] pMOSトランジスタ及び nMOSトランジスタが前記 Fin型トランジスタで構成される C
MOSを有し、その pMOSトランジスタのゲート電極下の半導体凸部の幅 Wと nMOS トランジスタのゲート電極下の半導体凸部の幅 Wが互いに異なる、請求項 2— 8のい ずれか 1項に記載の半導体装置。
[13] 前記 MIS型電界効果トランジスタとして、さらに、ゲート電極下の半導体凸部の上 面に主たるチャネルを形成するプレーナ型トランジスタを有する請求項 2— 8のいず れか 1項に記載の半導体装置。
[14] 前記 Fin型トランジスタをメモリ回路部またはロジック回路部に有し、前記プレーナ 型トランジスタを入出力回路部に有する請求項 13記載の半導体装置。
[15] 前記 MIS型電界効果トランジスタの前記半導体凸部が、絶縁体上の半導体層で形 成されている請求項 1一 14のいずれか 1項に記載の半導体装置。
[16] 前記 MIS型電界効果トランジスタの前記半導体凸部が半導体基板の一部で形成 されている請求項 1一 14のいずれか 1項に記載の半導体装置。
[17] 前記 MIS型電界効果トランジスタとして、 1つのチップ内に、半導体凸部が絶縁体 上の半導体層で形成されている第 1トランジスタと、半導体凸部が半導体基板の一部 で形成されている第 2トランジスタとを有する請求項 1一 14のいずれ力 4項に記載の 半導体装置。
[18] 第 2トランジスタの半導体凸部の幅 Wが、第 1トランジスタの半導体凸部の幅 Wより 大きい、請求項 17記載の半導体装置。
[19] 第 1トランジスタとして、ゲート電極下の半導体凸部の少なくとも両側面にチャネル が形成される Fin型トランジスタを有し、第 2トランジスタとして、ゲート電極下の半導体 凸部の上面に主たるチャネルを形成するプレーナ型トランジスタを有する請求項 17 記載の半導体装置。
[20] 基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面か ら相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の 間に介在する絶縁膜と、ソース/ドレイン領域とを有し、前記半導体凸部の少なくとも 両側面にチャネルが形成される Fin型の MIS型電界効果トランジスタ、及び基板平 面に平行な面内方向に主たるチャネルが形成されるプレーナ型の MIS型電界効果 トランジスタを 1つのチップ内に備えた半導体装置。
[21] 前記 Fin型の MIS型電界効果トランジスタにおいて、ゲート電極下の前記半導体凸 部における基板平面に平行かつチャネル長方向に垂直な方向の幅 W力 動作時に 当該半導体凸部の両側面からそれぞれ形成される空乏層により完全に空乏化される 幅である請求項 20記載の半導体装置。
[22] 前記 Fin型の MIS型電界効果トランジスタをメモリ回路部またはロジック回路部に有 し、前記プレーナ型の MIS型電界効果トランジスタを入出力回路部に有する請求項 20又は 21記載の半導体装置。
[23] 基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面か ら相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の 間に介在する絶縁膜と、ソース/ドレイン領域とを有し、前記半導体凸部の少なくとも 両側面にチャネルが形成される MIS型電界効果トランジスタを備えた半導体装置を 製造する方法であって、
前記 MIS型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における 基板平面に平行かつチャネル長方向に垂直な方向の幅 Wが互いに異なる複数種の トランジスタを形成する工程を有する半導体装置の製造方法。
[24] 前記 MIS型電界効果トランジスタとして、しきい値電圧が互いに異なる複数種のトラ ンジスタを形成し、当該トランジスタは半導体凸部の幅 Wが広いものほどしきい値電 圧が高いことを特徴とする請求項 23記載の半導体装置の製造方法。
[25] 前記の複数種のトランジスタの形成工程において、幅 Wが互いに異なる複数種の 半導体凸部は同一の加工工程にて同時に形成されることを特徴とする請求項 23又 は 24記載の半導体装置の製造方法。
[26] 前記の複数種のトランジスタは、ゲート電極下の半導体部における不純物濃度が 互いに等しい、請求項 23、 24又は 25記載の半導体装置の製造方法。
[27] 1つのチップ内に前記の複数種のトランジスタを形成する、請求項 23— 26のいず れか 1項に記載の半導体装置の製造方法。
PCT/JP2004/012092 2003-08-26 2004-08-24 半導体装置及びその製造方法 WO2005020325A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005513330A JPWO2005020325A1 (ja) 2003-08-26 2004-08-24 半導体装置及びその製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2003-301438 2003-08-26
JP2003301438 2003-08-26
JP2004-238145 2004-08-18
JP2004238145 2004-08-18

Publications (1)

Publication Number Publication Date
WO2005020325A1 true WO2005020325A1 (ja) 2005-03-03

Family

ID=34220738

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2004/012092 WO2005020325A1 (ja) 2003-08-26 2004-08-24 半導体装置及びその製造方法

Country Status (2)

Country Link
JP (1) JPWO2005020325A1 (ja)
WO (1) WO2005020325A1 (ja)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007149942A (ja) * 2005-11-28 2007-06-14 Nec Electronics Corp 半導体装置およびその製造方法
EP1906440A1 (en) * 2005-06-17 2008-04-02 Tohoku University Semiconductor device
JP2008172082A (ja) * 2007-01-12 2008-07-24 Toshiba Corp 半導体装置及び半導体装置の製造方法
EP1959492A1 (en) * 2005-12-02 2008-08-20 Tohoku University Semiconductor device
US7534669B2 (en) 2004-01-28 2009-05-19 International Business Machines Corporation Method and structure to create multiple device widths in FinFET technology in both bulk and SOI
JP2009200471A (ja) * 2007-12-19 2009-09-03 Interuniv Micro Electronica Centrum Vzw 改良されたキャリア移動度を有するマルチゲート半導体デバイスの製造方法
US7932564B2 (en) 2007-06-27 2011-04-26 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
US8269271B2 (en) 2009-04-23 2012-09-18 Renesas Electronics Corporation Hybrid planarFET and FinFET provided on a chip
JP2012256903A (ja) * 2005-07-27 2012-12-27 Internatl Business Mach Corp <Ibm> 仮想ボディ・コンタクト型トライゲート
JP2013115433A (ja) * 2011-11-25 2013-06-10 Samsung Electronics Co Ltd 半導体素子及びその製造方法
JP2013197589A (ja) * 2012-03-19 2013-09-30 Samsung Electronics Co Ltd 電界効果トランジスタの製造方法
JP2016015400A (ja) * 2014-07-02 2016-01-28 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US9385699B2 (en) 2014-07-24 2016-07-05 Samsung Electronics Co., Ltd. Delay cell, delay locked look circuit, and phase locked loop circuit
CN106328654A (zh) * 2015-07-08 2017-01-11 上海复旦微电子集团股份有限公司 半导体器件及其形成方法
US9899393B2 (en) 2015-03-03 2018-02-20 Samsung Electronics Co., Ltd. Integrated circuit devices including fin shapes
TWI712073B (zh) * 2011-12-28 2020-12-01 美商英特爾公司 具有多樣電晶體之積體電路結構及運算裝置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10879125B2 (en) * 2018-12-27 2020-12-29 Nanya Technology Corporation FinFET structure and method of manufacturing the same
US11670675B2 (en) 2020-12-04 2023-06-06 United Semiconductor Japan Co., Ltd. Semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003163356A (ja) * 2001-10-05 2003-06-06 Internatl Business Mach Corp <Ibm> 二重ゲート・トランジスタおよびその製造方法
JP2003188273A (ja) * 2001-12-13 2003-07-04 Tadahiro Omi 相補型ｍｉｓ装置
JP2003229575A (ja) * 2002-02-04 2003-08-15 Hitachi Ltd 集積半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003163356A (ja) * 2001-10-05 2003-06-06 Internatl Business Mach Corp <Ibm> 二重ゲート・トランジスタおよびその製造方法
JP2003188273A (ja) * 2001-12-13 2003-07-04 Tadahiro Omi 相補型ｍｉｓ装置
JP2003229575A (ja) * 2002-02-04 2003-08-15 Hitachi Ltd 集積半導体装置及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
M.LEMME ET AL.: "Influence of channel with on n- and p-type nano-wire-MOSFETs on silicon on insulator substrate", MICROELECTRONIC ENGINEERING, vol. 67-68, June 2003 (2003-06-01), pages 810 - 817, XP004428954 *

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7534669B2 (en) 2004-01-28 2009-05-19 International Business Machines Corporation Method and structure to create multiple device widths in FinFET technology in both bulk and SOI
EP1906440A1 (en) * 2005-06-17 2008-04-02 Tohoku University Semiconductor device
EP1906440A4 (en) * 2005-06-17 2011-06-01 Univ Tohoku SEMICONDUCTOR DEVICE
JP2012256903A (ja) * 2005-07-27 2012-12-27 Internatl Business Mach Corp <Ibm> 仮想ボディ・コンタクト型トライゲート
JP2007149942A (ja) * 2005-11-28 2007-06-14 Nec Electronics Corp 半導体装置およびその製造方法
EP1959492A1 (en) * 2005-12-02 2008-08-20 Tohoku University Semiconductor device
EP1959492A4 (en) * 2005-12-02 2011-06-01 Univ Tohoku SEMICONDUCTOR COMPONENT
JP5170531B2 (ja) * 2005-12-02 2013-03-27 国立大学法人東北大学 半導体装置
JP2008172082A (ja) * 2007-01-12 2008-07-24 Toshiba Corp 半導体装置及び半導体装置の製造方法
US7932564B2 (en) 2007-06-27 2011-04-26 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
JP2009200471A (ja) * 2007-12-19 2009-09-03 Interuniv Micro Electronica Centrum Vzw 改良されたキャリア移動度を有するマルチゲート半導体デバイスの製造方法
US8269271B2 (en) 2009-04-23 2012-09-18 Renesas Electronics Corporation Hybrid planarFET and FinFET provided on a chip
US8586437B2 (en) 2009-04-23 2013-11-19 Renesas Electronics Corporation Semiconductor device and method of manufacturing the semiconductor device
JP2013115433A (ja) * 2011-11-25 2013-06-10 Samsung Electronics Co Ltd 半導体素子及びその製造方法
TWI712073B (zh) * 2011-12-28 2020-12-01 美商英特爾公司 具有多樣電晶體之積體電路結構及運算裝置
US11695008B2 (en) 2011-12-28 2023-07-04 Intel Corporation Methods of integrating multiple gate dielectric transistors on a tri-gate (FINFET) process
JP2013197589A (ja) * 2012-03-19 2013-09-30 Samsung Electronics Co Ltd 電界効果トランジスタの製造方法
JP2016015400A (ja) * 2014-07-02 2016-01-28 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US9385699B2 (en) 2014-07-24 2016-07-05 Samsung Electronics Co., Ltd. Delay cell, delay locked look circuit, and phase locked loop circuit
US9899393B2 (en) 2015-03-03 2018-02-20 Samsung Electronics Co., Ltd. Integrated circuit devices including fin shapes
US10535666B2 (en) 2015-03-03 2020-01-14 Samsung Electronics Co., Ltd. Integrated circuit devices including fin shapes
CN106328654A (zh) * 2015-07-08 2017-01-11 上海复旦微电子集团股份有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
JPWO2005020325A1 (ja) 2007-11-01

Similar Documents

Publication Publication Date Title
US10629501B2 (en) Gate all-around semiconductor device including a first nanowire structure and a second nanowire structure
US7759737B2 (en) Dual structure FinFET and method of manufacturing the same
US7224033B2 (en) Structure and method for manufacturing strained FINFET
KR100911743B1 (ko) 반도체 디바이스 및 이의 제조 방법
US9281390B2 (en) Structure and method for forming programmable high-K/metal gate memory device
US7687365B2 (en) CMOS structure for body ties in ultra-thin SOI (UTSOI) substrates
TWI473271B (zh) 雙重金屬閘極角隅
JP2004241755A (ja) 半導体装置
WO2005020325A1 (ja) 半導体装置及びその製造方法
WO2006006438A1 (ja) 半導体装置及びその製造方法
JP2003332582A (ja) 半導体装置及びその製造方法
TW200425519A (en) Self-aligned isolation double-gate FET
KR100769418B1 (ko) 반도체장치 및 그 제조방법
JP2009302317A (ja) 半導体装置およびその製造方法
US11189708B2 (en) Semiconductor device structure with gate stack and method for forming the same
WO2014056277A1 (zh) 半导体结构及其制造方法
JP4940797B2 (ja) 半導体装置の製造方法
US7883944B2 (en) Ultra-thin semiconductor on insulator metal gate complementary field effect transistor with metal gate and method of forming thereof
US9548317B2 (en) FDSOI semiconductor structure and method for manufacturing the same
WO2013166733A1 (zh) FinFET及其制造方法
JP2004247341A (ja) 半導体装置
JPH03227562A (ja) 絶縁ゲート電界効果トランジスタとその製造方法
JP2004079790A (ja) 完全空乏型ｓｏｉ−ｍｏｓトランジスタおよびその製造方法
JP2004146550A (ja) 半導体装置及びその製造方法
JP5073158B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2005513330

Country of ref document: JP

122 Ep: pct application non-entry in european phase