JP2009200471A - 改良されたキャリア移動度を有するマルチゲート半導体デバイスの製造方法 - Google Patents

改良されたキャリア移動度を有するマルチゲート半導体デバイスの製造方法 Download PDF

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Abstract

【課題】フィンベース半導体デバイスにおいて、最適なキャリア移動度を有するデバイスを提供する。
【解決手段】基板を提供する工程であって、基板５１０は、少なくとも第１キャリア移動度増加パラメータを有する第１半導体層５５１と、第１半導体層の上の埋め込み絶縁層５３０と、埋め込み絶縁層の上の少なくとも第２キャリア移動度増加パラメータを有する第２半導体層５２０とを含み、第２キャリア移動度増加パラメータは第１キャリア移動度増加パラメータとは異なる工程と、基板の第１活性領域と第２活性領域を形成する工程であって、第１活性領域は、第２活性領域から電気的に分離される工程と、を含む。
【選択図】図５

Description

本発明は、一般には半導体の製造に関し、特に、マルチゲートデバイスの製造方法およびそれにより製造されたマルチゲートデバイスに関する。
更に、本発明は、改良されたキャリア移動度を有するマルチゲートデバイスを形成する方法に関する。
シリコンＭＯＳデバイスの小型化は、半導体産業での主要な挑戦である。初期において、デバイスの幾何学的な縮小はＩＣ性能の多くの改良を行い、現在、新しい技術、方法、材料、およびデバイスアーキテクチュアは、９０ｎｍ技術ノードを越えて導入する必要がある。
従来のプレーナ型デバイスの小型化の一の主要な問題は、デバイス性能を支配し始める短チャネル効果である。この問題の解決は、しばしばフィンベース半導体デバイス又はＦＩＮＦＥＴと呼ばれるマルチゲート電界効果トランジスタ（ＭＵＧＦＥＴ）の導入により行われた。この３次元アーキテクチュアでは、ゲートは薄い半導体フィンの周囲を覆い、マルチゲートを使用することにより、チャネルに対する改良されたゲート制御（およびこれにより少ない短チャネル効果）が達成された。
しかしながら、この新しいデバイスアーキテクチュアの導入は、新しい問題を引き起こした。それらの１つは、デバイス中でのキャリアの不十分な移動度である。マルチゲートｐＭＯＳＦＥＴ（またはｐＦＩＮＦＥＴともいう）とマルチゲートｎＭＯＳＦＥＴ（またはｎＦＩＮＦＥＴともいう）とを１つのウエハ上に集積することは容易ではない。これは、電子と正孔の移動度は、シリコン結晶構造中で異なった結晶方位に沿って優先的に起きるという事実のためである。ウエハ上でのｐＦＩＮＦＥＴとｎＰＩＮＦＥＴの平行な配置のため、即ち、双方のタイプのＦＩＮＦＥＴは、ウエハの結晶方位に対して同じ方向に沿って配置されるため、それらの２つのデバイスタイプのいずれか一つは、最適化されたチャネル方向と方位を有さず、それゆえに最適なキャリア移動度とならない。
例えばシリコンの場合、電子の移動度は、（１００）基板の上で、＜１１０＞チャネル方向（電流方向）に最も大きく、これは（１００）／＜１１０＞方位／方向（orientation/direction）、簡単には（１００）／＜１１０＞と記載される。電子の移動度は、（１１０）基板の上で、＜１１０＞チャネル方向（電流方向）に最も小さく、（１１０）／＜１１０＞方位／方向、簡単には（１１０）／＜１１０＞と記載される。しかしながら、正孔の移動度は、（１１０）／＜１１０＞方位／方向で最も大きく、（１００）／＜１１０＞方向／方位で最も小さい。
例えば米国特許出願ＵＳ２００４／０１１９１００では、ｐＦＩＮＦＥＴとｎＦＩＮＦＥＴは同じ基板上に形成される。マルチゲートデバイスのためのｐＦＩＮＦＥＴとｎＦＩＮＦＥＴは、半導体ウエハの軸方位に対して、それぞれ第１および第２の方位角で配置される。ｐＦＩＮＦＥＴのフィンボディは、このように、結果のチャネル領域が｛１１０｝面に沿うような角度で配置され、一方、ｎＦＩＮＦＥＴのフィンボディは、結果のチャネル領域が｛１００｝面に沿うような角度で配置される。シリコンでは、｛１００｝面と｛１１０｝面は、互いに４５°に配置され、フィンボディは同様に互いに４５°に配置される。しかしながら、移動度の拡大は、レイアウトの効率を犠牲にする。また、設計の複雑化により、製造コストも増加する。
加えて、マルチゲートデバイスの場合、上面および側面の方位／方向は、デバイスの移動度に対して重要な役割を果たす。標準のＳＯＩ（シリコン・オン・インシュレータ）基板上に（１００）／＜１１０＞方向／方位に形成されたマルチゲートデバイスの場合、フィンの上面は（１００）／＜１１０＞方向／方位を有し、一方、フィンの側面は（１１０）／＜１１０＞方向／方位を有する。このため、上面の面積を大きくするためにｎＦＩＮＦＥＴを小さくて広く形成し、側面の面積を大きくするためにｐＦＩＮＦＥＴを高くて狭く形成するのが良い。これにより、１つの結晶学方位の１つの基板を用いる場合、電子と正孔の移動度を同時に最適化するには、ｎ型とｐ型のＭＵＧＦＥＴについて異なる配置が必要になる。
マルチゲート半導体デバイスの移動度を向上させるために、いくつかの可能性が、最先端で得られるが、ｐ型とｎ型のＭＵＧＦＥＴの双方で増加した移動度を得るマルチゲートデバイスのためには、他の移動度の増加技術が必要となる。
本発明の所定の形態は、ｐ型マルチゲートデバイストランジスタの増加した移動度と、ｎ型マルチゲートデバイストランジスタの増加した移動度とを組み合わせることにより、マルチゲートデバイスで移動度を増加させる方法に関する。
１つの発明の形態は、マルチゲートデバイスを形成する方法に関し、この方法は、
基板を提供する工程であって、基板は、少なくとも第１キャリア移動度増加パラメータを有する第１半導体層と、第１半導体層の上の埋め込み絶縁層と、埋め込み絶縁層の上の少なくとも第２キャリア移動度増加パラメータを有する第２半導体層とを含み、第２キャリア移動度増加パラメータは第１キャリア移動度増加パラメータとは異なる工程と、
基板中に第１活性領域と第２活性領域を形成する工程であって、第１活性領域は、第２活性領域から電気的に分離される工程と、
基板の上に第１誘電体層を形成する工程と、
第１誘電体層の上に第２誘電体層を形成する工程と、
第１活性領域中に、第１誘電体層、第２誘電体層、第２半導体層、および埋め込み絶縁層を通る少なくとも第１トレンチを形成する工程と、
少なくとも第１トレンチ中に第１フィンを形成し、第１フィンは第１誘電体層の上に突き出し、第１フィンは少なくとも第１キャリア移動度増加パラメータを有する工程と、
第２活性領域中に、第１誘電体層と第２誘電体層を通る少なくとも第２トレンチを形成する工程と、
少なくとも第２トレンチ中に第２フィンを形成し、第２フィンは第１誘電体の上に突き出し、第２フィンは少なくとも第２移動度増加パラメータを含む工程と、
第２誘電体層を除去して第１フィンと第２フィンを露出させる工程と、を含む。
本発明にかかる所定の発明形態の長所は、第１フィンの移動度と第２フィンの移動度の双方が大きくなることである。本発明にかかる所定の発明形態の長所は、第２フィンを有する第２活性領域の移動度を低下させることなく、第１フィンを有する第１活性領域の移動度を大きくできることである。本発明にかかる所定の発明形態の他の長所は、少なくとも第１フィンと少なくとも第２フィンが、異なるキャリア移動度増加パラメータを有する少なくとも２つの半導体層を含む基板から開始して形成できることである。
第１キャリア移動度増加パラメータと第２キャリア移動度増加パラメータは、結晶方位または結晶方向または半導体材料または歪またはそれらの組み合わせのいずれかにより形成できる。
この場合、キャリア移動度増加パラメータは、結晶方位および／または結晶方向を含み、結晶方位は（１００）、（１１０）、（１１１）から選択され、および／または結晶方向（チャネル方向または電流方向）は＜１００＞、＜１１０＞、＜１１１＞から選択される。可能な組み合わせは、例えば（１００）／＜１１０＞半導体材料、（１１０）／＜１１０＞半導体材料、（１１０）／＜１００＞半導体材料、（１１０）／＜１１０＞半導体材料である。また、（１１１）／＜１１２＞半導体材料が、第１または第２の半導体層に選択されても良い。
本発明の所定の発明形態の長所は、マルチゲートデバイスの移動度が、ウエハとチャネル方位の最適化を通して改良されることである。更には、第１および第２の半導体層の適当なチャネル方位／方向を選択することにより、（第２半導体層の上に成長した）第２活性領域の第２フィンの移動度を減少させることなく、（第１半導体層の上に成長した）第１活性領域の第１フィンの移動度を増加できることである。
半導体材料は好適には結晶、セミ結晶、または多結晶である。半導体材料は、Ｓｉ、ＳｉＧｅ、ＳｉＣ、Ｇｅ、ＩＩＩ−Ｖ材料でも良い。
本発明にかかる所定の発明形態の長所は、マルチゲートデバイスの移動度が、半導体材料の最適化を通して改良されることである。特に、第１半導体層（およびこれにより第１フィン）に対して適当な半導体材料を選択し、第２半導体層（およびこれにより第２フィン）に対して適当な半導体材料を選択することにより、第２フィンの移動度を減少させることなく、第１フィンの移動度を増加させることができる。例えば、Ｓｉのｎ型マルチゲートトランジスタフィンは、基板から開始したＳｉＧｅのｐ型マルチゲートトランジスタフィンと組みあわせることができ、基板は少なくともＳｉ層とＳｉＧｅ層を含み、この層は互いの上に形成され好適には埋め込み絶縁層で分離される。
第１誘電体層および／または第２誘電体層は、酸化物、窒化物、アモルファスカーボン、ｌｏｗ−ｋ誘電体材料、またはそれらの組み合わせのいずれかを含む。
第１活性領域の第１トレンチの少なくとも側壁を第２活性領域の第２半導体層から電気的に分離することにより、（少なくとも第１フィンを含む）第１活性領域は、（少なくとも第２フィンを含む）第２活性領域から電気的に分離される。側壁を分離する工程は、第１トレンチの側壁に誘電体材料を堆積させて行われ、好適には、窒化物のようなスペーサ材料を、第１トレンチの側壁に堆積させることにより行われる。
第２誘電体層は膜厚Ｔを有し、第１フィンは、第１誘電体層の上に、Ｔと同じかまたはＴより小さい高さＴ１で突き出し、一方、第２フィンは、第１誘電体層の上に、Ｔと同じかまたはＴより小さい高さＴ２で突き出す。高さＨ１は高さＨ２に等しくなるように選択されても良い。
本発明にかかる所定の発明形態の長所は、マルチゲートデバイスが、少なくとも第１フィンと少なくとも第２フィンに対して異なった形状（geometry）を含んで形成されることである。マルチゲートデバイスの第１フィンと第２フィンについて、異なった形状（即ち、フィンの高さ、フィンの幅、フィンの長さ）を適用することにより、第２フィンの移動度を減少させることなく、第１フィンの移動度が更に改良できる。
少なくとも第１トレンチ中に第１フィンを形成する工程は、更に、第１半導体層の上に、少なくとも第１キャリア移動度増加パラメータを有する底部半導体材料をエピタキシャル成長させる工程を含んでも良い。加えて、第１トレンチの少なくとも上部部分は、第１トレンチの底部部分の底部半導体材料の上に上部半導体材料をエピタキシャル成長させることにより埋められても良い。少なくとも第２トレンチ中に第２フィンを形成する工程は、更に、第２半導体層の上に、少なくとも第２キャリア移動度増加パラメータを有する他の底部半導体材料をエピタキシャル成長させることにより、第２トレンチの底部部分を埋める工程を含んでも良い。加えて、第２トレンチの上部部分は、第２トレンチの底部部分の他の底部半導体材料の上に他の上部半導体材料をエピタキシャル成長させることにより埋めても良い。
少なくとも第２トレンチの底部部分を埋める工程は、好適には、第１トレンチの上部部分を埋める工程と同時に行われる。
本発明にかかる所定の発明形態の長所は、フィンの一つの移動度を減少させることなく、第１活性領域中の少なくともフィンの一部が、第２活性領域中の少なくともフィンの一部と同時に形成されることである。
代わりに、少なくとも第２フィンを形成するプロセスの後に、少なくとも第１フィンの上にマスクを形成しても良い。マスクは、少なくとも第２フィンを形成するプロセスの後に除去されても良い。
本発明にかかる所定の発明形態の長所は、第１活性領域の改良された移動度を有する少なくとも第１フィンは、第２活性領域の改良された移動度を有する少なくとも第２フィンとは、別々に形成されることである。
本発明の第２の発明形態は、マルチゲートデバイスに関する。かかるマルチゲートデバイスは、少なくとも第１キャリア移動度増加パラメータを有する第１半導体材料を含む第１半導体層と、第１半導体層の上の埋め込み絶縁層と、埋め込み絶縁層の上の少なくとも第２キャリア移動度増加パラメータを有する第２半導体材料を含む第２半導体層とを含む基板であって、第２キャリア移動度増加パラメータは第１キャリア移動度増加パラメータとは異なる基板と、基板中の第１活性領域と第２活性領域であって、第１活性領域は第２活性領域から電気的に分離され、第１活性領域は、少なくとも第１フィンを含み、第１フィンは少なくとも第１半導体材料を含み、第２活性領域は、少なくとも第２フィンを含み、第２フィンは少なくとも第２半導体材料を含む第１活性領域と第２活性領域と、第２半導体層の上の誘電体層であって、誘電体層は少なくとも第１フィンと少なくとも第２フィンの間にあり、少なくとも第１フィンと少なくとも第２フィンは誘電体層の上にこれを通って突き出した誘電体層と、それぞれのフィンの上のゲート酸化層と、ゲート酸化層の上のゲート電極と、ゲート電極の横側の活性領域中のソース領域およびドレイン領域とを含む。
第１フィンは、第１半導体層の上にこれと接触して成長され、第１フィンは少なくとも第１半導体材料を含む。第２フィンは、第２半導体層の上にこれと接触して成長される。
マルチゲートデバイスの第１キャリア移動度増加パラメータと、マルチゲートデバイスの第２キャリア移動度増加パラメータとは、好適には、第１半導体材料と第２半導体材料のそれぞれについて異なった結晶方位／方向を選択することにより決定される。
更に好適には、少なくとも第１フィンは、（１００）／＜１１０＞表面方位／方向を有するｎ型の第１半導体材料を含み、少なくとも第２フィンは、（１１０）／＜１１０＞表面方位／方向を有するｐ型の第２半導体材料を含む。
すべての図面は、本発明のいくつかの形態および具体例を示すことを意図する。記載された図面は、模式的であり限定的ではない。
例示的な具体例は、図面の参照された図で示される。ここで示された具体例と図は、限定的ではなく、例示的と考えることを意図する。異なった図では、同じ参照番号は、同じまたは類似の要素を示す。
フィンの３次元図を模式的に示す。 マルチゲートデバイスのフィンを横切る模式的な断面図を示す。 本発明の特定の発明の形態にかかるマルチゲートデバイスの製造の異なったプロセスを模式的に表す。 本発明の特定の発明の形態にかかるマルチゲートデバイスの製造の異なったプロセスを模式的に表す。 本発明の特定の発明の形態にかかるマルチゲートデバイスの製造の異なったプロセスを模式的に表す。 本発明の特定の発明の形態にかかるマルチゲートデバイスの製造の異なったプロセスを模式的に表す。 本発明の特定の発明の形態にかかるマルチゲートデバイスの製造の異なったプロセスを模式的に表す。 本発明の特定の発明の形態にかかるマルチゲートデバイスの製造の異なったプロセスを模式的に表す。 本発明の特定の発明の形態にかかるマルチゲートデバイスの製造の異なったプロセスを模式的に表す。 本発明の特定の発明の形態にかかるマルチゲートデバイスの製造の異なったプロセスを模式的に表す。 本発明の特定の発明の形態にかかるマルチゲートデバイスの製造の異なったプロセスを模式的に表す。 本発明の特定の発明の形態にかかるマルチゲートデバイスの製造の異なったプロセスを模式的に表す。 本発明の特定の発明の形態にかかるマルチゲートデバイスの製造の異なったプロセスを模式的に表す。 本発明の特定の発明の形態にかかるマルチゲートデバイスの製造の異なったプロセスを模式的に表す。 本発明の特定の発明の形態にかかるマルチゲートデバイスを模式的に表す。
本発明の１またはそれ以上の具体例について、添付の図面を参照しながら詳細に説明するが、本発明はこれに限定するものではない。記載された図面は、模式的であり、限定的ではない。図面において、図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。当業者は、本発明の範囲に含まれる本発明の多くの変形や修正を認識するであろう。このように、好適な具体例の記載は、本発明の範囲を制限するものではない。
更に、説明や請求の範囲中の、第１、第２等の用語は、類似の要素の間で区別するために使用され、連続的、時間的順序を表す必要はない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できることを理解すべきである。
また、記載や請求の範囲中の、上、下、上に、下に、等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。例えば、要素の「下に(underneath)」および「上に(above)」は、この要素の対向する側面上に配置されることを表す。
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈すべきではなく、他の要素や工程を排除しない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
この明細書を通じて参照される「一の具体例（one embodiment）」または「具体例（an embodiment）」は、この具体例に関係して記載された特定の長所、構造、または特徴は、本発明の少なくとも１つの具体例に含まれることを意味する。発明の形態は、先の一つの記載された具体例の全ての特徴より少なくなっても良い。
ここで与えられる記載において、多くの特別な細部が示される。しかしながら、本発明の具体例はそれらの特別な細部無しに実施できることを理解すべきである。他の例では、公知の方法、構造、および技術は、この記載の理解をわかりにくくしないために、詳細には示されていない。
以下の用語は、単に発明の理解を助けるために提供される。
プレーナ型電界効果トランジスタは、ウエハ表面の平面中のチャネルと、チャネルと同じ平面のウエハ表面上に配置されたゲートとを含む。一つの具体例は、マルチゲート電界効果トランジスタ（ＭＵＧＦＥＴ）に関する。ＭＵＧＦＥＴは半導体材料（例えば、Ｓｉ、ＳｉＧｅ）からなるフィン形状のチャネル領域（「フィン」とよぶ）を含み、フィンは表面上に突出する。このフィン形状のボディにより、マルチゲート電界効果トランジスタはしばしばｆｉｎＦＥＴデバイスと呼ばれる。図１に示すように、フィン１０１は、ウエハ／基板表面１００の上に立ち上がる。フィン１０１の構造は、幅Ｗ、高さＨ、および長さＬにより規定され、上面１０２、第１（左）側面１０３、および第２（右）側面１０４を含む。図２に示すように、フィン２０１の断面では、ゲート電極２０５、２０６（図１には示さず）がフィン２０１の周囲を覆い、フィン２０１はｆｉｎＦＥＴのチャネル領域となる。フィン２０１は半導体基板２００から形成される。ゲート電極の形状に応じて、異なった型のマルチゲート電界効果トランジスタが形成できる。ダブルゲートｆｉｎＦＥＴは、ゲートのみがフィンの２つの側面の導電性を制御するマルチゲートトランジスタである。そのようなデバイスは、しばしばダブルゲートデバイスと呼ばれる。トリプルゲートｆｉｎＦＥＴ（トリゲート、Ｐｉゲート、ΩゲートｆｉｎＦＥＴ）は、ゲート２０６がフィンの２つの側面２０３、２０４と上面２０２の導電性を制御するマルチゲートトランジスタである。ゲート誘電体２０５は、ゲート電極２０６と半導体フィン２０１との間に挟まれる。ＵゲートｆｉｎＦＥＴは、ゲートがフィンの２つの側面と底面の導電性を制御するマルチゲートトランジスタである。ゲートａｌｌ−ａｒｏｕｎｄ（ＧＡＡ）ｆｉｎＦＥＴは、ゲートがフィンの２つの側面とフィンの上面、およびフィンの底面の導電性を制御するマルチゲートトランジスタである。
ＭＵＧＦＥＴは、シリコン・オン・インシュレータ基板（ＳＯＩ）の上に形成されても良い。ＳＯＩ基板は、注入された酸素による分離（ＳＩＭＯＸ）やウエハボンディングのような異なった方法で作製できる。歪シリコン・オン・インシュレータ基板（ＳＳＯＩ）または緩和されたＳｉ１−ｘＧｅｘ−ｏｎ−ｉｎｓｕｌａｔｏｒ（ＳＧＯＩ）またはインシュレータ上の歪シリコン（ＳＤＯＩ）またはＳｉＣ・オン・インシュレータ（ＳｉＣＯＩ）を用いても良い。代わりに、ＭＵＧＦＥＴがバルク半導体材料の上に形成されてもよく、これはバルクＭＵＧＦＥＴと呼ばれる。
一の具体例は、マルチゲートデバイスの製造方法を開示する。かかる方法は、
基板を提供する工程であって、基板は、少なくとも第１キャリア移動度増加パラメータを有する第１半導体層と、第１半導体層の上の埋め込み絶縁層と、埋め込み絶縁層の上の少なくとも第２キャリア移動度増加パラメータを有する第２半導体層とを含み、第２キャリア移動度増加パラメータは第１キャリア移動度増加パラメータとは異なる工程と、
基板の第１活性領域と第２活性領域を形成する工程であって、第１活性領域は、第２活性領域から電気的に分離される工程と、
基板の上に第１誘電体層を形成する工程と、
第１誘電体層の上に第２誘電体層を形成する工程と、
第１活性領域中に、第１誘電体層、第２誘電体層、第２半導体層、および埋め込み絶縁層を通る少なくとも第１トレンチを形成する工程と、
少なくとも第１トレンチ中に第１フィンを形成し、第１フィンは第１誘電体層の上に突き出し、第１フィンは少なくとも第１キャリア移動度増加パラメータを有する工程と、
第２活性領域中に、第１誘電体層と第２誘電体層を通る少なくとも第２トレンチを形成する工程と、
少なくとも第２トレンチ中に第２フィンを形成し、第２フィンは第１誘電体の上に突き出し、第２フィンは少なくとも第２移動度増加パラメータを含む工程と、
第２誘電体層を除去して第１フィンと第２フィンを露出させる工程と、を含む。
他の具体例では、マルチゲートデバイスであって、
少なくとも第１キャリア移動度増加パラメータを有する第１半導体材料を含む第１半導体層と、第１半導体層の上の埋め込み絶縁層と、埋め込み絶縁層の上の少なくとも第２キャリア移動度増加パラメータを有する第２半導体材料を含む第２半導体層とを含む基板であって、第２キャリア移動度増加パラメータは第１キャリア移動度増加パラメータとは異なる基板と、
基板の第１活性領域と第２活性領域であって、第１活性領域は第２活性領域から電気的に分離され、
第１活性領域は、少なくとも第１フィンを含み、第１フィンは第１半導体層の上にこれと接触して形成され、第１フィンは少なくとも第１半導体材料を含み、
第２活性領域は、少なくとも第２フィンを含み、第２フィンは第２半導体層の上にこれと接触して形成され、第２フィンは少なくとも第２半導体材料を含む、第１活性領域と第２活性領域と、
第２半導体層の上の誘電体層であって、誘電体層は少なくとも第１フィンと少なくとも第２フィンの間にあり、少なくとも第１フィンと少なくとも第２フィンは誘電体層の上にこれを通って突き出した誘電体層と、
それぞれのフィンの上のゲート酸化層と、
ゲート酸化層の上のゲート電極と、
ゲート電極の横側の活性領域中のソース領域およびドレイン領域と、を含むマルチゲートデバイスが開示されている。
図３Ａから図３Ｆを参照しながら、本発明の特定の具体例にかかる製造手順について更に詳細に述べる。この方法の第１工程では、基板３００が提供される。基板３００は、積層を含む。基板３００は、少なくとも第１キャリア移動度増加パラメータを有する第１半導体層３１０と、第１半導体層３１０の上の埋め込み絶縁層３００と、少なくとも第２キャリア移動度増加パラメータを有する第２半導体層３２０とを含み、少なくとも第２キャリア移動度増加パラメータは、少なくとも第１キャリア移動度増加パラメータとは異なる。
キャリア移動度増加パラメータは、キャリア移動度を増加させる。特に、ｎ型のＭＵＧＦＥＴ（ｎＭＵＧＦＥＴ）では電子の移動度を、ｐ型のＭＵＧＦＥＴ（ｐＭＵＧＦＥＴ）では正孔の移動度を増加させる半導体材料の特徴として規定される。例えば、Ｓｉ層の（１００）／＜１１０＞方位／方向は、ｎＭＵＧＦＥＴトランジスタの電子の移動度（＜１１０＞方向の電流）に対して有用である。半導体層のキャリア移動度増加パラメータは、このような、結晶方位／方向である（例えば、（１００）／＜１１０＞方位／方向）。例えば、他の例では、ＳｉＧｅはｐＭＵＧＦＥＴトランジスタの正孔の移動度に対して有用である。キャリア移動度増加パラメータは、このように、半導体材料の選択である（例えば、ＳｉＧｅ）。他の例では、圧縮歪ＳｉＧｅ層が、ｐＭＵＧＦＥＴトランジスタ中の正孔の移動度に有用である。キャリア移動度増加パラメータは、このように半導体材料（例えばＳｉＧｅ）と歪（stress）（または歪（strain）とよばれる）との選択の組み合わせでも良い。
本発明の一の具体例では、少なくとも第１キャリア移動度増加パラメータは、第１半導体層の結晶方位／方向である。
本発明の他の具体例では、少なくとも第２キャリア移動度増加パラメータは、第２半導体層の結晶方位／方向である。
少なくとも第１半導体層の第１キャリア移動度増加パラメータは、第１半導体層の半導体材料の選択でも良く、更に（第１半導体層の）第１半導体材料と呼ばれる。少なくとも第１キャリア移動度増加パラメータが、第１半導体層に与えられた圧縮または引っ張り歪であっても良く、更に（第１半導体層の）第１歪と呼ばれる。少なくとも第１キャリア移動度増加パラメータは、第１半導体材料、第１結晶方位／方向、および第１歪の組み合わせを含んでも良い。
少なくとも第２キャリア移動度増加パラメータは、第２半導体層の半導体材料の選択でも良く、更に（第２半導体層の）第２半導体材料と呼ばれる。少なくとも第２キャリア移動度増加パラメータが、第２半導体層に与えられた圧縮または引っ張り歪であっても良く、更に（第２半導体層の）第２歪と呼ばれる。少なくとも第２キャリア移動度増加パラメータは、第２半導体材料、第２結晶方位／方向、および第２歪の組み合わせを含んでも良い。
少なくとも第１キャリア移動度増加パラメータは、少なくとも第２キャリア移動度増加パラメータとは異なる。この違いは、第１結晶方位／方向、または第１半導体材料の選択、または第１歪の少なくとも１つが、第２結晶方位／方向、または第２半導体材料の選択、または第２歪の少なくとも１つと異なることを意味する。例えば第１半導体層はＳｉ（１００）／＜１１０＞層を含み、例えば第２半導体層はＳｉ（１１０）／＜１１０＞層を含んでも良い。この例では、第１半導体層中で電子は増加した移動度を有し、これはｎＭＵＧＦＥＴにおいて有用であり、一方、第２半導体層中で正孔は増加した移動度を有し、これはｐＭＵＧＦＥＴにおいて有用である。このような基板は、異なった結晶方位を有する少なくとも２つの半導体層を含む基板は、しばしば、ハイブリッド方位基板、またはヘテロ方位基板、または混合方位基板とも呼ばれる。キャリア移動度増加パラメータが歪パラメータの場合、第１歪は、第２歪と異なる。例えば、第１半導体層は、引っ張り歪のＳｉを含み、これはｎＭＵＧＦＥＴに対して有用であり、一方、第２半導体層は、例えば圧縮歪のＳｉＧｅを含み、これはｐＭＵＧＦＥＴに対して有用である。また、ｎＭＵＧＦＥＴにＳｉを使用することは電子の移動度に対して有用であり、ＳｉＧｅを使用することは正孔の移動度に対して（ｐ型のトランジスタに対してＳｉを使用するのに比べて）より有用であり、これらは２つの異なるキャリア移動度増加パラメータと見なされる。引っ張り歪Ｓｉを有するｎＭＵＧＦＥＴと、圧縮歪ＳｉＧｅを有するｐＭＵＧＦＥＴは、このように異なったキャリア移動度増加パラメータの組み合わせを含み、即ち、適当な半導体材料と適当な歪の選択である。
本発明の図面に記載された具体例では、基板３００は、第１結晶方位を有する第１半導体材料（第１方位半導体材料）を含む第１半導体層３１０と、第１半導体層３１０の上の埋め込み絶縁層３３０と、埋め込み絶縁層３３０の上の、第２結晶方位を有する第２半導体材料（第２方位半導体材料）を含む第２半導体層３２０とを含む。第１半導体材料と第２半導体材料が同じ材料（例えば、双方がＳｉ）の場合、第２結晶方位は、第１結晶方位とは異なる。
具体例では、基板３００は、第１歪を有する第１半導体材料を含む第１半導体層３１０と、第１半導体層３１０の上の埋め込み絶縁層３３０と、埋め込み絶縁層３３０の上の、第２歪を有する第２半導体材料を含む第２半導体層３２０とを含む。第１半導体材料と第２半導体材料が同じ材料（例えば、双方がＳｉ）の場合、第２歪は、第１歪とは異なる。
第１半導体層３１０は、例えば、他の化合物材料と同様にＳｉ、ＳｉＣ、ＳｉＧｅ、Ｇｅ、Ｃ、ＳｉＧｅＣ、ＩｎＰ、ＧａＡｓを含む半導体材料を含む。加えて、第１半導体層３１０は歪層、歪無し層、または歪層と歪無し層の組み合わせでも良い。
第２半導体層３２０は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、Ｇｅ、Ｃ、ＳｉＧｅＣ、ＩｎＰ、ＧａＡｓを含む半導体材料を含む。加えて、第２半導体層３１０は歪層、歪無し層、または歪層と歪無し層の組み合わせでも良い。第２半導体層３１０の第２半導体材料は、第１半導体層３２０の第２半導体材料と同じでも良い。この場合、キャリア移動度増加パラメータは、半導体材料の選択ではなく、結晶方位／方向、および／または歪の選択の一つまたは組み合わせである。
第２半導体層の第２半導体材料が、第１半導体層の第１半導体材料と同じ場合、少なくとも第１結晶方位／方向は、第２結晶方位／方向とは異なり、または少なくとも第１歪は、第２歪とは異なる。代わりに、第２半導体層の第２半導体材料が、第１半導体層の第１半導体材料と異なっても良い。
第１半導体層は、例えば（１００）、（１１０）または（１１１）のような第１結晶方位を有する。第１半導体層は、例えば＜１００＞、＜１１０＞または＜１１１＞のような第１結晶チャネル（または電流）方位を有する。
第２半導体層は、例えば（１００）、（１１０）または（１１１）のような第２結晶方位を有する。第２半導体層は、例えば＜１００＞、＜１１０＞または＜１１１＞のような第１結晶チャネル（または電流）方位を有する。（第２半導体層３２０の）第２結晶方位／方向は、（第１半導体層３１０の）第１結晶方位／方向と異なっても良い。本発明の具体例では、第１半導体層３１０の第１結晶方位／方向と、第２半導体層３２０の第２結晶方位／方向とは、同じであっても良い。この場合、キャリア移動度増加パラメータは、結晶方位／方向ではなく、半導体材料または歪の選択の一つまたは組み合わせである。
第１および第２の結晶方位／方向は、第１および第２の半導体材料のそれぞれに基づいて、または第１および第２の半導体層に形成される半導体デバイスに基づいて選択されても良い。
第１半導体層３１０は、例えばハンドルウエハでも良い。
第２半導体層３２０は、１０ｎｍから１００ｎｍの範囲の膜厚を有する。
第１半導体層３１０と第２半導体層３２０は、埋め込み絶縁層３３０により互いに電気的に分離されている。埋め込み絶縁層は、これらに限定されるものではないが、例えば、酸化物（例えばＳｉＯ２）、窒化物（例えばＳｉＮ）、酸窒化物（例えばＳｉＯＮ）、アモルファスカーボン（例えばＡＰＦ）、ｌｏｗ−ｋ（低誘電率）誘電体のような電気的な分離材料でも良い。第１半導体層３１０と第２半導体層３２０との間の埋め込み絶縁層３３０は、５ｎｍから５００ｎｍの範囲の様々な膜厚を有し、典型的には１０ｎｍから２００ｎｍの範囲となる。埋め込み絶縁層は、例えば、半導体・オン・インシュレータ基板として用いられる埋め込み酸化層（ＢＯＸ）であり、１０ｎｍから２００ｎｍの範囲の膜厚を有する。
異なる組み合わせが、基板の層の積層に対して可能である。基板は、例えば、第１結晶方位のＳｉハンドルウエハ上の埋め込み絶縁層（ＢＯＸ）の上の、第２結晶方位のＳＯＩ基板を含んでも良い。例えば、Ｓｉハンドルウエハは、Ｓｉ（１００）／＜１１０＞の層を含んでも良い。ＳＯＩ基板は、Ｓｉ（１１０）／＜１１０＞の層を含んでも良い。逆に、基板の底部第１半導体層がＳｉ（１１０）／＜１１０＞を含み、上部第２半導体層がＳｉ（１００）／＜１１０＞を含んでも良い。他の例では、Ｓｉハンドルウエハは、（可能であれば回転ノッチを有する）Ｓｉ（１００）／＜１００＞を含んでも良い。ＳＯＩ基板は、Ｓｉ（１１０）／＜１１０＞の層を含んでも良い。逆に、基板の底部第１半導体層がＳｉ（１１０）／＜１１０＞を含み、上部第２半導体層が（可能であれば回転ノッチを有する）Ｓｉ（１００）／＜１００＞を含んでも良い。他の例では、Ｓｉハンドルウエハは、（可能であれば回転ノッチを有する）Ｓｉ（１００）／＜１００＞を含んでも良い。ＳＯＩ基板は、Ｓｉ（１００）／＜１１０＞の層を含んでも良い。逆に、基板の底部第１半導体層がＳｉ（１００）／＜１１０＞を含み、上部第２半導体層が（可能であれば回転ノッチを有する）Ｓｉ（１００）／＜１００＞を含んでも良い。他の例では、基板は、第１半導体材料の半導体ハンドルウエハの上のＢＯＸの上に、第２半導体材料の半導体・オン・インシュレータ基板を含んでも良い。基板は、例えば、第１結晶方位のＳｉハンドルウエハの上の埋め込み酸化層（ＢＯＸ）の上に、ＳＧＯＩを含んでも良い。更に、Ｓｉハンドル基板は、Ｓｉ（１００）／＜１１０＞の層を含んでも良い。ＳＧＯＩ基板は、ＳｉＧｅの層を含んでも良い。逆に、基板の底部第１半導体層がＳｉＧｅを含み、上部第２半導体層がＳｉ（１００）／＜１１０＞を含んでも良い。代わりに、Ｓｉ（１００）／＜１１０＞の層は、回転ノッチを有するＳｉ（１００）／＜１００＞層で置き換えられても良い。代わりに、ＳｉＧｅ（１１０）／＜１１０＞の層は、ＳｉＧｅ（１１０）／＜１００＞で置き換えられる。ＳｉＣは（ｎＦＥＴデバイスにとって有用な）良好な電子の移動度を与えるため、代わりに、ＳｉＣがＳｉ層と組みあわせて使用されても良い。また、ＳｉＣはＳｉＧｅと組み合わされて、ハイブリッド方位基板を形成しても良い。これらの可能性は例示であり、限定するものではなく、本発明の具体例にかかる基板の他の組み合わせも当業者は考え得ることを理解すべきである。
少なくとも第１キャリア移動度増加パラメータを有する第１半導体層３１０、第１半導体層３１０の上の埋め込み絶縁層３３０、および少なくとも第２のキャリア移動度増加パラメータを有する第２半導体層３２０を提供し、少なくとも第２キャリア移動度増加パラメータは、少なくとも第１キャリア移動度増加パラメータとは異なり、特に、第１結晶方位を有する第１半導体材料（第１結晶半導体材料）を含む第１半導体層３１０を形成し、第１半導体層の上に埋め込み絶縁層３３０を形成し、埋め込み絶縁層３３０の上に、第２結晶方位を有する第２半導体材料（第２結晶半導体材料）を含む第２半導体層３１０を形成する基板３００の形成は、Yangらが、出版物（IEEE Transactions on electron devices, Vol. 53(5), May 2006）で詳細に検討しているように、ウエハボンディングのlayer-transfer技術により形成しても良い。この技術では、酸化層が第１ウエハの上に最初に形成される。次に、この第１ウエハに水素イオンが注入され、下にある半導体材料中にダメージ層を形成する。次に、水素が注入された第１ウエハは、室温で、親水的に第２ウエハに接合される。この第２ウエハは、ハンドルウエハとして働く。第１ウエハは、ダメージ面で切断され、および／または更に研磨されて、所定の膜厚まで薄くされる。
これにより、基板３００で、少なくとも２つの分離領域３０１、３０２、つまり少なくとも第１の（活性）領域３０１と少なくとも第２の（活性）領域３０２が規定され、例えば、第１領域３０１はｎＦＩＮＦＥＴデバイスを形成し、一方、第２領域３０２はｐＦＩＮＦＥＴデバイスを形成し、または逆でも良い。
次の工程では、第１誘電体層３３１が、第２半導体層３２０の上に形成される（図３Ａ）。第１誘電体層３３１の上に、第２誘電体層３３２が形成される。第１および／または第２の誘電体層は、例えばこれらに限定されるものではないが、酸化物（例えばＳｉＯ２）、窒化物（例えばＳｉＮ）、酸窒化物（例えばＳｉＯＮ）、アモルファスカーボン（例えばＡＰＦ）、ｌｏｗ−ｋ（低誘電率）誘電体のような電気的な分離材料を含んでも良い。第１および／または第２の誘電体層は、例えば、化学気相成長（ＣＶＤ）、原子層成長（ＡＬＤ）、物理気相成長（ＰＶＤ）、液相成長（ＬＰＤ）のような成長方法を用いて形成しても良く、または熱酸化、窒化、酸窒化を用いて形成しても良い。第１および／または第２の誘電体層は、ハードマスクまたはハードマスクスタックとして働き、本発明の特定の具体例にかかるプロセスで使用され、パターンされた構造、即ち、下方の半導体層および／または絶縁層の中にトレンチを形成する。第１誘電体層の膜厚は、２ｎｍから１５０ｎｍの範囲、２ｎｍから１０ｎｍの範囲、１０ｎｍから１５０ｎｍの範囲、５０ｎｍから１５０ｎｍの範囲である。第２誘電体層の膜厚は、２ｎｍから１５０ｎｍの範囲、２ｎｍから１０ｎｍの範囲、１０ｎｍから１５０ｎｍの範囲、５０ｎｍから１５０ｎｍの範囲である。第２誘電体層の膜厚は、フィンの高さ、即ち本発明の好適な基板により形成されたマルチゲートデバイスの表面上に突き出した高さを決定する。フィンの高さは、第２誘電体層の膜厚と等しいか、またはこれより小さい。そうでなければ、フィンは、第２誘電体層の膜厚に等しい最大高さを有して基板の表面の上に突き出す。
本発明の好適な具体例にかかる次の工程では、少なくとも第１トレンチ３４１が、スタック層３６０を通って、即ち第１誘電体層３３１、第２誘電体層３３２、第２半導体層３２０、および埋め込み絶縁層３３０を通って形成され、第１半導体層の一部を露出させる。第１トレンチ３４１は、側壁を含む（図３Ｂ）。少なくとも第１トレンチ３４１が、第１領域に形成される。少なくとも第１トレンチ３４１は、リソグラフィを用いて第１誘電体層３３１と第２誘電体層３３２を含む基板３００をパターニングすることにより形成される。異なった可能性は、このパターニングプロセスに対して得られる。レジスト層（図示せず）は、例えば、スタック３６０の上に形成されても良い。フォトレジストは、続いて、リソグラフィ工程で露光され、現像されて、フォトレジスト中にパターンが形成される。フォトレジスト中のパターンは、次に、少なくとも１つのエッチング工程により、下層に転写される。層のスタック３６０は、１つのエッチング工程を用いてエッチングされる。代わりに、第１誘電体層３３１および／または第２誘電体層３３２が、第１のエッチング工程でエッチングされても良い。他のエッチング工程中に、第１誘電体層３３１および／または第２誘電体層３３２に形成されたパターンが、下層に転写され、即ち第２半導体層３２０と埋め込み絶縁層３３０に転写される。異なる層３３０、３２０、３３１、３３２の材料により、異なったエッチング工程が異なったケミストリー、例えば反応性イオンエッチング（ＲＩＥ）、プラズマエッチング、または当業者に知られた他のドライエッチグ方法を用いてもよい。
当業者に知られた（深い）エッチング技術が、少なくとも第１のトレンチを形成するために使用されても良い。少なくとも第１のトレンチの寸法は、本発明の好適に具体例にかかる更なる工程で形成される少なくとも１つのフィンの寸法を規定する。本発明の好適に具体例により形成されたトレンチの深さは、埋め込み絶縁層３３０の膜厚、第２半導体層３２０の膜厚、第１誘電体層３３１の膜厚、および第２誘電体層３３２の膜厚に依存する。少なくとも第１のトレンチは、約１９ｎｍから９００ｎｍの、深さであり、約５ｎｍから１００ｎｍの幅である。
本発明の好適な具体例にかかる次の工程では、少なくとも第１のトレンチ３４１の側壁は、第２半導体層３２０から分離される（図３Ｃ）。この方法では、第１（活性）領域３０１に形成されたトランジスタは、第２（活性）領域３０２に形成されたトランジスタから電気的に分離され、マルチゲートデバイスの良好な動作を保証する。さもなければ、少なくとも第１活性領域の第１フィンは、少なくとも第２活性領域の第２フィンから電気的に分離されなければならない。一の具体例では、少なくとも第１トレンチの側壁に絶縁層３０６を形成することにより、第１領域３０１は、第２領域３０２から電気的に分離される。トレンチの側壁に形成された他の誘電体材料は、第１領域３０１を第２領域３０２から電気的に分離するのに、例えばｐＦＩＮＦＥＴをｎＦＩＮＦＥＴから電気的に分類するのに適している。好適には、誘電体材料は、例えばＳｉＮのような窒化物のスペーサである。
本発明の具体例にかかる次の工程では、第１フィン３５１が、少なくとも第１トレンチ３４１の中に形成され、第１フィン３５１は第１誘電体層３３１の上に突き出し、第１フィン３５１は少なくとも第１キャリア移動度増加パラメータを有する（図３Ｄ、図３Ｅ、図３Ｆ）。第１フィンは、少なくとも第１トレンチ中に、第１誘電体層３３１を通って形成され、第１誘電体層を通って突き出す。
少なくとも第１トレンチ３４１中への第１フィン３５１の形成は、異なった工程を含んでも良い。ある具体例では、第１フィン３５１を形成する工程は、第１部分（底部とも呼ばれる）３５１ａを形成する工程と、第１部分３５１ａの形成工程後に第２部分（上部とも呼ばれる）３５１ｂを形成する工程とを含む。一の具体例では、第１フィン３５１を形成する工程は、第１半導体層３１０の上に、少なくとも第１キャリア移動度増加パラメータを有する（底部）半導体材料をエピタキシャル成長することにより、第１トレンチ３５１ａの底部部分を埋める工程を含む。第１トレンチ３５１ａの底部部分を埋める工程の後に、少なくとも第１トレンチ３５１ｂの上部部分が、底部部分３５１ａの底部半導体材料の上に、他のまたは同じ（上部）半導体材料をエピタキシャル成長させて、埋められても良い。本発明の一の具体理では、少なくとも第１トレンチの上部部分を満たす工程は、少なくとも第２トレンチ中に第２フィンを形成する工程と同時に行なわれる。
他の具体例では、少なくとも第１トレンチ３５１ｂの上部部分を埋め込む工程が、第１トレンチ３５１ａの底部部分を埋めた後で、少なくとも第２フィン３５２を形成する工程の前に行われる。この場合、少なくとも第２フィン３５２を形成する工程の後に、マスク３４０が少なくとも第１フィン３５１の上に形成され、少なくとも第２フィン３５２（図４Ｅ）を形成する工程の後にマスク３４０が除去される。
好適には、第２部分３５１ａと第２部分３５１ｂの中の半導体材料は、第１半導体層３１０の第１半導体材料と同じである。加えて、第１底部部分３５１ａに成長され、選択的に少なくとも第１トレンチ３４１中の第２上部部分３５１ｂに形成された半導体材料の結晶方位と、第１半導体層３１０の第１半導体材料の第１結晶方位と同様である。加えて、もし存在するのであれば、第１底部部分３５１ａ中の半導体材料と、選択的に第２上部部分３５１ｂの半導体材料の歪は、第１半導体層の第１半導体材料中の歪と同じでも良い。
第１底部部分３５１ａと第２上部部分３５１ｂは別々に形成され、即ち、別々の工程（図３Ｄ、図３Ｅ）で形成されても良い。第１底部部分３５１ａは、少なくとも第１トレンチ３４１中の半導体材料のエピタキシャル成長で形成しても良い。好適には、第１底部部分３５１ａの半導体材料は、第１半導体層３１０の第１半導体材料と同じであっても良い。加えて、少なくとも第１トレンチ３４１中の第１底部部分３５１ａに成長した半導体材料の結晶方位は、第１半導体層３１０の第１半導体材料の第１結晶方位と同じであっても良い。第１底部部分３５１ａは、第２半導体層３２０の上面まで形成されても良い。第１底部部分３５１ａの高さＨは、このように、第１フィン３５１の第１底部部分３５１ａが形成される第１トレンチ３４１中の高さとして規定される。高さＨは０ｍｍより大きい。高さＨは、埋め込み絶縁層３３０の膜厚Ｔ１と、第１導体層３２０の膜厚Ｔ２との和より大きくはない。
少なくとも第１トレンチ３４１中に第２上部部分３５１ｂは、後の工程で他のまたは同じ半導体材料を用いて形成される。少なくとも第１トレンチ３４１中に第２上部部分３５１ｂを形成する後の工程は、好適な具体例では、マルチゲートデバイスの少なくとも第２フィンを形成するのと同時に、特に、少なくとも第２トレンチ中に、少なくとも第２フィンの少なくとも底部部分を形成する（図３Ｅ）のと同時に行われる。
他の具体例では、第１底部部分３５１ａと第２上部部分３５１ｂは、例えば少なくとも第１トレンチ３４１中に半導体材料をエピタキシャル成長する工程で形成されても良い（図４Ｄ）。半導体材料は、このように、第１トレンチ３４１中に、第２誘電体材料３３２の上面まで、（例えばエピタキシャル成長プロセスのような）１つのプロセスで成長する。
本発明の好適な具体例にかかる次の工程では、少なくとも第２トレンチが、第２領域３０２の第１誘電体層と第２誘電体層を通って形成される（図３Ｄ）。少なくとも第２トレンチ３４２が、リソグラフィを用いて第１誘電体層３３１と第２誘電体層３３２をパターニングして形成される。異なった可能性が、このパターニングプロセスに対して得られる。レジスト層（図示せず）は、例えば、第２誘電体層３３２の上に形成しても良い。このフォトレジストは、リソグラフィックプロセスで露光され、現像されてフォトレジスト中にパターンが形成される。フォトレジスト中のパターンは、続いて少なくとも１回のエッチング工程により、下層の誘電体層に転写される。第１誘電体層３３１と第２誘電体層３３２は、１のエッチング工程を用いてエッチングされる。代わりに、第１誘電体層３３１および／または第２誘電体層３３２は、誘電体層に選択された材料に応じて、２つの別々のエッチング工程でエッチングしても良い。異なったエッチング工程は、層３２０、３２１、３２２の材料に応じて、例えば反応性イオンエッチング（ＲＩＥ）、プラズマエッチング、または当業者に知られた他のドライエッチング方法のような異なったエッチングケミストリーでも良い。当業者に知られた（深い）トレンチエッチ技術は、少なくとも第２トレンチの形成のために使用できる少なくとも第２トレンチの寸法は、本発明の好適な具体例にかかる更なるプロセス中で形成されるフィンの寸法を規定する。少なくとも第２のトレンチは、約４ｎｍから３００ｎｍの深さであり、約５ｎｍから１００ｎｍの幅である。
本発明の好適な具体例にかかる次の工程では、第２トレンチ中に第２フィンが形成される、第２フィンは第１誘電体層の上に突き出し、第２フィンは、少なくとも第２キャリア移動度増加パラメータを有する。第２フィンは、第１誘電体層を通って突き出すように、第１誘電体層を通る第２トレンチ中に形成される。一の具体例では、第２フィン３５２を形成する工程は、第１底部部分３５２ａを形成する工程と、第１底部部分３５１ａを形成するプロセスの後に、第２上部部分３５２ｂを形成する工程とを含む。第１底部部分３５２ａと第２上部部分３５２ｂは、少なくとも第１トレンチ３５２中に半導体材料をエピタキシャル成長させることにより同時に形成しても良い。好適には、第１底部部分３５２ａの半導体材料と、選択的に第２上部部分３５２ｂの材料は、第２半導体層３２０の第２半導体材料と同じであっても良い。加えて、第１底部部分３５２ａに成長され、選択的に少なくとも第１トレンチ３４２中の第２上部部分３５２ｂに形成された半導体材料の結晶方位と、第２半導体層３２０の第１半導体材料の第２結晶方位と同様である。加えて、第１底部部分３５２ａ中の半導体材料と、選択的に少なくとも第２トレンチ３４２中の第２上部部分３５２ｂの半導体材料の歪は、第２半導体層３２０の第２半導体材料中の歪と同じでも良い。
第１底部部分３５２ａと第２上部部分３５２ｂは、分離して、即ち、別々の工程で形成されても良い。第１底部部分３５２ａは、少なくとも第２トレンチ３４２中に半導体材料をエピタキシャル成長して形成する。好適には、第１部分３５２ａ中の半導体材料は、第２半導体層３２０の第２半導体材料と同じである。加えて、第１トレンチ３４２中の第１底部部分３５２ａに形成された半導体材料の結晶方位と、第２半導体層３２０の第１半導体材料の第１結晶方位と同様である。加えて、少なくとも第１トレンチ３４２中の第１底部部分３５２ａに形成された半導体材料の歪は、第２半導体層３２０の第２半導体材料の歪と同じである。
少なくとも第１トレンチ３５２中の第２部分３５２ｂは、後の工程中に、他のまたは同じ半導体材料で形成される。
本発明の一の具体例では、第２フィン３５２の少なくとも第１底部部分３５２ａは、第１フィン３５１の第２上部部分３５１ｂの形成と同時に形成されても良い。第２フィン３５２の第１部分３５２ａと、第１フィン３５１の第２部分３５１ｂは、例えば、化学気相成長（ＣＶＤ）、気相エピタキシ（ＶＰＥ）を用いて、同時にエピタキシャル成長されても良い。この工程で、第１フィン３５１の少なくとも一部は、第２フィン３５２の少なくとも一部と同時に形成される。
高さＨ（第１トレンチ３４１の第１底部部分３５１ａの高さ）に応じて、第１領域３０１の少なくとも第１トレンチ３４１中に形成された第１フィン３５１の高さＨ１は、第２領域３０２の少なくとも第２トレンチ３４２中に形成された第２フィン３５２の高さＨ２と同じまたはより小さい。高さＨ（即ち、第１フィン３５１の第１部分３５１ａの高さ）が、高さＴ１（埋め込み絶縁層３３０の膜厚）とＴ２（第２導体層３２０の膜厚）との和より小さい場合、第１フィンと第２フィンの同時形成後に、第１フィン３５１の最終高さＨ１は、第２フィン３５２の最終高さＨ２より小さくなる。高さＨ（第１フィン３５１の第１部分３５１ａの高さ）が、高さＴ１（即ち、埋め込み絶縁層３３０の膜厚）とＴ２（第２導体層３２０の膜厚）との和に等しい場合、第１フィンと第２フィンの同時形成後に、第１フィン３５１の最終高さＨ１は、第２フィン３５２の最終高さＨ２と等しくなる。第１フィン３５１の最終高さＨ１と、第２フィンの最終高さＨ２は等しくても良い。代わりに、第１フィン３５１の最終高さＨ１と、第２フィンの最終高さＨ２は異なっても良い。異なる高さの第１フィン３５１と第２フィン３５２を用いることにより、フィンの移動度が改良される。第１フィン３５１が例えばｎＦＩＮＦＥＴのフィンを形成し、第２フィン３５２が例えばｐＦＩＮＦＥＴのフィンを形成した場合、移動度は、ｐＦＩＮＦＥＴに対してより大きな高さ（Ｈ１より大きなＨ２）を選択することにより大きくできる。これは、移動度は、ｐＦＩＮＦＥＴのフィンの側面に沿って最大化されるからである。更に、ｎＦＩＮＦＥＴデバイスのための第１トレンチ３４１の幅は、ｐＦＩＮＦＥＴデバイスのための第２トレンチ３４２の幅より大きく形成され、ｎＦＩＮＦＥＴデバイスの移動度を大きくする。これは、移動度は、ｎＦＩＮＦＥＴデバイスの上面に沿って最大化されるからである。
本発明の具体例にかかる他の工程では、第２誘電体層が除去されて、第１フィンと第２フィンを露出させる（図３Ｆ）。ＭＵＧＦＥＴデバイスでは、チャネル領域が表面上に突き出す。それゆえに、第２誘電体層３３２が除去される。この除去は、第１誘電体層３３１に対する選択エッチング、例えばＲＩＥやウエットエッチングにより行われる。第２誘電体層３３２を除去した後、少なくとも第１フィン３５１と少なくとも第２フィン３５２は、第１誘電体層の上に突き出す。
更に、少なくとも第１トレンチ３４１の寸法と、少なくとも第２トレンチ３４２の寸法とが最適化されて、トレンチ３４１、３４２中に形成される結果のフィン３５１、３５２のキャリア移動度が最適化される。第１および第２の半導体材料の結晶方位／方向に応じて、トレンチとフィンは高くて狭くなるように形成され、または低くて広くなるように形成される。
更なるプロセスでは、ゲート誘電体とゲート電極は、当業者に知られた従来の方法を用いて、少なくとも第１フィンと少なくとも第１フィンの上に形成されても良い。
本発明の他の形態では、マルチゲートデバイスが開示され、このマルチゲートデバイスは、マルチゲートデバイスの少なくとも第１フィンと少なくとも第２フィンに対して、異なった半導体層を用いることにより、改良されたキャリア移動度を有する（図５）。マルチゲートデバイスは、基板５００を含む。基板はスタック層を含み、特に、第１キャリア移動度増加パラメータを有する第１半導体材料を含む第１半導体層５１０と、第１半導体層の上の埋め込み絶縁層５３０と、埋め込み絶縁層の上の、第２キャリア移動度増加パラメータを有する第２半導体材料を含む第２半導体層５２０とを含み、第２キャリア移動度増加パラメータは第１キャリア移動度増加パラメータとは異なる。更に、基板中に第１活性領域５０１と第２活性領域５０２を有し、第１活性領域は第２活性領域から電気的に分離される。第１活性領域は少なくとも第１フィン５５１を含み、第１フィンは少なくとも第１半導体材料を含み、第２活性領域は少なくとも第２フィン５５２を含み、第２フィンは少なくとも第２半導体材料を含む。更に、第２半導体層５２０の上に誘電体層５３１を有し、この誘電体層５３１は、少なくとも第１フィン５５１と少なくとも第２フィン５５２の間にあり、少なくとも第１フィン５５１と少なくとも第２フィン５５２は誘電体層５３１の上にこれを通って突き出す。更にそれぞれのフィン５５１、５５２の上にゲート酸化層５７１、５７２を有する。更に、それぞれのフィン５５１、５５２のための、ゲート酸化層５７１、５７２の上にゲート電極５６１、５６２を有する。更に、ゲート電極の横の活性領域中に、ソース領域およびドレイン領域（図示せず）を有する。第１フィンは第１半導体層の上にこれと接触して形成され、第２フィンは第２半導体層の上にこれと接触して形成される。
一の具体例では、第１半導体層５１０の第１キャリア移動度増加パラメータは、半導体材料の特定の結晶方位／方向であり、第２半導体層５２０の第２キャリア移動度増加パラメータは、第２半導体材料の他の結晶方位／方向である。
一の具体例では、少なくとも第１フィン５５１は、（１００）／＜１１０＞面方位／方向を有するｎ型の第１半導体材料であり、一方、少なくとも第２フィン５５２は、（１１０）／＜１１０＞面方位／方向を有するｐ型の第１半導体材料である。
本発明の形態にかかる一例のハイブリッド方位（hybrid-oriented）ＭＵＧＦＥＴデバイスは、異なった結晶方位／方向を有する少なくとも２つの半導体層を含む。第１活性領域はｎＦＥＴ領域を形成し、第２活性領域はｐＦＥＴ領域を形成する。第１半導体層は、例えば、（１００）／＜１１０＞方位／方向を有するＳｉハンドルウエハである。この結晶方位は、電子の移動度に対して、即ちｎＦＩＮＦＥＴに対して有用である。ｎＦＩＮＦＥＴデバイスは第１領域に形成され、第１領域に形成された少なくとも１つのフィンの電子の移動度は、フィンの上面に沿って最大化された電子の移動度を有する。Ｓｉハンドルウエハの上では、例えばウエハの接合を用いた層転移技術（layer/transfer technique）を用いて、ＳＯＩ基板が形成される。埋め込み絶縁層はＳｉＯ２層であっても良い。第２半導体層は、例えばＳｉ（１１０）／＜１１０＞層である。この結晶方位は、正孔の動度に対して、即ちｐＦＩＮＦＥＴに対して有用である。ｐＦＩＮＦＥＴデバイスは第２領域に形成され、第２領域に形成された少なくとも１つのフィンの正孔の移動度は、フィンの側面に沿って最大化された正孔の移動度を有する。第２半導体層の上、即ちＳＯＩ層の上に、第１誘電体層（酸化物）と第２誘電体層（窒化物）が形成される。次のプロセスで、少なくとも第１トレンチが、ｎＦＥＴ領域に形成される。好適には、第１トレンチは、スタック層を通ってＳｉハンドルウエハまでエッチング（ＲＩＥ）することにより形成される。次のプロセスでは、窒化スペーサが第１トレンチ中に形成され、第１領域を第２領域から電気的に分離する。これは、ＬＰＣＶＤ、ＲＴＣＶＤ、ＡＬＤ、またはＰＥＣＤＶにより行われても良い。次のプロセスでは、第１トレンチの少なくとも一部が、半導体材料、例えばＳｉにより埋められる。この成長は、エピタキシャル成長で行われる。成長したＳｉは、Ｓｉハンドルウエハと同じ結晶方位、即ち（１００）／＜１１０＞を有する。次のプロセスでは、少なくとも第２トレンチが、ｐＦＥＴ領域に形成される。好適には、第２トレンチは、第１および第２の誘電体層を通って第２半導体層までエッチングすることにより、即ちＳｉ（１１０）／＜１１０＞までＲＩＥすることにより、形成される。少なくとも第２トレンチを形成した後、第１フィンと第２フィンの残りの部分が同時に形成される。これは、トレンチ中にＳｉを成長させることにより形成される。第１トレンチ中で、Ｓｉは、下層のＳｉと同じ結晶方位、即ちＳｉ（１００）／＜１１０＞となる。第２のトレンチ中で、Ｓｉは下層のＳｉと同じ結晶方位、即ちＳｉ（１１０）／＜１１０＞となる。それぞれのフィンは、第２誘電体層の上面の高さまで形成される。さもなければ、トレンチはこのプロセスの後に完全に埋め込まれてします。次のプロセスでは、第２誘電体層がウエットエッチングにより除去される。このプロセスの後、そのように、Ｓｉ（１００）／＜１１０＞フィンが改良された電子の移動度を有する第１のｎＦＥＴ領域も形成され、Ｓｉ（１１０）／＜１１０＞フィンが第２のｐＦＥＴ領域も形成される。Ｓｉ（１００）／＜１１０＞フィンとＳｉ（１１０）／＜１１０＞フィンは、それぞれ第１誘電体層を通って、その上に突き出す。Ｓｉ（１００）／＜１１０＞の上に形成されたフィンの電子移動度は、フィンの上面において最適化され、これは、第１フィンを第２フィンより広くするために、第１トレンチを第２トレンチより広く形成することが選択される。Ｓｉ（１１０）／＜１１０＞上に形成されたｐＦＩＮＦＥＴに対して、正孔の移動度は、フィンの側面において最適化される。
代わりに、第２トレンチをＳｉＧｅで埋めても良い。この場合、圧縮されたＳｉＧｅが、下層のＳｉ（１１０）／＜１１０＞３２０上のトレンチ中に形成され、ｐＦＩＮＦＥＴ中の正孔の移動度を大きくする。ｐＦＩＮＦＥＴデバイスのチャネル領域にＳｉＧｅを用いることで、正孔の移動度が大きくなることは有利である。
代わりに、回転ノッチ（rotated notch）を有するＳｉハンドルウエハ、例えばＳｉ（１００）／＜１００＞から開始しても良い。この場合、ｎＦＥＴ領域に形成されたフィンは、フィンの側面において電子移動度を改良するＳｉ（１００）／＜１００＞を含む。この方法の長所は、トレンチが同じ幅で形成されることである。
代わりに、第２半導体層が、例えばＳｉ（１００）／＜１１０＞層であっても良い。この場合、トレンチをＳｉで埋めると、第２フィンは、ｐＦＩＮＦＥＴの上面において正孔の移動度に有用であるＳｉ（１００）／＜１１０＞を含む。それゆえに、第２トレンチの幅を、広い上面領域を有する第２トレンチ中に幅の広いフィンが形成できるようにできることが長所である。
代わりに、最初の半導体層３１０としてＳｉＧｅ基板から始めても良く、Ｓｉは続いて第１トレンチ中に形成される。ＳｉをＳｉＧｅの上に形成した場合、第１領域に形成されたフィン３５１は歪Ｓｉを含み、これは更に電子の移動度を増加させる。
先の記載は、本発明の所定の具体例を詳述する。しかしながら、いかに詳細に本文中に記載されても、本発明は多くの方法で実施できることが認識される。なお、本発明の所定の特徴または形態を記載した場合、特定の用語の使用は、その用語が関連する本発明の特徴や形態の特定の特徴を含むように限定されたものに、その用語がここで再定義されたものと考えるべきでない。
上記詳細な説明では、多くの具体例に適用された本発明の新規な特徴について示され、記載され、そして指摘されたが、記載されたデバイスまたはプロセスの形態や細部における、多くの省略、代理、および変化は、本発明の精神から離れることなく、この技術の当業者により行えることを理解すべきである。

Claims (17)

  1. 基板３００を提供する工程であって、基板３００は、少なくとも第１キャリア移動度増加パラメータを有する第１半導体層３１０と、第１半導体層３１０の上の埋め込み絶縁層３３０と、埋め込み絶縁層３３０の上の少なくとも第２キャリア移動度増加パラメータを有する第２半導体層３２０とを含み、第１キャリア移動度増加パラメータは、第１結晶方位または第１結晶方向または第１半導体材料または第１歪またはそれらの第１の組み合わせのいずれかを含み、第２キャリア移動度増加パラメータは、第２結晶方位または第２結晶方向または第２半導体材料または第２歪またはそれらの第２の組み合わせのいずれかを含み、第２キャリア移動度増加パラメータは、第１キャリア移動度増加パラメータとは異なる工程と、
    基板３００中に第１活性領域３０１と第２活性領域３０２を形成する工程であって、第１活性領域３０１は、第２活性領域３０２から電気的に分離される工程と、
    基板３００の上に第１誘電体層３３１を形成する工程と、
    第１誘電体層３３１の上に第２誘電体層３３２を形成する工程と、
    第１活性領域３０１中に、第１誘電体層３３１、第２誘電体層３３２、第２半導体層３２０、および埋め込み絶縁層３３０を通る少なくとも第１トレンチ３４１を形成する工程と、
    少なくとも第１トレンチ３４１中に第１フィン３５１を形成し、第１フィン３５１は第１誘電体層３３１の上に突き出し、第１フィン３５１は少なくとも第１キャリア移動度増加パラメータを有する工程と、
    第２活性領域３０２中に、第１誘電体層３３１と第２誘電体層３３２を通る少なくとも第２トレンチ３４２を形成する工程と、
    少なくとも第２トレンチ３４２中に第２フィン３５２を形成し、第２フィン３５２は第１誘電体３３１の上に突き出し、第２フィン３５２は少なくとも第２移動度増加パラメータを含む工程と、
    第２誘電体層３３２を除去して第１フィン３５１と第２フィン３５２を露出させる工程と、を含むマルチゲートデバイスの製造方法。
  2. 第１結晶方位または第２結晶方位は、（１００）、（１１０）、（１１１）から選択される請求項１に記載のマルチゲートデバイスの製造方法。
  3. 第１結晶方位または第２結晶方向は、＜１００＞、＜１１０＞、＜１１１＞から選択される請求項１または２に記載のマルチゲートデバイスの製造方法。
  4. 第１活性領域の第１トレンチの側壁を第２活性領域の第２半導体層から電気的に分離することにより、第１活性領域が第２活性領域から電気的に分離される請求項１〜３のいずれかに記載のマルチゲートデバイスの製造方法。
  5. 第１トレンチの側壁を分離する工程は、側壁に誘電体材料を形成する工程を含む請求項１〜４のいずれかに記載のマルチゲートデバイスの製造方法。
  6. 第２誘電体層が膜厚（Ｔ）を有し、第１フィンは、膜厚（Ｔ）と等しいかまたはより小さい第１高さ（Ｈ１）で第１誘電体層の上に突き出した請求項１〜５のいずれかに記載のマルチゲートデバイスの製造方法。
  7. 第２フィンは、膜厚（Ｔ）と等しいかまたはより小さい第２高さ（Ｈ２）で第１誘電体層の上に突き出した請求項１〜６のいずれかに記載のマルチゲートデバイスの製造方法。
  8. 第１高さ（Ｈ１）は、第２高さ（Ｈ２）と等しい請求項１〜７のいずれかに記載のマルチゲートデバイスの製造方法。
  9. 少なくとも第１トレンチ中に第１フィンを形成する工程は、更に、第１半導体層の上に、少なくとも第１キャリア移動度増加パラメータを有する底部半導体材料をエピタキシャル成長させることにより、第１トレンチの底部部分を埋める工程を含む請求項１〜８のいずれかに記載のマルチゲートデバイスの製造方法。
  10. 更に、第１トレンチの底部部分の底部半導体材料の上に上部半導体材料をエピタキシャル成長させることにより、少なくとも第１トレンチの上部部分を埋める工程を含む請求項９に記載のマルチゲートデバイスの製造方法。
  11. 少なくとも第２トレンチ中に第２フィンを形成する工程は、更に、第２半導体層の上に、少なくとも第２キャリア移動度増加パラメータを有する他の底部半導体材料をエピタキシャル成長させることにより、第２トレンチの底部部分を埋める工程を含む請求項１〜１０のいずれかに記載のマルチゲートデバイスの製造方法。
  12. 更に、第２トレンチの底部部分の他の底部半導体材料の上に他の上部半導体材料をエピタキシャル成長させることにより、第２トレンチの上部部分を埋める工程を含む請求項１１に記載のマルチゲートデバイスの製造方法。
  13. 少なくとも第２トレンチの底部部分を埋める工程は、第１トレンチの上部部分を埋める工程と同時に行われる請求項１０に記載のマルチゲートデバイスの製造方法。
  14. 更に、少なくとも第２フィンを形成するプロセスの後に少なくとも第１フィンの上にマスクを形成する工程と、少なくとも第２フィンを形成するプロセスの後にマスクを除去する工程と、を含む請求項１〜１３のいずれかに記載のマルチゲートデバイスの製造方法。
  15. 少なくとも第１キャリア移動度増加パラメータを有する第１半導体材料を含む第１半導体層と、第１半導体層の上の埋め込み絶縁層と、埋め込み絶縁層の上の少なくとも第２キャリア移動度増加パラメータを有する第２半導体材料を含む第２半導体層とを含む基板であって、第２キャリア移動度増加パラメータは第１キャリア移動度増加パラメータとは異なる基板と、
    基板中の第１活性領域と第２活性領域であって、第１活性領域は第２活性領域から電気的に分離され、
    第１活性領域は、少なくとも第１フィンを含み、第１フィンは第１半導体層の上にこれと接触して形成され、第１フィンは少なくとも第１半導体材料を含み、
    第２活性領域は、少なくとも第２フィンを含み、第２フィンは第２半導体層の上にこれと接触して形成され、第２フィンは少なくとも第２半導体材料を含む、第１活性領域と第２活性領域と、
    第２半導体層の上の誘電体層であって、誘電体層は少なくとも第１フィンと少なくとも第２フィンの間にあり、少なくとも第１フィンと少なくとも第２フィンは誘電体層の上にこれを通って突き出した誘電体層と、
    それぞれのフィンの上のゲート酸化層と、
    ゲート酸化層の上のゲート電極と、
    ゲート電極の横側の活性領域中のソース領域およびドレイン領域と、を含むマルチゲートデバイス。
  16. 第１キャリア移動度増加パラメータは、第１半導体材料の結晶方位／方向であり、第２キャリア移動度増加パラメータは、第２半導体材料の結晶方位／方向である請求項１５に記載のマルチゲートデバイス。
  17. 少なくとも第１フィンは、（１００）／＜１１０＞表面方位／方向を有するｎ型の第１半導体材料を含み、少なくとも第２フィンは、（１１０）／＜１１０＞表面方位／方向を有するｐ型の第２半導体材料を含む請求項１６に記載のマルチゲートデバイス。
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