JP2005045263A - ピン電界効果トランジスタ及びその形成方法 - Google Patents

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Abstract

【課題】 ピン電界効果トランジスタ及びその形成方法を提供する。
【解決手段】 このトランジスタは支持基板上に配置され、少なくとも交互に積層された複数個の第１半導体パターン及び第２半導体パターンで構成された多層パターンを含むピンパターンを具備する。ピンパターンの上部を横切るゲート電極が配置され、ピンパターン及びゲート電極の間にゲート絶縁膜が介在される。ゲート電極の両側のピンパターン内に一対の不純物拡散層が形成される。第１及び第２半導体パターンはシリコンの格子幅に比べて少なくとも一方向に広い格子幅を有する。これによって、ピンパターン内に形成されたチャンネル領域で、電荷の移動度が増加してピン電界効果トランジスタの性能を向上させることができる。
【選択図】 図１

Description

本発明は半導体素子及びその形成方法に関するものであり、特に、ピン電界効果トランジスタ及びその形成方法に関するものである。
電界効果トランジスタ（以下、トランジスタ）は半導体素子、すなわち、半導体集積回路を構成する重要な単一素子（ｄｉｓｃｒｅｔｅｄｅｖｉｃｅ）のうちの一つである。一般的に、前記トランジスタは半導体基板に互いに離隔して形成されたソース領域及びドレイン領域と、前記ソース領域とドレイン領域との間のチャンネル領域の上部に形成されたゲート電極とで構成される。
半導体素子の高集積化の傾向によって、前記トランジスタの大きさが徐々に減少して多くの問題点が台頭している。例えば、チャンネル長さの減少で、前記ソース／ドレイン領域間のパンチスルー特性の劣化が深化している。また、前記ゲート電極の前記チャンネル領域に対するコントロール能力（ｃｏｎｔｒｏｌｌａｂｉｌｉｔｙ）が低下して漏洩電流等が発生することがある。このような問題点を解決するための方案として、二重ゲート（ｄｏｕｂｌｅ ｇａｔｅ）構造を有するトランジスタが提案されたところがある。前記二重ゲートトランジスタとは前記チャンネル領域の両面（上下面または両側面など）にゲートが全部配置されて前記チャンネル領域をコントロールするトランジスタのことをいう。
一方、Ｃｈｅｎｍｉｎｇ Ｈｕなどは特許文献１に「基板から垂直に延長された二重ゲートチャンネルを有するＦｉｎＦＥＴトランジスタの構造および製造方法」というタイトルでＦｉｎＦＥＴトランジスタを開示したところがある。
前記ＦｉｎＦＥＴトランジスタは半導体基板上に互いに離隔して配置されたシリコンソース領域及びシリコンドレイン領域を含む。前記シリコンソース領域及びシリコンドレイン領域はシリコンピンによって連結される。前記シリコンピン、シリコンソース領域及びシリコンドレイン領域は前記半導体基板から突出する。前記シリコンピンを横切るゲート電極が配置される。すなわち、前記ゲート電極は前記シリコンピンの両側壁を通る。したがって、チャンネル領域は前記シリコンピンの両側壁からなり、前記ゲート電極は前記チャンネル領域の両側でコントロールが可能である。その結果、前記ゲート電極の前記チャンネル領域に対するコントロール能力が向上する。
一方、半導体素子の高集積化の傾向に反して、前記トランジスタの性能（ｐｅｒｆｏｒｍａｎｃｅ）向上に対する要求が深化している。前記トランジスタのオン電流量（ｏｎ ｃｕｒｒｅｎｔ）が増加する場合、前記トランジスタの速度が増加し、前記トランジスタの性能が向上することがある。前記ＦｉｎＦＥＴトランジスタは前記シリコンピンの両側壁をチャンネル領域として使用することによって、一般的な平面トランジスタに比べて多くのオン電流量を有することができる。しかし、前記ＦｉｎＦＥＴトランジスタもその大きさが減少する場合、そのオン電流量も減少する。したがって、前記ＦｉｎＦＥＴトランジスタの物理的な大きさが減少しても、前記ＦｉｎＦＥＴトランジスタの性能を向上させることができる方案に対する研究が活発に進行されている。
米国特許第６，４１３，８０２号明細書
本発明が解決しようとする課題は電荷の移動度（ｍｏｂｉｌｉｔｙ）を増加させてトランジスタの性能（ｐｅｒｆｏｒｍａｎｃｅ）を向上させることができるピン電界効果トランジスタを提供することにある。
本発明が解決しようとする他の課題は、電荷の移動度を増加させてトランジスタの性能を向上させることができるピン電界効果トランジスタの形成方法を提供することにある。
上述の技術的課題を解決するためにピン電界効果トランジスタを提供する。本発明の一実施の形態によると、ピン電界効果トランジスタは半導体基板から突出したピンパターンを含む。前記ピンパターンは積層された第１および第２半導体パターンを含むことができる。前記第１および第２半導体パターンは少なくとも一方向に前記基板物質の格子幅に比べて大きい格子幅を有することができる。
一実施の形態において、多数個の第１および第２半導体パターンが交互に積層されて前記ピンの高さを増加させることができる。そして、前記第１および第２半導体パターンの一つは他の一つによるストレスを減少させることができる。また、前記ピン電界効果トランジスタチャンネルの長さの方向に沿って、前記第１および第２半導体パターンの格子幅は前記基板の格子幅に比べて大きい可能性がある。これに加えて、前記第１および第２半導体パターンのうちの一つは膨張したシリコンで形成され、他の一つはシリコンゲルマニウムで形成されうる。前記シリコンゲルマニウムパターンは前記膨張したシリコンパターンのストレスを減少させうる。
一実施の形態において、前記トランジスタは前記半導体基板上の緩衝半導体層、および前記緩衝半導体層上の緩和した半導体装置をさらに含むことができる。前記基板はシリコンで形成することができ、前記緩衝半導体層はグレードシリコンゲルマニウムで形成することができ、前記緩和した半導体層はシリコンゲルマニウムで形成され得る。これに加えて、前記緩衝半導体層のゲルマニウム濃度はその下部面から上部面に高くなるほど、漸進的に増加することができる。前記緩和した半導体層のゲルマニウム濃度は均一であり、前記緩衝半導体層のゲルマニウムの最大濃度と同一であり得る。また、前記第１および第２半導体パターンのうちの一つは前記緩和した半導体層と同一な物質で形成することができる。前記ピンパターンは前記緩和した半導体層と同一な物質で形成された第３半導体パターンをさらに含むことができる。
一実施の形態において、前記トランジスタは前記半導体基板上に配置され、前記ピンパターンの下部を囲む素子分離膜、および前記素子分離膜上に部分的に配置されたゲート電極をさらに含むことができる。または、前記トランジスタは前記ピンパターン上のハードマスク膜をさらに含むことができる。
本発明の他の実施の形態によると、ピン電界効果トランジスタは第１および第２方向に沿って第１格子幅を有する半導体基板、前記第１および／または第２方向に沿って第２格子幅を有する第１半導体パターン、および前記第１および／または第２方向に沿って第３格子幅を有する第２半導体パターンを含むことができる。前記第２および第３格子幅は前記第１格子幅に比べて大きく、前記第１および第２半導体パターンは順次に積層されて前記基板から突出したピンパターンを形成する。
上述の他の技術的課題を解決するためにピン電界効果トランジスタの形成方法を提供する。本発明の一実施の形態によると、この方法は、半導体基板から突出したピンパターンを形成する段階を含むことができる。前記ピンパターンは積層された第１および第２半導体パターンを含むことができる。前記第１および第２半導体パターンは少なくとも一方向に前記基板物質の格子幅に比べて大きい格子幅を有することができる。
一実施の形態において、前記ピンパターンを形成する段階は、前記ピンパターンの高さを高めるように、交互に積層された多数個の前記第１および第２半導体パターンを形成することができる。前記第１および第２半導体パターンのうちの一つは他の一つによるストレスを減少させることができる。また、前記ピン電界効果トランジスタチャンネルの長さの方向に沿って、前記第１および第２半導体パターンの格子幅が前記基板の格子幅に比べて大きい可能性がある。これに加えて、前記第１および第２半導体パターンのうちの一つは膨張したシリコンで形成され、他の一つはシリコンゲルマニウムで形成されることができる。前記シリコンゲルマニウムパターンは前記膨張したシリコンパターンのストレスを減少させることができる。
一実施の形態において、前記方法は、前記半導体基板上に緩衝半導体層を形成する段階と、前記緩衝半導体層上に緩和した半導体層を形成する段階と、をさらに含むことができる。前記半導体基板はシリコンで形成することができる。前記緩衝半導体層はグレードシリコンゲルマニウムで形成することができ、前記緩和した半導体層はシリコンゲルマニウムで形成することができる。前記緩衝半導体層のゲルマニウム濃度はその下部面から上部面に高くなるほど、漸進的に増加することができる。前記緩和した半導体層のゲルマニウム濃度は均一であり、前記緩衝半導体層のゲルマニウムの最大濃度と同一であり得る。また、前記第１および第２半導体パターンのうちの一つは前記緩和した半導体層と同一な物質で形成することができる。前記ピンパターンは前記緩和した半導体層と同一な物質で形成された第３半導体パターンをさらに含むことができる。
一実施の形態において、前記方法は、前記半導体基板上に配置されて前記ピンパターンの下部を囲む素子分離膜を形成する段階と、前記素子分離膜上に部分的に配置されたゲート電極を形成する段階とをさらに含むことができる。また、前記方法は、前記ピンパターン上のハードマスク膜を形成する段階をさらに含むことができる。
本発明の他の実施の形態によると、ピン電界効果トランジスタの形成方法は、第１および／または第２方向に沿って第１格子幅を有する半導体基板を準備する段階と、前記第１および／または第２方向に沿って第２格子幅を有する第１半導体パターンを形成する段階と、前記第１および／または第２方向に沿って第３格子幅を有する第２半導体パターンを形成する段階とを含むことができる。前記第２および第３格子幅は前記第１格子幅に比べて大きく、前記第１および第２半導体パターンは順次に積層されて前記基板から突出したピンパターンを形成する。
本発明によるピン電界効果トランジスタは、少なくとも交互に積層された複数個の第１半導体パターン及び第２半導体パターンで構成されたピンパターンを有する。この時、前記第１及び第２半導体パターンはシリコン結晶に比べて少なくとも一方向に広い格子幅を有する。例えば、前記第１及び第２半導体パターンは各々膨張したシリコンパターン及びシリコン−ゲルマニウムパターンで形成する。これによって、前記ピンパターン内に形成されたチャンネル領域で、電荷の移動度が増加してピン電界効果トランジスタの性能を向上させることができる。これに加えて、前記シリコン−ゲルマニウムパターンは前記膨脹したシリコンパターンのストレスを緩和させる役割を果たして前記ピンパターンの高さを十分に高めることができる。
また、前記膨脹したシリコンパターンは電子の移動度を増加させ、前記シリコン−ゲルマニウムパターンは正孔の移動度が低下することを防止する。したがって、前記ピンパターンを有する電界効果トランジスタはＮＭＯＳ及びＰＭＯＳトランジスタを同時に具備するＣＭＯＳ素子に適する。
以下、添付の図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底し、完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層または基板「上」にあると言及される場合に、それは他の層または基板上に直接形成することができるもの、またはそれらの間に第３の層を介在することもできるものである。明細書の全体にわたって同一の参照番号で表示された部分は同一の構成要素を示す。
図１は本発明の一実施の形態によるピン電界効果トランジスタを示す斜視図であり、図２は図１のＩ−Ｉ′に沿って切断した断面図であり、図３は図１のＩＩ−ＩＩ′に沿って切断した断面図である。
図１、図２及び図３を参照すると、支持基板１０５上に埋没絶縁膜１０６が配置され、前記埋没絶縁膜１０６上に順次に積層されたピンパターン１１８及びハードマスクパターン１１６ａが配置される。
前記支持基板１０５は半導体基板１００と、前記半導体基板１００上に順次に積層された緩衝半導体層１０２及び緩和された半導体層１０４ａで構成することができる。前記半導体基板１００はシリコン基板からなることが望ましい。
前記緩衝半導体層１０２は前記半導体基板１００と前記緩和された半導体層１０４ａとの間のストレス（例えば、張力ストレス）を緩和させることができる半導体層１０２からなる。前記緩和された半導体層１０４ａはストレスのない半導体層からなる。例えば、前記緩衝半導体層１０２はグレードシリコン−ゲルマニウム層からなり、前記緩和された半導体層１０４ａは緩和されたシリコン−ゲルマニウム層からなることが望ましい。
前記グレードシリコン−ゲルマニウム層は下部面から上部面に高くなるほど、そのゲルマニウム濃度が漸進的に増加し、前記緩和されたシリコン−ゲルマニウム層は膜の全体にわたってゲルマニウム濃度が均一である。前記緩和されたシリコン−ゲルマニウム層のゲルマニウム濃度は前記グレードシリコン−ゲルマニウム層のゲルマニウム濃度が最大である部分、すなわち、その最上部と同一であることが望ましい。
ゲルマニウム原子はシリコン原子に比べてその直径が大きい。このため、シリコン原子とゲルマニウム原子とが共存する膜の格子幅はシリコン原子だけで構成された一般的なシリコン層に比べて広い格子幅を有する。その結果、前記緩和されたシリコン−ゲルマニウム層からなる緩和された半導体層１０４ａは前記シリコン基板からなる半導体基板１００に比べて広い格子幅を有する。
一方、前記グレードシリコン−ゲルマニウム層からなる緩衝半導体層１０２は下部面から上部面に高くなるほど、格子幅が漸進的に増加する。これは、前記緩衝半導体層１０２内のゲルマニウム濃度が漸進的に増加することに起因する。これによって、前記緩衝半導体層１０２は前記半導体基板１００と前記緩和された半導体層１０４ａとの間の格子幅の差によるストレスを緩和させるバッファの役割を果たす。
前記埋没絶縁膜１０６は絶縁膜として、シリコン酸化膜、ゲルマニウム酸化膜またはシリコン酸化膜及びゲルマニウム酸化膜が共存する膜であり得る。
前記ピンパターン１１８は少なくとも交互に積層された複数個の第１半導体パターン１１０ａ及び第２半導体パターン１１２ａで構成された多層パターン１１４ａを含む。この時、前記第１及び第２半導体パターン１１０ａ、１１２ａは一般的なシリコン結晶の格子幅に比べて少なくとも一方向に広い格子幅を有する。前記多層パターン１１４ａと前記埋没絶縁膜１０６との間に第３半導体パターン１０４ｃが配置されることが望ましい。前記第３半導体パターン１０４ｃは前記多層パターン１１４ａの側壁に整列された側壁を有する。前記第３半導体パターン１０４ｃは前記緩和された半導体層１０４ａと同一な格子幅を有する同一な物質からなることが望ましい。前記ピンパターン１１８は積層された前記第３半導体パターン１０４ｃ及び多層パターン１１４ａで構成することができる。
前記第１及び第２半導体パターン１１０ａ、１１２ａのうちの一つは前記緩和された半導体層１０４ａ（または前記第３半導体パターン１０４ｃ）と同一な格子幅を有する同一な物質からなることが望ましい。
前記第１半導体パターン１１０ａ及び第２半導体パターン１１２ａのうちの一つは膨脹したシリコンパターンからなり、他の一つはシリコン−ゲルマニウムパターンからなることが望ましい。
前記膨脹したシリコンパターンの水平な方向の格子幅は前記第３半導体パターン１０４ｃまたは前記緩和された半導体層１０４ａの水平な方向の格子幅と同一な格子幅を有するように膨脹している。前記ピンパターン１１８内の前記シリコン−ゲルマニウムパターンは前記緩和された半導体層１０４ａ、または前記第３半導体パターン１０４ｃと同一なゲルマニウム濃度を有する。すなわち、前記ピンパターン１１８内の前記シリコン−ゲルマニウムパターンはストレスにフリー（ｆｒｅｅ）し、前記緩和された半導体層１０４ａ、または第３半導体パターン１０４ｃと同一な格子幅を有することが望ましい。
結果的に、前記ピンパターン１１８内の膨脹したシリコンパターンは水平な方向に格子幅が膨脹しており、前記ピンパターン１１８内のシリコン−ゲルマニウムパターン及び緩和された半導体パターン１０４ｃは前記膨脹したシリコンパターンのストレスを緩和させるバッファの役割を果たす。
前記多層パターン１１４ａの最上部層及び最下部層は全部前記膨脹したシリコンパターンからなることができる。これとは異なって、前記多層パターン１１４ａの最上部層及び最下部層は全部前記シリコン−ゲルマニウムパターンからなることができる。さらに、前記多層パターン１１４ａの最上部層及び最下部層のうちの一つは前記膨脹したシリコンパターンからなり、他の一つは前記シリコン−ゲルマニウムパターンからなることもできる。
前記ハードマスクパターン１１６ａはシリコン窒化膜からなることができ、前記シリコン窒化膜と前記ピンパターン１１８との間に介在されたバッファ酸化膜をさらに含むこともできる。
前記ピンパターン１１８及びハードマスクパターン１１６ａの上部を横切るゲート電極１２２が配置される。少なくとも前記ピンパターン１１８と前記ゲート電極１２２との間にゲート絶縁膜１２０が介在される。前記ゲート電極１２２は導電膜、例えば、ドーピングされたポリシリコン、ポリサイドまたは金属膜からなることができる。前記ゲート絶縁膜１２０は少なくとも前記ピンパターン１１８の露出した表面上に配置される。前記ハードマスクパターン１１６ａによって、前記ゲート電極１２２の下部の前記ピンパターン１１８の両側壁がチャンネル領域に該当する。
これとは異なって、前記ハードマスクパターン１１６ａは省略することができる。この場合には、前記ゲート電極１２２の下部に位置する前記ピンパターン１１８の両側壁及び上部面がチャンネル領域に該当する。この時、前記ゲート絶縁膜１２０は前記ピンパターン１１８の上部面と前記ゲート電極１２２との間にも介在される。
前記ピンパターン１１８内のパターン１０４ｃ、１１０ａ、１１２ａの広い格子幅は前記チャンネル領域の長さの方向と平行であることが望ましい。
前記ゲート電極１２２の両側の前記ピンパターン１１８内に一対の不純物拡散層１２５が配置される。前記不純物拡散層１２５は各々ソース／ドレイン領域に該当する。
上述の構造のピン電界効果トランジスタにおいて、前記ピンパターン１１８は一般的なシリコン結晶に比べて広い格子幅を有するパターン１０４ｃ、１１０ａ、１１２ａで構成される。すなわち、前記ピンパターン１１８はシリコン−ゲルマニウムパターンと膨脹したシリコンパターンとが交互に積層された構造を有する。これによって、前記チャンネル領域内のキャリアの移動度が増加して前記ピン電界効果トランジスタのオン電流が増加し、その結果、前記ピン電界効果トランジスタの性能が向上する。前記ピンパターン１１８のチャンネル領域内のキャリアの移動度を図４のエネルギーバンドダイヤグラムを参照して説明する。
図４は図２のＩＩＩ−ＩＩＩ′に沿って切断した概略的なエネルギーバンドダイヤグラムである。
図２及び図４を参照すると、図４のエネルギーバンドダイヤグラムは第１半導体パターン１１０ａが膨脹したシリコンパターンからなり、第２半導体パターン１１２ａがシリコン−ゲルマニウムパターンからなる場合を図示したことである。
点線２００はフェルミレベル（Ｆｅｒｍｉ ｌｅｖｅｌ）を示し、点線２１０、２２０は各々の一般的な単結晶シリコン層の価電子帯（ｖａｌｅｎｃｅ ｂａｎｄ）及び伝導帯（ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ）に該当する。これによって、前記点線２１０、２２０を各々の基準価電子帯（ａ ｓｔｒａｎｄａｒｄ ｖａｌｅｎｃｅ ｂａｎｄ）及び基準伝導帯（ａ ｓｔｒａｎｄａｒｄ ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ）と称する。実線３１０、３２０は各々前記第１半導体パターン１１０ａの第１価電子帯３１０及び第１伝導帯３２０に該当し、実線４１０、４２０は各々前記第２半導体パターン１１２ａの第２価電子帯４１０及び第２伝導帯に該当する。
図４に示したように、前記膨脹したシリコンパターンの広い格子幅によって、前記第１伝導帯３２０は前記基準伝導帯２２０に比べて低いエネルギーレベルを有する。これによって、前記第１伝導帯３２０内に電子が存在する確率は前記基準伝導帯２２０に比べて高い。前記第２半導体パターン１１２ａのゲルマニウム濃度に関係なく、前記第２伝導帯４２０は前記基準伝導帯２２０とほとんど同一なエネルギーレベルを有する。したがって、前記第２伝導帯４２０内に電子が存在する確率は前記基準伝導帯２２０内に電子が存在する確率と類似である。結果的に、前記ピンパターン１１８に形成されたチャンネル領域には従来のシリコンピンに形成されたチャンネル領域に比べてさらに多い電子が存在する。したがって、前記ピンパターン１１８に形成されたチャンネル領域での電子の移動度は従来のそれに比べて増加する。
一方、前記第１価電子帯３１０は前記基準価電子帯２１０に比べて低いエネルギーレベルを有する。すなわち、前記第１価電子帯３１０内に正孔が存在する確率が前記基準価電子帯２１０に比べて低い。これに反して、前記第２価電子帯４１０は前記基準価電子帯２１０に比べて高いエネルギーレベルを有する。すなわち、前記第２価電子帯３１０内に正孔が存在する確率は前記基準価電子帯２１０に比べて高い。その結果、前記第１価電子帯３１０が前記基準価電子帯２１０に比べて低くても、前記第２価電子帯４１０が前記基準価電子帯２１０に比べて高い。すなわち、前記ピンパターン１１８内にＰＭＯＳチャンネル領域が形成されても、正孔の移動度が低下しない。したがって、前記ピンパターン１１８を有するピン電界効果トランジスタはＮＭＯＳ及びＰＭＯＳトランジスタが同時に実現されるＣＭＯＳ素子に非常に適する。
結果的に、前記ピンパターン１１８は交互に積層された膨脹したシリコンパターン及びシリコン−ゲルマニウムパターンを含む。前記膨脹したシリコンパターンは電子の移動度を増加させる。前記シリコン−ゲルマニウムパターンは前記膨脹したシリコンパターンのストレスを緩和させることによって、前記ピンパターン１１８の高さを増加させることができる。また、前記シリコン−ゲルマニウムパターンは正孔の移動度を増加させる。したがって、前記ピンパターン１１８を有する電界効果トランジスタのオン電流量が増加して、それの性能が向上する。
図５乃至図７は本発明の一実施の形態によるピン電界効果トランジスタの形成方法を説明するために図２のＩ−Ｉ′に沿って切断した工程断面図である。
図５および図６を参照すると、半導体基板１００上に緩衝半導体層（１０２、ｂｕｆｆｅｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌａｙｔｅｒ）を形成し、前記緩衝半導体層１０２上に緩和された半導体層（１０４、ｒｅｌａｘｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌａｙｅｒ）を形成する。前記半導体基板１００、緩衝半導体層１０２及び緩和された半導体層１０４は支持基板１０５を構成することができる。
前記半導体基板１００はシリコン基板を使用することが望ましい。前記緩和された半導体層１０４はストレスがなく、一般的なシリコン結晶の格子幅に比べて広い格子幅を有する半導体層で形成する。例えば、前記緩和された半導体層１０４は緩和されたシリコン−ゲルマニウム層で形成することが望ましい。前記緩衝半導体層１０２は前記半導体基板１００と前記緩和された半導体層１０４との間の格子幅の差により生じるストレスを緩和させることができる半導体層で形成する。例えば、前記緩衝半導体層１０２はグレードシリコン−ゲルマニウム層で形成することが望ましい。
前記グレードシリコン−ゲルマニウム層は前記半導体基板１００の表面からゲルマニウムソースガス量を漸進的に増加させるエピタキシャル成長工程で形成する。したがって、前記グレードシリコン−ゲルマニウム層は前記半導体基板１００の表面から高くなるほどそのゲルマニウム濃度が増加する。すなわち、前記グレードシリコン−ゲルマニウム層は下部面から上部面に高くなるほど、格子幅が漸進的に増加する。
前記緩和されたシリコン−ゲルマニウム層は前記緩衝半導体層１０２上にゲルマニウムソースガス量を一定に供給するエピタキシャル成長工程で形成する。したがって、前記緩和されたシリコン−ゲルマニウム層は膜の全体にわたって均一なゲルマニウム濃度を有する。この時、前記緩和されたシリコン−ゲルマニウム層のゲルマニウム濃度は前記グレードシリコン−ゲルマニウム層のゲルマニウム濃度が最大である部分（すなわち、膜の最上部）と同一であることが望ましい。
結果的に、前記緩衝半導体層１０２は前記緩和された半導体層１０４と前記半導体基板１００との間のストレスを吸収し、前記緩和された半導体層１０４はストレスがフリーになる。
続いて、前記支持基板１０５に所定の元素イオンを注入して前記緩和された半導体層１０４内に埋没絶縁膜１０６を形成する。この時、前記埋没絶縁膜１０６の上部面は前記緩和された半導体層１０４の上部面から所定の深さで離隔されるように形成する。その結果、前記緩和された半導体層１０４は順次に積層された第１緩和された半導体層１０４ａ、前記埋没絶縁膜１０６及び第２緩和された半導体層１０４ｂで形成される。
前記所定の元素イオンは酸素イオンであることが望ましい。したがって、前記埋没絶縁膜１０６はシリコン酸化膜、ゲルマニウム酸化膜またはシリコン酸化膜とゲルマニウム酸化膜とが共存する絶縁膜に形成することができる。
続いて、前記第２緩和された半導体層１０４ｂ上に交互に積層された複数個の第１半導体層１１０及び第２半導体層１１２で構成された多層膜１１４を形成する。前記第１半導体層１１０及び第２半導体層１１２のうちの一つはエピタキシャル成長工程を使用した膨脹したシリコン膜で形成し、他の一つはエピタキシャル成長工程を使用したシリコン−ゲルマニウム膜で形成することが望ましい。
前記多層膜１１４を形成する方法の具体的な例として、前記第２緩和された半導体層１０４ｂ上にシリコンソースガスを使用するエピタキシャル成長工程で第１半導体層１１０を形成する。これによって、前記第１半導体層１１０の水平な方向の格子幅は前記第２緩和された半導体層１０４ｂの水平な方向の格子幅と同一な格子幅を有する単結晶シリコン膜、すなわち、前記膨脹したシリコン膜で形成される。前記膨脹したシリコン膜は前記第２緩和された半導体層１０４ｂの格子幅に起因して、前記支持基板１０５の表面と平行な方向の格子幅が膨脹する。したがって、前記膨脹したシリコン膜は一般的なシリコン結晶の格子幅に比べて広い格子幅を有する。
前記第１半導体層１１０を所定の厚さで形成した後、前記第１半導体層１１０上にシリコンソースガス及びゲルマニウムソースガスを使用したエピタキシャル工程で第２半導体層１１２を形成する。すなわち、前記第２半導体層１１２はシリコン−ゲルマニウム層で形成される。この時、前記第２半導体層１１２は前記第２緩和された半導体層１０４ｂと同一なゲルマニウム濃度を有するように形成することが望ましい。したがって、前記第２半導体層１１２は前記第２緩和された半導体層１０４ｂと同一な格子幅を有するように形成される。また、前記第２半導体層１１２の水平な方向の格子幅は前記第１半導体層１１０の水平な方向の格子幅と同一に形成される。
結果的に、ストレスがない前記第２緩和された半導体層１０４ｂ及び第２半導体層１１２はそれらの間に介在された第１半導体層１１０の膨脹した格子幅によるストレスを吸収する。言い替えれば、前記多層膜１１４の第２半導体層１１２は隣接した第１半導体層１１０のストレスを吸収する役割を果たす。
これとは異なって、前記第１半導体層１１０をエピタキシャル成長工程を使用したシリコン−ゲルマニウム層で形成し、前記第２半導体層１１２をエピタキシャル成長工程を使用した膨脹したシリコン層で形成することができる。
前記多層膜１１４の最上部層及び最下部層は全部前記第１半導体層１１０で形成することができる。これとは異なって、前記多層膜１１４の最上部層及び最下部層は全部前記第２半導体層１１０で形成することもできる。さらに、前記多層膜１１４の最上部層及び最下部層のうちの一つは前記第１半導体層１１０で形成し、他の一つは前記第２半導体層１１２で形成することもできる。
前記多層膜１１４上にハードマスク膜１１６を形成する。前記ハードマスク膜１１６は前記多層膜１１４に対してエッチング選択比を有すると同時に、反射防止膜の役割を果たすことができる絶縁膜、例えば、シリコン窒化膜で形成することができる。もちろん、前記ハードマスク膜１１６は前記シリコン窒化膜と前記多層膜１１４との間に形成されたバッファ酸化膜をさらに含むことができる。
図７を参照すると、前記ハードマスク膜１１６、多層膜１１４及び第２緩和された半導体層１０４ｂを連続的にパターニングして順次に積層された第２緩和された半導体パターン１０４ｃ、多層パターン１１４ａ及びハードマスクパターン１１６ａを形成する。前記多層パターン１１４ａは交互に積層された複数個の第１半導体パターン１１０ａ及び第２半導体パターン１１２ａで構成される。前記第１及び第２半導体層１１０、１１２のうちの一つを前記膨脹したシリコン膜で形成し、他の一つを前記シリコン−ゲルマニウム膜で形成する場合、前記第１及び第２半導体パターン１１０ａ、１１２ａのうちの一つは膨脹したシリコンパターンで形成され、他の一つはシリコン−ゲルマニウムパターンで形成される。前記第２緩和された半導体パターン１０４ｃ及び多層パターン１１４ａはピンパターン１１８を構成する。前記ピンパターン１１８は前記埋没絶縁膜１０６上に形成される。したがって、前記ピンパターン１１８は隣り合う他のピンパターン（図示しない）と素子分離が可能である。
続いて、少なくとも前記ピンパターン１１８の露出した表面上にゲート絶縁膜１２０を形成する。前記ゲート絶縁膜１２０は前記ピンパターン１１８を有する支持基板１０５に熱酸化工程を実行して前記ピンパターン１１８の露出した表面に形成することができる。これによって、前記ゲート絶縁膜１２０は熱シリコン酸化膜及び熱ゲルマニウム酸化膜が共存する絶縁膜で形成することができる。
一方、前記ゲート絶縁膜１２０は他の方法で形成することができる。先ず、前記ピンパターン１１８を有する支持基板１０５の全面上に表面半導体層を形成する。前記表面半導体層は化学気相蒸着法、またはエピタキシャル成長工程で形成することができる。前記表面半導体層はシリコン膜で形成することができる。前記表面半導体層がエピタキシャル成長工程で形成される場合、前記表面半導体層は前記ピンパターン１１８の露出した表面上にだけ形成することができる。続いて、前記表面半導体層を熱酸化させて前記ゲート絶縁膜１２０を形成する。
続いて、図１及び図２に示したゲート電極１２２を形成する。前記ゲート電極１２２は前記ゲート絶縁膜１２０上に前記ピンパターン１１８及びハードマスクパターン１１６ａを横切るように形成される。前記ゲート電極１２２の形成の時、前記ゲート絶縁膜１２０もパターニングすることができる。
続いて、前記ゲート電極１２２をマスクとして使用して不純物イオンを注入して、前記ゲート電極１２２の両側の前記ピンパターン１１８に図１及び図３に示した一対の不純物拡散層１２５を形成する。前記不純物拡散層１２５はソース／ドレイン領域に各々該当する。
（第２実施の形態）
本発明の他の実施の形態では、上述の一実施の形態と異なる形態の素子分離方法が適用されたピン電界効果トランジスタを示している。
図８は本発明の他の実施の形態によるピン電界効果トランジスタを示す斜視図であり、図９は図８のＩＶ−ＩＶ′に沿って切断した断面図であり、図１０は図９のＶ−Ｖ′に沿って切断した断面図である。
図８、図９及び図１０を参照すると、支持基板２０５上に順次に積層されたピンパターン２１８及びハードマスクパターン２１６ａが配置される。前記ハードマスクパターン２１６ａは前記ピンパターン２１８の側壁に整列された側壁を有する。
前記支持基板２０５は半導体基板２００と、前記半導体基板２００上に順次に積層された緩衝半導体層２０２及び緩和された半導体層２０４で構成することができる。前記半導体基板１００はシリコン基板からなり、前記緩衝半導体層２０２はグレードシリコン−ゲルマニウム層からなり、前記緩和された半導体層２０４は緩和されたシリコン−ゲルマニウム層からなることが望ましい。前記グレードシリコン−ゲルマニウム層及び緩和されたシリコン−ゲルマニウム層は上述の一実施の形態と同一な物質からなり、同一な性質を有することができる。すなわち、前記グレードシリコン−ゲルマニウム層はゲルマニウム濃度が漸進的に増加して、下部面から上部面に高くなるほど、格子幅が漸進的に増加する。前記緩和されたシリコン−ゲルマニウム層は膜の全体にわたってゲルマニウム濃度が均一で膜の全体にわたって均一な格子幅を有する。前記緩和されたシリコン−ゲルマニウム層のゲルマニウム濃度は前記グレードシリコン−ゲルマニウム層のゲルマニウム濃度が最大の部分と同一であることが望ましい。したがって、前記緩和されたシリコン−ゲルマニウム層は前記グレードシリコン−ゲルマニウム層のゲルマニウム濃度が最大である部分の格子幅と同一である。前記緩衝半導体層２０２は前記半導体基板２００と前記緩和された半導体層２０４との間の格子幅の差によるストレスを緩衝する役割を果たす。
前記ピンパターン２１８は交互に積層された複数個の第１半導体パターン２１０ａ及び第２半導体パターン２１２ａで構成された多層パターンからなる。この時、前記第１半導体パターン２１０ａ及び第２半導体パターン２１２ａは一般的なシリコン結晶の格子幅に比べて少なくとも一方向に広い格子幅を有する。
前記第１及び第２半導体パターン２１０ａ、２１２ａのうちの一つは前記緩和された半導体層２０４と同一な格子幅を有する同一な物質からなることが望ましい。
前記第１半導体パターン２１０ａ及び第２半導体パターン２１２ａのうちの一つは膨脹したシリコンパターンからなり、他の一つはシリコン−ゲルマニウムパターンからなることが望ましい。
前記膨脹したシリコンパターン及び前記シリコン−ゲルマニウムパターンは上述の一実施の形態と同一な構造及び特性を有することができる。すなわち、前記膨脹したシリコンパターンの水平な方向の格子幅は前記緩和された半導体層２０４の水平な方向の格子幅と同一な格子幅を有するように膨脹しており、前記シリコン−ゲルマニウムパターンは前記緩和された半導体層２０４と同一なゲルマニウム濃度を有する。これによって、前記ピンパターン２１８内の前記シリコン−ゲルマニウムパターンはストレスがなくなり、前記緩和された半導体層２０４と同一な格子幅を有する。前記ピンパターン２１８内のシリコン−ゲルマニウムパターンは前記膨脹したシリコンパターンのストレスを吸収するバッファの役割を果たす。
前記ピンパターン２１８は図２の多層パターン１１４ａと同一な最上部層及び最下部層を有することができる。
前記ハードマスクパターン２１６ａはシリコン窒化膜からなることができ、前記シリコン窒化膜と前記ピンパターン２１８との間に介在されたバッファ酸化膜をさらに含むこともできる。
前記ピンパターン２１８及びハードマスクパターン２１６ａの上部を横切るゲート電極２２５が配置され、少なくとも前記ピンパターン２１８と前記ゲート電極２２５との間にゲート絶縁膜２２２が介在される。前記ゲート絶縁膜２２２は延長されて前記ゲート電極２２５とハードマスクパターン２１６ａとの間にも介在されることができる。前記ゲート電極２２５の両側の前記ピンパターン２１８内に一対の不純物拡散層２２７が配置される。前記不純物拡散層２２７はソース／ドレイン領域に該当する。
前記ゲート電極２２５と前記ピンパターン２１８の周辺の前記支持基板２０５との間に素子分離膜２２０ａが介在される。前記素子分離膜２２０ａは絶縁膜からなる。例えば、前記素子分離膜２２０ａはシリコン酸化膜からなることができる。前記素子分離膜２２０ａによって、前記ピンパターン２１８は電気的に隔離されることができる。
上述の構造のピン電界効果トランジスタにおいて、前記ピンパターン２１８は一般的なシリコン結晶に比べて広い格子幅を有する第１及び第２半導体パターン２１０ａ、２１２ａが交互に積層された構造である。これによって、図４を参照して説明したように、チャンネル領域でキャリアの移動度を増加させて前記ピン電界効果トランジスタの性能を向上させることができる。これに加えて、前記ピンパターン２１８の下部面は前記支持基板２０５と接続されている。したがって、ＳＯＩ基板で発生することができるフローティングボディー効果を防止することができ、前記ピンパターン２１８内に熱が発生しても、前記ピンパターン２１８内の熱は前記支持基板２０５に効果的に放出される。
図１１乃至図１３は本発明の他の実施の形態によるピン電界効果トランジスタの形成方法を説明するために図８のＩＶ−ＩＶ′に沿って切断した工程断面図である。
図１１を参照すると、半導体基板２００上に緩衝半導体層２０２及び緩和された半導体層２０４を順次に形成する。前記半導体基板２００、緩衝半導体層２０２及び緩和された半導体層２０４は支持基板２０５を構成することができる。
前記半導体基板２００はシリコン基板を使用し、前記緩衝半導体層２０２はグレードシリコン−ゲルマニウム層で形成し、前記緩和された半導体層２０４は緩和されたシリコン−ゲルマニウム層で形成することが望ましい。前記グレードシリコン−ゲルマニウム層及び緩和されたシリコン−ゲルマニウム層は上述の一実施の形態と同一に形成することができる。
前記緩和された半導体層２０４上に交互に積層された複数個の第１半導体層２１０及び第２半導体層２１２で構成された多層膜２１４を形成する。前記第１半導体層２１０及び第２半導体層２１２のうちの一つはエピタキシャル成長工程を使用した膨脹したシリコン膜で形成し、他の一つはエピタキシャル成長工程を使用したシリコン−ゲルマニウム層で形成することが望ましい。この時、前記多層膜２１４内のシリコン−ゲルマニウム層は前記緩和された半導体層２０４と同一なゲルマニウム濃度を有するように形成することが望ましい。したがって、前記多層膜２１４内のシリコン−ゲルマニウム層は前記緩和された半導体層２０４と同一な格子幅を有し、前記多層膜２１４内の膨脹したシリコン膜は前記緩和された半導体層２０４と水平な方向に同一な格子幅を有するように膨脹する。前記多層膜２１４内のシリコン−ゲルマニウム層または前記緩和された半導体層２０４は前記多層膜２１４内の膨脹したシリコン膜のストレスを吸収するバッファの役割を果たす。
前記多層膜２１４は図６に示した多層膜１１４の最上部層及び最下部層と同一な形態で形成することができる。
前記多層膜２１４上にハードマスク膜２１６を形成する。
図１２及び図１３を参照すると、前記ハードマスク膜２１６及び多層膜を連続的にパターニングして順次に積層されたピンパターン２１８及びハードマスクパターン２１６ａを形成する。前記ピンパターン２１８は交互に積層された複数個の第１半導体パターン２１０ａ及び第２半導体パターン２１２ａで構成された多層パターンで形成される。
前記ピンパターン２１８及びハードマスクパターン２１６ａを有する支持基板２０５の全面上に素子分離絶縁膜２２０を形成する。前記素子分離絶縁膜２２０は絶縁膜で形成する。例えば、シリコン酸化膜で形成することができる。
前記素子分離絶縁膜２２０を前記ハードマスクパターン２１６ａの上部面が露出するまで平坦化させる。続いて、前記平坦化された素子分離絶縁膜を選択的に囲んで素子分離膜２２０ａを形成する。前記素子分離膜２２０ａの上部面は前記ピンパターン２１８の上部面に比べて低く形成される。これによって、前記ピンパターン２１８の上部側壁が露出する。前記ピンパターン２１８の下部面は前記緩和された半導体層２０４と接続している。
前記素子分離膜２２０ａを有する支持基板２０５に熱酸化工程を実行する。したがって、前記ピンパターン２１８の露出した上部側壁にゲート絶縁膜２２２が形成される。この時、前記ゲート絶縁膜２２２は熱シリコン酸化膜及び熱ゲルマニウム酸化膜が共存することができる。
前記ゲート絶縁膜２２２は他の方法で形成することができる。先ず、前記素子分離膜２２０ａを有する支持基板２０５の全面に化学気相蒸着法またはエピタキシャル成長工程を使用して表面半導体層を形成する。続いて、前記表面半導体層を熱酸化させてゲート絶縁膜２２２を形成することができる。この時、前記ゲート絶縁膜２２２は同一な成分の熱酸化膜で形成することができる。前記表面半導体層はシリコン膜で形成することができる。
続いて、図８に示したように、前記ゲート絶縁膜２２２を有する支持基板２０５に前記ピンパターン２１８及びハードマスクパターン２１６ａの上部を横切るゲート電極２２５を形成する。前記ゲート電極２２５をマスクとして使用して不純物イオンを注入して前記ゲート電極２２５の両側の前記ピンパターン２１８に図８に示した一対の不純物拡散層２２７を形成する。
前記第１実施の形態及び第２実施の形態において、互いに対応する構成要素は互いに同一な物質で形成することができる。
本発明の一実施の形態によるピン電界効果トランジスタを示す斜視図である。 図１のＩ−Ｉ′に沿って切断した断面図である。 図１のＩＩ−ＩＩ′に沿って切断した断面図である。 図２のＩＩＩ−ＩＩＩ′に沿って切断した概略的なエネルギーバンドダイヤグラムである。 本発明の一実施の形態によるピン電界効果トランジスタの形成方法を説明するために図２のＩ−Ｉ′に沿って切断した工程断面図である。 本発明の一実施の形態によるピン電界効果トランジスタの形成方法を説明するために図２のＩ−Ｉ′に沿って切断した工程断面図である。 本発明の一実施の形態によるピン電界効果トランジスタの形成方法を説明するために図２のＩ−Ｉ′に沿って切断した工程断面図である。 本発明の他の実施の形態によるピン電界効果トランジスタを示す斜視図である。 図８のＩＶ−ＩＶ′に沿って切断した断面図である。 図９のＶ−Ｖ′に沿って切断した断面図である。 本発明の他の実施の形態によるピン電界効果トランジスタの形成方法を説明するために図８のＩＶ−ＩＶ′に沿って切断した工程断面図である。 本発明の他の実施の形態によるピン電界効果トランジスタの形成方法を説明するために図８のＩＶ−ＩＶ′に沿って切断した工程断面図である。 本発明の他の実施の形態によるピン電界効果トランジスタの形成方法を説明するために図８のＩＶ−ＩＶ′に沿って切断した工程断面図である。
符号の説明
１００ 半導体基板
１０２ 緩衝半導体層
１０４ａ 緩和された半導体層
１０５ 支持基板
１０６ 埋没絶縁膜
１１６ａ ハードマスクパターン
１２０ ゲート絶縁膜
１２２ ゲート電極
１２５ 不純物拡散層

Claims (26)

  1. 半導体基板から突出し、順次に積層された第１および第２半導体パターンを含むピンパターンを含み、前記第１および第２半導体パターンは少なくとも一方向に前記基板物質の格子幅に比べて大きい格子幅を有することを特徴とするピン電界効果トランジスタ。
  2. 前記ピンパターンはその高さが増加するように、交互に積層された複数個の前記第１および第２半導体パターンを含み、前記第１および第２半導体パターンのうちの一つは他の一つのストレスを減少させることを特徴とする請求項１に記載のピン電界効果トランジスタ。
  3. 前記ピンパターン内に定義されたトランジスタチャンネルの長さの方向に沿って、前記第１および第２半導体パターンの格子幅が前記基板の格子幅に比べて大きいことを特徴とする請求項１に記載のピン電界効果トランジスタ。
  4. 前記第１および第２半導体パターンのうちの一つは膨張したシリコンで形成され、前記第１および第２半導体パターンのうちの他の一つはシリコンゲルマニウムで形成されることを特徴とする請求項１に記載のピン電界効果トランジスタ。
  5. 前記基板上の緩衝半導体層と、
    前記バッファ半導体膜上の緩和した半導体層と、をさらに含むことを特徴とする請求項１に記載のピン電界効果トランジスタ。
  6. 前記基板はシリコンで形成され、前記緩衝半導体層はグレードシリコンゲルマニウムで形成され、前記緩和した半導体層はシリコンゲルマニウムで形成されることを特徴とする請求項５に記載のピン電界効果トランジスタ。
  7. 前記緩衝半導体層のゲルマニウム濃度は、その底面からその上部面に高くなるほど、漸進的に増加し、前記緩和した半導体層のゲルマニウム濃度は均一であり、前記緩和した半導体層のゲルマニウム濃度は前記緩衝半導体層のゲルマニウムの最大濃度と同一であることを特徴とする請求項６に記載のピン電界効果トランジスタ。
  8. 前記第１および第２半導体パターンのうちの一つは前記緩和した半導体層と同一な物質で形成されることを特徴とする請求項５に記載のピン電界効果トランジスタ。
  9. 前記ピンパターンは第３半導体パターンをさらに含み、前記第３半導体パターンは前記緩和した半導体層と同一な物質で形成されることを特徴とする請求項５に記載のピン電界効果トランジスタ。
  10. 前記基板上に配置され、前記ピンパターンの下部を囲む素子分離膜と、
    前記素子分離膜上に部分的に配置されたゲート電極と、をさらに含むことを特徴とする請求項１に記載のピン電界効果トランジスタ。
  11. 前記ピンパターン上に配置されたハードマスク膜をさらに含むことを特徴とする請求項１に記載のピン電界効果トランジスタ。
  12. 第１および／または第２方向に沿って第１格子幅を有する半導体基板と、
    前記第１および／または第２方向に沿って第２格子幅を有する第１半導体パターンと、
    前記第１および／または第２方向に沿って第３格子幅を有する第２半導体パターンと、を含み、
    前記第２および第３格子幅は前記第１格子幅に比べて大きく、前記第１および第２半導体パターンは順次に積層されて前記基板から突出したピンパターンを形成することを特徴とするピン電界効果トランジスタ。
  13. 半導体基板から突出し、積層された第１および第２半導体パターンを含むピンパターンを形成する段階を含み、前記第１および第２半導体パターンは少なくとも一方向に前記基板物質の格子幅に比べて大きい格子幅を有することを特徴とするピン電界効果トランジスタの形成方法。
  14. 前記ピンパターンを形成する段階は、
    前記ピンパターンの高さが増加するように、交互に積層された複数個の前記第１および第２半導体パターンを形成する段階を含み、前記第１および第２半導体パターンのうちの一つは他の一つのストレスを減少させることを特徴とする請求項１３に記載のピン電界効果トランジスタの形成方法。
  15. 前記ピンパターン内に定義されたトランジスタチャンネルの長さの方向に沿って、前記第１および第２半導体パターンの格子幅が前記基板の格子幅に比べて大きいことを特徴とする請求項１３に記載のピン電界効果トランジスタの形成方法。
  16. 前記第１および第２半導体パターンのうちの一つは膨張したシリコンで形成され、前記第１および第２半導体パターンのうちの他の一つはシリコンゲルマニウムで形成されることを特徴とする請求項１３に記載のピン電界効果トランジスタの形成方法。
  17. 前記基板上に緩衝半導体層を形成する段階と、
    前記バッファ半導体膜上に緩衝した半導体層を形成する段階と、をさらに含むことを特徴とする請求項１３に記載のピン電界効果トランジスタの形成方法。
  18. 前記基板はシリコンで形成され、前記緩衝半導体層はグレードシリコンゲルマニウムで形成され、前記緩和した半導体層はシリコンゲルマニウムで形成されることを特徴とする請求項１７に記載のピン電界効果トランジスタ形成方法。
  19. 前記緩衝半導体層のゲルマニウム濃度はその底面からその上部面に高くなるほど、漸進的に増加し、前記緩和した半導体層のゲルマニウム濃度は均一であり、前記緩和した半導体層のゲルマニウム濃度は前記緩衝半導体層のゲルマニウム最大濃度と同一なことを特徴とする請求項１８に記載のピン電界効果トランジスタの形成方法。
  20. 前記第１および第２半導体パターンのうちの一つは前記緩和した半導体層と同一な物質で形成されることを特徴とする請求項１７に記載のピン電界効果トランジスタの形成方法。
  21. 前記ピンパターンは第３半導体パターンをさらに含み、前記第３半導体パターンは前記緩和した半導体層と同一な物質で形成されることを特徴とする請求項１７に記載のピン電界効果トランジスタの形成方法。
  22. 前記基板上に配置され、前記ピンパターンの下部を囲む素子分離膜を形成する段階と、
    前記素子分離膜上に部分的に配置されたゲート電極を形成する段階と、をさらに含むことを特徴とする請求項１３に記載のピン電界効果トランジスタの形成方法。
  23. 前記ピンパターン上に配置されたハードマスク膜を形成する段階をさらに含むことを特徴とする請求項１３に記載のピン電界効果トランジスタの形成方法。
  24. 第１および／または第２方向に沿って第１格子幅を有する半導体基板を準備する段階と、
    前記第１および／または第２方向に沿って第２格子幅を有する第１半導体パターンを形成する段階と、
    前記第１および／または第２方向に沿って第３格子幅を有する第２半導体パターンを形成する段階と、を含み、
    前記第２および第３格子幅は前記第１格子幅に比べて大きく、前記第１および第２半導体パターンは順次に積層されて前記基板から突出したピンパターンを形成することを特徴とするピン電界効果トランジスタの形成方法。
  25. 半導体基板、前記半導体基板上に順次に積層された緩衝半導体層および緩和した半導体層を含む支持基板と、
    前記支持基板上に配置され、交互に積層された複数個の第１および第２半導体パターンを有する多層パターンを含むピンパターンと、
    前記ピンパターンを横切るゲート電極と、
    前記ピンパターンと前記ゲート電極との間に介在されたゲート絶縁膜と、
    前記ゲート電極の両側の前記ピンパターン内に位置した少なくとも一つの不純物拡散層と、を含み、
    前記第１および第２半導体パターンは少なくとも一方向に前記基板物質の格子幅に比べて広い格子幅を有することを特徴とするピン電界効果トランジスタ。
  26. 半導体基板、前記半導体基板上に順次に積層された緩衝半導体層および緩和した半導体層を含む支持基板を形成する段階と、
    前記支持基板上に交互に積層された複数個の第１および第２半導体層を有する多層膜を形成する段階と、
    前記多層膜をパターニングして第１および第２半導体パターンを含むピンパターンを形成する段階と、
    前記ピンパターン上にゲート絶縁膜を形成する段階と、
    前記ピンパターンを横切るゲート電極を形成する段階と、
    前記ゲート電極の両側の前記ピンパターン内に少なくとも一つの不純物拡散層を形成する段階と、を含み、
    前記第１および第２半導体パターンは少なくとも一方向に前記基板物質の格子幅に比べて広い格子幅を有することを特徴とするピン電界効果トランジスタの形成方法。
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