JP2011505697A

JP2011505697A - ヘテロ構造逆ｔ字電界効果トランジスタ

Info

Publication number: JP2011505697A
Application number: JP2010535978A
Authority: JP
Inventors: アディカリへマント; ハリスラスティ
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 2007-11-30
Filing date: 2008-11-21
Publication date: 2011-02-24
Anticipated expiration: 2028-11-21
Also published as: CN101884107B; US8288756B2; WO2009070252A1; EP2220686A1; US20090140294A1; US20120309141A1; KR20100098516A; TWI450339B; CN101884107A; US8815658B2; KR101392436B1; JP5498394B2; TW200937535A

Abstract

本発明は、トランジスタの形成方法を提供する。前記方法は、絶縁層の上に第１の半導体材料の第１の層を形成するステップを有する。前記第１の半導体材料は、第１のキャリア型に高い移動度を与えるように選択されている。また、前記方法は、前記第１の層の上に、第２の半導体材料の第２の層を形成するステップも有する。前記第２の半導体材料は、前記第１のキャリア型とは逆の第２のキャリア型に高い移動度を与えるように選択されている。前記方法は、前記第２の層に隣接して第１のマスク層を形成するステップと、前記第２の層に少なくとも１つの特徴を形成するために、前記第１のマスク層を介して前記第２の層をエッチングするステップとを含む。前記第２の層内の各特徴は、前記第２の層の一部を含む逆Ｔ字形状を形成する。

Description

本発明は、一般に、半導体処理に関し、より詳細には、ヘテロ構造逆Ｔ字電界効果トランジスタの形成に関する。

ウェハに形成可能な半導体デバイスの高密度化と、このようなデバイスの動作速度の高速化が不断に追求されている結果、従来の半導体デバイスの構造がさまざまに変化している。例えば、開発目標が２２ｎｍノードに近づくにつれ、従来の平面型デバイスのスケーリングを維持しようとする試みが、ゲート電極によりチャネル領域を十分に制御できなくなり、この結果、短チャネル効果が発生するなどの障害にぶつかっている。チャンネルを多方向制御できれば、サブスレッショルド係数（sub shreshold slope）、ドレイン誘起バリアリークなどの短チャネル効果の耐性を上げることができる。このため、多くの半導体デバイスは、マルチゲート電界効果トランジスタ（ＦＥＴ）を使用して形成されうる。マルチゲートＦＥＴの一例は、従来の平面型ゲート構造に対して起立させた超薄体（ＵＴＢ）から形成されるゲート構造を採用している（すなわち、ＵＴＢゲート構造は基板に垂直である）。このようなデバイスは、従来「ＦｉｎＦＥＴ」と呼ばれているが、これは、ＦｉｎＦＥＴのソース領域とドレイン領域とをゲート構造に接続している構造がフィンのような形状を有するためである。ＦｉｎＦＥＴデバイスは、従来の技術ノードと整合する処理、材料および回路設計の各要因を比較的そのまま残すことができる一方で、チップの各単位面積あたりの電流量を増やすことができる（この結果高速化できる）手段となりうる。

図１Ａ，１Ｂ，１Ｃは、ＦｉｎＦＥＴのフィン構造の従来の形成方法を概念的に示す。これらの図は、フィン構造を形成するために使用される材料層の断面図１００を示している。図１Ａに示す実施形態では、誘電層１１０（二酸化シリコンなど）の上に、半導体材料の層１０５（単結晶シリコン、シリコンゲルマニウムまたはゲルマニウムなど）が形成される。次に、半導体材料の層１０５の上に酸化物層１１５が形成される。酸化物層１１５は、後から他の構造を形成および／またはエッチングするための、層１０５の保護層として機能しうる。また、酸化物層１１５は、後から堆積する層（例えば窒化物層）のための応力低減層としても機能しうる。一部の実施形態では、別の窒化物層１２０が堆積される。次に、窒化物層の上にフォトレジスト層が形成され（この層は、例えばマスクを使用してパターニングされ）、パターンを窒化物層に転写するために使用されうる。パターニングされた窒化物層１２０は、図１Ｂに示すフィン構造１２５を形成するために、酸化物層１１５と層１０５をエッチングするためのマスクとして使用される。一実施形態では、パターニングされた窒化物層１２０と酸化物層１１５が除去され、図１Ｃに示すフィン構造１２５が残されうる。

図２は、ＦｉｎＦＥＴ技術を使用して形成された従来のトランジスタ２００の上面図を概念的に示す。トランジスタ２００は、ソース２１０とドレイン２１５の間にゲート電極２０５を有する。図１Ａ〜Ｃに示す薄型構造１２５などのフィン構造２２０がソース２１０とドレイン２１５の間に形成され、これらの構造は、ゲート電極２０５の下に延びている。ＦｉｎＦＥＴの例と、ＦｉｎＦＥＴの形成に使用されうる技術とは、ラオおよびマシューによる米国特許第７，２６５，０５９号明細書、バーネットらによる米国特許出願公開第２００７／０１６１１７１号明細書、ならびにハリスらによる"Fin-FETs: Challenges in Material and Processing for a New ３-D Device Paradigm"（新しい三次元デバイスパラダイムのための材料および処理における課題），FUTURE FAB International，２３号に開示されている。

従来のＦｉｎＦＥＴのフィン構造は、ＦｉｎＦＥＴを採用しているＣＭＯＳ装置に、比較的高い駆動電流を供給するように構成されうる。しかし、従来のフィン構造は、１つの配向を有し、１つの材料から形成される。したがって、従来のフィン構造は、高い駆動電流を供給するために、１種類のＣＭＯＳ装置に対してしか最適化できない。すなわち、フィン構造を、高いホール移動度が求められるＰＭＯＳデバイスか、高い電子移動度が求められるＮＭＯＳデバイスの一方についてしか最適化することができない。回路設計の大部分は、ＰＭＯＳデバイスとＮＭＯＳデバイスを多数備える。回路の形成に使用されるプロセスフローを、一方の種類のデバイスのみについて最適化できるが、この結果、もう一方の種類のデバイスのプロセスフローが最適化されないこととなる。

ここに記載の主題は、上に記載の課題の１つ以上の影響を解決することを対象とする。

以下では、本発明の一部の態様の基本を理解できるように、ここに記載の主題の概要を説明する。当該記載内容は、ここに記載の本主題の概略を記載するが、すべてを網羅するものではない。本発明の主要または重要な要素を特定したり、本発明の範囲を詳細に記載することを意図するものでもない。その唯一の目的は、下で説明する詳細な説明に先だって、概念の一部を簡潔に示すことにある。

一実施形態では、トランジスタの形成方法が提供される。前記方法は、絶縁層の上に第１の半導体材料の第１の層を形成するステップを有する。

前記第１の半導体材料は、第１のキャリア型に高い移動度を与えるように選択されている。また、前記方法は、前記第１の層の上に、第２の半導体材料の第２の層を形成するステップも有する。前記第２の半導体材料は、前記第１のキャリア型とは逆の第２のキャリア型に高い移動度を与えるように選択されている。前記方法は、前記第２の層に隣接して第１のマスク層を形成するステップと、前記第２の層に少なくとも１つの特徴を形成するために、前記第１のマスク層を介して前記第２の層をエッチングするステップと、を有する。前記第２の層内の各特徴は、前記第２の層の一部と共に逆Ｔ字形状を形成する。

別の実施形態では、トランジスタが提供される。前記トランジスタは、埋め込み酸化物層の上に設けた、第１の半導体材料から形成された第１の層を有する。前記第１の半導体材料は、第１のキャリア型に高い移動度を与えるように選択されている。また、前記トランジスタは、前記第１の層に隣接して、第２の半導体材料から形成された第２の層も有する。前記第２の半導体材料は、前記第１のキャリア型とは逆の第２のキャリア型に高い移動度を与えるように選択されている。また、前記第２の層は、前記第２の層内の各特徴が、前記第１の層の一部と共に逆Ｔ字形状を形成するように、第１のマスク層を介して前記第２の層をエッチングすることによって前記第２の層に形成された少なくとも１つの特徴を有する。

ＦｉｎＦＥＴのフィン構造の従来の形成方法を概念的に示す図。ＦｉｎＦＥＴのフィン構造の従来の形成方法を概念的に示す図。ＦｉｎＦＥＴのフィン構造の従来の形成方法を概念的に示す図。ＦｉｎＦＥＴ技術を使用して形成された従来のトランジスタの上面図。ここに記載の、ヘテロ構造逆Ｔ字フィン構造の形成方法の例示的な一実施形態を概念的に示す図。ここに記載の、ヘテロ構造逆Ｔ字フィン構造の形成方法の例示的な一実施形態を概念的に示す図。ここに記載の、ヘテロ構造逆Ｔ字フィン構造の形成方法の例示的な一実施形態を概念的に示す図。ここに記載の、ヘテロ構造逆Ｔ字フィン構造の形成方法の例示的な一実施形態を概念的に示す図。ここに記載の、ヘテロ構造逆Ｔ字フィン構造の形成方法の例示的な一実施形態を概念的に示す図。ここに記載の、ヘテロ構造逆Ｔ字フィン構造を有するトランジスタの上面図。ここに記載の、ヘテロ構造逆Ｔ字フィン構造を有する連続する超薄体（ＵＴＢ）デバイスの斜視図。ここに記載の、ヘテロ構造逆Ｔ字フィン構造を有する複数ゲート超薄体（ＵＴＢ）デバイスの斜視図。

添付の図面と併せて下記の説明を読めば、本主題が理解されるであろう。添付の図面においては、同一の参照符号は同じ要素を参照している。

本発明は、種々の変形および代替形態を取り得るが、その具体的な実施形態が、図面に例として図示され、ここに詳細に記載されているに過ぎない。しかし、この詳細な説明は、本発明を特定の実施形態に限定することを意図するものではなく、反対に、添付の特許請求の範囲によって規定される本発明の範囲に含まれるすべての変形例、均等物および代替例を含むことを理解すべきである。

本主題の例示的な実施形態を下記に記載する。簡潔を期すために、実際の実装の特徴をすべて本明細書に記載することはしない。当然、実際の実施形態の開発においては、システム上の制約およびビジネス上の制約に適合させるなど、開発の具体的な目的を達成するために、実装に固有の判断が数多く必要とされ、これは実装によって変わるということが理解される。更に、この種の開発作業は複雑かつ時間がかかるものであるが、本開示の利益を受ける当業者にとって日常的な作業であるということを理解されたい。

次に、添付の図面を参照して本主題を説明する。説明のみを目的として、当業者に知られている細かい点を説明して本開示をわかりにくくすることのないように、さまざまな構造、システムおよびデバイスが、図面で模式的に示されている。しかし、ここに記載の主題の例示的な例を記載および説明するために、添付の図面を添付する。本明細書において使用される語句は、関連技術の当業者が理解している意味と同じ意味に使用されていると理解および解釈すべきである。本明細書においてある語句が矛盾なく用いられている場合、その語句が特別な定義を有する、すなわち通常かつ慣用的に用いられ、当業者が理解している意味と異なる定義を有することはない。ある語句が特別な意味を有する、すなわち当業者の理解とは異なる意味に用いられる場合は、そのような特別な定義は本明細書に明示的に記載して、その特別な定義を直接的かつ明確に示す。

図３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅは、ヘテロ構造逆Ｔ字フィン構造の形成方法の例示的な一実施形態を概念的に示す。これらの図は、ヘテロ構造逆Ｔ字フィン構造を形成するために使用される材料層の断面図３００を示す。図３Ａに示す実施形態では、誘電層３１０に隣接して、半導体材料の第１の層３０５が形成される。層３０５の形成に使用する半導体材料は、比較的高いホールまたは電子の移動度を与えるように選択されうる。ここで使用される「隣接する」という用語は、第１の層３０５と誘電層３１０が、場合によっては接することもあるが、両者が必ずしも接していることを指すとは限らない。一部の実施形態では、隣接する第１の層３０５と誘電層３１０との間に１層以上の層が形成されてもよい。誘電層３１０は二酸化シリコンまたは他の絶縁材料から形成される埋め込み酸化物層であってもよく、第１の層３０５はシリコン層であってもよい。別の実施形態では、層３０５は、歪みシリコンオンインシュレータ層３０５であってもよい。シリコン、シリコンオンインシュレータおよび／または歪みシリコンオンインシュレータ層３０５を形成するための技術は、当業者に知られており、簡潔を期するためにのみ、本発明に関連するこのような層３０５を形成する態様を以下に説明する。

引張歪みまたは圧縮歪みを有するシリコンオンインシュレータ層３０５を使用することより、ヘテロ構造逆Ｔ字フィン構造における、電子および／またはホールの移動度の制御、変更および／または向上が可能となる。例えば、シリコンオンインシュレータ層３０５を歪ませることにより、歪みシリコンオンインシュレータ層３０５の伝導性および／または価電子帯構造を変化させて、電子および／またはホールの移動度を上げることができる。更に、歪みシリコンオンインシュレータ層３０５のシリコン格子を歪ませることによって、格子不整合欠陥の発生を低減させることにより、高品質のエピタキシャル層（例えば、後述するゲルマニウム層）の成長を促進することができる。移動度の制御および／または格子不整合欠陥の低減や、その他の目的のために、シリコンオンインシュレータ層３０５を歪ませるための技術は、従来技術において公知であり、簡潔を期するために、ここに更に記載することはしない。

次に、図３Ｂに示すように、第１の層３０５の上に、異なる種類の半導体材料の第２の層３１５が、第１の層３０５と第２の層３１５とが隣接するように形成される。第１の層３０５に使用する材料が、比較的高い電子の移動度を与えるように選択される場合には、第２の層３１５の形成に使用する半導体材料は、比較的高いホールの移動度を与えるように選択されうる。例えば、第１の層３０５がシリコンオンインシュレータから形成される場合、第２の層３１５はゲルマニウムから形成されうる。一実施形態では、ゲルマニウム層３１５は、形成時にドープされても（intrinsically doped）も、堆積後に、例えばイオン注入法を使用してドープされてもよい。ゲルマニウム層３１５を形成するための技術は、当業者に知られており、簡潔を期するためにのみ、本発明に関連するこのような層３１５を形成する態様を以下に説明する。あるいは、第１の層３０５に使用する材料が、比較的高いホールの移動度を与えるように選択される場合には、第２の層３１５の形成に使用する半導体材料は、比較的高い電子の移動度を与えるように選択されうる。

図に示した実施形態では、第１の層３０５と第２の層３１５を形成するためにシリコンとゲルマニウムが使用されるが、本開示の利益を享受する当業者は、本発明が、これらの材料から第１の層３０５と第２の層３１５を形成することに限定されないことを理解するであろう。別の実施形態では、層３０５，３１５の一方で電子の移動度が比較的高くなり、層３０５，３１５のもう一方で比較的高いホールの移動度を与えるように、半導体材料のほかの組み合せが選択されてもよい。第１の層３０５と第２の層３１５の形成に使用することができる材料の組み合せの例としては、第１の層３０５にゲルマニウムを、第２の層３１５にシリコンを使用する例、第１の層３０５にＧａＡｓを、第２の層３１５にゲルマニウムを使用する例、第１の層３０５にシリコンを、第２の層３１５にＧａＡｓを使用する例などが挙げられる。

次に、図３Ｃに示すように、第２の層３１５の上に絶縁体層３２０（酸化物など）が形成される。例えば、絶縁体層３２０は、第２の層３１５の上に酸化物（二酸化シリコンなど）を堆積させることによって形成されうる。別の実施形態では、第２の層３１５の上部分を酸化させることによって、絶縁体層３２０が形成されてもよい。一実施形態では、絶縁体層３２０は、後から他の構造を形成および／またはエッチングする際の保護層として機能しうる。次に、絶縁体層３２０の上に別の層３２５が形成され、層３２５がフォトレジストを使用してパターニングされうる。パターニングされたマスク層３２５は、各種の材料（例えば窒化物層など）から形成することができる。マスク層３２５に設けたパターンは、第２の層３１５のエッチングによって形成しようとしている構造のパターンに対応している。例えば、このパターンは、第１の層３０５と第２の層３１５の間の界面によって規定される平面で、この構造の寸法（幅と長さなど）を規定しうる。また、第２の層３１５の膜厚によって、当該構造の第３の寸法（高さなど）が規定されうる。

次に、図３Ｄに示すように、パターニングされたマスク層３２５をマスクとして使用して、絶縁体層３２０と第２の層３１５とがエッチングされうる。第２の層３１５のエッチングは、エッチストップ技術（例えば、発光分光分析など）を使用するか、あるいは、エッチングプロセスの時間を測ることによって停止されうる。エッチングは、好ましくは、エッチングプロセスにより第１の層３０５の一部がエッチングされる前に停止される。しかし、本開示の利益を享受する当業者は、第１の層３０５が一切エッチングされないように正確にエッチングを制御することが困難となりうることを理解するであろう。このため、エッチングプロセスの現実的な実装では、第２の層３１５のマスクされていない部分が（一定の許容誤差内で）実質的にすべてエッチングされ、第１の層３０５が（一定の許容誤差内で）実質的にエッチングされないタイミングで、エッチングプロセスを停止させようとする。エッチングプロセスにより、絶縁体層３２０と第２の層３１５のエッチングされていない部分を含むフィン状構造３３０が形成される。一実施形態では、フィン状構造３３０の幅（すなわち、図の紙面における寸法）は、フィン状構造３３０の深さ（すなわち、図の紙面に直交する寸法）よりも短い。一実施形態では、フィン状構造３３０の厚みは、絶縁体層３２０と第２の層３１５の膜厚にほぼ等しい。

処理のこの時点で、フィン状構造３３０と第１の層３０５とは、連続する超薄体（ＵＴＢ）デバイスなどの、連続するデバイスに使用されうるヘテロ構造逆Ｔ字フィン構造を形成している。例えば、フィン状構造３３０の高さは、実質的に１５〜９０ｎｍの範囲であり、第１の層３０５の膜厚は、実質的に１〜６０ｎｍの範囲である。半導体材料の配向は、関連するキャリア（例えばホールまたは電子）の最も高い移動度を与えるように選択されうる。一実施形態では、第１の層３０５の伝導面３３２が、平坦な（１００）形状を有し、フィン状構造３３０の第２の層の側面３３４の伝導面が、平坦な（１１０）形状を有するように、第１の半導体材料は、配向（１００）を有するように選択されうる。別の実施形態では、高いホール移動度などの高いキャリア移動度が確実に得られるように、第１の半導体材料に、（１１０）配向などの異なる配向が選択されてもよい。この場合、第２の半導体材料は、（１００）配向などの別の配向で形成される。

別の一実施形態では、第１の層３０５をパターニングすることによって、複数ゲートＵＴＢデバイスが形成されうる。図３Ｅに示す実施形態では、第１の層３０５の一部がエッチングされて、ベース構造３３５が残される。第１の層３０５の一部をマスクおよび／またはエッチングするための技術は、従来技術において公知であり、簡潔を期するために、ここに更に記載することはない。ベース構造３３５は、フィン状構造３３０と実質的に対称に形成される。ベース構造３３５の幅は、フィン状構造３３０の幅よりも広い。例えば、ベース構造３３５の幅は、約６０〜２００ｎｍの範囲であり、フィン状構造３３０の幅は、約１〜６０ｎｍの範囲である。一部の実施形態では、ベース構造３３５の厚みは、フィン状構造３３０の厚みとほぼ同じであってもよい。例えば、フィン状構造３３０の厚みとベース構造３３５の厚みはいずれも約２０ｎｍであってもよい。しかし、これは単に例示に過ぎず、全ての場合に適用されるというわけではない。この結果、ベース構造３３５とフィン状構造３３０とは、（図の紙面に）延在する逆Ｔ字構造を形成することになる。ここに図示する実施形態の例では、ベース構造３３５の厚みは、第１の層３０５の膜厚に実質的に等しい。

図４は、ヘテロ構造逆Ｔ字フィン構造４０５を有するトランジスタ４００の上面図を概念的に示す。図４の破線楕円によって、フィン構造４０５の２つがほぼ示されている。図に示した実施形態では、フィン構造４０５が、トランジスタ４００のチャネル領域として動作するように、ゲート４１０、ソース領域４１５およびドレイン領域４２０が形成されている。ゲート４１０、ソース領域４１５およびドレイン領域４２０のほか、ゲート誘電体や、ゲート４１０、ソース４１５および／またはドレイン４２０へのコンタクトなど、トランジスタ４００の他の構成要素を形成するための技術や他の後処理プロセスは、従来技術において公知である。簡潔を期するために、本発明に関連する、トランジスタ４００の構成要素を形成する態様のみを以下に説明する。

図の実施形態に示すフィン構造４０５は、シリコンから形成されるベース４２５と、ゲルマニウムから形成されるフィン４３０とを有する。一実施形態では、フィン構造４０５は、図３Ａ〜３Ｅに示したプロセスに従って形成されうる。フィン状構造４０５は、ゲート４１０によって複数の方向から制御される。この結果、トランジスタ４００は、従来の平面型トランジスタを使用するトランジスタよりも、短チャネル効果に対して耐性を備えることができる。トランジスタ４００のデバイス形状は、材料および／または配向によるホールおよび／または電子の移動度依存性を最適化して、図１Ｃに示すような、従来のＩ字状（またはバー形状）のフィンを使用するトランジスタよりも高い駆動電流を供給するように選択されうる。例えば、トランジスタ４００がＰＭＯＳデバイスとして実装される場合、フィン４３０のゲルマニウムの一部（例えば部分３１５など）では、ホールの移動度が比較的高くなっている。更に、フィン４３０の側壁（図示せず）の（１１０）形状は、平面形状の（１００）伝導面よりもホール移動度が高い。同じトランジスタ４００がＮＭＯＳデバイスとして実装される場合、水平のシリコンのベース４２５の（１００）伝導面は、電子の移動度が高い。シリコンのベース４２５の電子移動度とゲルマニウムのフィン４３０のホール移動度とが対称であることにより、チップ面積の最適化が可能となる一方で、トランジスタ４００のオン電流を対称に保持できる。

また、トランジスタ４００が他の方法で変更されてもよい。例えば、ベース４２５とフィン４３０によって形成されるチャンネル領域は、形成時にドープされても（intrinsically doped）も、例えば、イオン注入技術とアニール技術を使用してドープされてもよい。別の例では、拡張注入を使用して、あるいは、ソース領域４１０および／またはドレイン領域４１５からのドーパントのアンダーラップを使用して拡張部が形成されてもよい。更に別の例では、トランジスタ４００に形成されるスペーサの領域の外で、ゲルマニウムおよび／またはシリコンを選択的にエピタキシャル成長させ、寄生抵抗を低減させてもよい。

図５Ａは、連続する超薄体（ＵＴＢ）デバイス５００の斜視図を概念的に示す。図に示した実施形態では、ＵＴＢデバイス５００は、基板５０５上に形成され、ヘテロ構造逆Ｔ字フィン構造を形成するフィン状構造５１０および第１の層５１５を備える。フィン状構造５１０は、第１のキャリア型（ホールなど）の移動度を比較的高くするように選択された第１の材料から形成され、第１の層５１５は、第２のキャリア型（電子など）の移動度を比較的高くするように選択された第２の材料から形成される。続いて、ヘテロ構造逆Ｔ字フィン構造の上に、層５２０が形成される。層５２０は、ゲート、ソースおよび／またはドレイン構造を形成するために使用されうる。

図５Ｂは、複数ゲート超薄体（ＵＴＢ）デバイス５２５の斜視図を概念的に示す。図に示した実施形態では、ＵＴＢデバイス５２５は、基板５３０上に形成され、ヘテロ構造逆Ｔ字フィン構造を形成するフィン状構造５３５およびベース構造５４０とを備える。フィン状構造５３５は、第１のキャリア型（ホールなど）の移動度を比較的高くするように選択された第１の材料から形成され、ベース構造５４０は、第２のキャリア型（電子など）の移動度を比較的高くするように選択された第２の材料から形成される。続いて、ヘテロ構造逆Ｔ字フィン構造の上に、層５４５が形成される。層５４５は、ゲート、ソースおよび／またはドレイン構造を形成するために使用されうる。

上記に記載した特定の実施形態は例に過ぎず、本発明は、本開示の教示の利益を得る当業者にとって自明の、異なるが均等の別法によって変更および実施されてもよい。更に、ここに記載した構成または設計の詳細が、添付の特許請求の範囲以外によって限定されることない。このため、上記に記載した特定の実施形態を変形または変更することが可能であり、このような変形例はすべて本発明の範囲に含まれることが意図されることが明らかである。したがって、ここに保護を請求する対象は、添付の特許請求の範囲に記載したとおりである。

Claims

絶縁層の上に、第１のキャリア型に高い移動度を与えるように選択された第１の半導体材料の第１の層を形成するステップと、
前記第１の層の上に、前記第１のキャリア型とは逆の第２のキャリア型に高い移動度を与えるように選択された第２の半導体材料の第２の層を形成するステップと、
前記第１の層内の各特徴が、前記第２の層の一部と共に逆Ｔ字形状構造のベースを形成するように、前記第２の層に少なくとも１つの特徴を形成するために、前記第２の層をエッチングするステップと、を含む、トランジスタの形成方法。
前記第１の層を形成する前記ステップは、高い電子移動度を与えるように選択された第１の半導体材料の前記第１の層を形成するステップを含み、前記第２の層を形成する前記ステップは、高いホール移動度を与えるように選択された第２の半導体材料の前記第２の層を形成するステップを含む、請求項１に記載の方法。
前記第１の層を形成する前記ステップは、高いホール移動度を与えるように選択された第１の半導体材料の前記第１の層を形成するステップを含み、前記第２の層を形成する前記ステップは、高い電子移動度を与えるように選択された第２の半導体材料の前記第２の層を形成するステップを含む、請求項１に記載の方法。
前記第２の層をエッチングする前記ステップは、前記第２の層と前記第１の層との間の面の平面に平行な第１の寸法および第２の寸法を有する特徴を表すパターンを使用して前記第２の層をエッチングするステップを含み、前記第１の寸法は前記第２の寸法よりも小さく、前記第２の層をエッチングする前記ステップは、前記パターンを介して前記第２の層をエッチングして、前記第１の寸法と、第２の寸法と、前記第１の層と前記第２の層との間の前記面の前記平面に直交する第３の寸法とを有する少なくとも１つの特徴を形成するステップを含み、前記第３の寸法は前記第１の寸法よりも大きい、請求項１に記載の方法。
前記第２の層をエッチングする前記ステップは、前記エッチングプロセスにより前記第１の層がエッチングされないように、エッチング終点の検出技術および所定のエッチング時間の少なくとも１つを使用して停止され、前記方法は、前記第１の層内の各特徴が、前記第２の層に形成される対応する特徴を有する逆Ｔ字形状の前記ベースを形成するように、前記第１の層をエッチングして、前記第２の層に形成された少なくとも１つの特徴に隣接する少なくとも１つの特徴を形成するステップを含む、請求項１に記載の方法。
埋め込み酸化物層の上に形成され、第１のキャリア型に高い移動度を与えるように選択された第１の半導体材料から形成された第１の層と、
前記第１の層に隣接して、前記第１のキャリア型とは逆の第２のキャリア型に高い移動度を与えるように選択された第２の半導体材料から形成された第２の層とを備え、前記第２の層は、前記第２の層内の各特徴が、前記第１の層の一部と共に逆Ｔ字形状構造のベースを形成するように、前記第２の層をエッチングすることによって前記第２の層に形成された少なくとも１つの特徴を有する、トランジスタ。
前記第１の層は高い電子移動度を与えるように選択された第１の半導体材料から形成され、前記第２の層は高いホール移動度を与えるように選択された第２の半導体材料から形成されている、請求項６に記載のトランジスタ。
前記第１の層は高いホール移動度を与えるように選択された第１の半導体材料から形成され、前記第２の層は高い電子移動度を与えるように選択された第２の半導体材料から形成されている、請求項６に記載のトランジスタ。
前記第２の層に形成された前記少なくとも１つの特徴は、前記第２の層と前記第１の層との間の面の平面に平行な第１の寸法および第２の寸法を有する特徴のパターンを有し、前記第１の寸法は前記第２の寸法よりも小さく、前記第２の層に形成された前記少なくとも１つの特徴は、前記第１の層と前記第２の層との間の前記面の前記平面に直交する第３の寸法を有し、前記第３の寸法は前記第１の寸法よりも大きく、前記第１の層内の各特徴が前記第２の層に形成される対応する特徴と共に逆Ｔ字形状の前記ベースを形成するように、前記第２の層に形成された前記少なくとも１つの特徴と隣接する、前記第１の層に形成された少なくとも１つの特徴を有する、請求項６に記載のトランジスタ。
ソース、ドレインおよびゲートを有し、前記ソース、前記ドレインおよび前記ゲートは、前記ゲートの作動時に、前記第１の層および前記第２の層から形成される前記逆Ｔ字構造が、前記トランジスタの前記ソースと前記ドレインの間のチャネル領域として機能するように形成されている、請求項６に記載のトランジスタ。