JP2007509496A - １つ以上のトランジスタチャンネルを形成可能な電界効果マイクロエレクトロニクスデバイス - Google Patents

１つ以上のトランジスタチャンネルを形成可能な電界効果マイクロエレクトロニクスデバイス Download PDF

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Abstract

本発明は、電界効果マイクロエレクトロニクスデバイスと、さらにその製造方法に関わる。このデバイスは、基板（７００）と、さらに１つ以上のトランジスタチャンネル(transistor channel)を形成することができる少なくとも１つの改善された構造（７０２）を含む。この構造は、基板上にスタックされた複数のバーによって形成され、電界効果トランジスタの集積化においてスペースを節約することを可能にし、さらにその性能を改善することを可能にする。

Description

本発明は集積回路の分野に関わり、特に電界効果トランジスタに関する。
図１に、よく知られた電界効果トランジスタ構造１１１を示す。これはソース１１０を形成する第１の領域と、ドレイン１２０を形成する第２の領域とを含み、例えばシリコンをベースとする基板１００上にある。
ソース１１０とドレイン１２０はほぼ矩形の形状を有し、基板１００の表面と部分的に同一平面である。トランジスタ構造１１１は、平行六面体の形状に類似した形状をしたブロックまたはバーの形状のチャンネルをも有し、ソース１１０とドレイン１２０がその長さ方向に接続できるようになっている。チャンネルは、ソース-ドレイン方向に測った長さＬを有し、さらに基板１００の主要面に平行な方向に測った幅Ｗを有する。
チャンネルはゲート１４０を形成するゾーンによってカバーされる。ゲート１４０は表面Ｓ１（図１に示さず）の上のチャンネルに接触している。ゲートはチャンネルの導電を、従ってソース１１０とドレイン１２０の間を通過する電流の強さを制御することを可能にする。
トランジスタの動作速度と消耗という、通常は相容れない２つの要因を改善しようとすることによって、トランジスタの性能を向上することが絶え間なく追求されている。
動作速度を増加するために、特にトランジスタのサイズを減らすことが試みられるが、これは生産コストを減少すること、および集積回路により多くの数のトランジスタを作ることもできるようにする。
トランジスタのサイズを減らすことは、例えばソースとドレインを互いにより近くし、そしてより小さい長さと幅でチャンネルを作ることを必要とする。この傾向は、「短チャンネル効果」のようなトランジスタの良好な機能を妨げる結果を招く可能性がある。従って、トランジスタチャンネルの長さが短くなるにつれて、ドレインとソースは、ゲートにより通常制御されるチャンネル伝導を増加する効果を有する。とりわけ、「短チャンネル効果」は、チャンネル長さによるしきい値電圧とドレイン電圧の低下に繋がり、そしてオフの間にトランジスタのリークの増加をもたらす。これは、集積回路の性能の改良とはほとんど両立できない。
図２に、第２の例の電界効果トランジスタ構造２２２を示す。これは、「マルチ‐メサ電界効果トランジスタ」という発明の名称で、１９９７年１０月にＴ．Ａ．Ｂｒｕｎｎｅｒらにより出願され、特にこの明細書の［特許文献］の欄で参照として記載した特許文献１に紹介されている。この構造は、上述の問題を解決すること、および短チャンネル効果を克服することを部分的に可能にする。
トランジスタ構造２２２は基板１００上に構成される。それはソース２１０を構成する第１の矩形のゾーンと、基板１００上にあるドレイン２２０を形成する第２の矩形ゾーンとを含む。それは、基板１００に並列しお互いに平行な複数の平行六面体バー２０２の形態のチャンネル２３０をも有する。バー２０２は長さＬ２と幅Ｗ２を有する。それらは、その長さＬ２方向にソース２１０とドレイン２２０を接続する。
バー２００は幅Ｗｅを有するスペース２０１によって相互に隔てられる。チャンネル２３０は表面Ｓ２（図２に示さず）の上に亘ってゲート２４０に覆われ、接続される。表面Ｓ２の広がりはトランジスタのしきい値電圧値に影響を与える。それは、トランジスタの消耗を制限することができるように小さいことが好ましいが、チャンネル２３０の良好な電流レベルを確実にできる程度に十分大きいくなければならない。
特許文献１によれば、このトランジスタ構造２２２は、短チャンネル効果と対抗することを可能にし、図１に示した従来のトランジスタ１１１よりも消耗の観点から良好な性能を有する。実際に、ゲートとチャンネルの間に等しい接触面Ｓ１とＳ２を持った従来のトランジスタ１１１のゲート１４０、および第２のトランジスタ構造２２２のゲート２４０に印加される等しい電圧に対して、図２に示すトランジスタ構造２２２には、より高いチャンネル電流を得ることが可能である。
それでも、トランジスタ構造２２２は、特に集積密度に関して問題を有する。
効果を維持するために、この構造は、一般に、図１の構造１１１のような従来の構造上に形成されてきたものよりも、基板上により多くのスペースを取る。トランジスタ構造２２２を形成するために、電流に関しての制限条件を考慮に入れながら、バー２０２が可能な限り最小の幅Ｗ２を有するように、同じく可能な限り小さいバー２０２間のスペースを有するように制限することが試みられる。しかしながら、バー２０２の幅Ｗ２の選択だけでなく、現在のフォトリソグラフィ（写真製版）とエッチング法によって得ることができる最小寸法に依存しているので、あるいは再現が難しい複雑なフォトリソグラフィ・エッチングまたはエッチング法の使用を必要とするので、幅Ｗ２も制限される。
トランジスタの速度と消耗を改善することに加えて、そのチップまたは集積回路上の集積密度を改善することも絶え間なく追求されている。
図３に示したマイクロエレクトロニクスデバイスで、「基板から垂直に延在する二重ゲートチャンネルを有するフィンＦＥＴ(Finfet)トランジスタ構造およびその製造方法」という発明の名称で、２００２年７月にＨｕらにより出願され、特にこの明細書の［特許文献］の欄で参照として記載した特許文献２に記述されているマイクロエレクトロニクスデバイスにおいては、チップ内のトランジスタの集積密度を改善する解決策が提案されている。このデバイスは、好ましくは電気的に絶縁性の基板１００を含み、その上に共通のゲートを有する３つのトランジスタ３３３ａ、３３３ｂ、３３３ｃがスタック（積層）され、そしてそれらトランジスタが第１の挿入誘電体層３００ａと第２の挿入誘電体層３００ｂによって相互に分離される。各トランジスタ３３３ａ、３３３ｂ、３３３ｃは、それぞれ３１０ａ、３１０ｂ、３１０ｃとして示されるソースを構成する矩形のゾーンを有し、それぞれ３２０ａ、３２０ｂ、３２０ｃとして示されるドレインを構成する第２の矩形のゾーンを有する。各ソース３１０ａ、３１０ｂ、３１０ｃとドレイン３２０ａ、３２０ｂ、３２０ｃは、３３０ａ、３３０ｂ、３３０ｃとして示され、チャンネルを形成する平行六面体の導電性バーによってそれぞれ接続される。
さらに、３つのトランジスタ３３３ａ、３３３ｂ、３３３ｃに共通なゲート３４０は、３３０ａ、３３０ｂ、３３０ｃのスタックを部分的にカバーする。
米国特許第５，６７５，１６４号明細書 米国特許第６，４１３，８０２ Ｂ１号明細書
本発明は、１つ以上のトランジスタチャンネルを形成する構造を有する電界効果マイクロエレクトロニクスデバイスを提案することを目的とする。この構造は、１つ以上のトランジスタチャンネルを形成し、特に集積密度と電気的性能の観点から電界効果トランジスタを改善する。
本発明は、
ａ)基板と、
ｂ)自身の長さ方向において１つ以上のソースと１つ以上のドレインに接続することができる１つ以上のチャンネルを形成する少なくとも１つの構造とを含み、
前記構造は、前記基板の主要面に垂直な方向において、例えば銃眼状（crenellate：ギザギザのある）のような鋸歯状のプロフィール（側面、輪郭、外形）を成す異なった幅を有する少なくとも２つのバーのスタックによって形成されることを特徴とする電界効果マイクロエレクトロニクスデバイスに関する。
前記プロフィールは、基板の主要面に対し零度以外の角度を有する少なくとも１つの方向、または基板の主要面に垂直な少なくとも１つの方向に延在する。
本発明によれるデバイスに含まれる１つ以上のチャンネルを形成する前記構造は、並列されたバーを有する図２に示したような構造と比較してスペースを節約することができる。
さらに、１つ以上のチャンネルを形成する前記構造の異なるバーの幅、あるいは鋸歯状または銃眼状のプロフィールは、前記構造を少なくとも部分的にカバーするゲートによるチャンネルの導電性の制御を改善することを可能にする。実際に、前記チャンネルとゲートの間の接触面はその際増加する。しかも、ゲートとバーの間の、後者（バー）のエッジおよび／または縁のレベルに限定された導電現象を利用することを可能にする。
この構造は、導電性を提供できるバーのみによって形成できる。従って、それは、鋸歯状または銃眼状のプロフィールを構成する一つのトランジスタチャンネルを形成することを可能にする。
他の案によれば、前記構造は、導電性を提供することができる１つ以上のバーと、例えば、この構造の他のバーに対する機械的サポートの役割を果たすことができる１つ以上の非導電性のバーとから構成されうる。従って、この構造は、トランジスタソースとドレインを接続できる一つのチャンネルの形成を可能にし、前記非導電性のバーによって相互に分離された複数の導電性のバーを有することができる。前記非導電性のバーは、例えばＳｉＯ２のような絶縁材料をベースとして得られる。この構造は、非導電性のバーによって相互に分離されたトランジスタの複数のソースと複数のドレインとを接続できる複数のチャンネルを形成することもできる。
このスタックは、異なる材料をベースとする少なくとも２つの連続したバーを含むことができる。従って、このスタックは、異なる半導体材料をベースとする、および／または、異なるドーピング物質を有する少なくとも２つの連続したバーを含むことができる。少なくとも２つの連続したバーは、例えば、一方がＳｉをベースとし、他方がＳｉＧｅをベースとするか、または、例えば一方がＮ型ドーピングされたＳｉをベースとし、他方が非ドーピングかＰ型ドーピングされたＳｉをベースとする。
このスタックは、第１のものが例えばＳｉまたはＳｉＧｅなどの半導体材料をベースとし、第２のものが例えばＳｉＯ２などの絶縁材料をベースとする少なくとも２つの連続したバーをも含みうる。
バーを形成する材料の性質は、特に前記構造に与えられる望ましい導電性の特性に依存しうる。
半導体材料をベースとするバーは、その厚さおよび／またはそれらがドープされているか否かに依存し、導電性を提供することができる。
このスタックは、例えば、状況に応じてドープされたシリコン、ＳｉＧｅ（ゲルマニウムシリサイド）、ゲルマニウム（Ｇｅ）、ガリウムヒ化物（ＧａＡｓ）などの半導体材料をベースとする少なくとも１つのバー、および状況に応じてドープされたＳｉ、Ｇｅ、ＧａＡｓ、ＳｉＧｅなどの第２の半導体材料をベースとする少なくとも１つのバーを含むことができる。さらに、このスタックは、異なる半導体材料をベースとした交互配列のバー、および／または、例えばＳｉベースのバーとＳｉＧｅベースのバーの交互配列、またはＧｅベースのバーとＧａＡｓベースのバーの交互配列、またはＳｉＧｅベースのバーとＧｅベースのバーの交互配列、または非ドーピングのシリコンバーとＮ型かＰ型にドーピングされたシリコンバーの交互配列のような、異なるドーピング物質を有する交互配列のバーから作ることができる。
このスタックは、例えばＳｉかＳｉＧｅベースのバーとＳｉＯ２ベースのバーの交互配列のような、半導体材料をベースとするバーと絶縁材料をベースとするバーの交互配列からも作ることができる。
バーはそれぞれ異なる厚さと異なる長さを有することができる。導電性を提供できるバーは、例えば３から１００ナノメートルの厚さを有することができ、好都合には５から１５ナノメートルの厚さを有することができる。
その導電性を提供できるバーは、１０ｎｍ以下、例えば１ｎｍから１０ｎｍの薄い厚さを有することができ、これらのバーにおける良好な電荷キャリアの閉込めを得ることを可能にすることができる。
非導電性のバーは、例えば３から１００ナノメートルの幅を有することができる。導電性のバーと非導電性のバーとは、好都合に同一規模のサイズを有しうる。
本発明の特定の特徴によれば、１つ以上のバー、例えば非導電性のバーまたは半導体バーは、基板の主要面に平行な方向において、絶縁キャップに少なくとも部分的に囲まれることができる。これらの絶縁キャップは、例えば窒化物のような誘電材料をベースとしうる。
本発明による電界効果マイクロエレクトロニクスデバイスの他の特定の特徴によれば、後者（電界効果マイクロエレクトロニクスデバイス）は、前記スタック上に硬質マスクをも含むことができる。
硬質マスクはシリコンの酸化物（シリコンオキサイド）またはシリコンの窒化物（シリコンナイトライド）をベースとすることができ、スタックの上面の寄生伝導を防止し、従って寄生チャンネルの形成を防止することを可能とすることができる。
本発明による電界効果マイクロエレクトロニクスデバイスの特定の特徴によれば、後者（電界効果マイクロエレクトロニクスデバイス）は、前記構造と、状況に応じて硬質マスクを少なくとも部分的にカバーできるゲートをも含むことができる。従って、絶縁キャップは、前記構造をカバーするゲートと、前記構造の非導電性または半導体のバーの間の導通を回避することを可能にできる。
本発明によるデバイスは、前記構造によって１つ以上のドレインに接続された１つ以上のソースを含むこともできる。
本発明は、また、
ａ)基板と、
ｂ)自身の長さ方向において１つのソースと１つのドレインに接続することができる１つ以上のチャンネルを形成する少なくとも１つの構造とを含み、
前記構造は、前記基板の主要面に垂直な方向において、例えば異なる材料をベースとする、および／または、異なる幅を有する少なくとも２つの異なるバーのスタックによって形成されることを特徴とする電界効果マイクロエレクトロニクスデバイスにも関する。
本発明は、また、異なる幅で、１つ以上のトランジスタチャンネルを形成することができる、少なくとも２つのスタックされたバーを有する少なくとも１つの構造が備えられた電界効果マイクロエレクトロニクスデバイスを製造する方法をも含む。本発明による方法は、
-基板上に、異なる材料をベースとする少なくとも２つの連続した層を有する複数の層のスタックを形成する段階と、
-前記スタック上に少なくとも１つのマスクを形成する段階と、
-前記マスクを通して前記層を異方性エッチングする段階と、
-前記スタックの１つ以上の層を、部分的および選択的にエッチングする段階と、
を含む。
前記マスクは樹指マスクを含むことができる。
前記マスクは、好都合に、スタックした樹指マスクと硬質マスクとを含むことができる。この硬質マスクは、例えば窒化物またはＳｉＯ２をベースとし、スタックの層のエッチングを促進することができる。
この硬質マスクは、工程の終わりまで維持されるならば、スタックの上面を電気的に絶縁することも可能にしうる。
このスタックの層を部分的および選択的にエッチングすることは、好都合に等方性でありうる。
このスタックは、異なる半導体材料をベースとするか、または次の材料、すなわちＳｉ、ＳｉＧｅ、Ｇｅ、ＧａＡｓ、Ｎ型ドーピングされたＳｉまたはＰ型ドーピングされたＳｉなどから選択された異なるドーピング物質からなる、少なくとも２つの層を含むことができる。
本発明による方法の他の特定の特徴によれば、前記スタックは、絶縁材料からなる少なくとも１つの層、および半導体材料をベースとする１つの層を含むことができる。
本発明による方法は、前記構造上に、例えば窒化物をベースとする誘電体層のコンフォーマルな堆積を含むこともできる。本発明による方法は、前記構造のある特定のバーの周りに絶縁キャップを形成するために、前記誘電体層を少なくとも部分的に等方性エッチングする段階を含むこともできる。
可能な実施の態様によれば、本発明による方法は、前記構造、および状況に応じて硬質マスクを、少なくとも部分的にカバーするゲートを形成する段階を含むこともできる。
特定の実施の態様によれば、このゲートはダマシンタイプの工程によって作ることができる。このとき、ゲートの形成は、
前記構造を絶縁層でカバーし、
前記構造を露出するように絶縁層に少なくとも１つの開口を形成し、
前記構造をゲート絶縁層または誘電体層、例えばＨｆＯ２またはＳｉＯ２などでカバーし、
前記開口をゲート材料、例えばポリシリコンまたは耐熱金属などで充填すること
からなる段階をも含む。
方法に関する他の実施の態様によれば、ゲートの形成の前に、前記構造がドープされる１つ以上の段階を実施できる。
本発明は、添付の図面を参照して示すことのみによって与えられた、決して限定的ではない実施の形態の説明から、より良く理解することができる。
異なる図における同一の、類似する、または等価な部分は、一の図から他の図にかけて理解を容易にするため、同一の参照符号を有する。
図に示した異なる部分は、図をより容易に読み取れるようにするため、必ずしも等しい縮尺によって示していない。
図４は、本発明によるマイクロエレクトロニクスデバイスの実施形態を示す。これは、例えば絶縁層４０１で覆われた半導体材料をベースとする基板４００を示す。構造４０２は基板４００上にある。それは、例えば半導体材料をベースとする複数のバーＢｉの、基板４００の主要面に垂直な方向のスタックとして形成される。
基板４００の主要面という用語は、層４０１表面に平行な面、または基板４００を通り、図４に示す直交軸
Figure 2007509496
に対する平面
Figure 2007509496
に平行な平面のことを言う。
このデバイスは、薄膜製造方法を利用して得ることができる。バーという用語は、薄膜から抽出されたほぼ平行六面体の形状のブロック、ゾーンまたはブレード(blade：羽根状のもの)のことを言う。
このバーは、例えばエッチング薄膜によって得られる。しかしながら、いくつかの薄膜エッチング法が常に完璧な幾何学形状を得ることを可能にするわけではない。従って、「バー」という用語がこの説明で使われるとき、それは完全に平行六面体の形状を持つバーかブロックに限定されない。平行六面体に類似した形状を有するバーも含めるべきである。
構造４０２のバーＢｉは、直交軸
Figure 2007509496
に対するベクトル
Figure 2007509496
によって定義される方向と平行な方向に測った場合の異なる幅を有する。この結果、構造４０２は鋸歯状のプロフィール４０３（図４中点線で示す）を有することになり、基板の主要面に垂直な、または基板の主要面に対し零度以外の角度を有する少なくとも１つの方向に延在することになる。もしバーが平行六面体の形状に非常に類似した形状を有するならば、鋸歯状のプロフィール４０３は銃眼状のプロフィールでありうる。
図５は本発明によるマイクロエレクトロニクスデバイスの他の実施形態を示す。
基板５００は、例えば、一例としてシリコンのような半導体材料をベースとし、例えばＳｉＯ２をベースとする絶縁層で覆われる。複数のバーＢ１，．．．，Ｂｎのスタックとして形成される構造５０２は、絶縁層５０１上にある。
バーＢ１，．．．，Ｂｎは、基板５００の主要面に垂直な方向、すなわち図５に示す直交軸
Figure 2007509496
に対するベクトル
Figure 2007509496
により定義される方向と平行な方向にスタックされる。
バーＢ１，．．．，Ｂｎは、それぞれ、ほぼ平行六面体の形状を有し、断面図によって示す。
バーＢ１，．．．，Ｂｎは、直交軸
Figure 2007509496
に対するベクトル
Figure 2007509496
により定義される方向と平行な方向に測った場合の同一か,または異なりうる長さを有する。バーＢ１，．．．，Ｂｎの長さは、断面図の表示を与えない図５では言及していない。
バーＢ１，．．．，Ｂｎは、直交軸
Figure 2007509496
に対するベクトル
Figure 2007509496
により定義される方向と平行な方向に測った場合の異なる幅Ｗ１，．．．，Ｗｎを有する。これらの幅は、例えば１０ナノメートルから１μｍである。バーＢ１，．．．，Ｂｎが異なる幅を有するので、構造５０２は図５の点線で示す鋸歯状のプロフィール５０３を有し、これは基板５００の主要面に垂直な少なくとも１つの方向に延在する。
バーＢ１，．．．，Ｂｎは、直交軸
Figure 2007509496
に対するベクトル
Figure 2007509496
により定義される方向と平行な方向に測った場合の互いに異なる厚さｅ１，．．．ｅｎをも有する。これらの厚さは、例えば３から１００ナノメートルであり、好都合には５から１５ナノメートルである。
ｎ個のバーＢ１，．．．，Ｂｎはすべて同じ半導体材料をベースとするか、もしくは、例えば状況に応じてドーピングされたシリコン、または状況に応じてドーピングされたＳｉＧｅ、または状況に応じてドーピングされたゲルマニウム、または状況に応じてドーピングされたガリウムひ素のような複数の異なる半導体材料をベースとする。
構造５０２は、ソース（図５に示さず）を形成する基板５００上の第１のゾーンと、ドレイン（図５に示さず）を形成する基板の第２のゾーンに取り付けることができる鋸歯状のプロフィール５０３を有するトランジスタチャンネル５３０を形成する。
チャンネル５３０は、鋸歯状のプロフィール５０３に接触することになるゲートに覆われうる。この場合、この鋸歯状のプロフィール５０３は、前記ゲートとチャンネル５３０の間に、同じ大きさであるが平坦なプロフィールの従来のチャンネルにより得られるよりも大きな接触面の獲得を可能にすることになる。
図６Ａは本発明によるマイクロエレクトロニクスデバイスの他の実施形態を示す。絶縁層５０１で覆われた基板５００上にある構造６０２は９個のバーＢ１，．．．，Ｂ９からなり、この順にスタックされ、それぞれがほぼ平行六面体の形状を有するスタックとして形成される。
図６Ａに、バーＢ１，．．．，Ｂ９を断面図で示す。バーＢ１，Ｂ３，Ｂ５，Ｂ７，Ｂ９は、それぞれ、直交軸
Figure 2007509496
に対するベクトル
Figure 2007509496
により定義される方向と平行な方向に測った場合の、ほぼ同じ幅Ｗ１，Ｗ３，Ｗ５，Ｗ７，Ｗ９を有する。幅Ｗ１，Ｗ３，Ｗ５，Ｗ７，Ｗ９は、例えば、５ｎｍから数マイクロメートル（一例として５μｍ）であり、好都合には１０ｎｍから１００ｎｍである。バーＢ１，Ｂ３，Ｂ５，Ｂ７，Ｂ９は、例えば５ｎｍから数μｍ（例えば５μｍ）、好都合には５ｎｍから９５ｎｍで、幅Ｗ１，Ｗ３，Ｗ５，Ｗ７，Ｗ９よりも小さい幅Ｗ２，Ｗ４，Ｗ６，Ｗ８をそれぞれ有するバーＢ２，Ｂ４，Ｂ６，Ｂ８を交互配列するようにスタックされる。
バーＢ１，．．．，Ｂ９は、直交軸
Figure 2007509496
に対するベクトル
Figure 2007509496
により定義される方向と平行な方向に測った場合のお互いに異なる長さを有する。
バーＢ１，．．．，Ｂ９は、例えば状況に応じてドーピングされたシリコンのような半導体材料をベースとする。それらの性質または組成および／または半導体材料のドーピング物質のレベルに基づいて、バーＢ１，Ｂ３，Ｂ５，Ｂ７，Ｂ９は導電性を提供することができる。従ってそれらは、トランジスタチャンネルまたは状況に応じて複数のトランジスタチャンネルを形成することができる。
バーＢ１，Ｂ３，Ｂ５，Ｂ７，Ｂ９は、直交軸
Figure 2007509496
に対するベクトル
Figure 2007509496
により定義される方向と平行な方向に測った場合の厚さｅ１，ｅ３，ｅ５，ｅ７，ｅ９を有する。厚さｅ１，ｅ３，ｅ５，ｅ７，ｅ９は、例えば１５ナノメートル以下であり、バーＢ１，Ｂ３，Ｂ５，Ｂ７，Ｂ９が導電性を提供する時に、バーＢ１，Ｂ３，Ｂ５，Ｂ７，Ｂ９に電荷キャリアを閉込めることを可能にする。
バーＢ２，Ｂ４，Ｂ６，Ｂ８は、例えば３から１００ナノメートル、好都合には５から１５ナノメートルの厚さｅ２，ｅ４，ｅ６，ｅ８を有する。それらは、例えば非ドーピングのＳｉＧｅのような半導体材料、またはＳｉＯ２のような絶縁材料を含むことができる。バーＢ２，Ｂ４，Ｂ６，Ｂ８は非伝導性か半導体であって、そして例えば、構造６０２のための機械的サポートの役割を果たすことができ、バーＢ１，Ｂ３，Ｂ５，Ｂ７，Ｂ９間の絶縁を提供することができる。
バーＢ１，．．．，Ｂ９の異なる幅および前記バーのほぼ平行六面体の形状に基づいて、構造６０２は、基板５００の主要面に垂直な少なくとも１つの方向に延在する銃眼状のプロフィール６０３を有する。
構造６０２は、例えば０.５ｎｍから５０ｎｍの厚さを有し、銃眼状のプロフィールと一致するゲート絶縁層６０４によって最初に形成されるゲート６５０によってもカバーされる。ゲート絶縁層６０４は、例えばＳｉＯ２またはＳｉ３Ｎ４、もしくはゲート絶縁層として機能できる他の何らかの誘電材料をベースにできる。
ゲート６５０は、絶縁層６０４をカバーし、銃眼状のプロフィールを取り囲むゲート材料６０５の他の層からも作られる。ゲート材料層６０５は、状況に応じて（部分的または完全に）ドーピングされるか、シリサイド化されたポリシリコン、ＳｉＧｅのような半導体材料をベースにでき、あるいは、例えば耐熱金属までもベースにしうる。銃眼状のプロフィール６０３は、ゲート６５０に、構造６０２に接触する大きな表面を、従って導電性を提供できるバーＢ１，Ｂ３，Ｂ５，Ｂ７，Ｂ９による良好な伝導面を、持たせるようにできる。
銃眼状のプロフィール６０３は、バーＢ１，Ｂ３，Ｂ５，Ｂ７，Ｂ９が導電性を提供する時に、バーＢ１，Ｂ３，Ｂ５，Ｂ７，Ｂ９のコーナーに閉じ込めた導通をも可能にすることができる。
構造６０２は、基板５００の主要面に平行な長さ方向に、複数のトランジスタソースを形成する基板５００上に作られた第１の領域と、複数のトランジスタドレインを形成する基板５００上に作られた第２の領域をも接続することができる。従って、構造６０２のバーＢ１，Ｂ３，Ｂ５，Ｂ７，Ｂ９は、基板の主要面に垂直な平面内で配列されて互いに平行な５つのチャンネル６３０ａ，６３０ｂ，６３０ｃ，６３０ｄ，６３０ｅを形成する。このチャンネルは、非導電性または半導体のバーＢ２，Ｂ４，Ｂ６，Ｂ８によって相互に分離される。
この構造のバーの数と、さらにこの構造によって形成されるチャンネルの数は限定されない。
図６Ｂは、図６Ａに示したマイクロエレクトロニクスデバイスの代案を示す。上述の構造６０２を、その全長と斜視図により図６Ｂに示す。図６Ｂに示した直交軸
Figure 2007509496
は図６Ａのそれと同じものである。
図６Ｂのマイクロエレクトロニクスデバイスは、異なるトランジスタの５つのスタックされたソース６１０ａ，６１０ｂ，６１０ｃ，６１０ｄ，６１０ｅを有する、基板５００上の第１の領域をも有しているという点で、図６Ａのものと異なっている。このソースは、４つの層６００ａ，６００ｂ，６００ｃ，６００ｄによって相互に分離される非導電性で例えばＳｉＯ２のような絶縁材料をベースとするか、または半導体材料で例えばＳｉＧｅのような半導体材料をベースとする。ソース６１０ａ、６１０ｂ、６１０ｃ、６１０ｄ、６１０ｅは、構造６０２の５つのチャンネル６３０ａ，６３０ｂ，６３０ｃ，６３０ｄ，６３０ｅを介して、やはりスタックされ、４つの非導電性または半導体の層６００ａ，６００ｂ，６００ｃ，６００ｄによってやはり相互に分離された、異なるトランジスタの５つのドレイン６２０ａ，６２０ｂ，６２０ｃ，６２０ｄ，６２０ｅを有する第２の領域に接続される。ゲート６５０はチャンネル６３０ａ，６３０ｂ，６３０ｃ，６３０ｄ，６３０ｅに共通である。ゲート６５０は、直交軸
Figure 2007509496
に対するベクトル
Figure 2007509496
により定義される方向と平行な方向に構造６０２を部分的にカバーする。しかしながら、ゲート６５０は、ゲート酸化膜を用いてチャンネル６３０ａ，６３０ｂ，６３０ｃ，６３０ｄ，６３０ｅのすべてに接触する。
図６Ｂに示すマイクロエレクトロニクスデバイスの特定の特徴によれば、ソース６１０ａ、６１０ｂ、６１０ｃ、６１０ｄ、６１０ｅのスタック、およびドレイン６２０ａ，６２０ｂ，６２０ｃ，６２０ｄ，６２０ｅのスタックは、構造６０２のような銃眼状のプロフィールを作る。
図７は、絶縁層５０１によってカバーされた基板５００を含む、本発明によるマイクロエレクトロニクスデバイスの他の実施形態を示す。薄膜からなる６つのバーＢ１，．．．，Ｂ６を含む構造７０２が絶縁層５０１上にある。図７にバーＢ１，．．．，Ｂ６を断面図で示す。それらは、直交軸
Figure 2007509496
に対するベクトル
Figure 2007509496
により定義される方向と平行な方向に測った場合の、相互に異なる幅を有する。
構造７０２も銃眼状のプロフィール７０３を有する。バーＢ２，Ｂ４，Ｂ６は導電性を提供することができる。
バーＢ１，Ｂ３，Ｂ５は非導電性で、ＳｉＯ２のような絶縁材料をベースとする。それらは、例えば非ドーピングのＳｉＧｅのような材料をベースとし、バーＢ２，Ｂ４，Ｂ６に比較して非常に低い導電性のみを提供するか、または零に近い導電性さえ提供する。
構造７０２は、バーＢ１，Ｂ３，Ｂ５を取り囲む絶縁キャップをも有し、後者（バーＢ１，Ｂ３，Ｂ５）と同じ方向で延在する。絶縁キャップ７０６は、例えば窒化物のような誘電材料をベースにできる。
構造７０２は、銃眼状のプロフィール７０３と一致する、例えば２から５０ナノメートルの幅を有するゲート絶縁層７０４にカバーされる。ゲート絶縁層７０４は、例えばＳｉＯ２またはＳｉ３Ｎ４、あるいはゲート絶縁層として機能できる他の何らかの誘電材料をベースとする。ゲート絶縁層７０４は、構造７０２の銃眼状のプロフィール７０３を取り囲む第２の層７０５にカバーされる。層７０５は、例えば状況に応じてドーピングされたポリシリコン、ＳｉＧｅなどのような半導体材料、もしくは耐熱金属をベースとする。ゲート絶縁層７０４と層７０５によって形成されたアセンブリは、１つ以上のトランジスタのためのゲート７５０を形成する。
上述の絶縁キャップ７０６は、ゲートとバーＢ１，Ｂ３，Ｂ５との間のいかなる導電性をも防止するのに役立てることができる。
バーＢ２，Ｂ４，Ｂ６は、構造７０２が１つ以上のトランジスタソースと１つ以上のトランジスタドレインに接続する１つ以上のトランジスタチャンネルを形成することができる。
図８は、本発明による他のマイクロエレクトロニクスデバイスの実施形態を示す。ここに、このデバイスは絶縁層５０１で覆われた基板５００を含む。ソース８１０を形成する第１のゾーンと、さらにドレイン８２０を形成する第２のゾーンは、絶縁層５０１上にある。ソース８１０とドレイン８２０は、基板の主要面に垂直な方向に、異なる材料をベースとする６つのバーＢ１，．．．，Ｂ６のスタックによって形成された構造８０２によって相互に接続される。構造８０２は、例えば半導体材料Ｂ１，Ｂ３，Ｂ５をベースとするバーと絶縁材料をベースとするバーＢ２，Ｂ４，Ｂ６、との交互配列により形成できる。本実施形態のバーはほぼ同一の長さと幅を有する。バーＢ１，Ｂ３，Ｂ５はソース８１０とドレイン８２０の間に導電性を提供することができ、従ってこの３つがソース８１０とドレイン８２０を接続する単一のトランジスタチャンネル８３０を形成する。チャンネル８３０の導電性を制御できるゲート８５０は、図８に示す直交軸
Figure 2007509496
に対するベクトル
Figure 2007509496
により定義される方向と平行な方向に、構造８０２を部分的にカバーする。
図８に示す装置の代案によれば、構造８０２が、図７に示しかつ上述した銃眼状のプロフィール７０３を含めた構造７０２と置き換えられる。
さて、本発明による電界効果マイクロエレクトロニクスデバイスを製造する方法の第１の実施形態を述べる。これを図９Ａから図９Ｈに示す。
図９Ａに示したこの方法の第１の段階は、基板９００上に、ｎ個の層Ｃ１，．．．，Ｃｎのスタック９０２（ｎは２より大きく、スタックの一部分を非連続線で図式的に示す）を作る段階からなる。基板９００はＳｉＯ２をベースとし、絶縁層９０１、例えばＳｉＯ２をベースとするＳＩＭＯＸ層（酸素注入による分離層）で覆われうる。ｎ個のスタックされた層は、例えばエピタキシーによって、または例えばＣＶＤ（化学気相蒸着）によって作られうるが、とりわけエピタキシーによって作られる。層Ｃ１，．．．，Ｃｎは、相互に異なり、基板５００の主要面に垂直な方向に測った厚さｅ１，．．．ｅｎを有する。
厚さｅ１，．．．ｅｎは、例えば３から１００ナノメートル、または５から１５ナノメートルでありうる。層Ｃ１，．．．，Ｃｎは、例えばシリコンまたはＳｉＧｅまたはＧａＡｓまたはＧｅのような異なる半導体材料をベースとしうる。スタック９０２のいくつか層は、例えばＳｉＯ２のような絶縁材料をベースとしうる。
スタック９０２は、少なくとも２つの連続した異なる材料の層Ｃｉ，Ｃｉ＋１（ｉ∈［１；ｎ］とする）を含む。もし層ＣｉがＳｉのような第１の半導体材料をベースとするならば、層は、例えばＳｉＧｅのような第１の層とは異なる半導体材料をベースとするか、もしくは、例えばＮ型またはＰ型ドーピングされたＳｉなどの第１の材料とは異なるドーピングによる第２のドーピングされた半導体材料をベースとしうる。第２の材料は、例えばＳｉＯ２などの絶縁材料をもベースにできる。
本発明による方法の特定の特徴によれば、スタックは、シリコンのような半導体材料と、例えばＳｉＯ２のような絶縁材料をベースとする層との交互配列、あるいは半導体材料をベースとする層と第２の半導体材料をベースとする層との交互配列によって作ることができる。
このスタックは、例えば、Ｓｉベースの層とＳｉＧｅベースの層の交互配列、またはＧｅベースの層とＧａＡｓベースの層の交互配列、またはＳｉＧｅベースの層とＧｅベースの層の交互配列、またはＮ型かＰ型ドーピングされたＳｉベースの層と非ドーピングのＳｉベースの層の交互配列によって作ることができる。
スタック９０２が一旦製造されると、スタック９０２上に、例えばＳｉ３Ｎ４またはＳｉＯ２をベースとするか、例えばプラズマエッチングのようなエッチングからスタック９０２を保護できる他の何らかの材料をベースとする硬質マスクが堆積される。次に、例えばポリイミドをベースとする感光性の樹指層が硬質マスク層上に堆積される。１つ以上のパターンを有する樹指マスク９０４が、例えばフォトリソグラフィ法によって樹指層内に定義される。次に、樹指マスク９０４によって保護された硬質マスク層が異方性エッチングにさらされ、樹指マスク９０４直下にそれ（樹指マスク９０４）のパターンを複製する硬質マスク９０３が作られる（図９Ｂ）。
硬質マスク９０３は、例えば図１０に示すような矩形の形状を有し、トランジスタソースパターン１０００ａとトランジスタドレインパターン１０００ｃを接続する少なくとも１つのトランジスタチャンネルパターン１０００ｂを有する。
次に、樹指マスク９０４が、例えば酸化プラズマを使った従来の溶解法によって除去される。次に、硬質マスク９０３の下に位置するｎ個の層Ｃ１，．．．，Ｃｎをエッチングする段階が行なわれる。
この方法の代案によれば、スタック９０２が一旦製造されると、硬質マスク層を堆積せずに、樹指層をスタック上に直接堆積することができ、次に樹指マスク９０４をフォトリソグラフィによって形成することができる。そして、第１のエッチング段階が樹指マスク９０４を介して行なわれる。
第１のエッチング段階は、ｎ個の層Ｃ１，．．．，Ｃｎを硬質マスク９０３を介して異方性エッチングすることを含み、それによってｎ個のエッチングされた層Ｃ１，．．．，Ｃｎのスタックが、硬質マスク９０３のパターン（図９Ｃ）と、特に硬質マスクのチャンネルパターン１０００ｂ（図９Ｃには示さず）を複製する。
次に、層Ｃ１，．．．，Ｃｎのうちの１つ以上の層Ｃｋ（ｋ∈［１，ｎ］とする）の選択的な等方性エッチングを含む第２の段階が行なわれ、層Ｃｋを部分的に除去することを可能にする（図９Ｄ）。スタック９０２の層Ｃｋは他の層より小さい規模を有する。その結果、スタック９０２は、基板９００の主要面に垂直な少なくとも１つの方向に、または基板９００の主要面に対し零度以外の角度を与える少なくとも１つの方向に延在する鋸歯状のプロフィール９０５を有することとなる。
第２の選択的なエッチング段階は、好ましくは層Ｃｋに影響を与え、また他の層を無垢のままにしておく。
本発明による方法の特定の特徴によれば、選択的なエッチングによって部分的に除去された層Ｃｋは、例えばＳｉＧｅのような第１の半導体材料をベースとするが、一方でスタックの他の層は、例えばＳｉのような第２の半導体材料をベースとする。選択的なエッチングによって部分的に除去された層Ｃｋは、ＳｉＯ２のような絶縁材料をベースともしうるが、一方でスタックの他の層は、Ｓｉのような半導体材料をベースとする。
図９Ｅに、スタック９０２の一部分の断面図を示す。この断面は、図９Ｄと図９Ｅに共通な直交軸
Figure 2007509496
に対する平面
Figure 2007509496
に垂直な平面内で示すものである。
図９Ｅに示したスタック９０２の一部分は、硬質マスク９０３のチャンネルパターン（図１０で表し、１０００ｂで指し示す）の下に見られ、これを複製している。
スタックのこの部分は、ｎ個のスタックされたほぼ平行六面体形状を有するバーＢ１，．．．，Ｂｎから作られている構造９０２ａの形態で表される（図９Ｅではスタックの一部分を非連続線で図式的に示す）。バーＢ１，．．．，Ｂｎは、エッチングされた層Ｃ１，．．．，Ｃｎの、硬質マスク９０３のチャンネルパターンを複製する部分である。このバーＢ１，．．．，Ｂｎを断面図によって示す。前記構造９０２ａは、選択的にエッチングされた層Ｃｋの部分に対応するいくつかのバーＢｋ（ｋ∈［１，ｎ］とする）を有する。これらのバーＢｋは、直交軸
Figure 2007509496
に対するベクトル
Figure 2007509496
により定義される方向と平行な方向に測った場合の、他のバーよりも小さな幅Ｗｋを有する。
スタックされたバーＢ１，．．．，Ｂｎが異なる幅を有するので、構造９０２ａも鋸歯状のプロフィール９０５を有する。
方法の特定の特徴によれば、スタック９０２の鋸歯状のプロフィール９０５は銃眼状のプロフィールでありうる。実際に、前述の選択的なエッチングの品質に応じて、バーＢｋは完全な平行六面体形状に類似した形状を有しうる。完全な平行六面体形状に類似した形状と相互に異なる幅とを有するスタックされたバーは、銃眼状のプロフィールを作る。
バーＢ１，．．．，Ｂｎを構成する材料の性質に応じて、構造９０２ａは導電性を提供できる１つ以上のバーを有することができ、また状況に応じて、１つ以上の非導電性のバーを有することができる。従って、構造９０２ａは、直交軸
Figure 2007509496
に対する平面
Figure 2007509496
内に配列され、またその平面に平行な１つ以上のトランジスタチャンネルを形成できる。
本発明による方法の他の特定の特徴によれば、構造９０２ａに対し、基板９００の主要面に並行な方向、すなわち平面
Figure 2007509496
に平行な方向に、バーＢｋを取り囲む絶縁キャップ９０７を追加することができる。絶縁キャップ９０７の形成は、例えば２０から５０ナノメートルの窒化物からなる誘電体層９０６を、構造９０２ａ上にコンフォーマルに堆積する段階を含む（図９Ｆ）。
次に、この誘電体層９０６は部分的な等方性エッチングにさらされる。この部分的なエッチングは、誘電体層９０６の厚さを維持するために、好ましくはバーの周りだけに行なわれる。この幅は構造９０２ａ上にその後に形成されうるゲートのバーＢｋへの電気的影響を制限するのに十分なものである。この幅は、例えばその後に構造９０２ａ上に形成されうるゲートの絶縁層より１０倍大きいものでありうる。このように、誘電体層の残りの厚さ部分は絶縁キャップ９０７を形成する（図９Ｇ）。
本発明の方法の特定の特徴によれば、構造９０２ａが一旦作られると、前記構造９０２ａを、ベクトル
Figure 2007509496
と平行な方向に少なくとも部分的にカバーするゲート形成を、次に実行することができる。
また、代案の方法によれば、ゲートの形成前のバーＢ１，．．．，Ｂｎの性質に応じて、構造９０２ａをドーピングすることを含む１つ以上の段階を行うことができる。このドーピングは、例えばＮＭＯＳトランジスタのためのＰ型、また例えばＰＭＯＳトランジスタのためのＮ型でありうる。これらのドーピング段階は、特に、短チャンネル効果の低減を可能にできる。
ゲートの形成は、まず、例えばＳｉ３Ｎ４、ＳｉＯ２、または高い誘電率を有する絶縁材料のような、２から５０ナノメートルの幅を有する絶縁材料を一例として使ったゲート絶縁層９０８の、好ましくはコンフォーマルな堆積によって行なうことができる。ゲート絶縁層９０８は構造９０２ａの鋸歯状のプロフィールと一致する。次に、ゲート絶縁層９０８上に、例えばＳｉＧｅまたはポリシリコンをベースとした半導体、もしくは例えばモリブデンまたはスズをベースとした導電体であるゲート物質層９０９が堆積される。
次に、ゲート絶縁層９０８とゲート物質層９０９はエッチングされてゲート９１０を形成する。ゲート９１０は、構造９０２ａが１つ以上のトランジスタチャンネルを形成するか否かに応じて、複数のチャンネルに共通となりうる。
図９Ｈは、前述のゲート形成段階の後に得られる本発明によるデバイスを示す。構造９０２ａは、基板９００を覆う絶縁層９０１上にある。硬質マスク９０３は、ここまで維持されており、そして構造９０２ａの上面を覆う。ゲート絶縁層９０８および半導体物質層９０９によって形成されたゲート９１０は、構造９０２ａと硬質マスク９０３を覆う。
このようにして、構造９０２ａ上の硬質マスク９０３を保持することは、ゲート９１０と構造９０２ａ上面との間における寄生伝導の防止を可能にできる。
本発明の方法の代案によれば、硬質マスク９０３はゲート９１０の形成前に除去できる。
本発明の方法の特定の特徴によれば、ドレインを形成する第１のゾーンとソースを形成する第２のゾーンは半導体材料をベースとし、ドーピング物質（ドーパント）のイオン注
入によって構造９０２ａの形成後に作ることができ、これによって構造９０２ａがソースとドレインをその幅の方向に接続する。そして、構造９０２ａは、基板の主要面に垂直な平面内でお互いに配列され、また装置の平面にお互いに平行な１つ以上のトランジスタを形成する。
代案の実施形態によれば、ゲート９１０は構造９０２ａをベースとしたダマシン法を使って製造することができる。ゲート９１０の形成は、まず、例えばＨＴＯ（高温酸化物）をベースとする絶縁層９５０の堆積によって行なうことができる。絶縁層９５０はその構造９０２ａの高さより高い厚さで製造でき、これによって後者（構造９０２ａ）をカバーできる。次に、開口９６０が絶縁層９５０に形成され、構造９０２ａが露出される。この開口９６０は、従来のフォトリソグラフィ段階、続いて絶縁層９５０のエッチングを用いて形成される。次に、例えばＳｉＯ２またはＨｆＯ２をベースとするゲート絶縁層９０８が、状況に応じてコンフォーマルに構造９０２ａ上に堆積される（図１１Ａ）。次に、開口９６０が、例えばポリシリコンまたは金属等のゲート材料９０９で充填される（図１１Ｂ）。開口９６０の充填材が後者（開口）の入口から入り込んで絶縁層９５０をカバーすると、開口９６０内だけにゲート材料９０９が保持されるように、後者（開口）の入口のレベルにまでＣＭＰ（化学的機械的平坦化）段階を行うことができる（図１１Ｃ）。
次に、絶縁層９５０を除去する段階を行なうことができる（図１１Ｄ）。
上述のような、周知の従来の技術によるチャンネル構造をそれぞれ有する電界効果トランジスタ構造を示す。 上述のような、周知の従来の技術によるチャンネル構造をそれぞれ有する電界効果トランジスタ構造を示す。 上述のような、周知の従来の技術によるチャンネル構造をそれぞれ有する電界効果トランジスタ構造を示す。 本発明による電界効果マイクロエレクトロニクスデバイスの実施形態を示す。 本発明による電界効果マイクロエレクトロニクスデバイスの実施形態を示す。 本発明による電界効果マイクロエレクトロニクスデバイスの実施形態を示す。 本発明による電界効果マイクロエレクトロニクスデバイスの実施形態を示す。 本発明による電界効果マイクロエレクトロニクスデバイスの実施形態を示す。 本発明による電界効果マイクロエレクトロニクスデバイスの実施形態を示す。 本発明によるマイクロエレクトロニクスデバイスを製造する方法の第１の例を示す。 本発明によるマイクロエレクトロニクスデバイスを製造する方法の第１の例を示す。 本発明によるマイクロエレクトロニクスデバイスを製造する方法の第１の例を示す。 本発明によるマイクロエレクトロニクスデバイスを製造する方法の第１の例を示す。 本発明によるマイクロエレクトロニクスデバイスを製造する方法の第１の例を示す。 本発明によるマイクロエレクトロニクスデバイスを製造する方法の第１の例を示す。 本発明によるマイクロエレクトロニクスデバイスを製造する方法の第１の例を示す。 本発明によるマイクロエレクトロニクスデバイスを製造する方法の第１の例を示す。 図９Ａから図９Ｈで示され、そして［発明を実施するための最良の形態］で述べた本発明による製造方法の例で使用される硬質マスクのために可能なパターンの例を示す。 本発明によるマイクロエレクトロニクスデバイスを製造する方法の特定の例を示す。 本発明によるマイクロエレクトロニクスデバイスを製造する方法の特定の例を示す。 本発明によるマイクロエレクトロニクスデバイスを製造する方法の特定の例を示す。 本発明によるマイクロエレクトロニクスデバイスを製造する方法の特定の例を示す。
符号の説明
１００ 基板
３００ａ、３００ｂ 誘電体層
３１０ａ ソース
３２０ａ ドレイン
３３３ａ トランジスタ
３４０ ゲート
４００ 基板
４０１ 絶縁層
４０２ （マイクロエレクトロニクスデバイスの）構造
４０３ プロフィール
５００ 基板
５０１ 絶縁層
５０２ （マイクロエレクトロニクスデバイスの）構造
５０３ プロフィール
５３０ トランジスタチャンネル
６００ａ，６００ｂ，６００ｃ，６００ｄ 層
６０２ 構造
６０３ プロフィール
６０４ ゲート絶縁層
６０５ ゲート材料層
６１０ａ，６１０ｂ，６１０ｃ，６１０ｄ，６１０ｅ ソース
６２０ａ，６２０ｂ，６２０ｃ，６２０ｄ，６２０ｅ ドレイン
６３０ａ，６３０ｂ，６３０ｃ，６３０ｄ，６３０ｅ チャンネル
６５０ ゲート
７０２ （マイクロエレクトロニクスデバイスの）構造
７０３ プロフィール
７０４ ゲート絶縁層
７０５ 第２の層
７０６ 絶縁キャップ
７５０ ゲート
８０２ （マイクロエレクトロニクスデバイスの）構造
８１０ ソース
８２０ ドレイン
８３０ チャンネル
８３０ トランジスタチャンネル
８５０ ゲート
９００ 基板
９０１ 絶縁層
９０２ スタック
９０２ａ （マイクロエレクトロニクスデバイスの）構造
９０３ 硬質マスク
９０４ 樹指マスク
９０５ プロフィール
９０６ 誘電体層
９０７ 絶縁キャップ
９０８ ゲート絶縁層
９０９ ゲート材料
９０９ ゲート物質層
９１０ ゲート
９５０ 絶縁層
９６０ 開口
１０００ａ トランジスタソースパターン
１０００ｂ トランジスタチャンネルパターン
１０００ｃ トランジスタドレインパターン

Claims (27)

  1. ａ)基板と、
    ｂ)自身の長さ方向において１つ以上のソースと１つ以上のドレインに接続することができる１つ以上のチャンネルを形成する少なくとも１つの構造とを含み、
    前記構造は、前記基板の主要面に垂直な方向において、鋸歯状のプロフィールを成す異なった幅を有する少なくとも２つのバーのスタックによって形成されることを特徴とする電界効果マイクロエレクトロニクスデバイス。
  2. 前記構造の前記プロフィールは銃眼状のプロフィールであることを特徴とする請求項１に記載のマイクロエレクトロニクスデバイス。
  3. 前記スタックは、異なる材料をベースとする少なくとも２つの連続したバーを含むことを特徴とする請求項１または２に記載のマイクロエレクトロニクスデバイス。
  4. 前記スタックは、導電性を提供することができるバーのみを含むことを特徴とする請求項１から３のうちいずれか１項に記載のマイクロエレクトロニクスデバイス。
  5. 前記スタックは、導電性を提供することができる１つ以上のバーと１つ以上の非導電性のバーを含むことを特徴とする請求項１から３のうちいずれか１項に記載のマイクロエレクトロニクスデバイス。
  6. 前記スタックは、導電性を提供することができるバーと非導電性のバーとの交互配列を含むことを特徴とする請求項５に記載のマイクロエレクトロニクスデバイス。
  7. 前記スタックは、異なる半導体材料をベースとする、および／または、異なるドーピング物質を有する少なくとも２つの連続したバーを含むことを特徴とする請求項１から３のうちいずれか１項に記載のマイクロエレクトロニクスデバイス。
  8. 前記スタックは、一方が半導体材料をベースとしており、他方が絶縁材料をベースとする少なくとも２つの連続したバーを含むことを特徴とする請求項１から３のうちいずれか１項に記載のマイクロエレクトロニクスデバイス。
  9. 前記スタックは、一方がＳｉをベースとしており、他方がＳｉＧｅをベースとする少なくとも２つの連続したバーを含むことを特徴とする請求項７に記載のマイクロエレクトロニクスデバイス。
  10. 前記スタックは、一方がＳｉをベースとしており、他方がＳｉＯ２をベースとする少なくとも２つの連続したバーを含むことを特徴とする請求項５または６に記載のマイクロエレクトロニクスデバイス。
  11. 少なくとも１つのバーは、基板の主要面に平行な方向において、絶縁キャップに少なくとも部分的に囲まれていることを特徴とする請求項１から１０のうちいずれか１項に記載のマイクロエレクトロニクスデバイス。
  12. 前記絶縁キャップは窒化物をベースとすることを特徴とする請求項１１に記載のマイクロエレクトロニクスデバイス。
  13. 前記構造は、異なる長さ、および／または、異なる厚さを有する少なくとも２つのバーを含むことを特徴とする請求項１から１２のうちいずれか１項に記載のマイクロエレクトロニクスデバイス。
  14. 前記スタック上に硬質マスクをも含むことを特徴とする請求項１から１３のうちいずれか１項に記載のマイクロエレクトロニクスデバイス。
  15. 前記構造を少なくとも部分的に覆うゲートを、また状況に応じて硬質マスクを含むことを特徴とする請求項１から１４のうちいずれか１項に記載の電界効果マイクロエレクトロニクスデバイス。
  16. 前記構造によって１つ以上のドレインに接続された１つ以上のソースを含むことを特徴とする請求項１から１５のうちいずれか１項に記載の電界効果マイクロエレクトロニクスデバイス。
  17. ａ)基板と、
    ｂ)自身の長さ方向において１つのソースと１つのドレインに接続することができる１つ以上のチャンネルを形成する少なくとも１つの構造とを含み、
    前記構造は、前記基板の主要面に垂直な方向において、異なる材料をベースとする、および／または、異なる幅を有する少なくとも２つのバーのスタックによって形成されることを特徴とする電界効果マイクロエレクトロニクスデバイス。
  18. 異なる幅で、１つ以上のトランジスタチャンネルを形成することができる、少なくとも２つのスタックされたバーを有する少なくとも１つの構造が備えられた電界効果マイクロエレクトロニクスデバイスを製造する方法であって、
    -基板上に、異なる材料をベースとする少なくとも２つの連続した層を有する複数の層のスタックを形成する段階と、
    -前記スタック上に少なくとも１つのマスクを形成する段階と、
    -前記マスクを通して前記層を異方性エッチングする段階と、
    -前記スタックの１つ以上の層を、部分的および選択的にエッチングする段階と、
    を含むことを特徴とする方法。
  19. 前記スタックは、異なる半導体材料をベースとするか、または異なるドーピング物質を有する、少なくとも２つの層を含むことを特徴とする請求項１８に記載の方法。
  20. 前記スタックは、少なくとも１つのＳｉベースの層および少なくとも１つのＳｉＧｅベースの層を含むことを特徴とする請求項１８または１９に記載の方法。
  21. 前記スタックは、絶縁材料をベースとする少なくとも１つの層と、半導体材料をベースとする１つの層を含むことを特徴とする請求項１８から２０のうちいずれか１項に記載の方法。
  22. 前記構造上に誘電体層をコンフォーマルに堆積することをも含むことを特徴とする請求項１８から２１のうちいずれか１項に記載の方法。
  23. 前記誘電体層は窒化物をベースとすることを特徴とする請求項２２に記載の方法。
  24. 前記構造のある特定のバーの周りに絶縁キャップを形成するために、前記誘電体層を部分的に等方性エッチングする段階をも含むことを特徴とする請求項２２または２３に記載の方法。
  25. 前記構造、および状況に応じて硬質マスクを、少なくとも部分的にカバーするゲートを形成する段階をも含むことを特徴とする請求項１８から２４のうちいずれか１項に記載の方法。
  26. 前記ゲートの形成が、
    前記構造を絶縁層でカバーし、
    前記構造を露出するように絶縁層に少なくとも１つの開口を形成し、
    前記構造をゲート絶縁層でカバーし、
    前記開口をゲート材料で充填すること
    からなる段階を含むことを特徴とする請求項２５に記載の方法。
  27. 前記ゲートの形成の前に、前記構造がドープされる１つ以上の段階を含むことを特徴とする請求項２５または２６に記載の方法。
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