CN109427672A - 半导体器件的制造方法及半导体器件 - Google Patents

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Abstract

在制造半导体器件的方法中，形成鳍结构，其中，所述鳍结构包括交替堆叠的第一半导体层和第二半导体层。在鳍结构上方形成牺牲栅极结构。蚀刻未被牺牲栅极结构覆盖的鳍结构的源极/漏极区，由此形成源极/漏极间隔。通过源极/漏极间隔横向地蚀刻第一半导体层。在源极/漏极间隔中，至少在蚀刻的第一半导体层上形成第一绝缘层。在源极/漏极间隔中形成源极/漏极外延层，从而在源极/漏极外延层与第一绝缘层之间形成气隙。本发明还提供了半导体器件。

Description

半导体器件的制造方法及半导体器件
技术领域
本发明的实施例涉及半导体集成电路的制造方法，并且更具体地，涉及包括鳍式场效应晶体管(FinFET)和/或全环栅极(GAA)FET的半导体器件的制造方法，以及半导体器件。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如包括finFET(FinFET)和全环栅极(GAA)FET的多栅极场效应晶体管(FET)的三维设计的发展。在FinFET中，栅电极通过夹置在其中的栅极介电层与沟道区的三个侧面相邻。由于栅极结构围绕(包裹)在鳍的三个表面上，所以晶体管本质上具有控制流经鳍或沟道区的电流的三个栅极。不幸的是，第四侧面(即，沟道的底部)远离栅电极并且因此不在栅极控制下。相反，在GAA FET中，栅电极围绕沟道区的所有侧面，这允许在沟道区中更充分地耗尽并且由于陡峭的亚阈值电流摆幅(SS)和更小的漏致势垒降低(DIBL，drain induced barrier lowering)导致了更少的短沟道效应。随着晶体管尺寸不断地按比例缩小至亚10-15nm技术节点，需要进一步提高GAA FET。
发明内容
根据本发明的一方面，提供了一种制造半导体器件的方法，所述方法包括：形成鳍结构，其中，所述鳍结构包括交替堆叠的多个第一半导体层和多个第二半导体层；在所述鳍结构上方形成牺牲栅极结构；蚀刻所述鳍结构的未被所述牺牲栅极结构覆盖的源极/漏极区，从而形成源极/漏极间隔；通过所述源极/漏极间隔横向地蚀刻所述多个第一半导体层；至少在所述源极/漏极间隔中的蚀刻的多个第一半导体层上形成第一绝缘层；以及在所述源极/漏极间隔中形成源极/漏极外延层，从而在所述源极/漏极外延层与所述第一绝缘层之间形成气隙。
根据本发明的另一方面，提供了一种制造半导体器件的方法，所述方法包括：形成鳍结构，其中，所述鳍结构包括交替堆叠的第一半导体层和第二半导体层；在所述鳍结构上方形成牺牲栅极结构；从所述鳍结构的未被所述牺牲栅极结构覆盖的源极/漏极区去除所述第一半导体层；在所述源极/漏极区中的所述第二半导体层周围以及所述第一半导体层的横向端部上形成第一绝缘层；从所述源极/漏极区中的所述第二半导体层部分地去除所述第一绝缘层；以及在所述源极/漏极区上形成源极/漏极外延层，从而在所述源极/漏极外延层和所述第一半导体层的横向端部之间形成气隙。
根据本发明的又一方面，提供了一种半导体器件，包括：半导体布线，设置在衬底上方；源极/漏极区，与所述半导体布线接触；栅极介电层，设置在所述半导体布线的每个沟道区上并且包裹在所述半导体布线的每个沟道区周围；栅电极层，设置在所述栅极介电层上并且包裹在所述每个沟道区周围；第一绝缘间隔件，分别设置在间隔中，所述间隔由相邻的半导体布线、所述栅电极层和所述源极/漏极区限定；以及气隙，分别设置在所述间隔中。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明。应该注意，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A-图1D示出根据本发明的实施例的半导体FET器件的各个视图。图1A是沿着X方向(源极-漏极方向)的截面图，图1B是对应于图1A的Y1-Y1的截面图，图1C是对应于图1A的Y2-Y2的截面图以及图1D示出对应于图1A的Y3-Y3的截面图。
图1E-图1H示出根据本发明的实施例的半导体FET器件的各个视图。图1E是沿着X方向(源极-漏极方向)的截面图，图1F是对应于图1E的Y1-Y1的截面图，图1G是对应于图1E的Y2-Y2的截面图以及图1H示出对应于图1E的Y3-Y3的截面图。
图2A-图2D示出根据本发明的另一实施例的半导体FET器件的各个视图。图2A是沿着X方向(源极-漏极方向)的截面图，图2B是对应于图2A的Y1-Y1的截面图，图2C是对应于图2A的Y2-Y2的截面图以及图2D示出对应于图2A的Y3-Y3的截面图。
图2E-图2H示出根据本发明的实施例的半导体FET器件的各个视图。图2E是沿着X方向(源极-漏极方向)的截面图，图2F是对应于图2E的Y1-Y1的截面图，图2G是对应于图2E的Y2-Y2的截面图以及图2H示出对应于图2E的Y3-Y3的截面图。
图3A、图3B、图3C、图3D、图3E和图3F示出根据本发明的实施例的内部间隔件区域的各种配置。
图4A-图4D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图4A是沿着X方向(源极-漏极方向)的截面图，图4B是对应于图4A的Y1-Y1的截面图，图4C是对应于图4A的Y2-Y2的截面图以及图4D示出对应于图4A的Y3-Y3的截面图。
图5A-图5D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图5A是沿着X方向(源极-漏极方向)的截面图，图5B是对应于图5A的Y1-Y1的截面图，图5C是对应于图5A的Y2-Y2的截面图以及图5D示出对应于图5A的Y3-Y3的截面图。
图6A-图6D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图6A是沿着X方向(源极-漏极方向)的截面图，图6B是对应于图6A的Y1-Y1的截面图，图6C是对应于图6A的Y2-Y2的截面图以及图6D示出对应于图6A的Y3-Y3的截面图。
图7A-图7D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图7A是沿着X方向(源极-漏极方向)的截面图，图7B是对应于图7A的Y1-Y1的截面图，图7C是对应于图7A的Y2-Y2的截面图以及图7D示出对应于图7A的Y3-Y3的截面图。
图8A-图8D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图8A是沿着X方向(源极-漏极方向)的截面图，图8B是对应于图8A的Y1-Y1的截面图，图8C是对应于图8A的Y2-Y2的截面图以及图8D示出对应于图8A的Y3-Y3的截面图。
图9A-图9D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图9A是沿着X方向(源极-漏极方向)的截面图，图9B是对应于图9A的Y1-Y1的截面图，图9C是对应于图9A的Y2-Y2的截面图以及图9D示出对应于图9A的Y3-Y3的截面图。
图10A-图10D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图10A是沿着X方向(源极-漏极方向)的截面图，图10B是对应于图10A的Y1-Y1的截面图，图10C是对应于图10A的Y2-Y2的截面图以及图10D示出对应于图10A的Y3-Y3的截面图。
图11A-图11D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图11A是沿着X方向(源极-漏极方向)的截面图，图11B是对应于图11A的Y1-Y1的截面图，图11C是对应于图11A的Y2-Y2的截面图以及图11D示出对应于图11A的Y3-Y3的截面图。
图12A-图12D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图12A是沿着X方向(源极-漏极方向)的截面图，图12B是对应于图12A的Y1-Y1的截面图，图12C是对应于图12A的Y2-Y2的截面图以及图12D示出对应于图12A的Y3-Y3的截面图。
图13A-图13D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图13A是沿着X方向(源极-漏极方向)的截面图，图13B是对应于图13A的Y1-Y1的截面图，图13C是对应于图13A的Y2-Y2的截面图以及图13D示出对应于图13A的Y3-Y3的截面图。
图14A-图14D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图14A是沿着X方向(源极-漏极方向)的截面图，图14B是对应于图14A的Y1-Y1的截面图，图14C是对应于图14A的Y2-Y2的截面图以及图14D示出对应于图14A的Y3-Y3的截面图。
图15A-图15D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图15A是沿着X方向(源极-漏极方向)的截面图，图15B是对应于图15A的Y1-Y1的截面图，图15C是对应于图15A的Y2-Y2的截面图以及图15D示出对应于图15A的Y3-Y3的截面图。
图16A-图16D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图16A是沿着X方向(源极-漏极方向)的截面图，图16B是对应于图16A的Y1-Y1的截面图，图16C是对应于图16A的Y2-Y2的截面图以及图16D示出对应于图16A的Y3-Y3的截面图。
图17A-图17D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图17A是沿着X方向(源极-漏极方向)的截面图，图17B是对应于图17A的Y1-Y1的截面图，图17C是对应于图17A的Y2-Y2的截面图以及图17D示出对应于图17A的Y3-Y3的截面图。
图18A-图18D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图18A是沿着X方向(源极-漏极方向)的截面图，图18B是对应于图18A的Y1-Y1的截面图，图18C是对应于图18A的Y2-Y2的截面图以及图18D示出对应于图18A的Y3-Y3的截面图。
图19A-图19D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图19A是沿着X方向(源极-漏极方向)的截面图，图19B是对应于图19A的Y1-Y1的截面图，图19C是对应于图19A的Y2-Y2的截面图以及图19D示出对应于图19A的Y3-Y3的截面图。
图20A-图20D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图20A是沿着X方向(源极-漏极方向)的截面图，图20B是对应于图20A的Y1-Y1的截面图，图20C是对应于图20A的Y2-Y2的截面图以及图20D示出对应于图20A的Y3-Y3的截面图。
图21A-图21D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图21A是沿着X方向(源极-漏极方向)的截面图，图21B是对应于图21A的Y1-Y1的截面图，图21C是对应于图21A的Y2-Y2的截面图以及图21D示出对应于图21A的Y3-Y3的截面图。
图22A-图22D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图22A是沿着X方向(源极-漏极方向)的截面图，图22B是对应于图22A的Y1-Y1的截面图，图22C是对应于图22A的Y2-Y2的截面图以及图22D示出对应于图22A的Y3-Y3的截面图。
图23A-图23D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图23A是沿着X方向(源极-漏极方向)的截面图，图23B是对应于图23A的Y1-Y1的截面图，图23C是对应于图23A的Y2-Y2的截面图以及图23D示出对应于图23A的Y3-Y3的截面图。
图24A-图24D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图24A是沿着X方向(源极-漏极方向)的截面图，图24B是对应于图24A的Y1-Y1的截面图，图24C是对应于图24A的Y2-Y2的截面图以及图24D示出对应于图24A的Y3-Y3的截面图。
图25A-图25D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图25A是沿着X方向(源极-漏极方向)的截面图，图25B是对应于图25A的Y1-Y1的截面图，图25C是对应于图25A的Y2-Y2的截面图以及图25D示出对应于图25A的Y3-Y3的截面图。
图26A、图26B和图26C示出根据本发明的实施例的源极/漏极区的各种配置。
图27A-图27D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图27A是沿着X方向(源极-漏极方向)的截面图，图27B是对应于图27A的Y1-Y1的截面图，图27C是对应于图27A的Y2-Y2的截面图以及图27D示出对应于图27A的Y3-Y3的截面图。
图28A-图28D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图28A是沿着X方向(源极-漏极方向)的截面图，图28B是对应于图28A的Y1-Y1的截面图，图28C是对应于图28A的Y2-Y2的截面图以及图28D示出对应于图28A的Y3-Y3的截面图。
图29A-图29D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图29A是沿着X方向(源极-漏极方向)的截面图，图29B是对应于图29A的Y1-Y1的截面图，图29C是对应于图29A的Y2-Y2的截面图以及图29D示出对应于图29A的Y3-Y3的截面图。
图30A-图30D示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。图30A是沿着X方向(源极-漏极方向)的截面图，图30B是对应于图30A的Y1-Y1的截面图，图30C是对应于图30A的Y2-Y2的截面图以及图30D示出对应于图30A的Y3-Y3的截面图。
图31A和图31B示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。
图32A和图32B示出根据本发明的另一实施例的制造半导体FET器件的各个阶段之一。
图33示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。
图34示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。
图35示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。
图36示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。
图37示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。
图38示出根据本发明的实施例的制造半导体FET器件的各个阶段之一。
图39至图56C示出了根据本发明的一个实施例的用于制造GAA FET器件的示例性顺序工艺。
具体实施方式
应该理解，以下公开内容提供了用于实现本发明的不同部件的许多不同实施例或实例。下面描述了组件和布置的特定实施例或实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于器件的工艺条件和/或期望的特性。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例被任意地绘制。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由...制成”可以表示“包含”或“由...组成”。在本发明中，短语“A、B和C中的一个”表示“A、B和/或C”(A；B；C；A和B；A和C；B和C；或A、B和C)，并且除非另有声明，否组该短于不是指来自A的一个元件、来自B的一个元件和来自C的一个元件。
通常，当通过选择性地蚀刻牺牲半导体层来释放纳米线(NW)时，很难控制横向蚀刻的量。因为用于NW释放蚀刻的横向蚀刻控制或蚀刻预算不充分，所以当在去除伪多晶栅之后实施NW释放蚀刻工艺时，可能会蚀刻NW的横向端部。如果不存在蚀刻停止层，则栅电极可以接触源极/漏极(S/D)外延层。此外，对栅极漏极电容Cgd的影响更大。如果在栅极和S/D区之间不存在电介质膜，则Cgd变大，这将降低电路速度。
在本发明中，提供了一种用于制造用于GAA FET和堆叠的沟道FET的金属栅电极与源极/漏极(S/D)外延层之间的内部间隔件的方法。更具体地说，本发明涉及半导体器件以及当实施用于纳米线(NW)形成的选择性蚀刻工艺时用于克服“横向蚀刻问题”的方法。具体地，在本发明中，在栅电极和S/D外延层之间提供一个或多个低k层和/或气隙以便于减小其间的电容。
在本发明中，源极/漏极是指源极和/或漏极。应该注意，在本发明中，源极和漏极可以互换使用，并且其结构基本上相同。
图1A-图1D示出根据本发明的实施例的半导体FET器件的各个视图。图1A是沿着X方向(源极-漏极方向)的截面图，图1B是对应于图1A的Y1-Y1的截面图，图1C是对应于图1A的Y2-Y2的截面图以及图1D示出对应于图1A的Y3-Y3的截面图。
如图1A-图1D所示，半导体布线25设置在半导体衬底10上方，并且沿着Z方向(衬底10的主表面的法线方向)垂直地进行布置。在一些实施例中，衬底10包括至少位于其表面部分上的单晶半导体层。衬底10可以包括单晶半导体材料，例如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在特定实施例中，衬底10由晶体硅制成。
衬底10可以在其表面区域中包括一个或多个缓冲层(未示出)。缓冲层可以用来将衬底的晶格常数逐渐地改变为源极/漏极区的晶格常数。缓冲层可以由外延生长的单晶半导体材料形成，例如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN和InP。在特定实施例中，衬底10包括在硅衬底10上外延生长的硅锗(SiGe)缓冲层。SiGe缓冲层的锗浓度可以从最底部缓冲层的30％的锗原子比增加到最顶部缓冲层的70％的锗原子比。
如图1A-图1C所示，半导体布线25设置在衬底10上方，半导体布线25是沟道层。在一些实施例中，半导体布线25设置在从衬底10凸出的鳍结构(未示出)上方。栅极介电层82和栅电极层84包裹在每个沟道层25周围。在一些实施例中，栅极介电层82包括界面层和高k介电层。栅极结构包括栅极介电层82、栅电极层84和侧壁间隔件40。虽然图1A-图1C示出了四条半导体布线25，但是半导体布线25的数量不限于四条，并且可以少至一条或多于四条，并且可以多达十条。
此外，源极/漏极外延层50设置在衬底10上方。源极/漏极外延层50与沟道层25直接接触，并且被内部间隔件区域31和栅极介电层82分隔开。在一些实施例中，每个内部间隔件区域31均包括第一绝缘层33和气隙37。第一绝缘层33共形地形成在内部间隔件区域31的内表面上，内部间隔件区域31包括相邻的两个半导体布线25和栅极介电层82的端部的部分。如图1A所示，内部间隔件区域31的沿着X方向的横截面基本上为矩形。
层间介电(ILD)层70设置在S/D外延层50上方，并且导电接触层72设置在S/D外延层50上，并且穿过ILD层70的导电插塞75设置在导电接触层72上方。导电接触层72包括一层或多层导电材料。在一些实施例中，导电接触层72包括硅化物层，例如WSi、NiSi、TiSi或CoSi或其他合适的硅化物材料。
图1E-图1H示出根据本发明的实施例的半导体FET器件的各个视图。图1E是沿着X方向(源极-漏极方向)的截面图，图1F是对应于图1E的Y1-Y1的截面图，图1G是对应于图1E的Y2-Y2的截面图以及图1H示出对应于图1E的Y3-Y3的截面图。
在该实施例中，源极/漏极外延层50包裹(又称环绕)设置在源极/漏极区处的第二半导体层25周围。
图2A-图2D示出根据本发明的另一实施例的半导体FET器件的各个视图。图2A是沿着X方向(源极-漏极方向)的截面图，图2B是对应于图2A的Y1-Y1的截面图，图2C是对应于图2A的Y2-Y2的截面图以及图2D示出对应于图2A的Y3-Y3的截面图。与参照图1A-图1D描述的前述实施例相同或类似的材料、配置、尺寸和/或工艺可以用在图2A-图2D的实施例中，并且可以省略其详细说明。
在该实施例中，如图2A所示，内部间隔件区域31的沿着X方向的横截面基本上为三角形。该三角形由半导体布线25的(111)刻面(facet)进行限定。
图2E-图2H示出根据本发明的实施例的半导体FET器件的各个视图。图2E是沿着X方向(源极-漏极方向)的截面图，图2F是对应于图2E的Y1-Y1的截面图，图2G是对应于图2E的Y2-Y2的截面图以及图2H示出对应于图2E的Y3-Y3的截面图。
在该实施例中，源极/漏极外延层50包裹设置在源极/漏极区处的第二半导体层25。
图3A、图3B、图3C、图3D、图3E和图3F示出根据本发明的实施例的内部间隔件区域的各种配置。图3A-图3C示出具有矩形横截面的内部间隔件区域，以及图3D-图3F示出具有三角形横截面的内部间隔件区域。
如图3A和图3D所示，在一些实施例中，内部间隔件区域31包括第一绝缘层33和气隙37。第一绝缘层33具有(旋转90度的)U形横截面。气隙37位于S/D侧面处以与S/D外延层50接触。
在其他实施例中，如图3B和图3E所示，内部间隔件区域31包括第一绝缘层33、第二绝缘层35和气隙37。气隙37位于S/D侧面处以与S/D外延层50接触，并且在一些实施例中，第二绝缘层35位于栅电极侧面处并且不与S/D外延层50接触。在一些实施例中，气隙37的宽度Wa在约0.5nm至约2.0nm的范围内，并且在其他实施例中，气隙37的宽度Wa在从约0.8nm至约1.5nm的范围内。
在特定实施例中，如图3C和图3F所示，在内部间隔件区域31中未形成气隙。在这种情况下，内部间隔件区域31包括两个或多个绝缘层。在一些实施例中，内部间隔件区域31包括第一绝缘层33和与S/D外延层50接触的第二绝缘层35。
在一些实施例中，第一绝缘层33包括氮化硅(SiN)和氧化硅(SiO2)中的一种，并且具有在约0.5nm至约3.0nm范围内的厚度。在其他实施例中，第一绝缘层33具有在约1.0nm至约2.0nm范围内的厚度。
在一些实施例中，第二绝缘层35由低k(介电常数低于SiO2的介电常数)材料制成。低k材料包括SiOC、SiOCN、有机材料或多孔材料、或任何其他合适的材料。在一些实施例中，第二绝缘层35具有在约0.5nm至约3.0nm的范围内的厚度，并且在其他实施例中，第二绝缘层35具有在约1.0nm至约2.0nm的范围内的厚度。
图4A-图4D至图13A-图13D示出根据本发明的实施例的制造半导体FET器件的各个阶段。在图4A-图13D中，图“A”是沿着X方向(源极-漏极方向)的截面图，图“B”是对应于相应的图“A”的Y1-Y1的截面图，图“C”是对应于相应的图“A”的Y2-Y2的截面图，以及图“D”是对应于相应的图“A”的Y3-Y3的截面图。应该理解，可以在由图4A-图13D所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的附加的实施例，可以替换或者删除下面描述的一些操作。操作/工艺的顺序可以互换。与参照图1A-图3F描述的前述实施例相同或相似的材料、配置、尺寸和/或工艺可以用在图4A-图13D的实施例中，并且可以省略其详细说明。
图4A-图4D示出在具有交替地堆叠的第一半导体层20和第二半导体层25的鳍结构上方形成伪栅极结构之后的结构。可以通过由图33-图38所示的以下操作来制造该结构。可以在美国专利申请号15/157,139、申请号15/064,402和/或申请号15,098,073中找到制造GAA FET的一般方法，其全部内容在此引入作为参考。
下文中，将参照附图39-56C对该制造方法进行描述。
图39至图56C示出了根据本发明的一个实施例的用于制造GAA FET器件的示例性顺序工艺。应该明白，可以在图39至图56C所示的工艺之前、期间和/或之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除以下所描述的一些操作。操作/工艺的顺序可以互换。
如图39所示，在衬底3910上方形成堆叠的半导体层。堆叠的半导体层包括第一半导体层3920和第二半导体层3925。
在一个实施例中，衬底3910包括至少位于它表面部分上的单晶半导体层。衬底3910可以包括单晶半导体材料，诸如但是不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在这个实施例中，衬底3910由Si制成。
衬底3910可以包括位于它的表面区域中的一个或多个缓冲层(未示出)。该缓冲层可以用于将晶格常数从衬底的晶格常数逐渐改变至源极/漏极区域的晶格常数。可以由外延生长的单晶半导体材料(诸如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP)形成缓冲层。在特定实施例中，衬底3910包括在硅衬底3910上外延生长的硅锗(SiGe)缓冲层。SiGe缓冲层的锗浓度可以从最底缓冲层的30原子百分比的锗增大至最顶缓冲层的70原子百分比的锗。
第一半导体层3920和第二半导体层3925由具有不同晶格常数的材料制成并且可以包括诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP的一层或多层。
在一些实施例中，第一半导体层3920和第二半导体层3925由Si、Si化合物、SiGe、Ge或Ge化合物制成。在一个实施例中，第一半导体层3920是Si1-xGex(其中，x大于约0.3)或Ge(x＝1.0)并且第二半导体层3925是Si或Si1-yGey，其中，y少于约0.4并且x＞y。在本发明中，“M”化合物或“M基化合物”意味着化合物的主体是M。
在另一实施例中，第二半导体层3925是Si1-yGey(其中，y大于约0.3)或Ge，并且第一半导体层3920是Si或Si1-xGex，其中，x小于约0.4并且x＜y。在又一实施例中，第一半导体层3920由Si1-xGex制成，其中，x在约0.3至约0.8的范围内，并且第二半导体层3925由Si1-xGex制成，其中，x在约0.1至约0.4的范围内，其中，第一半导体层3920和第二半导体层3925的Ge的量是不同的。
在图39中，设置了第一半导体层3920的六个层和第二半导体层3925的六个层。然而，层数不限于六个，并且可以小到1个(每层)，并且在一些实施例中，形成第一半导体层和第二半导体层的每个的2层至10层。通过调整堆叠层的数量，可以调整GAA FET器件的驱动电流。
在衬底3910上方外延形成第一半导体层3920和第二半导体层3925。第一半导体层3920的厚度可以等于或大于第二半导体层3925的厚度，并且在一些实施例中，第一半导体层3920的厚度在约5nm至约50nm的范围内，而在其它实施例中，在约10nm至约30nm的范围内。在一些实施例中，第二半导体层3925的厚度在约5nm至约30nm的范围内，而在其它实施例中，在约10nm至约20nm的范围内。第一半导体层3920的每个的厚度可以相同或可以改变。在特定实施例中，第一半导体层3920的厚度小于第二半导体层3925的厚度。
在一些实施例中，底部第一半导体层(距离衬底3910最近的层)比其他第一半导体层厚。在一些实施例中，底部第一半导体层的厚度在约10nm至约50nm的范围内，或在其它实施例中，在约20nm至约40nm的范围内。
下一步，如图40所示，在堆叠层上方形成掩模层3930。在一些实施例中，掩模层3930包括第一掩模层3932、第二掩模层3934和第三掩模层3936。第一掩模层3932是由氧化硅制成的垫氧层(可以通过热氧化形成)。第二掩模层3934由氮化硅(SiN)制成并且第三掩模层3936由氧化硅制成，通过包括低压CVD(LPCVD)和等离子体增强CVD(PECVD)的化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、或其它合适的工艺形成第二掩模层3934和第三掩模层3936。通过使用包括光刻和蚀刻的图案化操作将掩模层3930图案化成掩模图案。
下一步，如图41所示，通过使用图案化的掩模层来图案化第一半导体层3920和第二半导体层3925的堆叠层，从而堆叠层形成为在Y方向上延伸的鳍结构Fn和Fp。在随后的制造操作中，鳍结构Fn用于形成n-型FET而鳍结构Fp用于形成p-型FET。每个鳍结构均包括底层3915，该底层3915是蚀刻的衬底的部分。
在一些实施例中，鳍结构沿着X方向的宽度W1在约5nm至约40nm的范围内，而在其它实施例中，在约6nm至约15nm的范围内。鳍结构沿着Z方向的高度H1在约30nm至约200nm的范围。
在形成鳍结构之后，在衬底上方形成包括一个或多个绝缘材料层的隔离绝缘层3950，从而使得鳍结构完全地嵌入在隔离绝缘层3950内。用于绝缘层3950的绝缘材料可以包括通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟掺杂的硅酸盐玻璃(FSG)或低K介电材料。在隔离绝缘层3950的形成之后，可以实施退火操作。之后，如图42所示，实施诸如化学机械抛光(CMP)方法和/或回蚀方法的平坦化操作，从而使得垫氧层3932的上表面从绝缘材料层处暴露。在一些实施例中，暴露了鳍结构的上表面。
在一些实施例中，如图42所示，在图41的结构上方形成第一衬垫层3942并且在第一衬垫层3942上方进一步形成第二衬垫层3944。第一衬垫层3942由氧化硅或氧化硅基材料制成并且第二衬垫层3944由SiN或氮化硅基材料制成。在其它实施例中，第二衬垫层3944由氧化硅或氧化硅基材料制成并且第一衬垫层3942由SiN或氮化硅基材料制成。
之后，如图43所示，在图42的结构上方形成掩模层3960。掩模层3960由诸如SiN、SiON或SiCN的氮化硅基材料制成，该掩模层3960相较于隔离绝缘层3950具有更高的蚀刻选择性。
随后，通过使用光刻和蚀刻操作来图案化掩模层3960以制成开口和剩余的边界部分3961。之后，如图44所示，使隔离绝缘层3950凹进，通过开口部分地暴露了鳍结构的部分。如图44所示，鳍结构的端部掩埋在隔离绝缘层中，从而形成锚状结构3955。如图44所示，暴露的鳍结构Fp包括第一半导体层3920P和第二半导体层3925P的堆叠结构，暴露的鳍结构Fn包括第一半导体层3920N和第二半导体层3925N的堆叠结构。在图43中以及之后，鳍结构包括七个第一半导体层和六个第二半导体层。
如图44所示，底部第一半导体层部分地从隔离绝缘层3950暴露。在其它实施例中，底部第一半导体层完全地嵌入在隔离绝缘层3950内或完全地从隔离绝缘层3950暴露。
在一些实施例中，两个锚状结构之间的宽度W2在约40nm至约25μm的范围内。在一些实施例中，锚状结构3961的宽度W3在约15nm至约25μm的范围内。两个锚状结构的宽度可以相同或彼此不同。
如图45所示，在鳍结构从隔离绝缘层3950暴露之后，去除鳍结构Fn中的各第一半导体层3920N，从而形成第二半导体层3925N的布线。由于锚状结构3955在鳍结构Fn的两端处形成，因此可以由锚状结构支撑第二半导体层3925N的布线，并且在这个制造工艺阶段中可以去除鳍结构Fn中的第一半导体层3920N。
类似地，蚀刻鳍结构Fp中的第二半导体层3925P。不同于鳍结构Fn，在这个实施例中部分地去除第二半导体层3925P。在特定实施例中，从鳍结构Fp处完全地去除第二半导体层3925P。
可以使用相对于第二半导体层3925N选择性地蚀刻第一半导体层3920N的蚀刻剂或相对于第一半导体层3920P选择性地蚀刻第二半导体层3925P的蚀刻剂来去除或蚀刻第一半导体层3920N和第二半导体层3925P。
当第一半导体层3920N是Ge或SiGe并且第二半导体层3925N是Si时，可以使用湿蚀刻剂(诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液)来选择性地去除第一半导体层3920N。
当第一半导体层3920N是Si并且第二半导体层3925N是Ge或SiGe时，可以使用湿蚀刻剂(诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液)选择性地去除第一半导体层3920N。
类似地，对于鳍结构Fp，通过使用适当地蚀刻剂来选择性地蚀刻第二半导体层3925P。当蚀刻鳍结构Fp时，鳍结构Fn由诸如光刻胶层或介电层的保护层覆盖，并且当蚀刻鳍结构Fn时，鳍结构Fp由保护层覆盖。用于鳍结构Fp和Fn的蚀刻操作的顺序可以互换。在这个阶段可以去除剩余的边界部分3961。
图46示出了在暴露的鳍结构(布线)上方形成牺牲栅极结构之后的结构。牺牲栅极结构包括牺牲栅电极3970和牺牲栅极介电层3970N。在鳍结构的将变成沟道区域的部分上方形成牺牲栅极结构。牺牲栅极结构限定了GAA FET的沟道区域。
通过在鳍结构(布线)上方第一毯式沉积牺牲栅极介电层来形成牺牲栅极介电层3970N。牺牲栅极介电层包括氧化硅、氮化硅或氮氧化硅的一层或多层。在一些实施例中，牺牲栅极介电层的厚度在约1nm至约5nm的范围内。之后，在牺牲栅极介电层上和鳍结构(布线)上方毯式沉积牺牲栅电极层，从而使得鳍结构(布线)完全地嵌入在牺牲栅电极层内。牺牲栅电极层包括硅，诸如多晶硅或非晶硅。在一些实施例中，牺牲栅电极层的厚度在约100nm至约200nm的范围内。在一些实施例中，牺牲栅电极层经受平坦化操作。使用包括LPCVD和PECVD的CVD、PVD、ALD或其它合适的工艺来沉积牺牲栅极介电层和牺牲栅电极层。
随后，在牺牲栅电极层上方形成掩模层3971。掩模层3971包括垫SiN层3972和氧化硅掩模层3974。
下一步，如图46所示，对掩模层3971实施图案化操作并且将牺牲栅电极层图案化成牺牲栅极结构G1至G4。通过图案化牺牲栅极结构，部分地暴露第一半导体层和第二半导体层在牺牲栅极结构相对两侧上的堆叠层以作为源极/漏极(S/D)区域。在本发明中，源极和漏极互换使用并且它们的结构基本相同。在一些实施例中，与G4类似的附加牺牲栅极结构(未示出)设置与G4相对(关于G1)的一侧上。
在图46所示的一个实施例中，在鳍结构Fp和Fn上方形成牺牲栅极结构G1，而仅在鳍结构Fp上方形成牺牲栅极结构G2和G3并且仅在鳍结构Fn上方形成牺牲栅极结构G4。牺牲栅极结构的配置不限于图46。
如图47A和图47B所示，在形成牺牲栅极结构之后，通过使用CVD或其它合适的方法共形地形成用于侧壁间隔件的绝缘材料的毯式层3977。图47B是对应于图47A的切线X1-X1(G1和G3之间)的切割图。毯式层3977以共形的方式沉积，从而使得毯式层3977在牺牲栅极结构的垂直面(诸如侧壁)、水平面和顶面上形成为具有基本相等的厚度。在一些实施例中，毯式层3977沉积为在约2nm至约10nm的范围内的厚度。在一个实施例中，毯式层3977的绝缘材料是诸如SiN、SiON、SiOCN或SiCN和它们的组合的氮化硅基材料。
如图47B所示，在鳍结构Fn中，牺牲栅极介电层3970N插入在各第二半导体层3925N之间，而鳍结构Fp包括交替堆叠的第一半导体层3920P和部分地蚀刻的第二半导体层3925P，并且第二半导体层3925P的侧面由牺牲栅极介电层3970P覆盖。
此外，如图48A和图48B所示，在牺牲栅极结构的相对侧壁上形成侧壁间隔件3976。图48B是对应于图48A的线X1-X1(G1和G3之间)的切割图。
在形成毯式层3977之后，例如，使用反应离子蚀刻(RIE)对毯式层3977实施各向异性蚀刻。在各向异性蚀刻工艺期间，大多数绝缘材料从水平面处去除，保留在垂直面(诸如牺牲栅极结构的侧壁和暴露的鳍结构的侧壁)上的介电间隔件层。掩模层3974可以从侧壁间隔件处暴露。在一些实施例中，如图48B所示，随后实施各向同性蚀刻以从暴露的鳍结构Fn和Fp的侧壁的上部去除绝缘材料。在其它实施例中，完全地去除位于鳍结构的侧壁上的绝缘材料。在一些实施例中，各向同性蚀刻是湿蚀刻工艺。
如图49A和图49B所示，在鳍结构Fp和Fn的至少上部从侧壁间隔件处暴露之后，在鳍结构Fp和Fn的暴露的部分上以及周围形成p-型FET的源极/漏极(S/D)层3980P和n-型FET的S/D层3980N。图49B是对应于图49A的切线X1-X1(G1和G3之间)的切割图。
用于S/D层3980P的材料包括Ge或SiGe的一层或多层，其中，S/D层3980P的Ge含量高于第一半导体层3920P。III-V族化合物半导体的一层或多层可以用于S/D层3980P。用于S/D层3980N的材料包括SiP或SiC的一层或多层。
通过使用CVD、ALD或分子束外延(MBE)的外延生长方法形成S/D层3980P和3980N。当形成S/D层3980P时，鳍结构Fn由诸如SiN的保护层覆盖，并且当形成S/D层3980N时，鳍结构Fp由保护层覆盖。
图50A至图52C示出了鳍结构Fp的源极/漏极区域的放大视图。
在图50A、图51A和图52A中，第二半导体层在图46的制造阶段被完全地去除。S/D层3980P完全地围绕第一半导体层3920P形成，因此S/D层3980P的表面面积可以最大化。
在图50B、图51B和图52B中，第二半导体层3925P在图46的制造阶段部分地被蚀刻。在这种情况下，保持通过剩余的第二半导体层3925P向第一半导体层3920P施加的应力，同时可以获得S/D层3980P的相对较大的表面面积。在图50B、图51B和图52B中，第二半导体层3925P的截面具有凹形形状。在其它实施例中，第二半导体层3925P的截面具有矩形形状。
在图50C、图51C和图52C中，第二半导体层3925P在图45的制造阶段没有被蚀刻。在这种情况下，可以保持通过剩余的第二半导体层3925P向第一半导体层3920P施加的应力。
如图53A和图53B所示，在形成S/D层之后，在整个结构上方形成层间介电层(ILD)3990并且之后通过CMP操作平坦化层间介电层3990的上部，从而暴露牺牲栅电极层3970的上表面。图53B是对应于图53A的线X2-X2的切割图。
用于ILD层3990的材料包括包含Si、O、C和/或H的化合物(诸如SiCOH和SiOC)。诸如聚合物的有机材料可以用于ILD层3990。此外，在一些实施例中，在形成ILD层3990之前，在图49A和图49B的结构上方形成氧化硅层3992，并且之后在氧化硅层3992上方进一步形成SiN层3994。也可以在ILD层3990上方形成SiN层3996以保护ILD层3990在牺牲栅极氧化物的去除期间免受蚀刻的影响。当牺牲栅极氧化物层薄时，SiN层3996可以是不必要的。
随后，如图54所示，去除牺牲栅电极3970和牺牲栅极介电层3975，从而暴露随后变成FET的沟道层的鳍结构Fp和Fn。图54是对应于图53A的线X1-X1(G1和G3之间)的切割图。
在牺牲栅极结构的去除期间，ILD层3990保护S/D结构3980P和3980N。可以使用等离子体干蚀刻和/或湿蚀刻来去除牺牲栅极结构。当牺牲栅电极3970是多晶硅并且ILD层3990是氧化硅时，诸如TMAH溶液的湿蚀刻剂可以用于选择性地去除牺牲栅电极3970。之后，使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极介电层3975。图54示出了完全地去除S/D区域处的侧壁间隔件的情况。
如图55所示，在去除牺牲栅极结构之后，在每个沟道层(3920P、3920N、3925N)周围形成栅极介电层5100，并且在栅极介电层5100上形成栅电极层5110。在图55中，第二半导体层3925P的截面具有凹形形状。在其它实施例中，第二半导体层3925P的截面具有矩形形状。
在特定实施例中，栅极介电层5100包括介电材料5104(诸如氧化硅、氮化硅或高k介电材料)、其它合适的介电材料和/或它们的组合的一层或多层。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层5100包括在沟道层和介电材料5104之间形成的界面层5102。
可以由CVD、ALD或任何合适的方法形成栅极介电层5100。在一个实施例中，使用诸如ALD的高共形沉积工艺形成栅极介电层5100以确保在每个沟道层周围形成的栅极介电层具有均匀的厚度。在一个实施例中，栅极介电层5100的厚度在约1nm至约6nm的范围内。
在栅极介电层5100上形成栅电极层5110以围绕每个沟道层。栅电极层5110包括导电材料(诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、钽、镍、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它合适的材料和/或它们的组合)的一层或多层。
可以由CVD、ALD、电镀或其它合适的方法形成栅电极层5110。栅电极层也沉积在ILD层3990的上表面上方。之后，例如，通过使用CMP平坦化形成在ILD层3990上方的栅极介电层和栅电极层，直至暴露ILD层3990的顶面。在一些实施例中，当使用SiN层3996时，实施平坦化操作，直至暴露SiN层3996的顶面。
在本发明的特定实施例中，一个或多个功函调整层(未示出)介于栅极介电层5100和栅电极5110之间。功函调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或这些材料的两种或多种的多层。对于n-沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一种或多种用作功函调整层，并且对于p-沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一种或多种用作功函调整层。可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺形成功函调整层。此外，可以使用不同的金属层分别形成用于n-沟道FET和p-沟道FET的功函调整层。
随后，如图56A至图56C所示，在图55的结构上方形成介电层5122、5124和5126，并且形成接触层5130。图56B是对应于图56A的线Y1的截面图并且图56C是对应于图56A的线Y2的截面图。
介电层5122由与SiN层3996相同的材料SiN制成。例如，介电层5124由氮化硅基材料或氧化硅基材料制成。例如，介电层5126由氧化硅基材料制成。接触层5130包括诸如Co、W、Ni、Al或Cu的金属材料的一层或多层。在一些实施例中，在形成接触层5130之前，形成诸如TiN或TaN的阻挡层5132。
在图56A至图56C的结构中，在鳍结构或布线的端处形成锚状结构3955。具体地，在n-型FET中，沟道层包括由第二半导体层3925N制成的半导体布线，并且该半导体布线穿过源极/漏极区域并且进入锚状结构。在锚状结构中，半导体布线的端不具有栅电极层并且不具有栅极电介质，并且夹置在第一半导体层3920N之间。在p-型FET中，沟道层包括第一半导体层3920P和部分地蚀刻的第二半导体层3925P的鳍结构。在锚状结构中，鳍结构具有第一半导体层3920P和未蚀刻的第二半导体层3925P并且不具有栅电极层并且不具有栅极电介质。
如图33所示，将杂质离子(掺杂剂)12注入到硅衬底10中以形成阱区。实施离子注入以防止穿通效应(punch-through effect)。衬底10可以包括已经适当地掺杂有杂质(例如，p型或n型导电性)的各个区域。掺杂剂12是诸如用于n型FinFET的硼(BF2)和用于p型FinFET的磷。
然后，如图34所示，在衬底10上方形成堆叠的半导体层。堆叠的半导体层包括第一半导体层20和第二半导体层25。此外，在堆叠的层上方形成掩模层16。
第一半导体层20和第二半导体层25由具有不同晶格常数的材料制成，并且可以包括Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP中的一层或多层。
在一些实施例中，第一半导体层20和第二半导体层25由Si、Si化合物、SiGe、Ge或Ge化合物制成。在一个实施例中，第一半导体层20是Si1-xGex(其中，x大于约0.3)或Ge(x＝1.0)，并且第二半导体层25是Si或Si1-yGey(其中，y小于约0.4并且x>y)。在本发明中，“M化合物”或“M基化合物”是指大部分化合物是M。
在另一实施例中，第二半导体层25是Si1-yGey(其中，y大于约0.3)或Ge，并且第一半导体层20是Si或Si1-xGex(其中，x小于约0.4并且x<y)。在其他实施例中，第一半导体层20由Si1-xGex制成，其中x在约0.3至约0.8的范围内，并且第二半导体层25由Si1-yGey制成，其中y在约0.1至约0.4的范围内。
在图34中，设置了四层第一半导体层20和四层第二半导体层25。然而，层的数量不限于四层，并且可以小至1(各层)，并且在一些实施例中，第一半导体层和第二半导体层中的每一个均形成2层-10层。通过调整堆叠的层的数量，可以调整GAA FET器件的驱动电流。
在衬底10上方外延地形成第一半导体层20和第二半导体层25。第一半导体层20的厚度可以等于或大于第二半导体层25的厚度，并且在一些实施例中，第一半导体层20的厚度在约2nm至约20nm的范围内，并且在其他实施例中，第一半导体层20的厚度在约5nm至约15nm的范围内。在一些实施例中，第二半导体层25的厚度在约2nm至约20nm的范围内，并且在其他实施例中，第二半导体层25的厚度在约5nm至约15nm的范围内。每个第一半导体层20的厚度可以相同或可以变化。
在一些实施例中，底部第一半导体层(与衬底10最接近的层)比剩余的第一半导体层厚。在一些实施例中，底部第一半导体层的厚度在约10nm至约50nm的范围内，或者在其他实施例中，底部第一半导体层的厚度在20nm至40nm的范围内。
在一些实施例中，掩模层16包括第一掩模层16A和第二掩模层16B。第一掩模层16A是由可以通过热氧化形成的氧化硅制成的衬里氧化物层。第二掩模层16B由氮化硅(SiN)制成，其中，通过包括低压CVD(LPCVD)和等离子体增强CVD(PECVD)的化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或其他合适的工艺形成该第二掩模层。通过使用包括光刻和蚀刻的图案化操作将掩模层16图案化为掩模图案。
接下来，如图35所示，通过使用图案化的掩模层16来图案化第一半导体层20和第二半导体层25的堆叠层，由此堆叠的层形成为在X方向上延伸的鳍结构29。在图36中，在Y方向上布置有两个鳍结构29。但是，鳍结构的数量不限于两个，并且可以少至一个和三个或三个以上。在一些实施例中，在鳍结构29的两侧上形成一个或多个伪鳍结构以提高图案化操作中的图案保真度。如图35所示，鳍结构29具有阱部分11和由堆叠的半导体层20、25构成的上部。
在一些实施例中，鳍结构的上部沿着Y方向的宽度W1在约10nm至约40nm的范围内，并且在其他实施例中，鳍结构的上部沿着Y方向的宽度W1在约20nm至约30nm的范围内。鳍结构沿着Z方向的高度H1在约100nm至约200nm的范围内。
可以通过任何合适的方法来图案化堆叠的鳍结构29。例如，可以使用包括双重图案化工艺或多重图案化工艺的一个或多个光刻工艺来图案化该结构。通常，双重图案化工艺或多重图案化工艺将光刻工艺和自对准工艺组合，从而例如，允许创建的图案具有比使用单个直接光刻工艺以其他方式可获得的间距更小的间距。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺图案化该牺牲层。使用自对准工艺沿着图案化的牺牲层形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化堆叠的鳍结构29。
在形成鳍结构29之后，在衬底上方形成包括一层或多层绝缘材料的绝缘材料层，使得鳍结构完全嵌入绝缘层中。用于绝缘层的绝缘材料可以包括由LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料。在形成绝缘层之后可以实施退火操作。然后，实施诸如化学机械抛光(CMP)方法和/或回蚀刻方法的平坦化操作，使得从绝缘材料层暴露最上面的第二半导体层25的上表面。在一些实施例中，在形成绝缘材料层之前，在鳍结构上方形成鳍衬里层13。鳍衬里层13由SiN或氮化硅基材料(例如，SiON、SiCN或SiOCN)制成。
在一些实施例中，鳍衬里层13包括形成在衬底10上方以及鳍结构11的底部的侧壁上方的第一鳍衬里层，以及形成在第一鳍衬里层上的第二鳍衬里层。在一些实施例中，每个衬里层均具有在约1nm与约20nm之间的厚度。在一些实施例中，第一鳍衬里层包括氧化硅并且具有在约0.5nm与约5nm之间的厚度，并且第二鳍衬里层包括氮化硅并且具有在约0.5nm与约5nm之间的厚度。可以通过诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)或原子层沉积(ALD)的一个或多个工艺来沉积衬里层，但是可以使用任何可接受的工艺。
然后，如图36所示，绝缘材料层被凹进以形成隔离绝缘层15，使得鳍结构29的上部被暴露。通过该操作，鳍结构29通过也被称为浅沟槽隔离件(STI)的隔离绝缘层15彼此分离。隔离绝缘层15可以由合适的介电材料制成，诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、诸如聚酰亚胺的聚合物、这些物质的组合等。在一些实施例中，隔离绝缘层15通过诸如CVD、可流动CVD(FCVD)或旋涂玻璃工艺的工艺来形成，但是可以使用任何可接受的工艺。
在图36所示的实施例中，绝缘材料层15被凹进直至暴露鳍结构(阱层)11的上部。在其他实施例中，鳍结构11的上部不暴露。第一半导体层20是随后被部分地去除的牺牲层，并且随后第二半导体层25形成为半导体布线作为GAA FET的沟道层。
如图37所示，在形成隔离绝缘层15之后，形成牺牲(伪)栅极结构49。图37示出在暴露的鳍结构29上方形成牺牲栅极结构49之后的结构。牺牲栅极结构49形成在的鳍结构将成为沟道区的部分上方。牺牲栅极结构49限定了GAA FET的沟道区。牺牲栅极结构49包括牺牲栅极介电层41和牺牲栅电极层42。牺牲栅极介电层41包括一层或多层绝缘材料，例如氧化硅基材料。在一个实施例中，使用由CVD形成的氧化硅。在一些实施例中，牺牲栅极介电层41的厚度在约1nm至约5nm的范围内。
通过在鳍结构上方首先毯式沉积牺牲栅极介电层41来形成牺牲栅极结构49。然后将牺牲栅电极层毯式沉积在牺牲栅极介电层上以及鳍结构上方，使得鳍结构完全嵌入牺牲栅电极层中。牺牲栅电极层包括诸如多晶硅或非晶硅的硅。在一些实施例中，牺牲栅电极层的厚度在约100nm至约200nm的范围内。在一些实施例中，牺牲栅电极层经历平坦化操作。使用包括LPCVD和PECVD的CVD、PVD、ALD或其他合适的工艺来沉积牺牲栅极介电层和牺牲栅电极层。随后，在牺牲栅电极层上方形成掩模层。掩模层包括衬垫SiN层43和氧化硅掩模层44。
接下来，如图37所示，对掩模层实施图案化操作，并且将牺牲栅电极层图案化为牺牲栅极结构49。牺牲栅极结构包括牺牲栅极介电层41、牺牲栅电极层42(例如，多晶硅)、衬垫SiN层43和氧化硅掩模层44。如图37所示，通过图案化牺牲栅极结构，在牺牲栅极结构的相对侧上部分地暴露第一半导体层和第二半导体层的堆叠的层，由此限定源极/漏极(S/D)区。在本发明中，源极和漏极可以互换使用，并且其结构基本相同。在图37中，形成一个牺牲栅极结构，但是牺牲栅极结构的数量不限于一个。在一些实施例中，两个或多个牺牲栅极结构沿着X方向进行布置。在特定实施例中，在牺牲栅极结构的两侧上形成一个或多个伪牺牲栅极结构以提高图案保真度。
此外，如图38所示，在牺牲栅极结构49上方形成用于侧壁间隔件的覆盖层40。以共形的方式沉积覆盖层40，使得覆盖层40形成为分别在诸如侧壁的垂直表面、水平表面和牺牲栅极结构的顶部上具有基本相等的厚度。在一些实施例中，覆盖层40具有比第一覆盖层更大的厚度并且具有在约5nm至约20nm范围内的厚度。覆盖层40包括SiN、SiON和SiCN中的一种或多种或任何其他合适的介电材料。可以通过ALD或CVD或任何其他合适的方法形成覆盖层40。
在特定实施例中，在形成覆盖层40之前，由绝缘材料制成的附加的覆盖层47被共形地形成在暴露的鳍结构和牺牲栅极结构49上方。在这种情况下，附加的覆盖层和覆盖层由不同的材料制成，使得可以选择性地蚀刻它们中的一个。附加的覆盖层47包括诸如SiOC和/或SiOCN的低k介电材料或任何其他合适的介电材料，并且可以通过ALD或CVD或任何其他合适的方法形成该附加的覆盖层。
通过参考图33-图38所说明的操作，可以获得图4A-图4D的结构。在图4A-图4D中，未示出牺牲栅极结构的上部。
接下来，如图5A-图5D所示，通过使用一个或多个光刻和蚀刻操作，在S/D区处蚀刻掉第一半导体层20和第二半导体层25的堆叠的结构，从而形成S/D间隔27。在一些实施例中，也部分地蚀刻衬底10(或鳍结构11的底部)。
此外，如图6A-图6D所示，在S/D间隔27内沿着X方向横向地蚀刻第一半导体层20，从而形成空腔22。在一些实施例中，第一半导体层20的蚀刻量在约2nm至约10nm的范围内。当第一半导体层20是Ge或SiGe并且第二半导体层25是Si时，可以通过使用湿蚀刻剂(例如但不限于，氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液)来选择性地蚀刻第一半导体层20。
在其他实施例中，如图7A-图7D所示，通过选择第一半导体层20的适当的晶体取向和蚀刻剂，第一半导体层20的横向端部的蚀刻表面具有由(111)刻面限定的四边形空腔23。如图7A所示，空腔23的沿着X方向的横截面具有V形(或开口三角形)。
在下面的附图中，说明了在形成图6A-图6D所示的结构之后的制造操作。然而，相同的操作可以应用于图7A-图7D所示的结构。
如图8A-图8D所示，在S/D间隔27中的第一半导体层20的横向端部上和第二半导体层25上共形地形成第一绝缘层33。第一绝缘层33包括氮化硅(SiN)和氧化硅(SiO2)中的一种，并且具有在约0.5nm至约3.0nm范围内的厚度。在其他实施例中，第一绝缘层33具有在约1.0nm至约2.0nm范围内的厚度。可以通过ALD或任何其他合适的方法形成第一绝缘层33。通过共形地形成第一绝缘层33，减小空腔22的尺寸。
如图9A-图9D所示，在形成第一绝缘层33之后，实施蚀刻操作以部分地去除第一绝缘层。通过该蚀刻，由于空腔的体积小，第一绝缘层33基本上保留在空腔22内。通常，等离子体干蚀刻对宽且平坦的区域中的层的蚀刻比对凹形(例如，孔、凹槽和/或狭缝)部分中的层的蚀刻更快。因此，第一绝缘层33可以保留在空腔22内部。在一些实施例中，在第一绝缘层33上形成一个或多个额外的绝缘层，并且然后实施蚀刻操作。
随后，如图10A-图10D所示，在S/D间隔中形成S/D外延层50。源极/漏极外延层50包括用于n沟道FET的Si、SiP、SiC和SiCP或用于p沟道FET的Si、SiGe、Ge的一层或多层。对于P沟道FET，硼(B)也可以包含在源极/漏极中。通过使用CVD、ALD或分子束外延(MBE)的外延生长方法来形成源极/漏极外延层50。如图10A-图10D所示，源极/漏极外延层50形成为与第二半导体层25接触，并且形成为使得在S/D外延层50与第一绝缘层33之间形成气隙37。
然后，如图11A-图11D所示，在S/D外延层50上方形成层间介电(ILD)层70。用于ILD层70的材料包括含有Si、O、C和/或H的化合物，例如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于ILD层70。在形成ILD层70之后，执行诸如CMP的平坦化操作，使得暴露牺牲栅电极层42的顶部。
然后，去除牺牲栅电极层42和牺牲栅极介电层41。在去除牺牲栅极结构期间，ILD层70保护S/D外延层50。可以使用等离子体干蚀刻和/或湿蚀刻来去除牺牲栅极结构。当牺牲栅电极层42是多晶硅并且ILD层70是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂，以选择性地去除牺牲栅电极层42。然后使用等离子体干刻蚀和/或湿刻蚀去除牺牲栅极介电层41。
如图12A-图12D所示，在去除牺牲栅极结构之后，去除第一半导体层20，从而形成第二半导体层25的布线。如上所述，可以使用相对于第二半导体层25选择性地蚀刻第一半导体层20的蚀刻剂来去除或蚀刻第一半导体层20。如图12A-图12D所示，由于形成了第一绝缘层33，所以第一半导体层20的蚀刻停止在第一绝缘层33处。换句话说，第一绝缘层33用作用于蚀刻第一半导体层20的蚀刻停止层。
如图13A-图13D所示，在形成第二半导体层25的半导体布线之后，在每个沟道层(第二半导体层25的布线)周围形成栅极介电层82，并且在栅极介电层82上形成栅电极层84。
在特定实施例中，栅极介电层82包括包括一层或多层的介电材料，例如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层82包括形成在沟道层与介电材料之间的界面层(未示出)。
可以通过CVD、ALD或任何合适的方法来形成栅极介电层82。在一个实施例中，使用诸如ALD的高共形沉积工艺来形成栅极介电层82以确保形成在每个沟道层周围的栅极介电层具有均匀的厚度。在一个实施例中，栅极介电层82的厚度在约1nm至约6nm的范围内。
在栅极介电层82上形成栅电极层84以围绕每个沟道层。栅电极84包括一层或多层的导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。
可以通过CVD、ALD、电镀或其他合适的方法来形成栅电极层84。还在ILD层70的上表面上方沉积栅电极层。然后通过使用诸如CMP平坦化形成在ILD层70上方的栅极介电层和栅电极层，直到露出ILD层70的顶面。在一些实施例中，在平坦化操作之后，栅电极层84是凹进的，并且在凹进的栅电极(层)84上方形成帽绝缘层(未示出，又称保护绝缘层)。帽绝缘层包括一层或多层的氮化硅基材料，例如SiN。可以通过沉积绝缘材料然后进行平坦化操作来形成帽绝缘层。
在本发明的特定实施例中，一个或多个功函数调整层(未示出)可夹置于栅极介电层82和栅电极84之间。功函数调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或者这些材料中的两种或多种的多层。对于n沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函数调整层，并且对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函数调整层。可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺来形成功函数调整层。此外，可以针对可以使用不同金属层的n沟道FET和p沟道FET来分别形成功函数调整层。
随后，通过使用干蚀刻在ILD层70中形成接触孔，由此暴露S/D外延层50的上部。在一些实施例中，在S/D外延层50上方形成硅化物层。硅化物层包括WSi、CoSi、NiSi、TiSi、MoSi和TaSi中的一种或多种。随后，如图1A-图1D所示，在接触孔中形成导电接触层72。导电接触层72包括Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一种或多种。此外，在导电接触层72上形成导电接触插塞75。导电接触插塞75包括Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一层或多层。
应该理解，GAA FET经历进一步的CMOS工艺以形成各种部件，例如接触件/通孔、互连金属层、介电层、钝化层等。
图14A-图14D至图25A-图25D示出根据本发明另一实施例的制造半导体FET器件的各个阶段。在图14A-图25D中，图“A”是沿着X方向(源极-漏极方向)的截面图，图“B”是对应于相应的图“A”的Y1-Y1的截面图，图“C”是对应于相应的图“A”的Y2-Y2的截面图，以及图“D”是对应于相应的图“A”的Y3-Y3的截面图。应该理解，可以在由图14A-图25D所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的附加的实施例下面描述的一些操作可以被替换或者取消。操作/工艺的顺序可以互换。与参照图1A-图13D描述的前述实施例相同或相似的材料、配置、尺寸和/或工艺可以用在图14A-图25D的实施例中，并且可以省略其详细说明。
图14A-图14D与图4A-图4D以及参照图33-图38所说明的制造操作制成的所得结构相同。
不同于图5A-图5D所说明的操作，如图15A-图15B所示，实施源极/漏极蚀刻以选择性地去除第一半导体层20，由此使得第二半导体层25留在源极/漏极区中。蚀刻可以是干蚀刻和/或湿蚀刻。形成S/D间隔28，其中，第二半导体层25在该间隔中横向地穿过(cross)。在一些实施例中，衬底10(或鳍结构11的底部)基本上不被蚀刻。
此外，类似于参照图6A-图6D中所说明的操作，如图16A-图16D所示，在S/D间隔28内沿着X方向被横向地蚀刻第一半导体层20，从而形成空腔22。在一些实施例中，第一半导体层20的蚀刻量在约2nm至约10nm的范围内。当第一半导体层20是Ge或SiGe并且第二半导体层25是Si时，可以通过使用湿蚀刻剂(例如但不限于，氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液)来选择性地蚀刻第一半导体层20。
在其他实施例中，类似于图7A-图7D，如图17A-图17D所示，通过选择第一半导体层20的适当的晶体取向和蚀刻剂，第一半导体层20的横向端部的蚀刻表面具有由(111)刻面限定的四边形空腔23。如图17A所示，空腔23的沿着X方向的横截面具有V形(或开口三角形)。
在下面的附图中，说明了在形成图16A-图16D所示的结构之后的制造操作。然而，相同的操作可以应用于图17A-图17D所示的结构。
如图18A-图18D所示，第一绝缘层33共形地形成在S/D间隔28中的第一半导体层20的横向端部以及第二半导体层25上。在该实施例中，第一绝缘层33分别包裹在S/D间隔28中的第二半导体层25周围。第一绝缘层33包括氮化硅(SiN)和氧化硅(SiO2)中的一种，并且具有在从约0.5nm至约3.0nm范围内的厚度。在其他实施例中，第一绝缘层33具有在约1.0nm至约2.0nm范围内的厚度。可以通过ALD或任何其他合适的方法形成第一绝缘层33。通过共形地形成第一绝缘层33，空腔22的尺寸减小。
随后，如图19A-图19D所示，在S/D间隔28中的第一绝缘层33上形成第二绝缘层35。第二绝缘层35由合适的介电材料制成，例如氧化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、诸如碳掺杂的氧化物(SiOC，SiOCN)的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、诸如聚酰亚胺的聚合物、这些这些的组合等。在一些实施例中，第二绝缘层35包括一层或多层的低k介电材料。在一些实施例中，第二绝缘层35形成为以完全填充剩余的S/D间隔28。在特定实施例中，如图19A所示，第二绝缘层35不完全填充在相邻的牺牲栅极结构之间(相对的侧壁之间)的间隔。可以通过诸如CVD、可流动CVD(FCVD)或旋涂玻璃工艺的工艺来形成第二绝缘层35，但是可以使用任何可接受的工艺。
接下来，如图20A-图20D所示，蚀刻第二绝缘层35以从S/D间隔28被部分地去除。由于第一绝缘层33和第二绝缘层35由不同的材料制成，所以第一绝缘层33基本上保留在第二半导体层25上。在一些实施例中，第二绝缘层35保留在牺牲栅极结构的侧面(侧壁40)上，但是在其他实施例中，第二绝缘层35没有保留在牺牲栅极结构的侧面上。
此外，如图21A-图21D所示，通过合适的蚀刻去除剩余的第二绝缘层35的部分(如果存在的话)和形成在第二半导体层25上的第一绝缘层33。通过该蚀刻，第一绝缘层33和第二绝缘层35分别保留在空腔22中。在一些实施例中，第一绝缘层33的端部从第二绝缘层朝向空腔22中的S/D间隔28凸出。
随后，类似于图10A-图10D，如图22A-图22D所示，在S/D间隔28中形成S/D外延层50。源极/漏极外延层50包括用于n沟道FET的Si、SiP、SiC和SiCP或用于p沟道FET的Si、SiGe、Ge中的一层或多层。对于P沟道FET，硼(B)也可以包含在源极/漏极中。通过使用CVD、ALD或分子束外延(MBE)的外延生长方法形成源极/漏极外延层50。如图22A-图22D所示，源极/漏极外延层50形成为与第二半导体层25接触，并且形成为使得在S/D外延层50与第一绝缘层33和第二绝缘层35之间形成气隙37。
然后，如图23A-图23D所示，在S/D外延层50上方形成层间介电(ILD)层70。用于ILD层70的材料包括含有Si、O、C和/或H的化合物，例如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于ILD层70。在形成ILD层70之后，实施诸如CMP的平坦化操作，使得暴露牺牲栅电极层42的顶部。
然后，如图24A-图24D所示，通过与参照图12A-图12D说明的类似或相同的操作来去除牺牲栅电极层42和牺牲栅极介电层41，并且然后去除第一半导体层20，由此形成第二半导体层25的布线。
如图25A-图25D所示，在形成第二半导体层25的半导体布线之后，通过与参照图13A-图13D所说明的相似或相同的操作，在每个沟道层(第二半导体层25的布线)周围形成栅极介电层82，并且在栅极介电层82上形成栅电极层84。
图26A-图26C示出根据本发明的实施例的源极/漏极区的各种配置。类似于图25D，图26A-图26C是沿着Y方向(栅极延伸方向)的截面图。在一些实施例中，如图26A所示，在第二半导体层25上外延形成S/D外延层50，分别在第二半导体层25上方创建菱形。在一些实施例中，如图26B所示，S/D外延层50分别外延地形成在第二半导体层25上、共形地形成在第二半导体层25上方。在其他实施例中，如图26C所示，在第二半导体层25上外延形成S/D外延层50，从而在第二半导体层25上方创建整体菱形。在特定实施例中，源极/漏极外延层50具有六边形、其他多边形或半圆形的横截面。
应该理解，GAA FET经历进一步的CMOS工艺以形成各种部件，例如接触件/通孔、互连金属层、介电层、钝化层等。
图27A-图27D至图30A-图30D示出根据本发明的另一实施例的制造半导体FET器件的各个阶段。在图27A-图30D中，图“A”是沿着X方向(源极-漏极方向)的截面图，图“B”是对应于相应的图“A”的Y1-Y1的截面图，图“C”是对应于相应的图“A”的Y2-Y2的截面图，以及图“D”是对应于相应的图“A”的Y3-Y3的截面图。应该理解，可以在由图27A-图30D所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的附加的实施例，下面描述的一些操作可以替换或者取消。操作/工艺的顺序可以互换。与参照图1A-图26C描述的前述实施例相同或相似的材料、配置、尺寸和/或工艺可以用在图27A-图30D的实施例中，并且可以省略其详细说明。
如图19A-图19D所示，在形成第二绝缘层35之后，对第二绝缘层35实施结构修改操作，以部分地改变第二绝缘层35的结构和/或特性。如图27A-图27D所示，修改的层36具有比沉积的第二绝缘层35更低的氧化物密度和/或具有更高的蚀刻速率。在一些实施例中，对第二绝缘层35实施离子注入操作。通过将诸如氮离子的离子从顶部注入到第二绝缘层35中，除了第二绝缘层的位于侧壁间隔件40之下的部分之外的第二绝缘层35在结构上被修改。可以使用其他离子，例如Ge、P、B和/或As。离子也被注入到源极/漏极区中的第二半导体层25中。
然后，如图28A-图28D所示，通过合适的蚀刻去除修改的第二绝缘层36。在一些实施例中，采用湿蚀刻。由于第一绝缘层33和第二绝缘层35(修改的层36)由不同材料制成，所以第一绝缘层33基本上保留在第二半导体层25上。可以重复用于修改第二绝缘层35的离子注入和修改的层36的去除，以便通过逐步的方式去除第二绝缘层35。
此外，类似于图21A-图21D，通过合适的蚀刻去除形成在第二半导体层25上的第一绝缘层33。在该蚀刻之后，如图29A-图29D所示，第一绝缘层33和第二绝缘层35分别保留在空腔22中。在一些实施例中，第一绝缘层33的端部从第二绝缘层朝向空腔22中的S/D间隔28凸出。
随后，类似于图22A-图22D，如图30A-图30D所示，在S/D间隔28中形成S/D外延层50，并且在S/D外延层50上方形成层间介电(ILD)层70。如图30A-图30D所示，源极/漏极外延层50形成为与第二半导体层25接触，并且形成为使得在S/D外延层50与第一绝缘层33和第二绝缘层35之间形成气隙37。
然后，通过与参照图12A-图12D和图24A-图24D说明的类似或相同的操作来去除牺牲栅电极层42和牺牲栅极介电层41，并且然后去除第一半导体层20。在形成第二半导体层25的半导体布线之后，通过与参照图13A-图13D和图25A-图25D所说明的相似或相同的操作，在每个沟道层(第二半导体层25的布线)周围形成栅极介电层，并且在栅极介电层上形成栅电极层。
应该理解，GAA FET经历进一步的CMOS工艺以形成各种部件，例如接触件/通孔、互连金属层、介电层、钝化层等。
图31A-图32B示出根据本发明的实施例的半导体FET器件的各种配置。
在图31A中，在如参照图16A-图16D说明的第一半导体层20的横向地蚀刻之后，第一半导体层20的宽度W2等于或小于牺牲栅电极42的宽度W1。因此，如图31B所示，在形成金属栅电极84之后，在栅电极84(半导体25之间)的底部处的栅极长度Lg2(沿着X方向)等于或小于在栅电极84的上部处的栅极长度Lg1(沿着X方向)。
在图32A中，在如参照图16A-图16D所说明的第一半导体层20的横向地蚀刻之后，第一半导体层20的宽度W2’大于牺牲栅电极42的宽度
W1’。在一些实施例中，侧壁间隔件40形成为具有比图31A的情况更大的厚度。在特定实施例中，侧壁间隔件40的厚度在约5nm至约15nm的范围内，并且在其他实施例中，侧壁间隔件40的厚度在约6nm至约10nm的范围内。也可以调整牺牲栅电极42的宽度和第一半导体层20的横向蚀刻量中的至少一个。因此，如图32B所示，在形成金属栅电极84之后，在栅电极84的底部处的栅极长度Lg2’大于在栅电极84的上部处的栅极长度Lg1’(沿着X方向)。在一些实施例中，W2’/W1’在约1.2至约1.5的范围内，并且Lg2’/Lg1’在约1.2至约1.5的范围内。通过调整Lg2’大于Lg1’，有效栅极长度可以变得更大以及更好的栅极控制是可能的。
本文描述的各个实施例或实例相对于现有技术提供了若干优点。例如，在本发明中，由于内部间隔区域包括气隙，因此可以减小电容。此外，通过使用第一绝缘层作为蚀刻停止层，在形成纳米线时，可以更精确地控制第一半导体层的蚀刻。利用前述实施例，可以更精确地控制内部间隔件的厚度、形状和/或位置，并且因此来控制源极/漏极和栅极周围的电容。
应该理解，并非所有的优点必须在本文中进行讨论，对于所有实施例或实例都不需要特定的优点，并且其他实施例或实例可以提供不同的优点。
根据本发明的一个方面，在制造半导体器件的方法中，形成鳍结构，其中，所述鳍结构包括交替堆叠的第一半导体层和第二半导体层。在鳍结构上方形成牺牲栅极结构。蚀刻未被牺牲栅极结构覆盖的鳍结构的源极/漏极区，由此形成源极/漏极间隔。通过源极/漏极间隔横向地蚀刻第一半导体层。在源极/漏极间隔中，至少在蚀刻的第一半导体层上形成第一绝缘层。源极/漏极外延层形成在源极/漏极间隔中，从而在源极/漏极外延层与第一绝缘层之间形成气隙。在前述或下述实施例中的一个或多个中，每个气隙均由源极/漏极外延层与第一绝缘层进行限定，其中，第一绝缘层设置在第一半导体层的一个横向端部上以及两个相邻的第二半导体层上。在前述或下述实施例中的一个或多个中，第一半导体层的一个横向端部具有平坦表面。在前述或下述实施例中的一个或多个中，第一半导体层的一个横向端部具有V形的横截面。在前述或下述实施例中的一个或多个中，第一绝缘层包括氮化硅和氧化硅中的至少一种。在前述或下述实施例中的一个或多个中，第二绝缘层还形成在第一绝缘层上。每个气隙均由源极/漏极外延层和第二绝缘层限定。在前述或下述实施例中的一个或多个中，第二绝缘层包括低k介电材料。在前述或下述实施例中的一个或多个中，在形成源极/漏极外延层之后，去除牺牲栅极结构，从而暴露出鳍结构的部分。从暴露的鳍结构去除第一半导体层，从而形成包括第二半导体层的沟道层。在沟道层周围形成栅极介电层和栅电极层。在前述或下述实施例中的一个或多个中，栅电极层通过气隙和第一绝缘层与源极/漏极外延层隔离开。在前述或下述实施例中的一个或多个中，第一半导体层由SiGe制成，并且第二半导体层由Si制成。
在实施例中，所述气隙中的每一个均由所述源极/漏极外延层和所述第一绝缘层进行限定，其中，所述第一绝缘层设置在所述多个第一半导体层中的一个的横向端部上和两个相邻的第二半导体层上。
在实施例中，所述多个第一半导体层中的一个的横向端部具有平坦表面。
在实施例中，所述多个第一半导体层的一个的横向端部具有V形的横截面。
在实施例中，所述第一绝缘层包括氮化硅和氧化硅中的至少一种。
在实施例中，制造半导体器件的方法还包括在所述第一绝缘层上形成第二绝缘层，其中，所述气隙中的每一个均由所述源极/漏极外延层和所述第二绝缘层限定。
在实施例中，所述第二绝缘层包括低k介电材料。
在实施例中，制造半导体器件的方法还包括在形成所述源极/漏极外延层之后：去除所述牺牲栅极结构，从而露出所述鳍结构的部分；从暴露的鳍结构去除所述第一半导体层，由此形成包括所述第二半导体层的沟道层；以及在所述沟道层周围形成栅极介电层和栅电极层。
在实施例中，所述栅电极层通过所述气隙和所述第一绝缘层与所述源极/漏极外延层隔离。
在实施例中，所述第一半导体层由SiGe制成，并且所述第二半导体层由Si制成。
根据本发明的另一方面，在制造半导体器件的方法中，其中，形成交替地堆叠的第一半导体层和第二半导体层的鳍结构。在鳍结构上方形成牺牲栅极结构。从未被牺牲栅极结构覆盖的鳍结构的源极/漏极区去除第一半导体层。第一绝缘层形成在源极/漏极区中的第二半导体层周围以及第一半导体层的横向端部上。从源极/漏极区中的第二半导体层部分地去除第一绝缘层。在源极/漏极区上形成源极/漏极外延层，从而在源极/漏极外延层与第一半导体层的横向端部之间形成气隙。在前述或下述实施例中的一个或多个中，当第一半导体层被去除时，在牺牲栅极结构之下的第一半导体层被横向地蚀刻。在前述或下述实施例中的一个或多个中，在形成第一绝缘层之后以及部分地去除第一绝缘层之前，在第一绝缘层上形成第二绝缘层，并且部分地蚀刻第二绝缘层。每个气隙至少由源极/漏极外延层和第二绝缘层限定。在前述或下述实施例中的一个或多个中，在第二绝缘层被部分地蚀刻之前，部分地修改第二绝缘层的结构。在前述或下述实施例中的一个或多个中，通过离子注入来部分地修改第二绝缘层的结构。在前述或下述实施例中的一个或多个中，第二绝缘层包括低k介电材料。在前述或下述实施例中的一个或多个中，第一绝缘层包括由原子层沉积形成的氮化硅和氧化硅中的至少一种。
在实施例中，当去除所述第一半导体层时，横向地蚀刻位于所述牺牲栅极结构之下的所述第一半导体层。
在实施例中，制造半导体器件的方法还包括在形成所述第一绝缘层之后并且在部分地去除所述第一绝缘层之前：在所述第一绝缘层上形成第二绝缘层；以及蚀刻所述第二绝缘层，其中，所述气隙中的每一个至少由所述源极/漏极外延层和所述第二绝缘层限定。
在实施例中，制造半导体器件的方法还包括在蚀刻所述第二绝缘层之前，部分地修改所述第二绝缘层的结构。
在实施例中，通过离子注入部分地修改所述第二绝缘层的结构。
在实施例中，所述第二绝缘层包括低k介电材料。
在实施例中，所述第一绝缘层包括由原子层沉积形成的氮化硅和氧化硅中的至少一种。
根据本发明的另一方面，在制造半导体器件的方法中，其中，形成交替地堆叠的第一半导体层和第二半导体层的鳍结构。在鳍结构上方形成牺牲栅极结构。从未被牺牲栅极结构覆盖的鳍结构的源极/漏极区至少部分地去除第一半导体层。至少在第一半导体层的横向端部上形成第一绝缘层。在第一绝缘层上形成第二绝缘层。源极/漏极外延层形成为与第二半导体层接触。在前述或下述实施例中的一个或多个中，在形成源极/漏极外延层之后，去除牺牲栅极结构，从而暴露鳍结构的部分。从暴露的鳍结构去除第一半导体层，从而形成包括第二半导体层的沟道层。在沟道层周围形成栅极介电层和栅电极层。在前述或下述实施例中的一个或多个中，栅电极层通过第一绝缘层和第二绝缘层与源极/漏极外延层隔离。
根据本发明的一个方面，半导体器件包括设置在衬底上方的半导体布线、与半导体布线接触的源极/漏极区、设置在半导体布线的每个沟道区上并且包裹在半导体布线的每个沟道区周围的栅极介电层、设置在栅极介电层上并且包裹在每个沟道区周围的栅电极层、分别设置在间隔中的第一绝缘间隔件以及分别设置在间隔中的气隙。所述间隔由相邻的半导体布线、栅电极层和源极/漏极区限定。在前述或下述实施例中的一个或多个中，半导体器件还包括分别设置在间隔中的第二绝缘间隔件。在前述或下述实施例中的一个或多个中，气隙与源极/漏极区接触。在前述或下述实施例中的一个或多个中，第二绝缘间隔件由低k介电材料制成。在前述或下述实施例中的一个或多个中，第一绝缘间隔件由从由SiO2和SiN组成的组中选择的至少一种制成。在前述或下述实施例中的一个或多个中，每个第一绝缘间隔件具有V形的横截面。在前述或下述实施例中的一个或多个中，源极/漏极区和栅电极层被第一绝缘间隔件、气隙和栅极介电层分隔开。在前述或下述实施例中的一个或多个中，源极/漏极区与半导体布线的端部接触。在前述或下述实施例中的一个或多个中，源极/漏极区包裹在半导体布线的部分周围。
在实施例中，半导体器件还包括分别设置在所述间隔中的第二绝缘间隔件。
在实施例中，所述气隙与所述源极/漏极区接触。
根据本发明的另一方面，半导体器件包括设置在衬底上方的半导体布线、包裹在半导体布线的源极/漏极区周围的源极/漏极外延层、设置在半导体布线的每个沟道区上并且包裹在半导体布线的每个沟道区周围的栅极介电层、设置在栅极介电层上并且包裹在每个沟道区周围的栅电极层、以及分别设置在间隔中的第一绝缘间隔件和分别设置在间隔中的气隙。间隔由相邻的半导体布线、栅电极层和源极/漏极区限定。在前述或下述实施例中的一个或多个中，半导体布线由SiGe或Ge制成。在前述或下述实施例中的一个或多个中，半导体器件还包括分别设置在间隔中的第二绝缘间隔件。在前述或下述实施例中的一个或多个中，气隙与源极/漏极区接触。在前述或下述实施例中的一个或多个中，第二绝缘间隔件由低k介电材料制成。在前述或下述实施例中的一个或多个中，第一绝缘间隔件由从由SiO2和SiN组成的组中选择的至少一种制成。在前述或下述实施例中的一个或多个中，每个第一绝缘间隔件具有V形的横截面。在前述或下述实施例中的一个或多个中，源极/漏极区和栅电极层被第一绝缘间隔件、气隙和栅极介电层分隔开。
根据本发明的另一方面，半导体器件包括设置在衬底上方的半导体布线、包裹在半导体布线的源极/漏极区周围的源极/漏极外延层、设置在半导体布线的每个沟道区上并且包裹在半导体布线的每个沟道区周围的栅极介电层、设置在栅极介电层上并且包裹在每个沟道区周围的栅电极层、分别设置在间隔中的第一绝缘间隔件和分别设置在间隔中的第二绝缘间隔件。该间隔由相邻的半导体布线、栅电极层和源极/漏极区限定。在前述或下述实施例中的一个或多个中，第一绝缘间隔件由从由SiO2和SiN组成的组中选择的至少一种制成。在前述或下述实施例中的一个或多个中，第二绝缘间隔件由从由SiOC和SiOCN组成的组中选择的至少一种制成。
以上论述了若干实施例或实例的特征，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例或实例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以在本文中进行多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
形成鳍结构，其中，所述鳍结构包括交替堆叠的多个第一半导体层和多个第二半导体层；
在所述鳍结构上方形成牺牲栅极结构；
蚀刻所述鳍结构的未被所述牺牲栅极结构覆盖的源极/漏极区，从而形成源极/漏极间隔；
通过所述源极/漏极间隔横向地蚀刻所述多个第一半导体层；
至少在所述源极/漏极间隔中的蚀刻的多个第一半导体层上形成第一绝缘层；以及
在所述源极/漏极间隔中形成源极/漏极外延层，从而在所述源极/漏极外延层与所述第一绝缘层之间形成气隙。
2.根据权利要求1所述的制造半导体器件的方法，其中，所述气隙中的每一个均由所述源极/漏极外延层和所述第一绝缘层进行限定，其中，所述第一绝缘层设置在所述多个第一半导体层中的一个的横向端部上和两个相邻的第二半导体层上。
3.根据权利要求2所述的制造半导体器件的方法，其中，所述多个第一半导体层中的一个的横向端部具有平坦表面。
4.根据权利要求2所述的制造半导体器件的方法，其中，所述多个第一半导体层的一个的横向端部具有V形的横截面。
5.根据权利要求1所述的制造半导体器件的方法，其中，所述第一绝缘层包括氮化硅和氧化硅中的至少一种。
6.根据权利要求1所述的制造半导体器件的方法，还包括在所述第一绝缘层上形成第二绝缘层，
其中，所述气隙中的每一个均由所述源极/漏极外延层和所述第二绝缘层限定。
7.根据权利要求6所述的制造半导体器件的方法，其中，所述第二绝缘层包括低k介电材料。
8.根据权利要求1所述的制造半导体器件的方法，还包括在形成所述源极/漏极外延层之后：
去除所述牺牲栅极结构，从而露出所述鳍结构的部分；
从暴露的鳍结构去除所述第一半导体层，由此形成包括所述第二半导体层的沟道层；以及
在所述沟道层周围形成栅极介电层和栅电极层。
9.一种制造半导体器件的方法，所述方法包括：
形成鳍结构，其中，所述鳍结构包括交替堆叠的第一半导体层和第二半导体层；
在所述鳍结构上方形成牺牲栅极结构；
从所述鳍结构的未被所述牺牲栅极结构覆盖的源极/漏极区去除所述第一半导体层；
在所述源极/漏极区中的所述第二半导体层周围以及所述第一半导体层的横向端部上形成第一绝缘层；
从所述源极/漏极区中的所述第二半导体层部分地去除所述第一绝缘层；以及
在所述源极/漏极区上形成源极/漏极外延层，从而在所述源极/漏极外延层和所述第一半导体层的横向端部之间形成气隙。
10.一种半导体器件，包括：
半导体布线，设置在衬底上方；
源极/漏极区，与所述半导体布线接触；
栅极介电层，设置在所述半导体布线的每个沟道区上并且包裹在所述半导体布线的每个沟道区周围；
栅电极层，设置在所述栅极介电层上并且包裹在所述每个沟道区周围；
第一绝缘间隔件，分别设置在间隔中，所述间隔由相邻的半导体布线、所述栅电极层和所述源极/漏极区限定；以及
气隙，分别设置在所述间隔中。
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